JP3682174B2 - 半導体装置の耐圧波形自動分類システム及び半導体装置の耐圧波形自動分類方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
ＦＥＴ（電界効果トランジスタ）のドレインリーク電流を複数の設定電圧で測定し、その測定電流値に基づいて耐圧波形を自動で分類する半導体装置の耐圧波形自動分類システム及び半導体装置の耐圧波形自動分類方法に関する。
【０００２】
【従来の技術】
従来、テスタによるＦＥＴのドレインリーク電流の検査においては、ゲート端子をオープン状態としたＦＥＴのソース・ドレイン間に所定の一電圧を印加し、その時のドレインリーク電流を測定し、測定されたドレインリーク電流を規格値と比較して規格値からはずれたものを不良品として判別していた。
【０００３】
このような検査においては、ドレインリーク電流の検査項目に対してＦＥＴの良品と不良品の判別は可能となるが、不良と判別されたＦＥＴの不良原因の特定や、ソース・ドレイン間電圧に対するドレインリーク電流の特性の傾向を表す耐圧波形のパターンは判別できなかった。このため、このようなデータを得るためには、ドレインリーク電流を測定したテスタとの別のカーブトレーサを用いて不良と判別されたＦＥＴのソース・ドレイン間電圧を連続的に変化されてドレインリーク電流を再度測定し直し、その測定結果から上記特性を手作業により判別していた。
【０００４】
【発明が解決しようとする課題】
以上説明したように、ＦＥＴにおけるドレインリーク電流の従来の検査においては、テスタにより測定された１つの測定データが規格値を満足しているか否かによって良品判別を行っていた。このため、良品における耐圧波形の特性データ、又は不良品のドレインリーク電流特性やや耐圧波形といったデータを得ることができなかった。このため、不良解析に必要な上記データを得るためには、カーブトレーサを用いてドレインリーク電流の測定を改めて行っていた。
【０００５】
しかしながら、このような手法は、カーブトレーサを使用して手作業により行われるため、測定に膨大な時間と労力が必要となり、不良解析に多くの時間を要し、不良発生時に迅速な対応が困難になるといった不具合を招いていた。また、カーブトレーサによる測定では測定が連続的に行われるので、測定データを記憶させるために膨大な記憶容量が必要になっていた。
【０００６】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、ドレインリーク電流を測定し、測定結果に基づいてＦＥＴの耐圧波形のパターンを自動的に判別して分類する半導体装置の耐圧波形自動分類システム及び半導体装置の耐圧波形自動分類方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明は、ＦＥＴ（電界効果トランジスタ）のソース・ドレイン間に複数の予め設定された設定電圧を印可し、それぞれの設定電圧に対応したドレインリーク電流を測定するテスタと、前記テスタで測定されたドレインリーク電流と、それぞれのドレインリーク電流に対応した設定電圧と、少なくとも１つの第１の波形判定電圧を前記ＦＥＴのソース・ドレイン間に印加した際のドレインリーク電流の許容値となる第１のしきい値と、第１の波形判定電圧よりも大きい第２の波形判定電圧を前記ＦＥＴのソース・ドレイン間に印加した際のドレインリーク電流の許容最大値となる第２のしきい値を記憶する記憶装置と、前記記憶装置から記憶内容を受けて前記ＦＥＴの耐圧波形を分類する複数の端末コンピュータとを有し、前記それぞれの端末コンピュータは、前記記憶装置に記憶された記憶内容を受けて、記憶内容に基づいて第１の波形判定電圧に対応した第１のドレインリーク電流を求め、第２の波形判定電圧に対応した第２のドレインリーク電流を求める取得部と、前記取得部により求められた第１のドレインリーク電流と前記記憶装置に記憶された第１のしきい値とを比較し、前記取得部により取得された第２のドレインリーク電流と前記記憶装置に記憶された第２のしきい値を比較する比較部と、前記比較部の比較結果に基づいて前記ＦＥＴのソース・ドレイン間電圧対ドレインリーク電流の関係を表す耐圧波形のパターンを判定して分類する判定分類部と、前記判定分類部で判定分類された前記ＦＥＴの耐圧波形又はウェハーにおける耐圧波形分布を出力する出力部を備えてなることを特徴とする。
【０００８】
請求項２記載の発明は、請求項１記載の半導体装置の耐圧波形自動分類システムにおいて、それぞれの設定電圧に対して、前記ＦＥＴのソース・ドレイン間に印可する印加時間を変えてドレインリーク電流を測定し、それぞれの印加時間に応じて測定されたドレインリーク電流に対して前記ＦＥＴの耐圧波形を判定分類し、それぞれの印加時間の耐圧波形を重ねて出力することを特徴とする。
【０００９】
請求項３記載の発明は、請求項２記載の半導体装置の耐圧波形自動分類システムにおいて、前記端末コンピュータは、それぞれの印加時間に対応して判定分類された耐圧波形の差分を求める算出部を備え、前記算出部によりウェハーにおけるそれぞれのチップのＦＥＴ毎に耐圧波形の差分を求め、求めた差分のウェハーにおける分布を出力することを特徴とする。
【００１０】
請求項４記載の発明は、請求項１記載の半導体装置の耐圧波形自動分類システムにおいて、前記端末コンピュータは、前記記憶装置に記憶された記憶内容ならびに前記判定分類部により判定分類された耐圧波形のパターンを教師データとして入力し、ニューロモデルによる学習機能により前記ＦＥＴの耐圧波形のパターンを判定分類するニューラルネットワーク機構を有することを特徴とする。
【００１１】
請求項５記載の発明は、ＦＥＴ（電界効果トランジスタ）のソース・ドレイン間に複数の予め設定された設定電圧を印可し、それぞれの設定電圧に対応したドレインリーク電流を測定する第１のステップと、測定されたドレインリーク電流と、それぞれのドレインリーク電流に対応した設定電圧と、少なくとも１つの第１の波形判定電圧を前記ＦＥＴのソース・ドレイン間に印加した際のドレインリーク電流の許容値となる第１のしきい値と、第１の波形判定電圧よりも大きい第２の波形判定電圧を前記ＦＥＴのソース・ドレイン間に印加した際のドレインリーク電流の許容最大値となる第２のしきい値を記憶する第２のステップと、前記第２のステップにより記憶された記憶内容を受けて、記憶内容に基づいて前記第１の波形判定電圧に対応した第１のドレインリーク電流を求め、第２の波形判定電圧に対応した第２のドレインリーク電流を求める第３のステップと、前記第３のステップにより求められた第１のドレインリーク電流と前記第２のステップで記憶された第１のしきい値とを比較し、前記第３のステップで求められた第２のドレインリーク電流と前記第２のステップで記憶された第２のしきい値を比較する第４のステップと、前記第４のステップの比較結果に基づいて前記ＦＥＴのソース・ドレイン間電圧対ドレインリーク電流の関係を表す耐圧波形のパターンを判定して分類する第５のステップと、前記第５のステップで判定分類された前記ＦＥＴの耐圧波形又はウェハーにおける耐圧波形分布を出力する第６のステップとを有することを特徴とする。
【００１２】
請求項６記載の発明は、請求項５記載の半導体装置の耐圧波形自動分類方法において、前記第１のステップは、それぞれの設定電圧に対して、前記ＦＥＴのソース・ドレイン間に印可する印加時間を変えてドレインリーク電流を測定し、前記第３のステップは、それぞれの印加時間に対応してドレインリーク電流を求め、前記第４のステップは、それぞれの印加時間に対応して比較を行い、前記第５のステップは、それぞれの印加時間に応じて測定されたドレインリーク電流に対して前記ＦＥＴの耐圧波形を判定分類し、前記第６のステップは、それぞれの印加時間の耐圧波形を重ねて出力することを特徴とする。
【００１３】
請求項７記載の発明は、請求項５記載の半導体装置の耐圧波形自動分類方法において、前記第５のステップは、前記第２のステップで記憶された記憶内容ならびに判定分類された耐圧波形のパターンを教師データとして入力し、ニューロモデルによるニューラルネットワーク機構の学習機能により前記ＦＥＴの耐圧波形のパターンを判定分類することを特徴とする。
【００１４】
【発明の実施の形態】
以下、図面を用いてこの発明の一実施形態を説明する。
【００１５】
図１は請求項１記載の発明の一実施形態に係わる半導体装置の耐圧波形自動分類システムの概略構成を示す図である。
【００１６】
図１において、この実施形態のシステムは、例えばウェハーの１チップ毎に１つ形成されてゲート端子をオープン状態としたＦＥＴ（電界効果トランジスタ）のソース・ドレイン間に複数の予め設定された設定電圧（ｖ０〜ｖｎ）を印可し、それぞれの設定電圧に対応したドレインリーク電流を測定するテスタ１と、テスタ１で測定されたドレインリーク電流と、それぞれのドレインリーク電流に対応した設定電圧と、少なくとも１つの第１の波形判定電圧（Ｖ１）をＦＥＴのソース・ドレイン間に印加した際のドレインリーク電流の許容値となる第１のしきい値（Ｉ１）と、第１の波形判定電圧よりも大きい第２の波形判定電圧（Ｖ２）をＦＥＴのソース・ドレイン間に印加した際のドレインリーク電流の許容最大値となる第２のしきい値（Ｉ２）（この値以上を不良品と判別する）を記憶する記憶装置２を備えてこの記憶装置２のアクセスを管理するホストコンピュータ３と、記憶装置２から記憶内容を受けてＦＥＴの耐圧波形を分類する複数の端末コンピュータ４とを備えて構成される。それぞれの端末コンピュータ４は、記憶装置２に記憶された記憶内容を受けて、記憶内容に基づいて第１の波形判定電圧に対応した第１のドレインリーク電流を求め、第２の波形判定電圧に対応した第２のドレインリーク電流を求める取得部と、取得部により求められた第１のドレインリーク電流と記憶装置２に記憶された第１のしきい値とを比較し、取得部により取得された第２のドレインリーク電流と記憶部に記憶された第２のしきい値を比較する比較部と、比較部の比較結果に基づいてＦＥＴのソース・ドレイン間電圧対ドレインリーク電流の関係を表す耐圧波形のパターンを判定して分類する判定分類部と、判定分類部で判定分類されたＦＥＴの耐圧波形を出力する出力部を備えて構成される。
【００１７】
このようなシステムにおいて、まずテスタ１によりＦＥＴのドレインリーク電流が複数の設定電圧（ｖ０，ｖ１，ｖ２…，ｖｎ）で測定され、その時の測定電流値（ｉ０，ｉ１，ｉ２，…，ｉｎ）が記憶装置２に与えられて配列インデックスならびに設定電圧とともに例えば図２に示すように記憶させる。記憶装置２に記憶されたデータは、ソース・ドレイン間電圧（ＶＤ）対ドレインリーク電流（ＩＤ）として端末コンピュータ４の画面に例えば図３に示すように表示出力される。
【００１８】
次に、波形判定電圧Ｖ１，Ｖ２上に測定電流値が存在しない場合は、図４に示すように、測定データから波形判定電圧Ｖ１，Ｖ２に最も近いそれぞれの波形判定電圧より高い電圧値と低い電圧値、ならびにそれぞれの電圧値に対応した測定電流値を取得部によりそれぞれ求める。図４において、
Ｖ１の左側（＜Ｖ１）の測定データ（１）
配列インデックス：ｉ＿ｖ１＿ｌ（存在しない場合は、−１とする。）
電圧値：ｌｆｔｖ１
電流値：ｌｆｔｉ１
Ｖ１の右側（＞Ｖ１）の測定データ（２）
配列インデックス：ｉ＿ｖ１＿ｒ（存在しない場合は、−１とする。）
電圧値：ｒｇｔｖ１
電流値：ｒｇｔｉ１
Ｖ２の左側（＜Ｖ２）の測定データ（３）
配列インデックス：ｉ＿ｖ２＿ｌ（存在しない場合は、−１とする。）
電圧値：ｌｆｔｖ２
電流値：ｌｆｔｉ２
Ｖ２の右側（＞Ｖ２）の測定データ（４）
配列インデックス：ｉ＿ｖ２＿ｒ（存在しない場合は、−１とする。）
電圧値：ｒｇｔｖ２
電流値：ｒｇｔｉ２
とする。
【００１９】
一方、波形判定電圧Ｖ１，Ｖ２上に測定データが存在する場合には、
ｉｄ１（電圧Ｖ１に対する測定電流値）＝ｌｆｔｉ１＝ｒｇｔｉ１とし、
ｉｄ２（電圧Ｖ２に対する測定電流値）＝ｌｆｔｉ２＝ｒｇｔｉ２とする。
【００２０】
次に、測定点からＶ１，Ｖ２上の電流値が計算できないケースを除き、
【００２１】
次に、Ｖ１上の電流値ｉｄ１，Ｖ２上の電流値ｉｄ２を、取得部により以下に示す計算によって求める。
【００２２】
ｄｙ＝（ｒｇｔｉ１−ｌｆｔｉ１）
ｄｘ＝（ｒｇｔｖ１−ｌｆｔｖ１）
ｉｄ１＝ｌｆｔｉ１＋（ｄｙ／ｄｘ）×（Ｖ１−ｌｆｔｖ１）
ｄｙ＝（ｒｇｔｉ２−ｌｆｔｉ２）
ｄｘ＝（ｒｇｔｖ２−ｌｆｔｖ２）
ｉｄ２＝ｌｆｔｉ２＋（ｄｙ／ｄｘ）×（Ｖ２−ｌｆｔｖ２）
次に、比較部ならびに判定分類部において耐圧波形のパターンは、Ｉ１＜ｉｄ１かつｉｄ１＜Ｉ２かつＩ１＜ｉｄ２かつｉｄ２＜Ｉ２の時は、チャネル波形と判定分類し、ｉｄ１＜Ｉ１かつＩ１＜ｉｄ２かつｉｄ２＜Ｉ２の時は、ソフト波形と判定分類し、Ｉ２＜ｉｄ１かつＩ２＜ｉｄ２の時は、ショート波形と分類判定し、ｉｄ１＜Ｉ１かつＩ２＜ｉｄ２の時は、ハート波形（耐圧小）と判定分類し、ｉｄ１＜Ｉ１かつｉｄ２＜Ｉ２の時は、ハート波形（正常）と判定分類する。
【００２３】
最後に、それぞれの測定データにより判定分類された耐圧波形は、例えば図５に示すようにモニター画面上に表示出力され、必要に応じてプリントアウトされる。また、上記で得られたそれぞれのチップのＦＥＴの耐圧波形を図６に示すようにウェハーマップ化し、耐圧波形のウェハー上での分布を表示出力するようにしてもよい。
【００２４】
このような実施形態においては、ＦＥＴの耐圧波形のパターンが自動的に分類できるようになるので、半導体基板におけるＦＥＴの耐圧波形分類に要する時間を大幅に減少できる。また、テスタによるドレインリーク特性データの判定だけでＦＥＴの耐圧波形を分類できるようになるので、カーブトレーサによる測定が不要となり、半導体装置の製造工程の削減が可能となる。さらに、カーブトレーサでは測定が連続的に行われるため記憶装置に測定データを記憶させるには膨大な記憶容量が必要であったが、２個から１０個程度の測定データを記憶するだけでよく、記憶容量を大幅に削減することができる。また、ＦＥＴの耐圧波形のパターンが自動的に分類できるようになったことに加えて、ＦＥＴ１個当たりに必要なコンピュータの記憶容量の減少により、手作業では膨大な時間と労力が必要であった半導体基板上でのＦＥＴの波形分布の作成が非常に容易になる。以上のことに加え、半導体装置（基板）の不良モード解析に要する時間と労力が大幅に削減され、新規半導体装置の開発期間の短縮や不具合発生時の対応の迅速化の効果がある。
【００２５】
次に、請求項２又は３記載の発明の一実施形態に係る半導体装置の耐圧波形自動分類システムについて説明する。
【００２６】
この実施形態の特徴とするところは、上記実施形態に対して、ＦＥＴのソース・ドレイン間に印可される設定電圧の印加時間を変えて上記と同様にしてドレインリーク電流を測定し、例えば図７に示すようにそれぞれの設定電圧に対して印加時間ｔ１（例えば２０ｍｓ）時の電流と印加時間ｔ２（例えば１０００ｍｓ）時の電流を測定し、測定結果を例えば図８に示すように端末コンピュータ４の画面に表示出力し、測定結果に基づいて前記実施形態と同様にしてそれぞれの印加時間に対してＦＥＴの耐圧波形のパターンを求めるようにしたことにあり、他は前記実施形態と同様である。
【００２７】
従来ＦＥＴのソース・ドレイン間に印可される電圧の印加時間とともにドレインリーク電流が変化することがあり、これをウォークアウト又はドリフトと称し不良要因の特定に役立てていたが、電圧を印可する時間は測定者に依存して様々であったため統一した測定結果が得られず正確な判別が困難であったが、上記実施形態においては、前述した実施形態の効果に加えて同一条件でのドリフト特性の測定結果を容易に得ることが可能となり、耐圧波形に対するドリフト特性を正確に解析することができる。
【００２８】
また、印加時間の異なる耐圧波形の差分を求め、チップ毎のその差分量によりウェハーマップ化することにより耐圧波形におけるドリフト量の分布をウェハー上に視覚的に再現でき、ドリフト特性の傾向を容易に把握することが可能となる。
【００２９】
次に、請求項４記載の発明の一実施形態に係る半導体装置の耐圧波形自動分類システムについて説明する。
【００３０】
この実施形態の特徴とするところは、請求項１記載の発明に対応した前記実施形態に対して、前記実施形態と同様にしてＦＥＴの耐圧波形のパターンを求め、求めた耐圧波形のパターンを例えばカテゴリーＮｏとして表し、このカテゴリーＮｏを図９に示すように正規化した設定電圧値及び測定電流値、ならびに波形判定電圧（Ｖ１，Ｖ２）やしきい値（Ｉ１，Ｉ２）とともに教師データとし、この教師データを図９に示すように例えばバックプロパゲーション法に基づいた学習機能を有するニューロモデルにより構築されたニューラルネットワーク機構に入力し、このニューラルネットワーク機構によりＦＥＴの耐圧波形のパターンを求めるようにしたことにあり、他は前記実施形態と同様である。
【００３１】
このような実施形態においては、前記実施形態と同様な効果を得ることができるとともに、前記実施形態に比べて図１０に示すようにソフト波形、チャネル波形、オレ波形といった耐圧波形をより正確にかつ細分化して判定分類することができる。
【００３２】
【発明の効果】
以上説明したように、請求項１又は５記載の発明によれば、ＦＥＴの耐圧波形のパターンを自動的に分類するようにしたので、半導体基板の全ＦＥＴの耐圧波形分類に要する時間を大幅に短縮することができる。また、テスタによるドレインリーク電流の測定だけでＦＥＴの耐圧波形のパターンを分類できるので、カーブトレーサによる測定が不要となり、半導体装置の製造工程の削減が可能となる。さらに、カーブトレーサでは測定が連続的に行われるため測定データを記憶させるには膨大な記憶容量が必要であったが、本発明により２個から１０個程度の測定データを記憶するだけで済み、記憶領域を大幅に削減することができる。また、ＦＥＴの耐圧波形のパターンが自動的に分類できるようになり、ＦＥＴ１個当たりに必要な記憶容量の減少により、手作業では膨大な時間と労力が必要であった半導体基板上の波形分類地図を極めて容易に作成することが可能となる。さらに、半導体装置基板の不良モード解析に要する時間と労力が大幅に削減され、新規半導体装置の開発期間短縮や不具合発生時の対応の迅速化に有効となる。
【００３３】
請求項２，３又は６記載の発明によれば、設定電圧の印加時間をそれぞれ変えて測定するようにしたので、上記効果に加えて、耐圧波形のパターンのドリフト特性を容易に把握することができる。
【００３４】
請求項４又は７記載の発明によれば、ニューラルネットワーク機構を用いて耐圧波形を分類するようにしたので、上記効果に加えて、耐圧波形をより正確にかつ細分化して判定分類することができる。
【図面の簡単な説明】
【図１】請求項１記載の発明の一実施形態に係る半導体装置の耐圧波形自動分類システムの構成を示す図である。
【図２】測定データの記憶例を示す図である。
【図３】測定データの画面表示出力例を示す図である。
【図４】耐圧波形判定電圧に対応した電流値を求める際の手法を示す図である。
【図５】耐圧波形の分類波形例を示す図である。
【図６】耐圧波形のウェハーマップの画面出力例を示す図である。
【図７】設定電圧の印加時間を変えた測定データの記憶例を示す図である。
【図８】設定電圧の印加時間を変えた測定データの画面表示出力例を示す図である。
【図９】ニューラルネットワーク機構の構成を示す図である。
【図１０】耐圧波形の分類波形例を示す図である。
【符号の説明】
１ テスタ
２ 記憶装置
３ ホストコンピュータ
４ 端末コンピュータ
【発明の属する技術分野】
ＦＥＴ（電界効果トランジスタ）のドレインリーク電流を複数の設定電圧で測定し、その測定電流値に基づいて耐圧波形を自動で分類する半導体装置の耐圧波形自動分類システム及び半導体装置の耐圧波形自動分類方法に関する。
【０００２】
【従来の技術】
従来、テスタによるＦＥＴのドレインリーク電流の検査においては、ゲート端子をオープン状態としたＦＥＴのソース・ドレイン間に所定の一電圧を印加し、その時のドレインリーク電流を測定し、測定されたドレインリーク電流を規格値と比較して規格値からはずれたものを不良品として判別していた。
【０００３】
このような検査においては、ドレインリーク電流の検査項目に対してＦＥＴの良品と不良品の判別は可能となるが、不良と判別されたＦＥＴの不良原因の特定や、ソース・ドレイン間電圧に対するドレインリーク電流の特性の傾向を表す耐圧波形のパターンは判別できなかった。このため、このようなデータを得るためには、ドレインリーク電流を測定したテスタとの別のカーブトレーサを用いて不良と判別されたＦＥＴのソース・ドレイン間電圧を連続的に変化されてドレインリーク電流を再度測定し直し、その測定結果から上記特性を手作業により判別していた。
【０００４】
【発明が解決しようとする課題】
以上説明したように、ＦＥＴにおけるドレインリーク電流の従来の検査においては、テスタにより測定された１つの測定データが規格値を満足しているか否かによって良品判別を行っていた。このため、良品における耐圧波形の特性データ、又は不良品のドレインリーク電流特性やや耐圧波形といったデータを得ることができなかった。このため、不良解析に必要な上記データを得るためには、カーブトレーサを用いてドレインリーク電流の測定を改めて行っていた。
【０００５】
しかしながら、このような手法は、カーブトレーサを使用して手作業により行われるため、測定に膨大な時間と労力が必要となり、不良解析に多くの時間を要し、不良発生時に迅速な対応が困難になるといった不具合を招いていた。また、カーブトレーサによる測定では測定が連続的に行われるので、測定データを記憶させるために膨大な記憶容量が必要になっていた。
【０００６】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、ドレインリーク電流を測定し、測定結果に基づいてＦＥＴの耐圧波形のパターンを自動的に判別して分類する半導体装置の耐圧波形自動分類システム及び半導体装置の耐圧波形自動分類方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明は、ＦＥＴ（電界効果トランジスタ）のソース・ドレイン間に複数の予め設定された設定電圧を印可し、それぞれの設定電圧に対応したドレインリーク電流を測定するテスタと、前記テスタで測定されたドレインリーク電流と、それぞれのドレインリーク電流に対応した設定電圧と、少なくとも１つの第１の波形判定電圧を前記ＦＥＴのソース・ドレイン間に印加した際のドレインリーク電流の許容値となる第１のしきい値と、第１の波形判定電圧よりも大きい第２の波形判定電圧を前記ＦＥＴのソース・ドレイン間に印加した際のドレインリーク電流の許容最大値となる第２のしきい値を記憶する記憶装置と、前記記憶装置から記憶内容を受けて前記ＦＥＴの耐圧波形を分類する複数の端末コンピュータとを有し、前記それぞれの端末コンピュータは、前記記憶装置に記憶された記憶内容を受けて、記憶内容に基づいて第１の波形判定電圧に対応した第１のドレインリーク電流を求め、第２の波形判定電圧に対応した第２のドレインリーク電流を求める取得部と、前記取得部により求められた第１のドレインリーク電流と前記記憶装置に記憶された第１のしきい値とを比較し、前記取得部により取得された第２のドレインリーク電流と前記記憶装置に記憶された第２のしきい値を比較する比較部と、前記比較部の比較結果に基づいて前記ＦＥＴのソース・ドレイン間電圧対ドレインリーク電流の関係を表す耐圧波形のパターンを判定して分類する判定分類部と、前記判定分類部で判定分類された前記ＦＥＴの耐圧波形又はウェハーにおける耐圧波形分布を出力する出力部を備えてなることを特徴とする。
【０００８】
請求項２記載の発明は、請求項１記載の半導体装置の耐圧波形自動分類システムにおいて、それぞれの設定電圧に対して、前記ＦＥＴのソース・ドレイン間に印可する印加時間を変えてドレインリーク電流を測定し、それぞれの印加時間に応じて測定されたドレインリーク電流に対して前記ＦＥＴの耐圧波形を判定分類し、それぞれの印加時間の耐圧波形を重ねて出力することを特徴とする。
【０００９】
請求項３記載の発明は、請求項２記載の半導体装置の耐圧波形自動分類システムにおいて、前記端末コンピュータは、それぞれの印加時間に対応して判定分類された耐圧波形の差分を求める算出部を備え、前記算出部によりウェハーにおけるそれぞれのチップのＦＥＴ毎に耐圧波形の差分を求め、求めた差分のウェハーにおける分布を出力することを特徴とする。
【００１０】
請求項４記載の発明は、請求項１記載の半導体装置の耐圧波形自動分類システムにおいて、前記端末コンピュータは、前記記憶装置に記憶された記憶内容ならびに前記判定分類部により判定分類された耐圧波形のパターンを教師データとして入力し、ニューロモデルによる学習機能により前記ＦＥＴの耐圧波形のパターンを判定分類するニューラルネットワーク機構を有することを特徴とする。
【００１１】
請求項５記載の発明は、ＦＥＴ（電界効果トランジスタ）のソース・ドレイン間に複数の予め設定された設定電圧を印可し、それぞれの設定電圧に対応したドレインリーク電流を測定する第１のステップと、測定されたドレインリーク電流と、それぞれのドレインリーク電流に対応した設定電圧と、少なくとも１つの第１の波形判定電圧を前記ＦＥＴのソース・ドレイン間に印加した際のドレインリーク電流の許容値となる第１のしきい値と、第１の波形判定電圧よりも大きい第２の波形判定電圧を前記ＦＥＴのソース・ドレイン間に印加した際のドレインリーク電流の許容最大値となる第２のしきい値を記憶する第２のステップと、前記第２のステップにより記憶された記憶内容を受けて、記憶内容に基づいて前記第１の波形判定電圧に対応した第１のドレインリーク電流を求め、第２の波形判定電圧に対応した第２のドレインリーク電流を求める第３のステップと、前記第３のステップにより求められた第１のドレインリーク電流と前記第２のステップで記憶された第１のしきい値とを比較し、前記第３のステップで求められた第２のドレインリーク電流と前記第２のステップで記憶された第２のしきい値を比較する第４のステップと、前記第４のステップの比較結果に基づいて前記ＦＥＴのソース・ドレイン間電圧対ドレインリーク電流の関係を表す耐圧波形のパターンを判定して分類する第５のステップと、前記第５のステップで判定分類された前記ＦＥＴの耐圧波形又はウェハーにおける耐圧波形分布を出力する第６のステップとを有することを特徴とする。
【００１２】
請求項６記載の発明は、請求項５記載の半導体装置の耐圧波形自動分類方法において、前記第１のステップは、それぞれの設定電圧に対して、前記ＦＥＴのソース・ドレイン間に印可する印加時間を変えてドレインリーク電流を測定し、前記第３のステップは、それぞれの印加時間に対応してドレインリーク電流を求め、前記第４のステップは、それぞれの印加時間に対応して比較を行い、前記第５のステップは、それぞれの印加時間に応じて測定されたドレインリーク電流に対して前記ＦＥＴの耐圧波形を判定分類し、前記第６のステップは、それぞれの印加時間の耐圧波形を重ねて出力することを特徴とする。
【００１３】
請求項７記載の発明は、請求項５記載の半導体装置の耐圧波形自動分類方法において、前記第５のステップは、前記第２のステップで記憶された記憶内容ならびに判定分類された耐圧波形のパターンを教師データとして入力し、ニューロモデルによるニューラルネットワーク機構の学習機能により前記ＦＥＴの耐圧波形のパターンを判定分類することを特徴とする。
【００１４】
【発明の実施の形態】
以下、図面を用いてこの発明の一実施形態を説明する。
【００１５】
図１は請求項１記載の発明の一実施形態に係わる半導体装置の耐圧波形自動分類システムの概略構成を示す図である。
【００１６】
図１において、この実施形態のシステムは、例えばウェハーの１チップ毎に１つ形成されてゲート端子をオープン状態としたＦＥＴ（電界効果トランジスタ）のソース・ドレイン間に複数の予め設定された設定電圧（ｖ０〜ｖｎ）を印可し、それぞれの設定電圧に対応したドレインリーク電流を測定するテスタ１と、テスタ１で測定されたドレインリーク電流と、それぞれのドレインリーク電流に対応した設定電圧と、少なくとも１つの第１の波形判定電圧（Ｖ１）をＦＥＴのソース・ドレイン間に印加した際のドレインリーク電流の許容値となる第１のしきい値（Ｉ１）と、第１の波形判定電圧よりも大きい第２の波形判定電圧（Ｖ２）をＦＥＴのソース・ドレイン間に印加した際のドレインリーク電流の許容最大値となる第２のしきい値（Ｉ２）（この値以上を不良品と判別する）を記憶する記憶装置２を備えてこの記憶装置２のアクセスを管理するホストコンピュータ３と、記憶装置２から記憶内容を受けてＦＥＴの耐圧波形を分類する複数の端末コンピュータ４とを備えて構成される。それぞれの端末コンピュータ４は、記憶装置２に記憶された記憶内容を受けて、記憶内容に基づいて第１の波形判定電圧に対応した第１のドレインリーク電流を求め、第２の波形判定電圧に対応した第２のドレインリーク電流を求める取得部と、取得部により求められた第１のドレインリーク電流と記憶装置２に記憶された第１のしきい値とを比較し、取得部により取得された第２のドレインリーク電流と記憶部に記憶された第２のしきい値を比較する比較部と、比較部の比較結果に基づいてＦＥＴのソース・ドレイン間電圧対ドレインリーク電流の関係を表す耐圧波形のパターンを判定して分類する判定分類部と、判定分類部で判定分類されたＦＥＴの耐圧波形を出力する出力部を備えて構成される。
【００１７】
このようなシステムにおいて、まずテスタ１によりＦＥＴのドレインリーク電流が複数の設定電圧（ｖ０，ｖ１，ｖ２…，ｖｎ）で測定され、その時の測定電流値（ｉ０，ｉ１，ｉ２，…，ｉｎ）が記憶装置２に与えられて配列インデックスならびに設定電圧とともに例えば図２に示すように記憶させる。記憶装置２に記憶されたデータは、ソース・ドレイン間電圧（ＶＤ）対ドレインリーク電流（ＩＤ）として端末コンピュータ４の画面に例えば図３に示すように表示出力される。
【００１８】
次に、波形判定電圧Ｖ１，Ｖ２上に測定電流値が存在しない場合は、図４に示すように、測定データから波形判定電圧Ｖ１，Ｖ２に最も近いそれぞれの波形判定電圧より高い電圧値と低い電圧値、ならびにそれぞれの電圧値に対応した測定電流値を取得部によりそれぞれ求める。図４において、
Ｖ１の左側（＜Ｖ１）の測定データ（１）
配列インデックス：ｉ＿ｖ１＿ｌ（存在しない場合は、−１とする。）
電圧値：ｌｆｔｖ１
電流値：ｌｆｔｉ１
Ｖ１の右側（＞Ｖ１）の測定データ（２）
配列インデックス：ｉ＿ｖ１＿ｒ（存在しない場合は、−１とする。）
電圧値：ｒｇｔｖ１
電流値：ｒｇｔｉ１
Ｖ２の左側（＜Ｖ２）の測定データ（３）
配列インデックス：ｉ＿ｖ２＿ｌ（存在しない場合は、−１とする。）
電圧値：ｌｆｔｖ２
電流値：ｌｆｔｉ２
Ｖ２の右側（＞Ｖ２）の測定データ（４）
配列インデックス：ｉ＿ｖ２＿ｒ（存在しない場合は、−１とする。）
電圧値：ｒｇｔｖ２
電流値：ｒｇｔｉ２
とする。
【００１９】
一方、波形判定電圧Ｖ１，Ｖ２上に測定データが存在する場合には、
ｉｄ１（電圧Ｖ１に対する測定電流値）＝ｌｆｔｉ１＝ｒｇｔｉ１とし、
ｉｄ２（電圧Ｖ２に対する測定電流値）＝ｌｆｔｉ２＝ｒｇｔｉ２とする。
【００２０】
次に、測定点からＶ１，Ｖ２上の電流値が計算できないケースを除き、
次に、Ｖ１上の電流値ｉｄ１，Ｖ２上の電流値ｉｄ２を、取得部により以下に示す計算によって求める。
【００２２】
ｄｙ＝（ｒｇｔｉ１−ｌｆｔｉ１）
ｄｘ＝（ｒｇｔｖ１−ｌｆｔｖ１）
ｉｄ１＝ｌｆｔｉ１＋（ｄｙ／ｄｘ）×（Ｖ１−ｌｆｔｖ１）
ｄｙ＝（ｒｇｔｉ２−ｌｆｔｉ２）
ｄｘ＝（ｒｇｔｖ２−ｌｆｔｖ２）
ｉｄ２＝ｌｆｔｉ２＋（ｄｙ／ｄｘ）×（Ｖ２−ｌｆｔｖ２）
次に、比較部ならびに判定分類部において耐圧波形のパターンは、Ｉ１＜ｉｄ１かつｉｄ１＜Ｉ２かつＩ１＜ｉｄ２かつｉｄ２＜Ｉ２の時は、チャネル波形と判定分類し、ｉｄ１＜Ｉ１かつＩ１＜ｉｄ２かつｉｄ２＜Ｉ２の時は、ソフト波形と判定分類し、Ｉ２＜ｉｄ１かつＩ２＜ｉｄ２の時は、ショート波形と分類判定し、ｉｄ１＜Ｉ１かつＩ２＜ｉｄ２の時は、ハート波形（耐圧小）と判定分類し、ｉｄ１＜Ｉ１かつｉｄ２＜Ｉ２の時は、ハート波形（正常）と判定分類する。
【００２３】
最後に、それぞれの測定データにより判定分類された耐圧波形は、例えば図５に示すようにモニター画面上に表示出力され、必要に応じてプリントアウトされる。また、上記で得られたそれぞれのチップのＦＥＴの耐圧波形を図６に示すようにウェハーマップ化し、耐圧波形のウェハー上での分布を表示出力するようにしてもよい。
【００２４】
このような実施形態においては、ＦＥＴの耐圧波形のパターンが自動的に分類できるようになるので、半導体基板におけるＦＥＴの耐圧波形分類に要する時間を大幅に減少できる。また、テスタによるドレインリーク特性データの判定だけでＦＥＴの耐圧波形を分類できるようになるので、カーブトレーサによる測定が不要となり、半導体装置の製造工程の削減が可能となる。さらに、カーブトレーサでは測定が連続的に行われるため記憶装置に測定データを記憶させるには膨大な記憶容量が必要であったが、２個から１０個程度の測定データを記憶するだけでよく、記憶容量を大幅に削減することができる。また、ＦＥＴの耐圧波形のパターンが自動的に分類できるようになったことに加えて、ＦＥＴ１個当たりに必要なコンピュータの記憶容量の減少により、手作業では膨大な時間と労力が必要であった半導体基板上でのＦＥＴの波形分布の作成が非常に容易になる。以上のことに加え、半導体装置（基板）の不良モード解析に要する時間と労力が大幅に削減され、新規半導体装置の開発期間の短縮や不具合発生時の対応の迅速化の効果がある。
【００２５】
次に、請求項２又は３記載の発明の一実施形態に係る半導体装置の耐圧波形自動分類システムについて説明する。
【００２６】
この実施形態の特徴とするところは、上記実施形態に対して、ＦＥＴのソース・ドレイン間に印可される設定電圧の印加時間を変えて上記と同様にしてドレインリーク電流を測定し、例えば図７に示すようにそれぞれの設定電圧に対して印加時間ｔ１（例えば２０ｍｓ）時の電流と印加時間ｔ２（例えば１０００ｍｓ）時の電流を測定し、測定結果を例えば図８に示すように端末コンピュータ４の画面に表示出力し、測定結果に基づいて前記実施形態と同様にしてそれぞれの印加時間に対してＦＥＴの耐圧波形のパターンを求めるようにしたことにあり、他は前記実施形態と同様である。
【００２７】
従来ＦＥＴのソース・ドレイン間に印可される電圧の印加時間とともにドレインリーク電流が変化することがあり、これをウォークアウト又はドリフトと称し不良要因の特定に役立てていたが、電圧を印可する時間は測定者に依存して様々であったため統一した測定結果が得られず正確な判別が困難であったが、上記実施形態においては、前述した実施形態の効果に加えて同一条件でのドリフト特性の測定結果を容易に得ることが可能となり、耐圧波形に対するドリフト特性を正確に解析することができる。
【００２８】
また、印加時間の異なる耐圧波形の差分を求め、チップ毎のその差分量によりウェハーマップ化することにより耐圧波形におけるドリフト量の分布をウェハー上に視覚的に再現でき、ドリフト特性の傾向を容易に把握することが可能となる。
【００２９】
次に、請求項４記載の発明の一実施形態に係る半導体装置の耐圧波形自動分類システムについて説明する。
【００３０】
この実施形態の特徴とするところは、請求項１記載の発明に対応した前記実施形態に対して、前記実施形態と同様にしてＦＥＴの耐圧波形のパターンを求め、求めた耐圧波形のパターンを例えばカテゴリーＮｏとして表し、このカテゴリーＮｏを図９に示すように正規化した設定電圧値及び測定電流値、ならびに波形判定電圧（Ｖ１，Ｖ２）やしきい値（Ｉ１，Ｉ２）とともに教師データとし、この教師データを図９に示すように例えばバックプロパゲーション法に基づいた学習機能を有するニューロモデルにより構築されたニューラルネットワーク機構に入力し、このニューラルネットワーク機構によりＦＥＴの耐圧波形のパターンを求めるようにしたことにあり、他は前記実施形態と同様である。
【００３１】
このような実施形態においては、前記実施形態と同様な効果を得ることができるとともに、前記実施形態に比べて図１０に示すようにソフト波形、チャネル波形、オレ波形といった耐圧波形をより正確にかつ細分化して判定分類することができる。
【００３２】
【発明の効果】
以上説明したように、請求項１又は５記載の発明によれば、ＦＥＴの耐圧波形のパターンを自動的に分類するようにしたので、半導体基板の全ＦＥＴの耐圧波形分類に要する時間を大幅に短縮することができる。また、テスタによるドレインリーク電流の測定だけでＦＥＴの耐圧波形のパターンを分類できるので、カーブトレーサによる測定が不要となり、半導体装置の製造工程の削減が可能となる。さらに、カーブトレーサでは測定が連続的に行われるため測定データを記憶させるには膨大な記憶容量が必要であったが、本発明により２個から１０個程度の測定データを記憶するだけで済み、記憶領域を大幅に削減することができる。また、ＦＥＴの耐圧波形のパターンが自動的に分類できるようになり、ＦＥＴ１個当たりに必要な記憶容量の減少により、手作業では膨大な時間と労力が必要であった半導体基板上の波形分類地図を極めて容易に作成することが可能となる。さらに、半導体装置基板の不良モード解析に要する時間と労力が大幅に削減され、新規半導体装置の開発期間短縮や不具合発生時の対応の迅速化に有効となる。
【００３３】
請求項２，３又は６記載の発明によれば、設定電圧の印加時間をそれぞれ変えて測定するようにしたので、上記効果に加えて、耐圧波形のパターンのドリフト特性を容易に把握することができる。
【００３４】
請求項４又は７記載の発明によれば、ニューラルネットワーク機構を用いて耐圧波形を分類するようにしたので、上記効果に加えて、耐圧波形をより正確にかつ細分化して判定分類することができる。
【図面の簡単な説明】
【図１】請求項１記載の発明の一実施形態に係る半導体装置の耐圧波形自動分類システムの構成を示す図である。
【図２】測定データの記憶例を示す図である。
【図３】測定データの画面表示出力例を示す図である。
【図４】耐圧波形判定電圧に対応した電流値を求める際の手法を示す図である。
【図５】耐圧波形の分類波形例を示す図である。
【図６】耐圧波形のウェハーマップの画面出力例を示す図である。
【図７】設定電圧の印加時間を変えた測定データの記憶例を示す図である。
【図８】設定電圧の印加時間を変えた測定データの画面表示出力例を示す図である。
【図９】ニューラルネットワーク機構の構成を示す図である。
【図１０】耐圧波形の分類波形例を示す図である。
【符号の説明】
１ テスタ
２ 記憶装置
３ ホストコンピュータ
４ 端末コンピュータ
Claims (7)
- ＦＥＴ（電界効果トランジスタ）のソース・ドレイン間に複数の予め設定された設定電圧を印可し、それぞれの設定電圧に対応したドレインリーク電流を測定するテスタと、
前記テスタで測定されたドレインリーク電流と、それぞれのドレインリーク電流に対応した設定電圧と、少なくとも１つの第１の波形判定電圧を前記ＦＥＴのソース・ドレイン間に印加した際のドレインリーク電流の許容値となる第１のしきい値と、第１の波形判定電圧よりも大きい第２の波形判定電圧を前記ＦＥＴのソース・ドレイン間に印加した際のドレインリーク電流の許容最大値となる第２のしきい値を記憶する記憶装置と、
前記記憶装置から記憶内容を受けて前記ＦＥＴの耐圧波形を分類する複数の端末コンピュータとを有し、
前記それぞれの端末コンピュータは、
前記記憶装置に記憶された記憶内容を受けて、記憶内容に基づいて第１の波形判定電圧に対応した第１のドレインリーク電流を求め、第２の波形判定電圧に対応した第２のドレインリーク電流を求める取得部と、
前記取得部により求められた第１のドレインリーク電流と前記記憶装置に記憶された第１のしきい値とを比較し、前記取得部により取得された第２のドレインリーク電流と前記記憶装置に記憶された第２のしきい値を比較する比較部と、
前記比較部の比較結果に基づいて前記ＦＥＴのソース・ドレイン間電圧対ドレインリーク電流の関係を表す耐圧波形のパターンを判定して分類する判定分類部と、
前記判定分類部で判定分類された前記ＦＥＴの耐圧波形又はウェハーにおける耐圧波形分布を出力する出力部を備えてなる
ことを特徴とする半導体装置の耐圧波形自動分類システム。 - それぞれの設定電圧に対して、前記ＦＥＴのソース・ドレイン間に印可する印加時間を変えてドレインリーク電流を測定し、それぞれの印加時間に応じて測定されたドレインリーク電流に対して前記ＦＥＴの耐圧波形を判定分類し、それぞれの印加時間の耐圧波形を重ねて出力する
ことを特徴とする請求項１記載の半導体装置の耐圧波形自動分類システム。 - 前記端末コンピュータは、それぞれの印加時間に対応して判定分類された耐圧波形の差分を求める算出部を備え、
前記算出部によりウェハーにおけるそれぞれのチップのＦＥＴ毎に耐圧波形の差分を求め、求めた差分のウェハーにおける分布を出力する
ことを特徴とする請求項２記載の半導体装置の耐圧波形自動分類システム。 - 前記端末コンピュータは、前記記憶装置に記憶された記憶内容ならびに前記判定分類部により判定分類された耐圧波形のパターンを教師データとして入力し、ニューロモデルによる学習機能により前記ＦＥＴの耐圧波形のパターンを判定分類するニューラルネットワーク機構を有する
ことを特徴とする請求項１記載の半導体装置の耐圧波形自動分類システム。 - ＦＥＴ（電界効果トランジスタ）のソース・ドレイン間に複数の予め設定された設定電圧を印可し、それぞれの設定電圧に対応したドレインリーク電流を測定する第１のステップと、
測定されたドレインリーク電流と、それぞれのドレインリーク電流に対応した設定電圧と、少なくとも１つの第１の波形判定電圧を前記ＦＥＴのソース・ドレイン間に印加した際のドレインリーク電流の許容値となる第１のしきい値と、第１の波形判定電圧よりも大きい第２の波形判定電圧を前記ＦＥＴのソース・ドレイン間に印加した際のドレインリーク電流の許容最大値となる第２のしきい値を記憶する第２のステップと、
前記第２のステップにより記憶された記憶内容を受けて、記憶内容に基づいて第１の波形判定電圧に対応した第１のドレインリーク電流を求め、第２の波形判定電圧に対応した第２のドレインリーク電流を求める第３のステップと、 前記第３のステップにより求められた第１のドレインリーク電流と前記第２のステップで記憶された第１のしきい値とを比較し、前記第３のステップで求められた第２のドレインリーク電流と前記第２のステップで記憶された第２のしきい値を比較する第４のステップと、
前記第４のステップの比較結果に基づいて前記ＦＥＴのソース・ドレイン間電圧対ドレインリーク電流の関係を表す耐圧波形のパターンを判定して分類する第５のステップと、
前記第５のステップで判定分類された前記ＦＥＴの耐圧波形又はウェハーにおける耐圧波形分布を出力する第６のステップと
を有することを特徴とする半導体装置の耐圧波形自動分類方法。 - 前記第１のステップは、それぞれの設定電圧に対して、前記ＦＥＴのソース・ドレイン間に印可する印加時間を変えてドレインリーク電流を測定し、
前記第３のステップは、それぞれの印加時間に対応してドレインリーク電流を求め、
前記第４のステップは、それぞれの印加時間に対応して比較を行い、
前記第５のステップは、それぞれの印加時間に応じて測定されたドレインリーク電流に対して前記ＦＥＴの耐圧波形を判定分類し、
前記第６のステップは、それぞれの印加時間の耐圧波形を重ねて出力する
ことを特徴とする請求項５記載の半導体装置の耐圧波形自動分類方法。 - 前記第５のステップは、前記第２のステップで記憶された記憶内容ならびに判定分類された耐圧波形のパターンを教師データとして入力し、ニューロモデルによるニューラルネットワーク機構の学習機能により前記ＦＥＴの耐圧波形のパターンを判定分類する
ことを特徴とする請求項５記載の半導体装置の耐圧波形自動分類方法。
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