JP2000138273A - 半導体装置の耐圧波形自動分類システム及び半導体装置の耐圧波形自動分類方法 - Google Patents
半導体装置の耐圧波形自動分類システム及び半導体装置の耐圧波形自動分類方法Info
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Abstract
(57)【要約】
【課題】 この発明は、ドレインリーク電流を測定し、
測定結果に基づいてＦＥＴの耐圧波形のパターンを自動
的に判定して分類することを課題とする。 【解決手段】 この発明は、ＦＥＴのドレインリーク電
流を測定し、第１の波形判定電圧に対応した第１のドレ
インリーク電流と第１のしきい値、第２の波形判定電圧
に対応した第２のドレインリーク電流と第２のしきい値
の比較結果に基づいて耐圧波形のパターンを判定して分
類し出力するように構成される。
測定結果に基づいてＦＥＴの耐圧波形のパターンを自動
的に判定して分類することを課題とする。 【解決手段】 この発明は、ＦＥＴのドレインリーク電
流を測定し、第１の波形判定電圧に対応した第１のドレ
インリーク電流と第１のしきい値、第２の波形判定電圧
に対応した第２のドレインリーク電流と第２のしきい値
の比較結果に基づいて耐圧波形のパターンを判定して分
類し出力するように構成される。
Description
【０００１】
【発明の属する技術分野】ＦＥＴ（電界効果トランジス
タ）のドレインリーク電流を複数の設定電圧で測定し、
その測定電流値に基づいて耐圧波形を自動で分類する半
導体装置の耐圧波形自動分類システム及び半導体装置の
耐圧波形自動分類方法に関する。
タ）のドレインリーク電流を複数の設定電圧で測定し、
その測定電流値に基づいて耐圧波形を自動で分類する半
導体装置の耐圧波形自動分類システム及び半導体装置の
耐圧波形自動分類方法に関する。
【０００２】
【従来の技術】従来、テスタによるＦＥＴのドレインリ
ーク電流の検査においては、ゲート端子をオープン状態
としたＦＥＴのソース・ドレイン間に所定の一電圧を印
加し、その時のドレインリーク電流を測定し、測定され
たドレインリーク電流を規格値と比較して規格値からは
ずれたものを不良品として判別していた。
ーク電流の検査においては、ゲート端子をオープン状態
としたＦＥＴのソース・ドレイン間に所定の一電圧を印
加し、その時のドレインリーク電流を測定し、測定され
たドレインリーク電流を規格値と比較して規格値からは
ずれたものを不良品として判別していた。
【０００３】このような検査においては、ドレインリー
ク電流の検査項目に対してＦＥＴの良品と不良品の判別
は可能となるが、不良と判別されたＦＥＴの不良原因の
特定や、ソース・ドレイン間電圧に対するドレインリー
ク電流の特性の傾向を表す耐圧波形のパターンは判別で
きなかった。このため、このようなデータを得るために
は、ドレインリーク電流を測定したテスタとの別のカー
ブトレーサを用いて不良と判別されたＦＥＴのソース・
ドレイン間電圧を連続的に変化されてドレインリーク電
流を再度測定し直し、その測定結果から上記特性を手作
業により判別していた。
ク電流の検査項目に対してＦＥＴの良品と不良品の判別
は可能となるが、不良と判別されたＦＥＴの不良原因の
特定や、ソース・ドレイン間電圧に対するドレインリー
ク電流の特性の傾向を表す耐圧波形のパターンは判別で
きなかった。このため、このようなデータを得るために
は、ドレインリーク電流を測定したテスタとの別のカー
ブトレーサを用いて不良と判別されたＦＥＴのソース・
ドレイン間電圧を連続的に変化されてドレインリーク電
流を再度測定し直し、その測定結果から上記特性を手作
業により判別していた。
【０００４】
【発明が解決しようとする課題】以上説明したように、
ＦＥＴにおけるドレインリーク電流の従来の検査におい
ては、テスタにより測定された１つの測定データが規格
値を満足しているか否かによって良品判別を行ってい
た。このため、良品における耐圧波形の特性データ、又
は不良品のドレインリーク電流特性やや耐圧波形といっ
たデータを得ることができなかった。このため、不良解
析に必要な上記データを得るためには、カーブトレーサ
を用いてドレインリーク電流の測定を改めて行ってい
た。
ＦＥＴにおけるドレインリーク電流の従来の検査におい
ては、テスタにより測定された１つの測定データが規格
値を満足しているか否かによって良品判別を行ってい
た。このため、良品における耐圧波形の特性データ、又
は不良品のドレインリーク電流特性やや耐圧波形といっ
たデータを得ることができなかった。このため、不良解
析に必要な上記データを得るためには、カーブトレーサ
を用いてドレインリーク電流の測定を改めて行ってい
た。
【０００５】しかしながら、このような手法は、カーブ
トレーサを使用して手作業により行われるため、測定に
膨大な時間と労力が必要となり、不良解析に多くの時間
を要し、不良発生時に迅速な対応が困難になるといった
不具合を招いていた。また、カーブトレーサによる測定
では測定が連続的に行われるので、測定データを記憶さ
せるために膨大な記憶容量が必要になっていた。
トレーサを使用して手作業により行われるため、測定に
膨大な時間と労力が必要となり、不良解析に多くの時間
を要し、不良発生時に迅速な対応が困難になるといった
不具合を招いていた。また、カーブトレーサによる測定
では測定が連続的に行われるので、測定データを記憶さ
せるために膨大な記憶容量が必要になっていた。
【０００６】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、ドレインリー
ク電流を測定し、測定結果に基づいてＦＥＴの耐圧波形
のパターンを自動的に判別して分類する半導体装置の耐
圧波形自動分類システム及び半導体装置の耐圧波形自動
分類方法を提供することにある。
たものであり、その目的とするところは、ドレインリー
ク電流を測定し、測定結果に基づいてＦＥＴの耐圧波形
のパターンを自動的に判別して分類する半導体装置の耐
圧波形自動分類システム及び半導体装置の耐圧波形自動
分類方法を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、ＦＥＴ（電界効果トランジ
スタ）のソース・ドレイン間に複数の予め設定された設
定電圧を印可し、それぞれの設定電圧に対応したドレイ
ンリーク電流を測定するテスタと、前記テスタで測定さ
れたドレインリーク電流と、それぞれのドレインリーク
電流に対応した設定電圧と、少なくとも１つの第１の波
形判定電圧を前記ＦＥＴのソース・ドレイン間に印加し
た際のドレインリーク電流の許容値となる第１のしきい
値と、第１の波形判定電圧よりも大きい第２の波形判定
電圧を前記ＦＥＴのソース・ドレイン間に印加した際の
ドレインリーク電流の許容最大値となる第２のしきい値
を記憶する記憶装置と、前記記憶装置から記憶内容を受
けて前記ＦＥＴの耐圧波形を分類する複数の端末コンピ
ュータとを有し、前記それぞれの端末コンピュータは、
前記記憶装置に記憶された記憶内容を受けて、記憶内容
に基づいて第１の波形判定電圧に対応した第１のドレイ
ンリーク電流を求め、第２の波形判定電圧に対応した第
２のドレインリーク電流を求める取得部と、前記取得部
により求められた第１のドレインリーク電流と前記記憶
装置に記憶された第１のしきい値とを比較し、前記取得
部により取得された第２のドレインリーク電流と前記記
憶装置に記憶された第２のしきい値を比較する比較部
と、前記比較部の比較結果に基づいて前記ＦＥＴのソー
ス・ドレイン間電圧対ドレインリーク電流の関係を表す
耐圧波形のパターンを判定して分類する判定分類部と、
前記判定分類部で判定分類された前記ＦＥＴの耐圧波形
又はウェハーにおける耐圧波形分布を出力する出力部を
備えてなることを特徴とする。
に、請求項１記載の発明は、ＦＥＴ（電界効果トランジ
スタ）のソース・ドレイン間に複数の予め設定された設
定電圧を印可し、それぞれの設定電圧に対応したドレイ
ンリーク電流を測定するテスタと、前記テスタで測定さ
れたドレインリーク電流と、それぞれのドレインリーク
電流に対応した設定電圧と、少なくとも１つの第１の波
形判定電圧を前記ＦＥＴのソース・ドレイン間に印加し
た際のドレインリーク電流の許容値となる第１のしきい
値と、第１の波形判定電圧よりも大きい第２の波形判定
電圧を前記ＦＥＴのソース・ドレイン間に印加した際の
ドレインリーク電流の許容最大値となる第２のしきい値
を記憶する記憶装置と、前記記憶装置から記憶内容を受
けて前記ＦＥＴの耐圧波形を分類する複数の端末コンピ
ュータとを有し、前記それぞれの端末コンピュータは、
前記記憶装置に記憶された記憶内容を受けて、記憶内容
に基づいて第１の波形判定電圧に対応した第１のドレイ
ンリーク電流を求め、第２の波形判定電圧に対応した第
２のドレインリーク電流を求める取得部と、前記取得部
により求められた第１のドレインリーク電流と前記記憶
装置に記憶された第１のしきい値とを比較し、前記取得
部により取得された第２のドレインリーク電流と前記記
憶装置に記憶された第２のしきい値を比較する比較部
と、前記比較部の比較結果に基づいて前記ＦＥＴのソー
ス・ドレイン間電圧対ドレインリーク電流の関係を表す
耐圧波形のパターンを判定して分類する判定分類部と、
前記判定分類部で判定分類された前記ＦＥＴの耐圧波形
又はウェハーにおける耐圧波形分布を出力する出力部を
備えてなることを特徴とする。
【０００８】請求項２記載の発明は、請求項１記載の半
導体装置の耐圧波形自動分類システムにおいて、それぞ
れの設定電圧に対して、前記ＦＥＴのソース・ドレイン
間に印可する印加時間を変えてドレインリーク電流を測
定し、それぞれの印加時間に応じて測定されたドレイン
リーク電流に対して前記ＦＥＴの耐圧波形を判定分類
し、それぞれの印加時間の耐圧波形を重ねて出力するこ
とを特徴とする。
導体装置の耐圧波形自動分類システムにおいて、それぞ
れの設定電圧に対して、前記ＦＥＴのソース・ドレイン
間に印可する印加時間を変えてドレインリーク電流を測
定し、それぞれの印加時間に応じて測定されたドレイン
リーク電流に対して前記ＦＥＴの耐圧波形を判定分類
し、それぞれの印加時間の耐圧波形を重ねて出力するこ
とを特徴とする。
【０００９】請求項３記載の発明は、請求項２記載の半
導体装置の耐圧波形自動分類システムにおいて、前記端
末コンピュータは、それぞれの印加時間に対応して判定
分類された耐圧波形の差分を求める算出部を備え、前記
算出部によりウェハーにおけるそれぞれのチップのＦＥ
Ｔ毎に耐圧波形の差分を求め、求めた差分のウェハーに
おける分布を出力することを特徴とする。
導体装置の耐圧波形自動分類システムにおいて、前記端
末コンピュータは、それぞれの印加時間に対応して判定
分類された耐圧波形の差分を求める算出部を備え、前記
算出部によりウェハーにおけるそれぞれのチップのＦＥ
Ｔ毎に耐圧波形の差分を求め、求めた差分のウェハーに
おける分布を出力することを特徴とする。
【００１０】請求項４記載の発明は、請求項１記載の半
導体装置の耐圧波形自動分類システムにおいて、前記端
末コンピュータは、前記記憶装置に記憶された記憶内容
ならびに前記判定分類部により判定分類された耐圧波形
のパターンを教師データとして入力し、ニューロモデル
による学習機能により前記ＦＥＴの耐圧波形のパターン
を判定分類するニューラルネットワーク機構を有するこ
とを特徴とする。
導体装置の耐圧波形自動分類システムにおいて、前記端
末コンピュータは、前記記憶装置に記憶された記憶内容
ならびに前記判定分類部により判定分類された耐圧波形
のパターンを教師データとして入力し、ニューロモデル
による学習機能により前記ＦＥＴの耐圧波形のパターン
を判定分類するニューラルネットワーク機構を有するこ
とを特徴とする。
【００１１】請求項５記載の発明は、ＦＥＴ（電界効果
トランジスタ）のソース・ドレイン間に複数の予め設定
された設定電圧を印可し、それぞれの設定電圧に対応し
たドレインリーク電流を測定する第１のステップと、測
定されたドレインリーク電流と、それぞれのドレインリ
ーク電流に対応した設定電圧と、少なくとも１つの第１
の波形判定電圧を前記ＦＥＴのソース・ドレイン間に印
加した際のドレインリーク電流の許容値となる第１のし
きい値と、第１の波形判定電圧よりも大きい第２の波形
判定電圧を前記ＦＥＴのソース・ドレイン間に印加した
際のドレインリーク電流の許容最大値となる第２のしき
い値を記憶する第２のステップと、前記第２のステップ
により記憶された記憶内容を受けて、記憶内容に基づい
て前記第１の波形判定電圧に対応した第１のドレインリ
ーク電流を求め、第２の波形判定電圧に対応した第２の
ドレインリーク電流を求める第３のステップと、前記第
３のステップにより求められた第１のドレインリーク電
流と前記第２のステップで記憶された第１のしきい値と
を比較し、前記第３のステップで求められた第２のドレ
インリーク電流と前記第２のステップで記憶された第２
のしきい値を比較する第４のステップと、前記第４のス
テップの比較結果に基づいて前記ＦＥＴのソース・ドレ
イン間電圧対ドレインリーク電流の関係を表す耐圧波形
のパターンを判定して分類する第５のステップと、前記
第５のステップで判定分類された前記ＦＥＴの耐圧波形
又はウェハーにおける耐圧波形分布を出力する第６のス
テップとを有することを特徴とする。
トランジスタ）のソース・ドレイン間に複数の予め設定
された設定電圧を印可し、それぞれの設定電圧に対応し
たドレインリーク電流を測定する第１のステップと、測
定されたドレインリーク電流と、それぞれのドレインリ
ーク電流に対応した設定電圧と、少なくとも１つの第１
の波形判定電圧を前記ＦＥＴのソース・ドレイン間に印
加した際のドレインリーク電流の許容値となる第１のし
きい値と、第１の波形判定電圧よりも大きい第２の波形
判定電圧を前記ＦＥＴのソース・ドレイン間に印加した
際のドレインリーク電流の許容最大値となる第２のしき
い値を記憶する第２のステップと、前記第２のステップ
により記憶された記憶内容を受けて、記憶内容に基づい
て前記第１の波形判定電圧に対応した第１のドレインリ
ーク電流を求め、第２の波形判定電圧に対応した第２の
ドレインリーク電流を求める第３のステップと、前記第
３のステップにより求められた第１のドレインリーク電
流と前記第２のステップで記憶された第１のしきい値と
を比較し、前記第３のステップで求められた第２のドレ
インリーク電流と前記第２のステップで記憶された第２
のしきい値を比較する第４のステップと、前記第４のス
テップの比較結果に基づいて前記ＦＥＴのソース・ドレ
イン間電圧対ドレインリーク電流の関係を表す耐圧波形
のパターンを判定して分類する第５のステップと、前記
第５のステップで判定分類された前記ＦＥＴの耐圧波形
又はウェハーにおける耐圧波形分布を出力する第６のス
テップとを有することを特徴とする。
【００１２】請求項６記載の発明は、請求項５記載の半
導体装置の耐圧波形自動分類方法において、前記第１の
ステップは、それぞれの設定電圧に対して、前記ＦＥＴ
のソース・ドレイン間に印可する印加時間を変えてドレ
インリーク電流を測定し、前記第３のステップは、それ
ぞれの印加時間に対応してドレインリーク電流を求め、
前記第４のステップは、それぞれの印加時間に対応して
比較を行い、前記第５のステップは、それぞれの印加時
間に応じて測定されたドレインリーク電流に対して前記
ＦＥＴの耐圧波形を判定分類し、前記第６のステップ
は、それぞれの印加時間の耐圧波形を重ねて出力するこ
とを特徴とする。
導体装置の耐圧波形自動分類方法において、前記第１の
ステップは、それぞれの設定電圧に対して、前記ＦＥＴ
のソース・ドレイン間に印可する印加時間を変えてドレ
インリーク電流を測定し、前記第３のステップは、それ
ぞれの印加時間に対応してドレインリーク電流を求め、
前記第４のステップは、それぞれの印加時間に対応して
比較を行い、前記第５のステップは、それぞれの印加時
間に応じて測定されたドレインリーク電流に対して前記
ＦＥＴの耐圧波形を判定分類し、前記第６のステップ
は、それぞれの印加時間の耐圧波形を重ねて出力するこ
とを特徴とする。
【００１３】請求項７記載の発明は、請求項５記載の半
導体装置の耐圧波形自動分類方法において、前記第５の
ステップは、前記第２のステップで記憶された記憶内容
ならびに判定分類された耐圧波形のパターンを教師デー
タとして入力し、ニューロモデルによるニューラルネッ
トワーク機構の学習機能により前記ＦＥＴの耐圧波形の
パターンを判定分類することを特徴とする。
導体装置の耐圧波形自動分類方法において、前記第５の
ステップは、前記第２のステップで記憶された記憶内容
ならびに判定分類された耐圧波形のパターンを教師デー
タとして入力し、ニューロモデルによるニューラルネッ
トワーク機構の学習機能により前記ＦＥＴの耐圧波形の
パターンを判定分類することを特徴とする。
【００１４】
【発明の実施の形態】以下、図面を用いてこの発明の一
実施形態を説明する。
実施形態を説明する。
【００１５】図１は請求項１記載の発明の一実施形態に
係わる半導体装置の耐圧波形自動分類システムの概略構
成を示す図である。
係わる半導体装置の耐圧波形自動分類システムの概略構
成を示す図である。
【００１６】図１において、この実施形態のシステム
は、例えばウェハーの１チップ毎に１つ形成されてゲー
ト端子をオープン状態としたＦＥＴ（電界効果トランジ
スタ）のソース・ドレイン間に複数の予め設定された設
定電圧（ｖ０〜ｖｎ）を印可し、それぞれの設定電圧に
対応したドレインリーク電流を測定するテスタ１と、テ
スタ１で測定されたドレインリーク電流と、それぞれの
ドレインリーク電流に対応した設定電圧と、少なくとも
１つの第１の波形判定電圧（Ｖ１）をＦＥＴのソース・
ドレイン間に印加した際のドレインリーク電流の許容値
となる第１のしきい値（Ｉ１）と、第１の波形判定電圧
よりも大きい第２の波形判定電圧（Ｖ２）をＦＥＴのソ
ース・ドレイン間に印加した際のドレインリーク電流の
許容最大値となる第２のしきい値（Ｉ２）（この値以上
を不良品と判別する）を記憶する記憶装置２を備えてこ
の記憶装置２のアクセスを管理するホストコンピュータ
３と、記憶装置２から記憶内容を受けてＦＥＴの耐圧波
形を分類する複数の端末コンピュータ４とを備えて構成
される。それぞれの端末コンピュータ４は、記憶装置２
に記憶された記憶内容を受けて、記憶内容に基づいて第
１の波形判定電圧に対応した第１のドレインリーク電流
を求め、第２の波形判定電圧に対応した第２のドレイン
リーク電流を求める取得部と、取得部により求められた
第１のドレインリーク電流と記憶装置２に記憶された第
１のしきい値とを比較し、取得部により取得された第２
のドレインリーク電流と記憶部に記憶された第２のしき
い値を比較する比較部と、比較部の比較結果に基づいて
ＦＥＴのソース・ドレイン間電圧対ドレインリーク電流
の関係を表す耐圧波形のパターンを判定して分類する判
定分類部と、判定分類部で判定分類されたＦＥＴの耐圧
波形を出力する出力部を備えて構成される。
は、例えばウェハーの１チップ毎に１つ形成されてゲー
ト端子をオープン状態としたＦＥＴ（電界効果トランジ
スタ）のソース・ドレイン間に複数の予め設定された設
定電圧（ｖ０〜ｖｎ）を印可し、それぞれの設定電圧に
対応したドレインリーク電流を測定するテスタ１と、テ
スタ１で測定されたドレインリーク電流と、それぞれの
ドレインリーク電流に対応した設定電圧と、少なくとも
１つの第１の波形判定電圧（Ｖ１）をＦＥＴのソース・
ドレイン間に印加した際のドレインリーク電流の許容値
となる第１のしきい値（Ｉ１）と、第１の波形判定電圧
よりも大きい第２の波形判定電圧（Ｖ２）をＦＥＴのソ
ース・ドレイン間に印加した際のドレインリーク電流の
許容最大値となる第２のしきい値（Ｉ２）（この値以上
を不良品と判別する）を記憶する記憶装置２を備えてこ
の記憶装置２のアクセスを管理するホストコンピュータ
３と、記憶装置２から記憶内容を受けてＦＥＴの耐圧波
形を分類する複数の端末コンピュータ４とを備えて構成
される。それぞれの端末コンピュータ４は、記憶装置２
に記憶された記憶内容を受けて、記憶内容に基づいて第
１の波形判定電圧に対応した第１のドレインリーク電流
を求め、第２の波形判定電圧に対応した第２のドレイン
リーク電流を求める取得部と、取得部により求められた
第１のドレインリーク電流と記憶装置２に記憶された第
１のしきい値とを比較し、取得部により取得された第２
のドレインリーク電流と記憶部に記憶された第２のしき
い値を比較する比較部と、比較部の比較結果に基づいて
ＦＥＴのソース・ドレイン間電圧対ドレインリーク電流
の関係を表す耐圧波形のパターンを判定して分類する判
定分類部と、判定分類部で判定分類されたＦＥＴの耐圧
波形を出力する出力部を備えて構成される。
【００１７】このようなシステムにおいて、まずテスタ
１によりＦＥＴのドレインリーク電流が複数の設定電圧
（ｖ０，ｖ１，ｖ２…，ｖｎ）で測定され、その時の測
定電流値（ｉ０，ｉ１，ｉ２，…，ｉｎ）が記憶装置２
に与えられて配列インデックスならびに設定電圧ととも
に例えば図２に示すように記憶させる。記憶装置２に記
憶されたデータは、ソース・ドレイン間電圧（ＶＤ）対
ドレインリーク電流（ＩＤ）として端末コンピュータ４
の画面に例えば図３に示すように表示出力される。
１によりＦＥＴのドレインリーク電流が複数の設定電圧
（ｖ０，ｖ１，ｖ２…，ｖｎ）で測定され、その時の測
定電流値（ｉ０，ｉ１，ｉ２，…，ｉｎ）が記憶装置２
に与えられて配列インデックスならびに設定電圧ととも
に例えば図２に示すように記憶させる。記憶装置２に記
憶されたデータは、ソース・ドレイン間電圧（ＶＤ）対
ドレインリーク電流（ＩＤ）として端末コンピュータ４
の画面に例えば図３に示すように表示出力される。
【００１８】次に、波形判定電圧Ｖ１，Ｖ２上に測定電
流値が存在しない場合は、図４に示すように、測定デー
タから波形判定電圧Ｖ１，Ｖ２に最も近いそれぞれの波
形判定電圧より高い電圧値と低い電圧値、ならびにそれ
ぞれの電圧値に対応した測定電流値を取得部によりそれ
ぞれ求める。図４において、Ｖ１の左側（＜Ｖ１）の測
定データ（１） 配列インデックス：ｉ＿ｖ１＿ｌ（存在しない場合は、
−１とする。） 電圧値：ｌｆｔｖ１ 電流値：ｌｆｔｉ１ Ｖ１の右側（＞Ｖ１）の測定データ（２） 配列インデックス：ｉ＿ｖ１＿ｒ（存在しない場合は、
−１とする。） 電圧値：ｒｇｔｖ１ 電流値：ｒｇｔｉ１ Ｖ２の左側（＜Ｖ２）の測定データ（３） 配列インデックス：ｉ＿ｖ２＿ｌ（存在しない場合は、
−１とする。） 電圧値：ｌｆｔｖ２ 電流値：ｌｆｔｉ２ Ｖ２の右側（＞Ｖ２）の測定データ（４） 配列インデックス：ｉ＿ｖ２＿ｒ（存在しない場合は、
−１とする。） 電圧値：ｒｇｔｖ２ 電流値：ｒｇｔｉ２ とする。
流値が存在しない場合は、図４に示すように、測定デー
タから波形判定電圧Ｖ１，Ｖ２に最も近いそれぞれの波
形判定電圧より高い電圧値と低い電圧値、ならびにそれ
ぞれの電圧値に対応した測定電流値を取得部によりそれ
ぞれ求める。図４において、Ｖ１の左側（＜Ｖ１）の測
定データ（１） 配列インデックス：ｉ＿ｖ１＿ｌ（存在しない場合は、
−１とする。） 電圧値：ｌｆｔｖ１ 電流値：ｌｆｔｉ１ Ｖ１の右側（＞Ｖ１）の測定データ（２） 配列インデックス：ｉ＿ｖ１＿ｒ（存在しない場合は、
−１とする。） 電圧値：ｒｇｔｖ１ 電流値：ｒｇｔｉ１ Ｖ２の左側（＜Ｖ２）の測定データ（３） 配列インデックス：ｉ＿ｖ２＿ｌ（存在しない場合は、
−１とする。） 電圧値：ｌｆｔｖ２ 電流値：ｌｆｔｉ２ Ｖ２の右側（＞Ｖ２）の測定データ（４） 配列インデックス：ｉ＿ｖ２＿ｒ（存在しない場合は、
−１とする。） 電圧値：ｒｇｔｖ２ 電流値：ｒｇｔｉ２ とする。
【００１９】一方、波形判定電圧Ｖ１，Ｖ２上に測定デ
ータが存在する場合には、ｉｄ１（電圧Ｖ１に対する測
定電流値）＝ｌｆｔｉ１＝ｒｇｔｉ１とし、ｉｄ２（電
圧Ｖ２に対する測定電流値）＝ｌｆｔｉ２＝ｒｇｔｉ２
とする。
ータが存在する場合には、ｉｄ１（電圧Ｖ１に対する測
定電流値）＝ｌｆｔｉ１＝ｒｇｔｉ１とし、ｉｄ２（電
圧Ｖ２に対する測定電流値）＝ｌｆｔｉ２＝ｒｇｔｉ２
とする。
【００２０】次に、測定点からＶ１，Ｖ２上の電流値が
計算できないケースを除き、 （１）ｉ＿ｖｌ＿ｌ＝−１ かつ ｉ＿ｖｌ＿ｒ＝−１
かつｉ＿ｖ２＿ｌ＝−１ かつ ｉ＿ｖ２＿ｒ＝−１
の時は、ショート波形（Ｖ１，Ｖ２の両側の設定電圧が
全て存在しない場合）とし、 （２）ｉ＿ｖｌ＿ｌ＞＝０ かつ ｉ＿ｖｌ＿ｒ＝−１
かつｉ＿ｖ２＿ｌ＝−１ かつ ｉ＿ｖ２＿ｒ＝−１
の時は、ショート波形（設定電圧がすべてＶ１より小さ
い場合）とし、 （３）ｉ＿ｖｌ＿ｌ＝−１ かつ ｉ＿ｖｌ＿ｒ＞＝０
かつｉ＿ｖ２＿ｌ＞＝０ かつ ｉ＿ｖ２＿ｒ＝−１
の時は、ハード波形（耐圧小）（設定電圧が全てＶ１か
らＶ２の間にある場合）とし、 （４）ｉ＿ｖｌ＿ｌ＝−１ かつ ｉ＿ｖｌ＿ｒ＞＝−
１かつｉ＿ｖ２＿ｌ＝−１ かつ ｉ＿ｖ２＿ｒ＞＝０
かつＩ１＞ｉ（ｉ＿ｖ２＿ｒ）の時は、ハード波形（正
常）（電圧が全てＶ２より大きく、電流値が閾値Ｉ１以
下の場合）とし、ｉ＿ｖｌ＿ｌ＝−１ かつ ｉ＿ｖｌ
＿ｒ＞＝−１かつｉ＿ｖ２＿ｌ＝−１ かつ ｉ＿ｖ２
＿ｒ＞＝０かつＩ１＜ｉ（ｉ＿ｖ２＿ｒ）の時は、ハー
ド波形（耐圧小）（電圧が全てＶ２より大きく、電流値
が閾値Ｉ１以上の場合）とする。
計算できないケースを除き、 （１）ｉ＿ｖｌ＿ｌ＝−１ かつ ｉ＿ｖｌ＿ｒ＝−１
かつｉ＿ｖ２＿ｌ＝−１ かつ ｉ＿ｖ２＿ｒ＝−１
の時は、ショート波形（Ｖ１，Ｖ２の両側の設定電圧が
全て存在しない場合）とし、 （２）ｉ＿ｖｌ＿ｌ＞＝０ かつ ｉ＿ｖｌ＿ｒ＝−１
かつｉ＿ｖ２＿ｌ＝−１ かつ ｉ＿ｖ２＿ｒ＝−１
の時は、ショート波形（設定電圧がすべてＶ１より小さ
い場合）とし、 （３）ｉ＿ｖｌ＿ｌ＝−１ かつ ｉ＿ｖｌ＿ｒ＞＝０
かつｉ＿ｖ２＿ｌ＞＝０ かつ ｉ＿ｖ２＿ｒ＝−１
の時は、ハード波形（耐圧小）（設定電圧が全てＶ１か
らＶ２の間にある場合）とし、 （４）ｉ＿ｖｌ＿ｌ＝−１ かつ ｉ＿ｖｌ＿ｒ＞＝−
１かつｉ＿ｖ２＿ｌ＝−１ かつ ｉ＿ｖ２＿ｒ＞＝０
かつＩ１＞ｉ（ｉ＿ｖ２＿ｒ）の時は、ハード波形（正
常）（電圧が全てＶ２より大きく、電流値が閾値Ｉ１以
下の場合）とし、ｉ＿ｖｌ＿ｌ＝−１ かつ ｉ＿ｖｌ
＿ｒ＞＝−１かつｉ＿ｖ２＿ｌ＝−１ かつ ｉ＿ｖ２
＿ｒ＞＝０かつＩ１＜ｉ（ｉ＿ｖ２＿ｒ）の時は、ハー
ド波形（耐圧小）（電圧が全てＶ２より大きく、電流値
が閾値Ｉ１以上の場合）とする。
【００２１】次に、Ｖ１上の電流値ｉｄ１，Ｖ２上の電
流値ｉｄ２を、取得部により以下に示す計算によって求
める。
流値ｉｄ２を、取得部により以下に示す計算によって求
める。
【００２２】ｄｙ＝（ｒｇｔｉ１−ｌｆｔｉ１） ｄｘ＝（ｒｇｔｖ１−ｌｆｔｖ１） ｉｄ１＝ｌｆｔｉ１＋（ｄｙ／ｄｘ）×（Ｖ１−ｌｆｔ
ｖ１） ｄｙ＝（ｒｇｔｉ２−ｌｆｔｉ２） ｄｘ＝（ｒｇｔｖ２−ｌｆｔｖ２） ｉｄ２＝ｌｆｔｉ２＋（ｄｙ／ｄｘ）×（Ｖ２−ｌｆｔ
ｖ２） 次に、比較部ならびに判定分類部において耐圧波形のパ
ターンは、Ｉ１＜ｉｄ１かつｉｄ１＜Ｉ２かつＩ１＜ｉ
ｄ２かつｉｄ２＜Ｉ２の時は、チャネル波形と判定分類
し、ｉｄ１＜Ｉ１かつＩ１＜ｉｄ２かつｉｄ２＜Ｉ２の
時は、ソフト波形と判定分類し、Ｉ２＜ｉｄ１かつＩ２
＜ｉｄ２の時は、ショート波形と分類判定し、ｉｄ１＜
Ｉ１かつＩ２＜ｉｄ２の時は、ハート波形（耐圧小）と
判定分類し、ｉｄ１＜Ｉ１かつｉｄ２＜Ｉ２の時は、ハ
ート波形（正常）と判定分類する。
ｖ１） ｄｙ＝（ｒｇｔｉ２−ｌｆｔｉ２） ｄｘ＝（ｒｇｔｖ２−ｌｆｔｖ２） ｉｄ２＝ｌｆｔｉ２＋（ｄｙ／ｄｘ）×（Ｖ２−ｌｆｔ
ｖ２） 次に、比較部ならびに判定分類部において耐圧波形のパ
ターンは、Ｉ１＜ｉｄ１かつｉｄ１＜Ｉ２かつＩ１＜ｉ
ｄ２かつｉｄ２＜Ｉ２の時は、チャネル波形と判定分類
し、ｉｄ１＜Ｉ１かつＩ１＜ｉｄ２かつｉｄ２＜Ｉ２の
時は、ソフト波形と判定分類し、Ｉ２＜ｉｄ１かつＩ２
＜ｉｄ２の時は、ショート波形と分類判定し、ｉｄ１＜
Ｉ１かつＩ２＜ｉｄ２の時は、ハート波形（耐圧小）と
判定分類し、ｉｄ１＜Ｉ１かつｉｄ２＜Ｉ２の時は、ハ
ート波形（正常）と判定分類する。
【００２３】最後に、それぞれの測定データにより判定
分類された耐圧波形は、例えば図５に示すようにモニタ
ー画面上に表示出力され、必要に応じてプリントアウト
される。また、上記で得られたそれぞれのチップのＦＥ
Ｔの耐圧波形を図６に示すようにウェハーマップ化し、
耐圧波形のウェハー上での分布を表示出力するようにし
てもよい。
分類された耐圧波形は、例えば図５に示すようにモニタ
ー画面上に表示出力され、必要に応じてプリントアウト
される。また、上記で得られたそれぞれのチップのＦＥ
Ｔの耐圧波形を図６に示すようにウェハーマップ化し、
耐圧波形のウェハー上での分布を表示出力するようにし
てもよい。
【００２４】このような実施形態においては、ＦＥＴの
耐圧波形のパターンが自動的に分類できるようになるの
で、半導体基板におけるＦＥＴの耐圧波形分類に要する
時間を大幅に減少できる。また、テスタによるドレイン
リーク特性データの判定だけでＦＥＴの耐圧波形を分類
できるようになるので、カーブトレーサによる測定が不
要となり、半導体装置の製造工程の削減が可能となる。
さらに、カーブトレーサでは測定が連続的に行われるた
め記憶装置に測定データを記憶させるには膨大な記憶容
量が必要であったが、２個から１０個程度の測定データ
を記憶するだけでよく、記憶容量を大幅に削減すること
ができる。また、ＦＥＴの耐圧波形のパターンが自動的
に分類できるようになったことに加えて、ＦＥＴ１個当
たりに必要なコンピュータの記憶容量の減少により、手
作業では膨大な時間と労力が必要であった半導体基板上
でのＦＥＴの波形分布の作成が非常に容易になる。以上
のことに加え、半導体装置（基板）の不良モード解析に
要する時間と労力が大幅に削減され、新規半導体装置の
開発期間の短縮や不具合発生時の対応の迅速化の効果が
ある。
耐圧波形のパターンが自動的に分類できるようになるの
で、半導体基板におけるＦＥＴの耐圧波形分類に要する
時間を大幅に減少できる。また、テスタによるドレイン
リーク特性データの判定だけでＦＥＴの耐圧波形を分類
できるようになるので、カーブトレーサによる測定が不
要となり、半導体装置の製造工程の削減が可能となる。
さらに、カーブトレーサでは測定が連続的に行われるた
め記憶装置に測定データを記憶させるには膨大な記憶容
量が必要であったが、２個から１０個程度の測定データ
を記憶するだけでよく、記憶容量を大幅に削減すること
ができる。また、ＦＥＴの耐圧波形のパターンが自動的
に分類できるようになったことに加えて、ＦＥＴ１個当
たりに必要なコンピュータの記憶容量の減少により、手
作業では膨大な時間と労力が必要であった半導体基板上
でのＦＥＴの波形分布の作成が非常に容易になる。以上
のことに加え、半導体装置（基板）の不良モード解析に
要する時間と労力が大幅に削減され、新規半導体装置の
開発期間の短縮や不具合発生時の対応の迅速化の効果が
ある。
【００２５】次に、請求項２又は３記載の発明の一実施
形態に係る半導体装置の耐圧波形自動分類システムにつ
いて説明する。
形態に係る半導体装置の耐圧波形自動分類システムにつ
いて説明する。
【００２６】この実施形態の特徴とするところは、上記
実施形態に対して、ＦＥＴのソース・ドレイン間に印可
される設定電圧の印加時間を変えて上記と同様にしてド
レインリーク電流を測定し、例えば図７に示すようにそ
れぞれの設定電圧に対して印加時間ｔ１（例えば２０ｍ
ｓ）時の電流と印加時間ｔ２（例えば１０００ｍｓ）時
の電流を測定し、測定結果を例えば図８に示すように端
末コンピュータ４の画面に表示出力し、測定結果に基づ
いて前記実施形態と同様にしてそれぞれの印加時間に対
してＦＥＴの耐圧波形のパターンを求めるようにしたこ
とにあり、他は前記実施形態と同様である。
実施形態に対して、ＦＥＴのソース・ドレイン間に印可
される設定電圧の印加時間を変えて上記と同様にしてド
レインリーク電流を測定し、例えば図７に示すようにそ
れぞれの設定電圧に対して印加時間ｔ１（例えば２０ｍ
ｓ）時の電流と印加時間ｔ２（例えば１０００ｍｓ）時
の電流を測定し、測定結果を例えば図８に示すように端
末コンピュータ４の画面に表示出力し、測定結果に基づ
いて前記実施形態と同様にしてそれぞれの印加時間に対
してＦＥＴの耐圧波形のパターンを求めるようにしたこ
とにあり、他は前記実施形態と同様である。
【００２７】従来ＦＥＴのソース・ドレイン間に印可さ
れる電圧の印加時間とともにドレインリーク電流が変化
することがあり、これをウォークアウト又はドリフトと
称し不良要因の特定に役立てていたが、電圧を印可する
時間は測定者に依存して様々であったため統一した測定
結果が得られず正確な判別が困難であったが、上記実施
形態においては、前述した実施形態の効果に加えて同一
条件でのドリフト特性の測定結果を容易に得ることが可
能となり、耐圧波形に対するドリフト特性を正確に解析
することができる。
れる電圧の印加時間とともにドレインリーク電流が変化
することがあり、これをウォークアウト又はドリフトと
称し不良要因の特定に役立てていたが、電圧を印可する
時間は測定者に依存して様々であったため統一した測定
結果が得られず正確な判別が困難であったが、上記実施
形態においては、前述した実施形態の効果に加えて同一
条件でのドリフト特性の測定結果を容易に得ることが可
能となり、耐圧波形に対するドリフト特性を正確に解析
することができる。
【００２８】また、印加時間の異なる耐圧波形の差分を
求め、チップ毎のその差分量によりウェハーマップ化す
ることにより耐圧波形におけるドリフト量の分布をウェ
ハー上に視覚的に再現でき、ドリフト特性の傾向を容易
に把握することが可能となる。
求め、チップ毎のその差分量によりウェハーマップ化す
ることにより耐圧波形におけるドリフト量の分布をウェ
ハー上に視覚的に再現でき、ドリフト特性の傾向を容易
に把握することが可能となる。
【００２９】次に、請求項４記載の発明の一実施形態に
係る半導体装置の耐圧波形自動分類システムについて説
明する。
係る半導体装置の耐圧波形自動分類システムについて説
明する。
【００３０】この実施形態の特徴とするところは、請求
項１記載の発明に対応した前記実施形態に対して、前記
実施形態と同様にしてＦＥＴの耐圧波形のパターンを求
め、求めた耐圧波形のパターンを例えばカテゴリーＮｏ
として表し、このカテゴリーＮｏを図９に示すように正
規化した設定電圧値及び測定電流値、ならびに波形判定
電圧（Ｖ１，Ｖ２）やしきい値（Ｉ１，Ｉ２）とともに
教師データとし、この教師データを図９に示すように例
えばバックプロパゲーション法に基づいた学習機能を有
するニューロモデルにより構築されたニューラルネット
ワーク機構に入力し、このニューラルネットワーク機構
によりＦＥＴの耐圧波形のパターンを求めるようにした
ことにあり、他は前記実施形態と同様である。
項１記載の発明に対応した前記実施形態に対して、前記
実施形態と同様にしてＦＥＴの耐圧波形のパターンを求
め、求めた耐圧波形のパターンを例えばカテゴリーＮｏ
として表し、このカテゴリーＮｏを図９に示すように正
規化した設定電圧値及び測定電流値、ならびに波形判定
電圧（Ｖ１，Ｖ２）やしきい値（Ｉ１，Ｉ２）とともに
教師データとし、この教師データを図９に示すように例
えばバックプロパゲーション法に基づいた学習機能を有
するニューロモデルにより構築されたニューラルネット
ワーク機構に入力し、このニューラルネットワーク機構
によりＦＥＴの耐圧波形のパターンを求めるようにした
ことにあり、他は前記実施形態と同様である。
【００３１】このような実施形態においては、前記実施
形態と同様な効果を得ることができるとともに、前記実
施形態に比べて図１０に示すようにソフト波形、チャネ
ル波形、オレ波形といった耐圧波形をより正確にかつ細
分化して判定分類することができる。
形態と同様な効果を得ることができるとともに、前記実
施形態に比べて図１０に示すようにソフト波形、チャネ
ル波形、オレ波形といった耐圧波形をより正確にかつ細
分化して判定分類することができる。
【００３２】
【発明の効果】以上説明したように、請求項１又は５記
載の発明によれば、ＦＥＴの耐圧波形のパターンを自動
的に分類するようにしたので、半導体基板の全ＦＥＴの
耐圧波形分類に要する時間を大幅に短縮することができ
る。また、テスタによるドレインリーク電流の測定だけ
でＦＥＴの耐圧波形のパターンを分類できるので、カー
ブトレーサによる測定が不要となり、半導体装置の製造
工程の削減が可能となる。さらに、カーブトレーサでは
測定が連続的に行われるため測定データを記憶させるに
は膨大な記憶容量が必要であったが、本発明により２個
から１０個程度の測定データを記憶するだけで済み、記
憶領域を大幅に削減することができる。また、ＦＥＴの
耐圧波形のパターンが自動的に分類できるようになり、
ＦＥＴ１個当たりに必要な記憶容量の減少により、手作
業では膨大な時間と労力が必要であった半導体基板上の
波形分類地図を極めて容易に作成することが可能とな
る。さらに、半導体装置基板の不良モード解析に要する
時間と労力が大幅に削減され、新規半導体装置の開発期
間短縮や不具合発生時の対応の迅速化に有効となる。
載の発明によれば、ＦＥＴの耐圧波形のパターンを自動
的に分類するようにしたので、半導体基板の全ＦＥＴの
耐圧波形分類に要する時間を大幅に短縮することができ
る。また、テスタによるドレインリーク電流の測定だけ
でＦＥＴの耐圧波形のパターンを分類できるので、カー
ブトレーサによる測定が不要となり、半導体装置の製造
工程の削減が可能となる。さらに、カーブトレーサでは
測定が連続的に行われるため測定データを記憶させるに
は膨大な記憶容量が必要であったが、本発明により２個
から１０個程度の測定データを記憶するだけで済み、記
憶領域を大幅に削減することができる。また、ＦＥＴの
耐圧波形のパターンが自動的に分類できるようになり、
ＦＥＴ１個当たりに必要な記憶容量の減少により、手作
業では膨大な時間と労力が必要であった半導体基板上の
波形分類地図を極めて容易に作成することが可能とな
る。さらに、半導体装置基板の不良モード解析に要する
時間と労力が大幅に削減され、新規半導体装置の開発期
間短縮や不具合発生時の対応の迅速化に有効となる。
【００３３】請求項２，３又は６記載の発明によれば、
設定電圧の印加時間をそれぞれ変えて測定するようにし
たので、上記効果に加えて、耐圧波形のパターンのドリ
フト特性を容易に把握することができる。
設定電圧の印加時間をそれぞれ変えて測定するようにし
たので、上記効果に加えて、耐圧波形のパターンのドリ
フト特性を容易に把握することができる。
【００３４】請求項４又は７記載の発明によれば、ニュ
ーラルネットワーク機構を用いて耐圧波形を分類するよ
うにしたので、上記効果に加えて、耐圧波形をより正確
にかつ細分化して判定分類することができる。
ーラルネットワーク機構を用いて耐圧波形を分類するよ
うにしたので、上記効果に加えて、耐圧波形をより正確
にかつ細分化して判定分類することができる。
【図１】請求項１記載の発明の一実施形態に係る半導体
装置の耐圧波形自動分類システムの構成を示す図であ
る。
装置の耐圧波形自動分類システムの構成を示す図であ
る。
【図２】測定データの記憶例を示す図である。
【図３】測定データの画面表示出力例を示す図である。
【図４】耐圧波形判定電圧に対応した電流値を求める際
の手法を示す図である。
の手法を示す図である。
【図５】耐圧波形の分類波形例を示す図である。
【図６】耐圧波形のウェハーマップの画面出力例を示す
図である。
図である。
【図７】設定電圧の印加時間を変えた測定データの記憶
例を示す図である。
例を示す図である。
【図８】設定電圧の印加時間を変えた測定データの画面
表示出力例を示す図である。
表示出力例を示す図である。
【図９】ニューラルネットワーク機構の構成を示す図で
ある。
ある。
【図１０】耐圧波形の分類波形例を示す図である。
１ テスタ ２ 記憶装置 ３ ホストコンピュータ ４ 端末コンピュータ
フロントページの続き (72)発明者 林 英明 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝多摩川工場内 (72)発明者 園部 浩徳 兵庫県姫路市余部区上余部50番地 株式会 社東芝姫路半導体工場内 (72)発明者 澤田 佳伸 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝多摩川工場内 Ｆターム(参考） 2G003 AA02 AB05 AE01 AF06 AH00 AH01 AH02 4M106 AA01 AA02 AB01 BA14 CA01 DD23 DD30 DJ14 DJ18 DJ20 DJ21
Claims (7)
- 【請求項１】 ＦＥＴ（電界効果トランジスタ）のソー
ス・ドレイン間に複数の予め設定された設定電圧を印可
し、それぞれの設定電圧に対応したドレインリーク電流
を測定するテスタと、 前記テスタで測定されたドレインリーク電流と、それぞ
れのドレインリーク電流に対応した設定電圧と、少なく
とも１つの第１の波形判定電圧を前記ＦＥＴのソース・
ドレイン間に印加した際のドレインリーク電流の許容値
となる第１のしきい値と、第１の波形判定電圧よりも大
きい第２の波形判定電圧を前記ＦＥＴのソース・ドレイ
ン間に印加した際のドレインリーク電流の許容最大値と
なる第２のしきい値を記憶する記憶装置と、 前記記憶装置から記憶内容を受けて前記ＦＥＴの耐圧波
形を分類する複数の端末コンピュータとを有し、 前記それぞれの端末コンピュータは、 前記記憶装置に記憶された記憶内容を受けて、記憶内容
に基づいて第１の波形判定電圧に対応した第１のドレイ
ンリーク電流を求め、第２の波形判定電圧に対応した第
２のドレインリーク電流を求める取得部と、 前記取得部により求められた第１のドレインリーク電流
と前記記憶装置に記憶された第１のしきい値とを比較
し、前記取得部により取得された第２のドレインリーク
電流と前記記憶装置に記憶された第２のしきい値を比較
する比較部と、 前記比較部の比較結果に基づいて前記ＦＥＴのソース・
ドレイン間電圧対ドレインリーク電流の関係を表す耐圧
波形のパターンを判定して分類する判定分類部と、 前記判定分類部で判定分類された前記ＦＥＴの耐圧波形
又はウェハーにおける耐圧波形分布を出力する出力部を
備えてなることを特徴とする半導体装置の耐圧波形自動
分類システム。 - 【請求項２】 それぞれの設定電圧に対して、前記ＦＥ
Ｔのソース・ドレイン間に印可する印加時間を変えてド
レインリーク電流を測定し、それぞれの印加時間に応じ
て測定されたドレインリーク電流に対して前記ＦＥＴの
耐圧波形を判定分類し、それぞれの印加時間の耐圧波形
を重ねて出力することを特徴とする請求項１記載の半導
体装置の耐圧波形自動分類システム。 - 【請求項３】 前記端末コンピュータは、それぞれの印
加時間に対応して判定分類された耐圧波形の差分を求め
る算出部を備え、 前記算出部によりウェハーにおけるそれぞれのチップの
ＦＥＴ毎に耐圧波形の差分を求め、求めた差分のウェハ
ーにおける分布を出力することを特徴とする請求項２記
載の半導体装置の耐圧波形自動分類システム。 - 【請求項４】 前記端末コンピュータは、前記記憶装置
に記憶された記憶内容ならびに前記判定分類部により判
定分類された耐圧波形のパターンを教師データとして入
力し、ニューロモデルによる学習機能により前記ＦＥＴ
の耐圧波形のパターンを判定分類するニューラルネット
ワーク機構を有することを特徴とする請求項１記載の半
導体装置の耐圧波形自動分類システム。 - 【請求項５】 ＦＥＴ（電界効果トランジスタ）のソー
ス・ドレイン間に複数の予め設定された設定電圧を印可
し、それぞれの設定電圧に対応したドレインリーク電流
を測定する第１のステップと、 測定されたドレインリーク電流と、それぞれのドレイン
リーク電流に対応した設定電圧と、少なくとも１つの第
１の波形判定電圧を前記ＦＥＴのソース・ドレイン間に
印加した際のドレインリーク電流の許容値となる第１の
しきい値と、第１の波形判定電圧よりも大きい第２の波
形判定電圧を前記ＦＥＴのソース・ドレイン間に印加し
た際のドレインリーク電流の許容最大値となる第２のし
きい値を記憶する第２のステップと、 前記第２のステップにより記憶された記憶内容を受け
て、記憶内容に基づいて第１の波形判定電圧に対応した
第１のドレインリーク電流を求め、第２の波形判定電圧
に対応した第２のドレインリーク電流を求める第３のス
テップと、 前記第３のステップにより求められた第１
のドレインリーク電流と前記第２のステップで記憶され
た第１のしきい値とを比較し、前記第３のステップで求
められた第２のドレインリーク電流と前記第２のステッ
プで記憶された第２のしきい値を比較する第４のステッ
プと、 前記第４のステップの比較結果に基づいて前記ＦＥＴの
ソース・ドレイン間電圧対ドレインリーク電流の関係を
表す耐圧波形のパターンを判定して分類する第５のステ
ップと、 前記第５のステップで判定分類された前記ＦＥＴの耐圧
波形又はウェハーにおける耐圧波形分布を出力する第６
のステップとを有することを特徴とする半導体装置の耐
圧波形自動分類方法。 - 【請求項６】 前記第１のステップは、それぞれの設定
電圧に対して、前記ＦＥＴのソース・ドレイン間に印可
する印加時間を変えてドレインリーク電流を測定し、 前記第３のステップは、それぞれの印加時間に対応して
ドレインリーク電流を求め、 前記第４のステップは、それぞれの印加時間に対応して
比較を行い、 前記第５のステップは、それぞれの印加時間に応じて測
定されたドレインリーク電流に対して前記ＦＥＴの耐圧
波形を判定分類し、 前記第６のステップは、それぞれの印加時間の耐圧波形
を重ねて出力することを特徴とする請求項５記載の半導
体装置の耐圧波形自動分類方法。 - 【請求項７】 前記第５のステップは、前記第２のステ
ップで記憶された記憶内容ならびに判定分類された耐圧
波形のパターンを教師データとして入力し、ニューロモ
デルによるニューラルネットワーク機構の学習機能によ
り前記ＦＥＴの耐圧波形のパターンを判定分類すること
を特徴とする請求項５記載の半導体装置の耐圧波形自動
分類方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31358598A JP3682174B2 (ja) | 1998-11-04 | 1998-11-04 | 半導体装置の耐圧波形自動分類システム及び半導体装置の耐圧波形自動分類方法 |
| US09/389,764 US6405148B1 (en) | 1998-11-04 | 1999-09-02 | Automatic semiconductor device classification system, method for classifying semiconductor device and recording medium having program for the system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31358598A JP3682174B2 (ja) | 1998-11-04 | 1998-11-04 | 半導体装置の耐圧波形自動分類システム及び半導体装置の耐圧波形自動分類方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000138273A true JP2000138273A (ja) | 2000-05-16 |
| JP3682174B2 JP3682174B2 (ja) | 2005-08-10 |
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ID=18043092
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31358598A Expired - Fee Related JP3682174B2 (ja) | 1998-11-04 | 1998-11-04 | 半導体装置の耐圧波形自動分類システム及び半導体装置の耐圧波形自動分類方法 |
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|---|---|
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|---|---|---|---|---|
| US6931345B1 (en) * | 2003-10-17 | 2005-08-16 | National Semiconductor Corporation | Method for quantifying safe operating area for bipolar junction transistor |
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- 1998-11-04 JP JP31358598A patent/JP3682174B2/ja not_active Expired - Fee Related
-
1999
- 1999-09-02 US US09/389,764 patent/US6405148B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6405148B1 (en) | 2002-06-11 |
| JP3682174B2 (ja) | 2005-08-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041018 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050510 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090527 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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