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Die
vorliegende Erfindung betrifft ein Verfahren und eine Vorrichtung
zum Testen eines Halbleiterspeichers.
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1 der
beiliegenden Zeichnungen zeigt in Blockform eine herkömmliche
Halbleiterspeichertestvorrichtung. Wie in 1 gezeigt,
weist die herkömmliche
Halbleiterspeichertestvorrichtung einen Taktgenerator 51,
einen Mustergenerator 52, einen Störungsanalysespeicher 53,
einen Wellenformformgeber 54 und einen Logikkomparator 55 zum
Testen eines Halbleiterspeichers 56 auf.
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Der
Taktgenerator 51 erzeugt ein Bezugstaktsignal. Auf Grundlage
des durch den Taktgenerator 51 erzeugten Bezugstaktsignals
erzeugt der Mustergenerator 52 ein Adressensignal, Testdaten und
ein Steuersignal, die an den zu testenden Halbleiterspeicher 56 angelegt
werden sollen. Der Mustergenerator 52 gibt außerdem eine
Adresse an den Störungsanalysespeicher 53 aus,
und ferner gibt er Erwartungswertdaten an den Logikkomparator 55 aus.
Das Adressensignal, die Testdaten und das Steuersignal werden dem
Wellenformformgeber 54 zugeführt, der die Wellenformen des
Adressensignals, der Testdaten und des Steuersignals in Wellenformen
formt, die erforderlich sind, um den Halbleiterspeicher 56 zu
testen, und er legt das Adressensignal, die Testdaten und das Steuersignal,
welche die jeweils erforder 1ichen Wellenformen aufweisen, an den
getesteten Halbleiterspeicher 56 an. Der getestete Halbleiterspeicher 56 wird
gesteuert, um die Testdaten durch das Steuersignal zu schreiben
und zu lesen. Die aus dem getesteten Halbleiterspeicher 56 gelesenen
Testdaten werden dem Logikkomparator 55 zugeführt und
durch ihn mit den Erwartungswertdaten verglichen, die von dem Mustergenerator 52 ausgegeben
werden. Abhängig
davon, ob die Testdaten mit den Erwartungsdaten übereinstimmen oder nicht, wird
festgelegt, ob der getestete Halbleiterspeicher 56 in Ordnung
ist oder nicht. Wenn die Testdaten nicht mit den Erwartungswertdaten übereinstimmen,
werden Störungsdaten "1" von dem Logikkomparator 55 in
dem Störungsanalysespeicher 53 gespeichert.
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Einzelheiten
des Störungsanalysespeichers 53 sind
in 2 der beiliegenden Zeichnungen gezeigt. Wie in 2 gezeigt,
weist der Störungsanalysespeicher 53 einen
Adressenauswähler 61,
eine Speichersteuereinheit 62 und eine Speichereinheit 63 auf.
Der Adressenauswähler 61 unterteilt
das Adressensignal von dem Mustergenerator 52 in eine hochrangige
Adresse und eine niederrangige Adresse. Die hochrangige Adresse
wird an die Speichersteuereinheit 62 ausgegeben, und die
niederrangige Adresse wird an die Speichereinheit 63 ausgegeben. Es
stehen so viele Speichereinheiten 63 bereit, wie hochrangige
Adressen vorliegen. Wenn Störungsdaten
von dem Logikkomparator 55 ausgegeben werden, gibt die
Speichersteuereinheit 62 an die Speichereinheit 63 ein
Schreibsignal aus, das durch die hochrangige Adresse wiedergegeben
ist, um dadurch die Störungsdaten
des getesteten Halbleiterspeichers 56 in der Speichereinheit 63 abzuspeichern.
Nach dem Test werden die Inhalte des Störungsanalysespeichers 53 geprüft, um Störungsadressen
des getesteten Halbleiterspeichers 56 zu analysieren.
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Ein
herkömmlicher
Prozeß zum
Auslesen von Störungsdaten
aus einem Störungsanalysespeicher
mit hoher Geschwindigkeit verwendet einen Verdichtungsspeicher.
Bei dem Verdichtungsspeicher handelt es sich um einen Speicher zum
Speichern von Störungsdaten,
wobei bestimmte Adressenbereiche verdichtet sind. Wenn in dem verdichteten
Adressenbereich (Block) gerade eben eine Störungszelle vorhanden ist, werden
in dem Verdichtungsspeicher die Daten "1" gespeichert.
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3 der
beiliegenden Zeichnungen zeigt ein Beispiel des Störungsanalysespeichers
und des Verdichtungsspeichers. Wie in 3 gezeigt,
ist ein Block des Störungsanalysespeichers
in 4 × 4
Blöcke unterteilt,
von denen jeder 4 × 4
Zellen aufweist, und der Verdichtungsspeicher weist 16 Bereiche
entsprechend X- und
Y-Adressen in jeden der Blöcke
des Störungsanalysespeichers
auf. Jeder der Bereiche des Verdichtungsspeichers speichert Daten "1", wenn gerade eben eine Störungszelle
in dem entsprechenden Block des Störungsanalysespeichers vorliegt.
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Da
bei dem in 3 gezeigten Beispiel Störungszellen
in den Blöcken
(0, 0), (1, 1), (2, 1), (2, 2) des Störungsanalysespeichers vorliegen,
werden die Daten "1" in jeden der entsprechenden
Bereiche des Verdichtungsspeichers geschrieben. Die Daten "1", die in dem Verdichtungsspeicher gespeichert
sind, werden gelesen, und die Daten in lediglich denjenigen Blöcken des
Störungsanalysespeichers,
die den Bereichen des Verdichtungsspeichers entsprechen, wo die
Daten "1" gespeichert sind,
werden gelesen. Auf diese Weise wird die Anzahl an Malen, mit denen die
Daten, die in dem Störungsanalysespeicher
gespeichert sind, gelesen werden, verringert, so daß der Prozeß zum Lesen
der Daten aus dem Störungsanalysespeicher
beschleunigt ist.
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Wenn
jedoch in einem Block des Störungsanalysespeichers
eine Störungszelle
vorhanden ist, wird die gesamte Störungsinformation im Block aus dem
Störungsanalysespeicher
gelesen. Wenn Störungszellen
in sämtlichen
Blöcken
des Störungsanalysespeichers
vorhanden sind, müssen
sämtliche Blöcke des
Störungsanalysespeichers
gelesen werden.
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Die
Anzahl an Malen, mit denen die Daten, die in dem Störungsanalysespeicher
gespeichert sind, gelesen werden, wird demnach erhöht, wodurch
der Prozeß zum
Lesen der Daten aus dem Störungsanalysespeicher
verlangsamt ist.
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Da
DRAM oder dergleichen als getesteter Halbleiterspeicher zunehmend
größere Speicherkapazitäten aufweisen,
wird die Speicherkapazität
von jedem der Blöcke
des Störungsanalysespeichers ebenfalls
größer. Selbst
dann, wenn die Daten, die in dem Verdichtungsspeicher gespeichert
sind, der in Verbindung mit dem Störungsanalysespeicher verwendet
wird, wenige Störungsblöcke in dem
Störungsanalysespeicher
darstellen, ist es zeitaufwendig, die Daten aus den Störungsblöcken des
Störungsanalysespeichers
zu lesen. Wenn die Speicherkapazität von jedem der Blöcke des
Störungsanalysespeichers
verringert ist, wird die Speicherkapazität des Verdichtungsspeichers
erhöht.
Es ist deshalb zeitaufwendig, die Daten aus dem Verdichtungsspeicher
zu lesen, was zu einer langen Gesamtauslesezeit führt, die
erforderlich ist, um den Halbleiterspeicher zu testen.
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Aus
der
DE 40 28 819 A1 ist
eine Schaltungsanordnung zum Testen eines Halbleiterspeichers mittels
Paralleltests mit verschiedenen Test-Bitmustern bekannt. Um mit
dieser Schaltungsanordnung unter minimalem Aufwand eine Lokalisierung
fehlerhafter Einzelspeicherzellen oder Speicherzellen-n-TUPEL zu ermöglichen,
ist vorgesehen, verschiedene Test-Bitmuster in Register und in Speicherzellen-n-TUPEL
einzuschreiben, wobei die Vergleicherausgänge durch Paare von Wired-OR-Leitungen
einer Adressmatrix zusammengestellt sind, um eine Fehlerlokalisierung
zu ermöglichen,
und wobei durch eine Fehlertyperkennungsschaltung Einzelfehler und/oder
Mehrfachfehler erkennbar bzw. voneinander unterscheidbar sind. Die
Adressmatrix ist dabei bevorzugt als Fehleradressmatrix ausgebildet,
um fehlerhafte Einzelspeicherzellen zu lokalisieren.
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Aus
der
DE 40 17 616 C2 ist
eine Halbleiterspeichereinrichtung mit Testfunktion und ein Verfahren
zum Testen einer Halbleiterspeichereinrichtung bekannt. Dabei wird
bei einer Halbleiterspeichereinrichtung mit Testfunktion, aufweisend
ein Speicherzellenfeld, mehrere von Teilfeldern gebildete Datenein-/-ausgabepins,
Vergleichs- und Bestimmungseinrichtung und eine Registereinrichtung
sowie eine Akzeptanz-Taktsignal-Steuereinrichtung, eine Eingangsimpedanz-Änderungseinrichtung
vorgesehen, die von dein in der Registereinrichtung gespeicherten Wert
des Vergleichs- und Bestimmungsergebnisses abhängig ist, um die Eingangsimpedanz
vorbestimmter standardmäßig vorhandener
Pins zu ändern,
wobei sämtliche
der genannten Einrichtungen auf einem einzigen Halbleitersubstrat
gebildet sind.
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Aus
der
DE 38 19 425 C2 ist
eine Anordnung zum automatischen Prüfen von Speichern bekannt. Um
eine Fehleranalyse hinsichtlich der Anzeige der räumlichen
Position von Fehlern innerhalb eines Prüflings zu vereinfachen, ist
bei dieser Anordnung, die einen Mustergenerator, einen Fehlerinformationsspeicher,
eine Fehlerinformations-Ausleseeinrichtung und eine Fehleranalysiereinrichtung
umfasst, vorgesehen, dass die Fehleranalyseeinrichtung ein Sichtgerät zur zweidimensionalen
Darstellung von Fehlerinformation an Orten enthält, welche den räumlichen
Positionen der betreffenden Speicherelemente dem Prüfling zugeordnet
sind, dass die Lese-Adressierschaltung des Fehlerinformationsspeichers
die Adressensignale des mit Hochgeschwindigkeit arbeitenden Mustergenerators
empfängt
und eine Steuereinrichtung enthält,
welcher einzelne Bits von im Fehlerinformationsspeicher enthaltenen Mehr-Bitwörtern jeweils
in einer derartigen Reihenfolge adressiert, und dass sie im ausgelesenen
seriellen Bitstrom Positionen einnehmen, welche den räumlichen
Positionen der betreffenden Speicherelemente im Prüfung zugeordnet
sind.
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Eine
Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren
und eine Vorrichtung zum Testen eines Halbleiterspeichers zu schaffen, die
es erlauben, Störungsdaten
aus einem Störungsanalysespeicher
mit erhöhter
Geschwindigkeit auszulesen.
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Gelöst wird
diese Aufgabe hinsichtlich des Verfahrens durch die Merkmale des
Anspruchs 1 und hinsichtlich der Vorrichtung durch die Merkmale
des Anspruchs 2.
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Gelöst wird
die Aufgabe demnach erfindungsgemäß durch Bereitstellen eines
Verfahrens zum Testen eines Halbleiterspeichers, aufweisend die
Schritte: Schreiben von Daten, welche eine Störungszelle in einem beliebigen
der Blöcke
eines Störungsanalysespeichers
bezeichnen, in einen Bereich eines Verdichtungsspeichers, der dem
einen der Blöcke
entspricht, wobei der Verdichtungsspeicher Bereiche jeweils entsprechend
den Blöcken
des Störungsanalysespeichers
zum Speichern von Störungsinformation
aufweist, welche das Vorhandensein oder Nichtvorhandensein einer
Störungszelle
in jeder Adresse eines getesteten Halbleiterspeichers anzeigen,
Ermitteln von Minimal- und Maximaladressen der Adressen, in denen
Störungszellen
in den Blöcken
vorhanden sind, und Lesen von Störungsdaten
aus dem Störungsanalysespeicher
in einem Bereich zwischen den Minimal- und Maximaladressen von jedem
der Blöcke,
die den Bereichen des Verdichtungsspeichers entsprechen, welche
die Daten speichern, die eine Störungszelle
anzeigen.
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Gemäß der vorliegenden
Erfindung wird außerdem
eine Vorrichtung zum Testen eines Halbleiterspeichers bereitgestellt,
aufweisend: einen Störungsanalysespeicher,
der in mehrere Blöcke
mit verdichteten Adressen zum Speichern von Störungsinformation unterteilt
ist, die für
das Vorhandensein oder Nichtvorhandensein einer Störungszelle
in jeder Adresse eines getesteten Halbleiterspeichers repräsentativ
ist, einen Verdichtungsspeicher mit Bereichen entsprechend jeweils
den Blöcken
des Störungsanalysespeichers,
eine Datenschreibeinrichtung zum Schreiben von Daten, welche eine
Störungszelle
in einem der Blöcke
des Störungsanalysespeichers
bezeichnen, in einen Bereich des Verdichtungsspeichers, der dem
einen der Blöcke
entspricht, eine Minimaldressenspeichereinrichtung und eine Maximaladressenspeichereinrichtung
zum Speichern einer Minimaladresse bzw. einer Maximaladresse von
Adressen, in welchen Störungszellen
in den Blöcken
vorhanden sind, erste und zweite Adressenvergleichseinrichtungen
zum Vergleichen einer Ausleseadresse von jedem der Blöcke des
Störungsanalysespeichers
mit der Minimaladresse, die in der Minimaladressenspeichereinrichtung
gespeichert ist, und der Maximaladresse, die in der Maximaladressenspeichereinrichtung
gespeichert ist, eine Einrichtung zum Speichern der Ausleseadresse
in der Minimaladressenspeichereinrichtung, wenn die Ausleseadresse
kleiner als die Minimaladresse ist und Störungsdaten des Störungsanalyse speichers
in der Ausleseadresse eine Störungsadresse
wiedergeben, eine Einrichtung zum Speichern der Ausleseadresse in
der Maximaladressenspeichereinrichtung, wenn die Ausleseadresse
größer als
die Maximaladresse ist und die Störungsdaten aus dem Störungsanalysespeicher
in der Ausleseadresse eine Störungsadresse
wiedergeben, und eine Einrichtung zum Lesen von Störungsdaten
aus dem Störungsanalysespeicher
in einem Bereich zwischen den Minimal- und Maximaladressen von jedem
der Blöcke,
die in den Minimal- und Maximaladressenspeichereinrichtungen gespeichert
sind.
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Durch
den erfindungsgemäßen Aufbau
bzw. durch die erfindungsgemäße Anordnung
werden Minimal- und Maximaladressen von Adressen, an welchen eine
Störungszelle
in einem verdichteten Block vorliegen, in einem getesteten Halbleiterspeicher aufgefunden,
und Störungsdaten
werden lediglich zwischen den Minimal- und Maximaladressen in dem Block
ausgelesen, um dadurch die Anzahl an Malen zu verringern, mit denen
die Störungsblöcke gelesen werden,
wodurch der Prozess zum Auslesen der Störungsblöcke beschleunigt ist.
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Wenn
gemäß einem
herkömmlichen
Prozess ein Störungsanalysespeicher
Störungszellen
in einem Block enthält,
wie in 10 der beiliegenden Zeichnungen
gezeigt, ist es erforderlich, den Block sechzehn Mal auszulesen,
um Störungsdaten
in sämtlichen
Adressen des Blocks aus dem Störungsanalysespeicher
zu lesen. Dies ist deshalb der Fall, weil die Störungsdaten adressenverdichtet
sind, wodurch keine Information zur Verfügung steht, wie viele Störungszellen
in dem Block wo vorhanden sind. Um eine genaue Information über Störungszellen
im Block zu erhalten, werden sämtliche
Störungsdaten an
verdichteten Adressen in dem Block aus dem Störungsanalysespeicher gelesen.
Um das vorstehend genannte Problem zu überwinden, wird gemäß der vorliegenden
Erfindung ermittelt bzw. sichergestellt, wo Störungszellen im Block vorhanden
sind. Anstatt Störungsdaten
an sämt lichen
Adressen im Block auszulesen, werden lediglich diejenigen Adressen, an
welchen die Störungszellen
vorhanden sind, gelesen, wodurch die Anzahl an Malen verringert
ist, mit denen der Block gelesen wird. Insofern, als sämtliche Adressen
der Störungszellen
in Störungsblöcken nicht
gespeichert werden können,
weil dies ebenso viel Hardware wie für den Störungsanalysespeicher erfordern
würde,
werden Minimal- und Maximaladressen von Störungszellen in Blöcken aufgefunden
und Störungsdaten
an Adressen zwischen den Minimal- und Maximaladressen werden gelesen.
Da bei dem Beispiel von 10 Störungszellen
an Adressen Y-#E, X-#0 (auf die nachfolgend als #E0, #E3 bezug genommen
wird) vorhanden sind, werden die Adressen #E0, #E3 als Minimal- und Maximaladressen
verwendet, und Daten werden in einem Bereich zwischen diesen Minimal-
und Maximaladressen aus dem Störungsanalysespeicher
gelesen. Während
es bislang erforderlich war, den Block sechszehnmal zu lesen, reicht
es aus, den Block gemäß der vorliegenden
Erfindung viermal zu lesen. Deshalb ist der Prozeß zum Auslesen
des Störungsanalysespeichers
beschleunigt.
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Nachfolgend
wird die Erfindung anhand der Zeichnungen beispielhaft näher erläutert; es
zeigen:
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1 ein
Blockdiagramm einer herkömmlichen
Halbleiterspeichertestvorrichtung,
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2 ein
detailliertes Blockdiagramm eines Störungsanalysespeichers der in 1 gezeigten herkömmlichen
Halbleiterspeichertestvorrichtung,
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3 ein
Diagramm eines Beispiels von Daten, die in dem adressenverdichteten
Störungsanalysespeicher
und einem Verdichtungsspeicher gespeichert sind,
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4 ein
Diagramm eines weiteren Beispiels von Daten, die in einem adressenverdichteten Störungsanalysespeicher
und einem Verdichtungsspeicher gespeichert sind,
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5 ein
Blockdiagramm eines Störungsanalysespeichers
einer Halbleiterspeichertestvorrichtung gemäß einer Ausführungsform
der vorliegenden Erfindung,
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6 ein
Flußdiagramm
eines Prozesses zum Lesen von Störungsdaten
aus einem Adressenstörungsspeicher
in der in 5 gezeigten Halbleiterspeichertestvorrichtung,
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7 ein
Blockdiagramm einer Zeigersteuerschaltung in der in 5 gezeigten
Halbleiterspeichertestvorrichtung,
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8 ein
Diagramm eines Beispiels von Störungsinformation
in einem Störungsanalysespeicher,
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9 ein
Diagramm der Anzahl von Malen, mit denen auf den in 8 gezeigten
Störungsanalysespeicher
zugegriffen wird, wenn die vorliegende Erfindung auf den Störungsanalysespeicher
angewendet wird, und
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10 ein
Diagramm eines weiteren Beispiels von Daten, die in einem adressenverdichteten Störungsanalysespeicher
und einem Verdichtungsspeicher gespeichert sind, wobei die Ansicht
die Prinzipien der vorliegenden Erfindung wiedergibt.
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Wie
in 5 gezeigt, weist eine erfindungsgemäße Halbleiterspeichertestvorrichtung
einen AFM (Adressenstörungsspeicher) 1 auf,
einen CFM (Verdichtungsstörungsspeicher) 2,
einen CFM-Adressenwähler 3,
einen Wähler 4 für verdichtete
Adressen, D-Flip-Flops 5, 7,
einen Dekoder 6, UND-Gatter 8, 11, ein
Minimaladressenregister 9, ein Maximaladressenregister 12 und
Adressenkomparatoren 10, 13.
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Bei
dem AFM 1 handelt es sich um einen Störungsanalysespeicher, der dieselbe
Speicherkapazität
aufweist wie der getestete Halbleiterspeicher zum Speichern von
Störungsdaten.
Der AFM 1 ist in m-Blöcke
unterteilt. Bei dem CFM 2 handelt es sich um einen Verdichtungsspeicher
zum Speichern von adressenverdichteten Störungsdaten aus dem AFM 1.
Der CFM-Adressenwähler 3 dekodiert
Adressen von dem Mustergenerator, um Adressen (#0 bis #m-1) von
dem CFM 2 zu wählen.
Der Wähler 4 für verdichtete
Adressen wählt
verdichtete Adressen des getesteten Halbleiterspeichers. Durch den CFM-Adressenwähler 3 gewählte Adressen
werden durch das D-Flip-Flop 5 verriegelt und daraufhin durch
den Dekoder 6 dekodiert. Durch den Wähler 4 für verdichtete
Adressen gewählte
Adressen werden durch das D-Flip-Flop 7 verriegelt. Die
UND-Gatter 8, 11,
das Minimaladressenregister 9, das Maximaladressenregister 12 und
die Komparatoren 10, 13 sind für jeden der Blöcke #1,
#2, #m (die CFM-Adressen #0, #1, ... #m-1) des CFM 2 vorgesehen.
Nachdem ein Halbleiterspeichertest gestartet wurde, werden das Minimaladressenregister 9 und
das Maximaladressenregister 12 jeweils auf eine maximal
verdichtete Adresse und #0 ansprechend auf ein Teststartsignal von
dem Mustergenerator gesetzt. Wenn Störungsdaten "1" in
einem verdichteten Block vorliegen, werden adressenverdichtete Störungsdaten
im CFM 2 gespeichert. Die verdichtete Adresse wird mit den
Minimal- und Maximaladressen verglichen, die jeweils in den Minimal-
und Maximaladressenregistern 9, 10 gespeichert
sind, und zwar durch die Adressenkomparatoren 10, 13.
Wenn die verdichtete Adresse kleiner ist als die Minimaladresse,
gibt das UND-Gatter ein Signal "1" aus, das die verdichtete Adresse
in dem Minimaladressenregister 9 speichert. Wenn die verdichtete
Adresse größer als
die Maximaladresse ist, gibt das UND-Gatter 11 ein Signal "1" aus, das die verdichtete Adresse in
dem Maximaladressenregister 12 speichert. Nach dem Halbleiterspeichertest
liegt ein Bereich zum Lesen von Blöcken, die Fehlerzellen enthalten
(die Daten, die aus dem CFM 2 gelesen werden, sind und "1" betragen), zwischen der Minimaladresse,
die im Minimaladressenregister 9 gespeichert ist, und der
Maximaladresse vor, die im Maximaladressenregister 12 gespeichert
ist.
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6 zeigt
ein Flußdiagramm
eines Prozesses zum Lesen gespeicherter Daten aus dem CFM 2. Zunächst wird
ein Blockzeiger BP im Schritt 21 auf #0 gesetzt. Daraufhin
werden verdichtete Störungsdaten
#1 im Schritt 22 aus dem CFM 2 gelesen. Im Schritt 23 wird
ermittelt, ob es sich bei den verdichteten Störungsdaten #1 um "1" oder "0" handelt.
Wenn die verdichteten Störungsdaten
#1 "0" betragen, wird im
Schritt 24 ermittelt, ob es sich bei dem Blockzeiger BP
um eine finale Blockadresse BPSPA handelt oder nicht. Wenn es sich
bei dem Blockzeiger BP um die finale Blockadresse BPSPA handelt,
wird der Prozeß deshalb
zuendegebracht, weil der Prozeß zum
Endblock fortgeschritten ist. Falls nicht, wird der Blockzeiger
BP im Schritt 25 um "1" erhöht, woraufhin
die Steuerung zum Schritt 22 zurückgeht. Wenn die verdichteten
Störungsdaten
#1 im Schritt 23 "1" betragen, werden
die Minimal- und Maximaladressen, die jeweils in den Minimal- und
Maximaladressenregistern 9, 12 des Blocks gespeichert
sind, der durch den Blockzeiger BP bezeichnet ist, jeweils in einen
Adressenzeiger AP und eine Stopadresse SPA in einem Schritt 26 geladen.
Daraufhin werden in dem AFM 1 gespeicherte Daten in einem
Schritt 27 gelesen. Der Wert des Adressenzeigers AP wird
mit dem Wert der Stopadresse SPA in einem Schritt 28 verglichen. Wenn
der Wert des Adressenzeigers AP nicht gleich dem Wert der Stopadresse
SPA ist, wird der Adressenzeiger AP in einem Schritt 29 um "1" inkrementiert, woraufhin die Steuerung
zum Schritt 27 zurückkehrt.
Falls der Wert des Adressenzeigers AP gleich dem Wert der Stopadresse
SPA ist, kehrt die Steuerung zum Schritt 22 zurück.
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7 zeigt
in Blockform eine Zeigersteuerschaltung in der in 5 gezeigten
Halbleiterspeichertestvorrichtung. Wenn, wie in 7 gezeigt,
der Block durch den Dekoder 6 dekodiert wird, werden die
Minimaladresse, die im Minimaladressenregister 9 gespeichert
ist, und die Maximaladresse, die im Maximaladressenregister 12 gespeichert
ist, durch jeweilige UND-Gatter 31, 32 zugüführt und
in einem STA-Register 33 bzw. einem SPA-Register 34 gespeichert.
Die im STA-Register 33 gespeicherte Minimaladresse wird
durch ein Störungssignal
aus dem CFM 2 in ein AP-Register 35 geladen. Der
Wert des SPA-Registers 34 und der Wert des AP-Registers 35 werden
in ein Exklusiv-NOR-Gatter 36 eingegeben. Der Wert des
im AP-Register 35 gespeicherten Adressenzeigers AP wird
in den Adressenzeigerwähler 41 eingegeben.
Eine Block-Startadresse ist in einem BPSTA-Register 37 gespeichert
und wird daraufhin in einem BP-Register 38 gespeichert.
Eine Block-Stopadresse BPSPA ist in einem BPSPA-Register 39 gespeichert.
Der Wert des Blockzeigers BP, der im BP-Register 38 gespeichert
ist, und die Blockstopadresse BPSPA, die in BPSPA-Register 39 gespeichert
ist, werden in ein Exklusiv-NOR-Gatter 40 eingegeben.
Der Wert des BP-Zeigers, der in dem BP-Register 38 gespeichert ist,
wird in den Adressenzeigerwähler 41 eingegeben.
Der Adressenzeigerwähler 41 wählt den
Adressenzeiger AP von dem AP-Register 35 oder den Blockzeiger
BP von dem BP-Register 38 und gibt den ausgewählten Zeiger
an eine Speichereinheit und den CFM-Adressenwähler 3 aus. Einem
UND-Gatter 42 werden
die Ausgangssignale von den Exklusiv-NOR-Gattern 36, 40 zugeführt, und
es gibt ein Leseendsignal aus, das anzeigt, daß der Prozeß zum Lesen der Daten aus dem
CFM 2 ein Ende erreicht, wenn die Ausgangssignale von den
Exklusiv-NOR-Gattern 36, 40 "1" werden.
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Die
Anzahl an Malen, mit denen ein Störungsanalysespeicher Störungsinformation,
wie in 8 gezeigt, speichert, ist in 9 gezeigt.
Da in Übereinstimmung
mit dem herkömmlichen
Prozeß, sämtliche
Blöcke
Störungsblöcke sind,
wird auf den Verdichtungsspeicher sechszehnmal zugegriffen und auf
den Störungsanalysespeicher
wird 16 × 16
= 256-Mal zugegriffen. Gemäß der vorliegenden
Erfindung wird auf den Störungsanalysespeicher
jedoch 43 Mal zugegriffen. Die Anzahl an Malen, mit denen auf den
Störungsanalysespeicher
in Übereinstimmung
mit der vorliegenden Erfindung zugegriffen wird, ist deshalb viel
kleiner als die Anzahl an Malen, mit denen auf den Störungsanalysespeicher
gemäß dem herkömmlichen
Prozeß zugegriffen
wird. Folglich ist gemäß der vorliegenden
Erfindung der Prozeß zum
Auslesen des Störungsanalysespeichers
beschleunigt.