DE3819425C2 - - Google Patents

Description

Die Erfindung bezieht sich auf eine Anordnung zum automatischen Prüfen von Speichern, gemäß dem Oberbegriff des Patentanpruchs 1. Eine Anordnung dieser Gattung ist aus der US- Patentschrift 43 69 511 bekannt.

In automatischen Schaltungsprüfgeräten zum Prüfen von Speichern mit wahlfreiem Zugriff (Randomspeicher oder abgekürzt RAM) oder von Logikschaltungen, die RAM-Speicher enthalten, werden digitaIe Prüfmuster (Mehrbit-Wörter sowohl für die Adressen als auch für die Daten) mit hoher Geschwindigkeit (z. B. bis zu 50 MHz) an die Adressen- und Datenanschlüsse eines zu prüfenden Speichers (Prüfling) gelegt, dann wird dieser Prüfling ausgelesen, und die Ausgangsgrößen werden mit den Eingangsgrößen verglichen. Fehler wie z. B. Ausfälle werden in einem kartierenden RAM-Speicher, dem sogenannten Fehlerkarten- RAM (auch als "Catch-RAM" bezeichnet) gespeichert, dessen Adressen den Adressen des Prüflings entsprechen. Nach dem Prüfen liest ein Rechner den Fehlerkarten-RAM aus, und zwar jeweils ein Wort auf einmal (also Wort für Wort), und benutzt die Fehlerinformation, um z. B. die örtliche Lage der ausgefallenen Speicherelemente zu identifizieren, so daß versucht werden kann, diese Ausfälle mit einer Bearbeitung der Speicher zu korrelieren oder die ausgefallenen Elemente durch redundante Elemente zu ersetzen. Die Fehler im Fehlerkarten- RAM werden manchmal auch gezählt, und in manchen Fällen wird ein mit Hochgeschwindigkeit arbeitender Mustergenerator verwendet, um den Fehlerkarten-RAM beim Zählen der Fehler mit hoher Geschwindigkeit abzutasten.

Häufig kommt es vor, daß Folgen von Adressen nicht der tatsächlichen örtlichen Lage der adressierten Plätze in den Speichern entsprechen; auch kann es sein, daß Bits von Mehrbit-Wörtern in verschiedener Reihenfolge für unterschiedliche Adressen zu lesen sind. In solchen Fällen bedarf es einer weiteren Analyse der Fehlerinformation im Fehlerkarten-RAM, unter Verwendung einer Software, um die Fehlerinformation in einem gewünschten Format zu präsentieren, in welchem sie nutzbringend ist. Software wurde bisher auch dazu verwendet, die Fehlerinformation zu komprimieren, um anzuzeigen, daß in einer ganzen Gruppe von Speicherelementen zumindest ein Fehler vorhanden ist. Die Gruppe kann dann weiter analysiert werden, um genau das fehlerhafte Element zu identifizieren.

Die Aufgabe der vorliegenden Erfindung besteht darin, die Fehleranalyse hinsichtlich der Anzeige der räumlichen Positionen von Fehlern innerhalb des Prüflings zu vereinfachen. Diese Aufgabe wird erfindungsgemäß durch die im Kennzeichnungsteil des Patentanspruchs 1 beschriebenen Merkmale gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind in Unteransprüchen gekennzeichnet.

Die Verwendung einer Sichtanzeige zur zweidimensionalen Darstellung der Fehlerinformation an Orten, welche den räumlichen Positionen der betreffenden Speicherelemente im Prüfling zugeordnet sind, ist an sich in Verbindung mit dem sog. "Real- Time Bit Mapping" aus der Zeitschrift COMPUTER (Ausgabe Oktober 1979, Seiten 23-30) bekannt. Bei dieser "Echtzeit- Bitkartierung" werden die Adressen für das Einschreiben in den Prüfling so umgeordnet, daß ein Speicherprüfmuster entsprechend der wahren Topologie des Prüflings durchgeführt wird, um zu ermöglichen, daß Fehlerinformationen in einem Format entsprechend dieser Topologie gespeichert werden. Jedoch wird bei diesem Verfahren, ebensowenig wie bei der automatischen Speicherprüfanordnung, nach der eingangs erwähnten US-Patentschrift 43 69 511, kein Fehlerinformationsspeicher verwendet, dessen Fehlerinformationsadressen den Adressen des Prüflings entsprechen. Ferner wird bei der Erfindung, anders als bei der bekannten Echtzeit-Bitkartierung, zur Herbeiführung der gewünschten Relation zwischen den Positionen der Fehlerinformation in der Darstellung des Sichtgerätes und den Positionen der betreffenden Speicherelemente des Prüflings nicht auf die Schreibadressen am Prüfling, sondern auf die Leseadressen am Fehlerinformationsspeicher eingewirkt, und zwar auf eine ganz spezielle Weise. Genauer gesagt, werden einzelne Bits von im Fehlerinformationsspeicher enthaltenen Mehrbit-Wörtern jeweils in einer solchen Reihenfolge adressiert, daß sie im ausgelesenen seriellen Bitstrom Positionen einnehmen, welche den räumlichen Positionen der betreffenden Speicherelemente im Prüfling zugeordnet sind. Wenn also die Bitfolge beim Einschreiben in den Fehlerinformationsspeicher nicht der räumlichen Anordnung der Speicherelemente des Prüflings entspricht (z. B. weil sich die Bitfolge innerhalb jeweiliger Mehrbit-Wörter abhängig von der Adresse dieser Wörter im Prüfling ändert), dann werden die Bits am Fehlerinformationsspeicher eben in einer anderen Reihe ausgelesen, als sie eingeschrieben wurde, so daß die Zuordnung der Bitpositionen im ausgangsseitigen seriellen Bitstrom zu den räumlichen Positionen der Speicherelemente im Prüfling immer so ist, wie sie für die Sichtwiedergabe gewünscht wird. Bei der bekannten Echtzeit-Bitkartierung gibt es keine Lese-Adressierschaltung, die einen Fehlerinformationsspeicher so adressiert, daß einzelne Bits von Mehrbit-Wörtern in einer Reihenfolge ausgelesen werden können, die anders ist, als die Reihenfolge beim Einschreiben, denn im bekannten Fall wird je bereits bei der Ansteuerung des Prüflings für ein topologisch auswertbares Prüfmuster gesorgt.

Ein besonderes Teilmerkmal der Erfindung ist noch, daß die Lese-Adressierschaltung des Fehlerinformationsspeichers die Adressensignale des Mustergenerators empfängt, der mit Hochgeschwindigkeit betrieben wird. Dies ist ein wesentlicher Unterschied zur Anordnung nach der erwähnten US-Patentschrift 43 69 511, in welcher die Lese-Adressierschaltung des Fehlerinformationsspeichers nicht vom Mustergenerator, sondern vom Steuerteil in der Fehleranalysiereinrichtung gesteuert wird (über einen Adressenzähler). Die Verwendung eines mit Hochgeschwindigkeit betriebenen Mustergenerators ist an sich bekannt (z. B. aus der Zeitschrift "Electonics", Ausgabe 31.3.1986, Seiten 45-47).

Die erfindungsgemäße Anordnung benötigt keine umfangsreiche Software im Mustergenerator oder in der Fehleranalysiereinrichtung. Die Steuereinrichtung für die Lese-Adressierschaltung des Fehlerinformationsspeichers kann, wie es weiter unten anhand von Ausführungsbeispielen noch gezeigt wird, durch relativ einfache Schaltglieder (Multiplexer) und/oder einen Umordnungsspeicher realisiert werden.

Mit der Erfindung kann also in einfacher Weise ein serieller Bitstrom in einer gewünschten Reihenfolge geliefert werden, die eine Verarbeitung der Fehlerinformation ermöglicht oder erleichtert, zur Erzeugung ortsanzeigender Bilddarstellungen auf dem Sichtgerät oder zur Analyse eines Datenkanals (d. h. jeweils eines speziellen Bits der Mehrbit-Wörter) auf einmal.

In einer vorteilhaften Ausführungsform der Erfindung empfängt ein Schieberegister den seriellen Bitstrom vom Fehlerinformationsspeicher, und ein für das Sichtgerät verwendeter Rechner liest Blöcke von Daten aus dem Schieberegister. Zwischen dem Fehlerinformationsspeicher und dem Schieberegister kann ein Datenkompressor vorgesehen sein, und ferner kann ein Markierungszeichen-Register verwendet werden, das vom Rechner und vom Mustergenerator bespeichert und ausgelesen wird, um den Betrieb der beiden letzterwähnten Einrichtungen mit hoher Geschwindigkeit zu synchronisieren.

Ein Ausführungsbeispiel der Erfindung ist nachfolgend anhand der Zeichnung erläutert:

Fig. 1 ist ein Blockschaltbild von Teilen eines automatischen Speicherprüfgerätes gemäß der Erfindung;

Fig. 2 ist ein Blockschaltbild des Fehlerkarten-Speichers, eines Abtastprozessors und eines Bildwiedergabe-Prozessors des Prüfgerätes nach Fig. 1;

Fig. 3 ist ein Diagramm zur Veranschaulichung des Betriebs des Prüfgerätes nach Fig. 1;

Fig. 4 ist eine Tabelle zur Veranschaulichung des Betriebs eines umordnenden RAM des Abtastprozessors im Gerät nach Fig. 1;

Fig. 5 veranschaulicht in einem Diagramm den Ablauf der Steuerung zwischen einem Rechner und einer mit hoher Geschwindigkeit arbeitenden Mustersteuereinrichtung im Gerät nach Fig. 1.

Das in Fig. 1 dargestellte automatische Speicherprüfgerät 10 enthält einen Hochgeschwindigkeits-Mustergenerator 12 zur Lieferung digitaler Prüfmuster an einen zu prüfenden Speicher 14 (im folgenden auch kurz als "Prüfling" bezeich­ net) und einen Fehlerkarten-RAM 16 (Fehlerinformationsspeicher), der ihm zugeführte Fehlerinformation speichert. Ein Rechner 19 besorgt die Gesamtsteuerung des Gerätes 10 und steuert auch die bild­ liche Darstellung der Fehlerinformation auf einem Sicht­ gerät 20, bei dem es sich um eine Kathodenstrahlröhre han­ dele.

Der Hochgeschwindigkeits-Mustergenerator 12 enthält einen Adressengenerator 22 zur Lieferung von X-Y-Adressen an den Prüfling 14 und an den Fehlerkarten-RAM 16 und weist ferner einen Datengenerator 23 auf, um die Daten zu liefern, die gleichzeitig mit zugehörigen Adressen an den Prüfling 14 zu senden sind. Der Adressengenerator 22 und der Daten­ generator 23 werden durch eine Hochgeschwindigkeits-Muster­ steuereinrichtung 26 gesteuert, die außerdem alle anderen Einrichtungen steuert, die an der Hochgeschwindigkeits­ prüfung und -abtastung beteiligt sind. Der Hochgeschwin­ digkeits-Mustergenerator 12 arbeitet mit Geschwindigkeiten bis zu 50 MHz, um den Prüfling 14 mit normalen Betriebs­ geschwindigkeiten zu prüfen und Fehler abhängig von der Geschwindigkeit des Einschreibens von Daten in den Prüf­ ling 14 auszuwerten. Der Datengenerator 23 liefert Aus­ gangsdaten mit einer Bitbreite von 18 Bits, die von der Adresse abhängig sein können (algorithmisch), aus einem Datensatz-RAM (nicht gezeigt) gewählt werden können oder aus einem Festwertspeicher-Datengenerator (ROM-Datengene­ rator) gewählt werden können (ein RAM, wenn ROM-Speicher geprüft werden, nicht gezeigt). Hochgeschwindigkeits- Mustergeneratoren sind allgemein bekannt, z.B. aus den US-Patentschriften 44 50 560 und 44 51 918. Der Hochge­ schwindigkeits-Mustergenerator 12 enthält außerdem ein Markierungszeichen-Register 28, das so angeschlossen ist, daß es sowohl von der Hochgeschwindigkeits-Mustersteuer­ einrichtung 26 als auch vom Rechner 19 bespeichert und ausgelesen werden kann.

Der 18-Bit-Ausgang des Datengenerators 23 wird über einen Datenformatierer 30 und Datentreiber 32 auf den Prüfling 14 gegeben. Die vom Adressengenerator 22 gelieferten X-Y- Adressen werden über einen Adressenformatierer 34 und Adressentreiber 36 an den Prüfling 14 gelegt.

Die Ausgangsdaten des Prüflings 14 gelangen an Vergleicher 38, welche diese Daten mit Daten aus dem Datengenerator 23 vergleichen und Fehlerinformationen über einem 18-Bit- Bus 39 an den Fehlerkarten-RAM 16 liefern.

Wie weiter unten noch ausführlicher erläutert, wird ein Adressenbus 40 benutzt, um sowohl X- und Y-Adressen als auch Abtastadressen (Bits, die zur Adressierung ein­ zelner Bits von Mehrbit-Wörtern benutzt werden) zu über­ tragen. Die Abtastadressen werden von einem Abtastprozessor 42 verwendet, der seinerseits Abtastadressenbits über eine 5-Bit-Bus 44 an den Fehlerkarten-RAM 16 legt. Eine Ausgangsleitung 70 für einen seriellen Bitstrom vom Aus­ gang des Fehlerkarten-RAM 16 führt zu einem Sichtgerät- Prozessor 46 und zu einem Fehlerzähler 48. Der 16- Bit-Ausgang des Sichtgerät-Prozessors 46 führt zum Rechner 19.

Wie in der Fig. 2 dargestellt, ist der Fehlerinformations­ bus 39 mit einem Latch-Register 47 verbunden, und der 24-Bit-Adressenbus 40 ist mit einem 24-auf-18-Multi­ plexer 48 (achtzehn 24-auf-1-Multiplexer), einem 24-auf-5- Multiplexer 50 (fünf 21-auf-1-Multiplexer) und mit einem 24-auf-12-Multiplexer 52 (zwölf 24-auf-1-Multiplexer) ver­ bunden. Der 18-Bit-Ausgang des Multiplexers 48 wird dazu verwendet, die X-Y-Adressen über eine 17-Bit-breiten Bus 54 und eine Leitung 56 über Latch-Register 58 und 60 an den Fehlerkarten-RAM 16 zu übertragen, um dort bei der "Bespeicherung" (Einschreiben der Fehlerinformation) und bei der "Abtastung" (Auslesung) des Fehlerkarten-RAM 16 benutzt zu werden. Der Abtastprozessor 42 liefert Abtast- Adressen (bis zu 5 Bits) über ein Latch-Register 64 an den Fehlerkarten-RAM 16, um einzelne Bits der dort gespei­ cherten Mehrbit-Wörter zu adressieren. Wenn die Abtast­ adressenbits direkt vom Adressengenerator 22 kommen, werden sie selektiv über den Multiplexer 50 angelegt. Wenn die Abtastadressenbits eine Funktion der X-Y-Adresse sind, wer­ den bis zu 12 Leitungen des 24-Bit-Busses 40 vom Multi­ plexer 52 ausgewählt, um die betreffenden Bits auf einen "Umordnungs"-RAM (Descrambler) 66 zu geben, der dazu verwendet wird, die gewünschte Abtastadresse aufzusuchen. Ein 10-auf-5-Multi­ plexer 68 (fünf 2-auf-1-Multiplexer) empfängt die Ausgangs­ signale des Multiplexers 50 und des Umordnungs-RAM 66 und legt selektiv eines dieser Ausgangssignale an das Re­ gister 64.

Der Fehlerkarten-RAM 16 hat einen 4M-Speicher und wird durch eine Betriebsarten-Steuereinrichtung 69 gesteuert, um die Bespeicherungs- und Abtast-Betriebsarten und fünf verschiedene Bitkonfigurationen auszuwählen, nämlich 1 Bit, 2 Bit, 4 Bit, 9 Bit und 18 Bit. In einer Betriebsart für Konfigurationen mit 9 Bits oder weniger ist es möglich, gleichzeitig mehrere Speicher zu prüfen. Der serielle Bitstrom auf der Leitung 70 wird an ein UND-Glied 71 im Sichtgerät-Prozessor 46 gelegt. Der Ausgang des UND- Gliedes 71 ist mit den Ausgängen eines NOR-Gliedes 72 und eines UND-Gliedes 73 verknüpft und führt zu einem Flipflop 76, dessen Ausgang seinerseits zu einem UND-Glied 74 und zu einem 16-Bit-Schieberegister 78 führt. Der Ausgang des UND-Gliedes 74 ist auf das UND-Glied 73 rückgekoppelt, und das Komplement des Ausgangssignals des Flipflops 76 ist auf das ODER-Glied 72 rückgekoppelt. Die UND-Glieder 71 und 73, das NOR-Glied 72 und das Schieberegister 78 empfan­ gen ferner ein Ignorierungs-Eingangssignal ("Ignoriere Se­ rienfehler"), um gegebenenfalls Bits des über die Leitung 70 gelieferten seriellen Bitstroms zu ignorieren. Das NOR- Glied 72 und die UND-Glieder 71, 73 und 74 sowie das Flip­ flop 76 arbeiten als Datenkompressor für ein Kompressionsmaß 1-auf-1, 4-auf-1 oder 16-auf-1, je nachdem, ob ein Wähler 80 den Zählwert 1, 4 oder 16 eines Zählers 81 als Schiebe­ signal wählt, wie es weiter unten noch erläutert wird. Die komprimierten Ausgangsdaten des Flipflops 76 werden dem 16-Bit-Schieberegister 78 zugeführt, dessen akkumuliertes 16-Bit-Ausgangssignal auf den Rechner 19 gegeben wird.

Im Betrieb werden digitale Prüfmuster vom Datengenerator 23 erzeugt und über den Datenformatierer 30 und die Daten­ treiber 32 auf den Prüfling 14 gegeben, gleichzeitig mit X-Y-Adressen, die vom Adressengenerator 22 erzeugt und über den Adressenformatierer 34 und die Adressentreiber 36 mit hoher Geschwindigkeit (bis zu 50 MHz) angelegt werden. Der Prüfling 14 wird ausgelesen, und seine Aus­ gangsdaten werden in den Vergleichern 38 mit Daten vom Datengenerator 23 verglichen. Die dabei erkannten Feh­ lerinformationen werden in den Fehlerkarten-RAM 16 ein­ geschrieben, und zwar an X-Y-Adressen, die denjenigen des Prüflings 14 entsprechen.

Es ist möglich, daß die Adressenfolgen nicht der örtlichen Folge der Speicherplätze im Prüfling 14 entsprechen und daß einzelne Bits von Mehrbit-Worten in unterschiedlicher Reihenfolge für verschiedene X-Y-Adressen in den Prüfling 14 eingelesen werden. In der Fig. 3 ist ein Fall veranschau­ licht, in welchem der Prüfling 14 ein RAM-Speicher für 64 mal 4 Bits ist, d.h. er speichert 64 4-Bit-Wörter unter Verwendung von X-Adressen X ₀ bis X ₇ und von Y-Adressen Y ₀ bis Y ₇, wobei die einzelnen Bits eines jeden Wortes mit D ₁ bis D ₄ bezeichnet sind. Im Prüfling 14 hängt die Reihenfolge, in der einzelne Bits D ₁ bis D ₄ der 4-Bit- Wörter gespeichert sind, von der Y-Adresse ab; an den Adressen mit Y=0, 2, 4 oder 6 sind die Bits in "richti­ ger" Reihenfolge (gemäß ihrer Bezeichnung) gespeichert, und an den Adressen mit Y=1, 3, 5 oder 7 ist die Reihenfolge umgekehrt. Wenn die Prüfergebnisse im Fehlerkarten-RAM 16 eingespeichert sind, haben dort die einzelnen Bits der 4-Bit-Wörter für alle Adressen die gleiche Reihenfolge: D 1, D 2, D 3, D 4.

Nach der Prüfung wird die im Fehlerkarten-RAM 16 gespei­ cherte Fehlerinformation z.B. dazu benutzt, die örtliche Lage der fehlerhaften Speicherelemente zu identifizieren oder die Fehlerinformation ausgewählter Datenkanäle zu untersuchen oder die Fehler zu zählen. Da die Fehlerinfor­ mation Bit für Bit (jeweils 1 Bit auf einmal) aus dem Feh­ lerkarten-RAM 16 ausgelesen wird, kann die Auslesung be­ liebig in jeder gewünschten Reihenfolge vorgenommen werden, so daß verschiedene Darstellungsarten am Sichtgerät mit verminderter Verarbeitungs-Software des Rechners 19 und mit hoher Geschwindigkeit möglich sind, wenn der Fehler­ karten-RAM 16 vom Adressengenerator 22 des Hochgeschwin­ digkeits-Mustergenerators 12 abgetastet wird. Wie in Fig. 3 veranschaulicht, kann sich die Wiedergabe z.B. nur auf einen Datenkanal oder auf einen einzigen Datenkanal pro Quadrant beziehen, oder sie kann eine echte Ortsdarstellung sein.

Beim Abtasten des Fehlerkarten-RAM 16 werden die mit dem Bus 44 übertragenen Adressen dazu benutzt, die einzel­ nen Bits von Mehrbit-Wörtern zu identifizieren. Je nach der gewählten Bit-Konfiguration werden bis zu 5 Bits auf der abgetasteten Adressenbus 44 verwendet. Der Fehler­ karten-RAM 16 kann bis zu 18 Fehlerkanäle auf einmal spei­ chern. Diese können alle von einem einzigen Speicher kommen (z.B. von einem Exemplar mit 18-Bit-Wörtern) oder von bis zu acht Einzelspeichern. Der in Fig. 1 dargestellte "Prüf­ ling" 14 kann also in Wirklichkeit auch aus einer Mehrzahl einzelner Speicher bestehen.

Wenn die Adressen der einzelnen Bits direkt im Adressen­ generator 22 erzeugt werden, werden sie über die Multi­ plexer 50, 68 zum Latch-Register 64 geleitet (Fig. 2). Die Adressen einzelner Bits können aber auch unter Ver­ wendung einer Transformationstabelle erzeugt werden, die im Umordnungs-RAM 66 gespeichert ist, der mit bis zu 12 Bits auf dem Bus 24 adressiert wird, von denen minde­ stens einige X-Y-Adressenbits sein können. Die Fig. 4 zeigt als Beispiel eine Transformationstabelle, die mit dem 64- mal-4-Bit-RAM nach Fig. 3 verwendet werden kann. Die Fig. 4 zeigt die Verwendung einer einfachen Erhöhungsfolge (0, 1, 2, 3, 0, 1, 2, 3)für die eingangsseitige Abtastadresse ("Abtastadresse ein"), die im Entwirrungs-RAM 66, jeweils abhängig von der Y-Adresse, in die richtige Abtastadressen­ folge "Abtastadresse aus" (Fig. 1) für den Fehlerkarten- RAM 16 umgeordnet wird. Der Umordnungs-RAM 66 kann somit dazu verwendet werden, in einfacher Weise komplizierte Abtastfolgen zu erzeugen; es ist also nicht erforderlich, daß der Adressengenerator 22 solche komplizierten Folgen direkt erzeugt. Vor dem Abtasten werden die Multiplexer 48, 50, 52 und 68 durch Steuersignale beaufschlagt, damit sie die Daten in der jeweils gewünschten Weise lenken, und in den Umordnungs-RAM 66 wird die Transformationstabelle über Datenbank-Leitungen DB eingegeben. Die Standardadressen für X und Y werden vom Multiplexer 48 gewählt und über den 17- Bit-Bus 54 an den Fehlerkarten-RAM 16 gelegt. Die Bit­ leitung 56 für ein geschwindigkeitsabhängiges Adressenbit wird in einem "Schnellbetrieb" (bis zu 50 MHz) nicht ver­ wendet, sondern nur in einem "Langsambetrieb" (bis zu 25 MHz), der im Falle verschachtelter Adressen benutzt wird, z. B. ein Adressenformat, bei welchem der X-Teil bei ei­ nem Taktimpuls und der Y-Teil der gleichen Adresse beim nächsten Taktimpuls geliefert wird).

Der über die Leitung 70 gelieferte serielle Bitstrom wird (mit oder ohne Komprimierung und mit oder ohne Ignorierung be­ stimmter Bits) im Schieberegister 78 akkumuliert, aus dem der Rechner 19 die abgetastete Fehlerinformation, jeweils 16 Bits auf einmal, ausliest. Unter der Voraussetzung, daß keine Komprimierung erfolgt und daß keine Bits des seriellen Bitstroms ignoriert werden sollen, ist das Signal SHIFT* niedrig (der Wähler 80 liefert bei jedem Takt einen hohen SHIFT-Impuls), das Signal "Ignoriere Serienfehler" bleibt hoch, die resultierenden Ausgangssignale des UND-Gliedes 73 und des NOR-Gliedes 72 sind niedrig, und der serielle Bitstrom auf der Leitung 70 wird einfach durch das Flip­ flop 76 hindurchgetaktet und in das Schieberegister 78 geschoben und dort akkumuliert. Erfolgt hingegen eine Datenkomprimierung (wiederum unter der Annahme, daß keine Bits des seriellen Bitstroms ignoriert werden sollen), dann ist das Signal beim Zählwert 4 oder beim Zählwert 16 des Zählers 81 hoch, und das Ausgangssignal des Flipflops 76 wird zu dieser Zeit in das Register 78 geschoben. Zwischen ausgewählten Zählwerten wird jegliches Fehlersignal (hoher Wert) am Ausgang des Flipflops 76 aufrechterhalten, da es ein hohes Ausgangssignal am UND-Glied 74 bewirkt (SHIFT* ist hoch, wenn SHIFT zwischen ausgewählten Zählwerten niedrig ist), und dieses hohe Ausgangssignal über das UND-Glied 73 (dessen anderer Eingang hoch ist) und das Flipflop 67 rück­ gekoppelt wird, wodurch irgendwelche dazwischenkommenden niedrigen Impulse des seriellen Bitstroms überdeckt werden. Wenn das Signal "Ignoriere Serienfehler" niedrig wird, wer­ den die Ausgänge der UND-Glieder 71 und 73 auf niedrigen Pegel gezwungen, jedoch bleibt das hohe Ausgangssignal des Flipflops 76 erhalten, weil das niedrige Komplement dieses Signals gemeinsam mit dem niedrigen Signal "Ignoriere Se­ rienfehler" einen hohen Pegel am Ausgang des NOR-Gliedes 72 bewirkt, der wiederum an den Eingang des Flipflops 76 ge­ langt. Das Signal "Ignoriere Serienfehler" wird verwendet, wenn es leichter ist, ein Abtastmuster einzuschreiben, das manche Bits enthält, die nicht am Sichtgerät wie­ dergegeben werden, und diese Bits aus dem vom Fehlerkarten- RAM 16 kommenden seriellen Bitstrom auszulöschen, als ein Abtastmuster zu erzeugen, das von vornherein diese Bits nicht enthält.

Die Fig. 5 beschreibt die Verwendung des Markierungszei­ chen-Registers 28 zur Synchronisierung des Betriebs der Hochgeschwindigkeits-Steuereinrichtung 26 und des Rechners 19 während der Abtastung. Die Mustersteuereinrichtung 26 benutzt eine Markierung 1, um anzuzeigen, daß sie mit der vollen Abtastung noch nicht fertig ist. Eine Markierung 2 wird benutzt, um die Steuerung zwischen der Mustersteuer­ einrichtung 26 und dem Rechner 19 hin-und hergehen zu lassen. Der Rechner 19 löscht die Markierungen 1 und 2, leitet die Abtastung ein und wartet auf die Markierung 2. Die Muster­ steuereinrichtung 26 setzt die Markierung 1, tastet 16 Speicherzellen ab und setzt die Markierung 2, womit ange­ zeigt wird, daß 16 Bits im Schieberegister 78 sind und darauf warten, vom Rechner 19 ausgelesen zu werden; dann wartet die Steuereinrichtung 26 auf die Löschung der Mar­ kierung 2. Der die Markierung 2 erkennende Rechner 19 prüft dann die Markierung 1, liest das Register aus, sendet die Fehlerinformation an das Sichtgerät 20, löscht die Markie­ rung 2 und wartet auf die Markierung 2. Dieses Spiel setzt sich fort, bis die Mustersteuereinrichtung 26 alle gewünsch­ ten Speicherelemente abgetastet und der Rechner 19 die Bits an das Sichtgerät 20 geliefert hat; zu diesem Zeitpunkt löscht die Mustersteuereinrichtung die Markierung 1 und setzt die Markierung 2, und der Rechner 19 erkennt (aus der gelöschten Markierung 1), daß die Abtastung beendet ist. Da der Hochgeschwindigkeits-Mustergenerator 12 ungefähr 16mal schneller arbeiten kann als der Rechner 19 (der Ge­ nerator 12 tastet also seriell 16 Bits in der gleichen Zeit­ spanne ab, die der Rechner 19 braucht, um ein 16-Bit-Wort in einem Schritt auszulesen), braucht der Rechner 19 zwi­ schen seinen aufeinanderfolgenden Auslesungen von 16 Bits aus dem Register 78 nicht lange zu warten.

Claims (10)

1. Anordnung zum automatischen Prüfen von Speichern, die jeweils viele Speicherelemente mit zugeordneten Adressen aufweisen, und zur Verarbeitung der gewonnen Fehlerinformation über den jeweiligen Prüfling, mit folgenden Einrichtungen:
einem Mustergenerator zur Lieferung digitaler Prüfmuster mit Adressensignalen an den Prüfling, um Daten an den Adressen im Prüfling einzuspeichern;
einer Vergleichseinrichtung, welche aus dem Prüfling ausgelesene Daten mit erwarteten Ausgangsdaten vergleicht, um Fehlerinformationen zu erhalten;
einem Fehlerinformationsspeicher, der Fehlerinformationsadressen entsprechend den Adressen des Prüflings hat und mit den Adressensignalen des Mustergenerators so betrieben wird, daß er die erhaltenen Fehlerinformationen an den entsprechenden Fehlerinformationsadressen speichert;
einer Fehlerinformations-Ausleseeinrichtung mit einer Lese- Adressierschaltung, die den Fehlerinformationsspeicher Bit für Bit derart adressiert, daß sein Inhalt als serieller Bitstrom ausgelesen wird;
einer Fehleranalysiereinrichtung, welche die aus dem Fehlerinformationsspeicher ausgelesenen Daten zur Analyse der Fehlerinformation verarbeitet,
dadurch gekennzeichnet,
daß die Fehleranalysiereinrichtung ein Sichtgerät (20) enthält zur zweidimensionalen Darstellung (Fig. 3) der Fehlerinformationen an Orten, welche den räumlichen Positionen der betreffenden Speicherelemente im Prüfling (14) zugeordnet sind;
daß die Lese-Adressierschaltung (42) des Fehlerinformationsspeichers (16) die Adressensignale (40) des mit Hochgeschwindigkeit arbeitenden Mustergenerators (12) empfängt und eine Steuereinrichtung (50, 52, 66, 68) enthält, welche einzelne Bits von im Fehlerinformationsspeicher enthaltenen Mehrbitwörtern jeweils in einer solchen Reihenfolge adressiert, daß sie im ausgelesenen seriellen Bitstrom Positionen einnehmen, welche den räumlichen Positionen der betreffenden Speicherelemente im Prüfling (14) zugeordnet sind.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Lese-Adressiereinrichtung (42) die Adressensignale (40) von einem im Hochgeschwindigkeits-Mustergenerator (12) enthaltenen Adressengenerator (22) empfängt, der zur Adressierung des Fehlerinformationsspeichers (16) angeschlossen ist.

3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Lese-Adressiereinrichtung (42) einen Umordnungs-RAM (66) enthält, um Adressen von Bits von Mehrbit-Wörtern des Fehlerinformationsspeichers (16) aufzusuchen, die Adressen von Bits von Mehrbit-Wörtern im Prüfling (14) entsprechen.

4. Anordnung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch einen Rechner (19), der zum Empfang des ausgelesenen seriellen Bitstroms (70) angeschlossen ist, und daß das Sichtgerät (20) die Daten aus dem Rechner (19) zur bildlichen Darstellung dieser Daten empfängt.

5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß in einem Sichtgerät-Prozessor (46) ein Schieberegister (78) zum Empfang und zur Akkumulierung des ausgelesenen seriellen Bitstroms (70) vorgesehen ist und daß das Sichtgerät (20) zum Empfang des seriellen Bitstroms in akkumulierter Form von Schieberegister (78) angeschlossen ist.

6. Anordnung nach Anspruch 4, gekennzeichnet durch ein Markierungszeichen-Register (28 in 12), das vom Rechner (19) und vom Mustergenerator (12) bespeichert und ausgelesen wird.

7. Anordnung nach Anspruch 1, gekennzeichnet durch einen in dem Sichtgerät-Prozessor (46) enthaltenen Datenkompressor (71-76), der Gruppen von Bits des ausgelesenen seriellen Bitstroms (70) empfängt und ein Fehlerbit erzeugt, welches anzeigt, ob irgendein Bit der Gruppe einen Fehler anzeigt.

8. Anordnung nach Anspruch 7, dadurch gekennzeichnet, daß der Datenkompressor (71-76) ein den ausgelesenen seriellen Bitstrom (70) empfangendes erstes Register (76) enthält und eine rücksetzbare Rückkopplungsschleife aufweist, die dann, wenn am Ausgang des ersten Registers (76) ein Fehler erfaßt wird, am Eingang dieses Registers ein überdeckendes Signal aufrechterhält, das am Ende der besagten Gruppe von Bits fortgenommen wird, und daß der Datenkompressor ferner ein zweites Register (78) enthält, das den Ausgang des ersten Registers (76) am Ende der besagten Gruppe von Bits empfängt.

9. Anordnung nach Anspruch 8, dadurch gekennzeichnet, daß die Rückkopplungsschleife ein UND-Glied (74) enthält, das an seinem einen Eingang das Ausgangssignal des ersten Registers (76) und an einem weiteren Eingang ein das Ende einer Gruppe anzeigendes SHIFT-Signal empfängt.

10. Anordnung nach Anspruch 1, gekennzeichnet durch eine UND-Verknüpfungsschaltung (71, 73), die den ausgelesenen seriellen Bitstrom (70) und ein Ignorierungssignal empfängt, welches bewirkt, daß diese Verknüpfungsschaltung bestimmte Bits des seriellen Bitstroms ignoriert.