DE3819425A1 - Anordnung zum automatischen pruefen von speichern - Google Patents
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Description
Die Erfindung bezieht sich auf Anordnungen zum automati
schen Prüfen von Speichern und betrifft speziell die Ver
arbeitung der Fehlerinformation in solchen Anordnungen.
In automatischen Schaltungsprüfgeräten zum Prüfen von
Speichern mit wahlfreiem Zugriff (Randomspeicher oder ab
gekürzt RAM) oder von Logikschaltungen, die RAM-Speicher
enthalten, werden digitaIe Prüfmuster (Mehrbit-Wörter
sowohl für die Adressen als auch für die Daten) mit hoher
Geschwindigkeit (z.B. bis zu 50 MHz) an die Adressen- und
Datenanschlüsse eines zu prüfenden Speichers (Prüfling)
gelegt, dann wird dieser Prüfling ausgelesen, und die Aus
gangsgrößen werden mit den Eingangsgrößen verglichen. Feh
ler wie z.B. Ausfälle werden in einem kartierenden RAM-
Speicher, dem sogenannten Fehlerkarten-RAM (auch als "Catch-
RAM" bezeichnet) gespeichert, dessen Adressen den Adressen
des Prüflings entsprechen. Nach dem Prüfen liest ein Rech
ner den Fehlerkarten-RAM aus, und zwar jeweils ein Wort
auf einmal (also Wort für Wort), und benutzt die Fehler
information, um z.B. die örtliche Lage der ausgefallenen
Speicherelemente zu identifizieren, so daß versucht wer
den kann, diese Ausfälle mit einer Bearbeitung der Speicher
zu korrelieren oder die ausgefallenen Elemente durch re
dundante Elemente zu ersetzen. Die Fehler im Fehlerkarten-
RAM werden manchmal auch gezählt, und in manchen Fällen
wird ein mit Hochgeschwindigkeit arbeitender Mustergene
rator verwendet, um den Fehlerkarten-RAM beim Zählen der
Fehler mit hoher Geschwindigkeit abzutasten.
Häufig kommt es vor, daß Folgen von Adressen nicht der
tatsächlichen örtlichen Lage der adressierten Plätze in
den Speichern entsprechen; auch kann es sein, daß Bits
von Mehrbit-Wörtern in verschiedener Reihenfolge für
unterschiedliche Adressen zu lesen sind. In solchen Fällen
bedarf es einer weiteren Analyse der Fehlerinformation im
Fehlerkarten-RAM, unter Verwendung einer Software, um die
Fehlerinformation in einem gewünschten Format zu präsentie
ren, in welchem sie nutzbringend ist. Software wurde bis
her auch dazu verwendet, die Fehlerinformation zu komprimie
ren, um anzuzeigen, daß in einer ganzen Gruppe von Spei
cherelementen zumindest ein Fehler vorhanden ist. Die
Gruppe kann dann weiter analysiert werden, um genau das
fehlerhafte Element zu identifizieren.
Die Aufgabe der vorliegenden Erfindung besteht in der
Schaffung einer Anordnung zum Verarbeiten der Fehlerinfor
mation über einen Speicherprüfling. Diese Aufgabe wird
erfindungsgemäß durch die im Patentanspruch 1 beschriebe
ne Anordnung gelöst. Vorteilhafte Ausgestaltungen der Er
findung sind in Unteransprüchen gekennzeichnet.
Im allgemeinen wird bei der erfindungsgemäßen Anordnung
ein Fehlerkarten-RAM eines Speicherprüfgerätes mit Adres
senbits beliefert, um in ungeordneter oder wahlfreier Wei
se einzelne Bits von Mehrbit-Wörtern zu adressieren, jeweils
ein Bit auf einmal, um einen seriellen Bitstrom in irgend
einer gewünschten Reihenfolge zu liefern, die eine Ver
arbeitung der Fehlerinformation ermöglicht oder erleich
tert, z.B. zur Erzeugung ortsanzeigender Bilddarstellun
gen oder zur Analyse eines Datenkanals (d.h. eines spe
ziellen Bits eines Mehrbit-Wortes) auf einmal.
In bevorzugten Ausführungsformen wird ein mit hoher Ge
schwindigkeit arbeitender Mustergenerator, der Adressen
und Daten an den Prüfling liefert, auch dazu verwendet,
nach der Prüfung Adressen an den Fehlerkarten-RAM zu le
gen, um ihn Bit für Bit mit hoher Geschwindigkeit abzu
tasten. Ein umordnender, "entwirrender" RAM sucht Adres
sen der einzelnen Bits des Fehlerkarten -RAM auf. Ein
Schieberegister empfängt den seriellen Bitstrom vom Feh
lerkarten-RAM, und ein für ein Bildwiedergabegerät ver
wendeter Rechner liest Blöcke von Daten aus dem Schiebe
register. Zwischen dem Fehlerkarten-RAM und dem Schiebe
register ist ein Datenpresser vorgesehen, und ferner ist
ein Markierungszeichen-Register vorgesehen, das vom Rech
ner und vom Mustergenerator bespeichert und ausgelesen
wird, um den Betrieb der beiden letzterwähnten Einrich
tungen mit hoher Geschwindigkeit zu synchronisieren.
Weitere Vorteile und Einzelheiten der Erfindung gehen aus
der nachstehenden Beschreibung hervor, in der ein bevor
zugtes Ausführungsbeispiel anhand von Zeichnungen erläu
tert wird:
Fig. 1 ist ein Blockschaltbild von Teilen eines
automatischen Speicherprüfgerätes gemäß der Erfindung;
Fig. 2 ist ein Blockschaltbild des Fehlerkarten-
Speichers, eines Abtastprozessors und eines Bildwiedergabe-
Prozessors des Prüfgerätes nach Fig. 1;
Fig. 3 ist ein Diagramm zur Veranschaulichung des
Betriebs des Prüfgerätes nach Fig. 1;
Fig. 4 ist eine Tabelle zur Veranschaulichung des
Betriebs eines umordnenden (entwirrenden) RAM des Abtast
prozessors im Gerät nach Fig. 1;
Fig. 5 veranschaulicht in einem Diagramm den Ablauf
der Steuerung zwischen einem Rechner und einer mit hoher
Geschwindigkeit arbeitenden Mustersteuereinrichtung im
Gerät nach Fig. 1.
Das in Fig. 1 dargestellte automatische Speicherprüfgerät
10 enthält einen Hochgeschwindigkeits-Mustergenerator 12
zur Lieferung digitaler Prüfmuster an einen zu prüfenden
Speicher 14 (im folgenden auch kurz als "Prüfling" bezeich
net) und einen Fehlerkarten-RAM 16, der ihm zugeführte
Fehlerinformation speichert. Ein Rechner 19 besorgt die
Gesamtsteuerung des Gerätes 10 und steuert auch die bild
liche Darstellung der Fehlerinformation auf einem Sicht
gerät 20, bei dem es sich um eine Kathodenstrahlröhre han
dele.
Der Hochgeschwindigkeits-Mustergenerator 12 enthält einen
Adressengenerator 22 zur Lieferung von X-Y-Adressen an den
Prüfling 14 und an den Fehlerkarten-RAM 16 und weist ferner
einen Datengenerator 23 auf, um die Daten zu liefern, die
gleichzeitig mit zugehörigen Adressen an den Prüfling 14
zu senden sind. Der Adressengenerator 22 und der Daten
generator 23 werden durch eine Hochgeschwindigkeits-Muster
steuereinrichtung 26 gesteuert, die außerdem alle anderen
Einrichtungen steuert, die an der Hochgeschwindigkeits
prüfung und -abtastung beteiligt sind. Der Hochgeschwin
digkeits-Mustergenerator 12 arbeitet mit Geschwindigkeiten
bis zu 50 MHz, um den Prüfling 14 mit normalen Betriebs
geschwindigkeiten zu prüfen und Fehler abhängig von der
Geschwindigkeit des Einschreibens von Daten in den Prüf
ling 14 auszuwerten. Der Datengenerator 23 liefert Aus
gangsdaten mit einer Bitbreite von 18 Bits, die von der
Adresse abhängig sein können (algorithmisch), aus einem
Datensatz-RAM (nicht gezeigt) gewählt werden können oder
aus einem Festwertspeicher-Datengenerator (ROM-Datengene
rator) gewählt werden können (ein RAM, wenn ROM-Speicher
geprüft werden, nicht gezeigt). Hochgeschwindigkeits-
Mustergeneratoren sind allgemein bekannt, z.B. aus den
US-Patentschriften 44 50 560 und 44 51 918. Der Hochge
schwindigkeits-Mustergenerator 12 enthält außerdem ein
Markierungszeichen-Register 28, das so angeschlossen ist,
daß es sowohl von der Hochgeschwindigkeits-Mustersteuer
einrichtung 26 als auch vom Rechner 19 bespeichert und
ausgelesen werden kann.
Der 18-Bit-Ausgang des Datengenerators 23 wird über einen
Datenformatierer 30 und Datentreiber 32 auf den Prüfling
14 gegeben. Die vom Adressengenerator 22 gelieferten X-Y-
Adressen werden über einen Adressenformatierer 34 und
Adressentreiber 36 an den Prüfling 14 gelegt.
Die Ausgangsdaten des Prüflings 14 gelangen an Vergleicher
38, welche diese Daten mit Daten aus dem Datengenerator
23 vergleichen und Fehlerinformationen über eine 18-Bit-
Schiene 39 an den Fehlerkarten-RAM 16 liefern.
Wie weiter unten noch ausführlicher erläutert, wird eine
Adressenschiene 40 benutzt, um sowohl X- und Y-Adressen
als auch Abtastadressen (Bits, die zur Adressierung ein
zelner Bits von Mehrbit-Wörtern benutzt werden) zu über
tragen. Die Abtastadressen werden von einem Abtastprozessor
42 verwendet, der seinerseits Abtastadressenbits über eine
5-Bit-Schiene 44 an den Fehlerkarten-RAM 16 legt. Eine
Ausgangsleitung 70 für einen seriellen Bitstrom vom Aus
gang des Fehlerkarten-RAM 16 führt zu einem Bildwieder
gabe-Prozessor 46 und zu einem Fehlerzähler 48. Der 16-
Bit-Ausgang des Bildwiedergabe-Prozessors 46 führt zum
Rechner 19.
Wie in der Fig. 2 dargestellt, ist die Fehlerinformations
schiene 39 mit einem Latch-Register 47 verbunden, und die
24-Bit-Adressenschiene 40 ist mit einem 24-auf-18-Multi
plexer 48 (achtzehn 24-auf-1-Multiplexer), einem 24-auf-5-
Multiplexer 50 (fünf 21-auf-1-Multiplexer) und mit einem
24-auf-12-Multiplexer 52 (zwölf 24-auf-1-Multiplexer) ver
bunden. Der 18-Bit-Ausgang des Multiplexers 18 wird dazu
verwendet, die X-Y-Adressen über eine 17-Bit-breite Schiene
54 und eine Leitung 56 über Latch-Register 58 und 60 an
den Fehlerkarten-RAM 16 zu übertragen, um dort bei der
"Bespeicherung" (Einschreiben der Fehlerinformation) und
bei der "Abtastung" (Auslesung) des Fehlerkarten-RAM 16
benutzt zu werden. Der Abtastprozessor 42 liefert Abtast-
Adressen (bis zu 5 Bits) über ein Latch-Register 64 an
den Fehlerkarten-RAM 16, um einzelne Bits der dort gespei
cherten Mehrbit-Wörter zu adressieren. Wenn die Abtast
adressenbits direkt vom Adressengenerator 22 kommen, werden
sie selektiv über den Multiplexer 50 angelegt. Wenn die
Abtastadressenbits eine Funktion der X-Y-Adresse sind, wer
den bis zu 12 Leitungen der 24-Bit-Schiene 40 vom Multi
plexer 52 ausgewählt, um die betreffenden Bits auf einen
"Entwirrungs"-RAM 66 zu geben, der dazu verwendet wird, die
gewünschte Abtastadresse aufzusuchen. Ein 10-auf-5-Multi
plexer 68 (fünf 2-auf-1-Multiplexer) empfängt die Ausgangs
signale des Multiplexers 50 und des Entwirrungs-RAM 66
und legt selektiv eines dieser Ausgangssignale an das Re
gister 64.
Der Fehlerkarten-RAM 16 hat einen 4M-Speicher und wird
durch eine Betriebsarten-Steuereinrichtung 69 gesteuert,
um die Bespeicherungs- und Abtast-Betriebsarten und fünf
verschiedene Bitkonfigurationen auszuwählen, nämlich 1 Bit,
2 Bit, 4 Bit, 9 Bit und 18 Bit. In einer Betriebsart für
Konfigurationen mit 9 Bits oder weniger ist es möglich,
gleichzeitig mehrere Speicher zu prüfen. Der serielle
Bitstrom auf der Leitung 70 wird an ein UND-Glied 71 im
Bildwiedergabe-Prozessor 46 gelegt. Der Ausgang des UND-
Gliedes 71 ist mit den Ausgängen eines NOR-Gliedes 72 und
eines UND-Gliedes 73 verknotet und führt zu einem Flipflop
76, dessen Ausgang seinerseits zu einem UND-Glied 74 und
zu einem 16-Bit-Schieberegister 78 führt. Der Ausgang des
UND-Gliedes 74 ist auf das UND-Glied 73 rückgekoppelt, und
das Komplement des Ausgangssignals des Flipflops 76 ist
auf das ODER-Glied 72 rückgekoppelt. Die UND-Glieder 71
und 72, das NOR-Glied 72 und das Schieberegister 78 empfan
gen ferner ein Ignorierungs-Eingangssignal ("Ignoriere Se
rienfehler"), um gegebenenfalls Bits des über die Leitung
70 gelieferten seriellen Bitstroms zu ignorieren. Das NOR-
Glied 72 und die UND-Glieder 71, 73 und 74 sowie das Flip
flop 76 arbeiten als Datenpresser für ein Kompressionsmaß
1-auf-1, 4-auf-1 oder 16-auf-1, je nachdem, ob ein Wähler
80 den Zählwert 1, 4 oder 16 eines Zählers 81 als Schiebe
signal wählt, wie es weiter unten noch erläutert wird. Die
komprierten (gepreßten) Ausgangsdaten des Flipflops 76
werden dem 16-Bit-Schieberegister 78 zugeführt, dessen
akkumuliertes 16-Bit-Ausgangssignal auf den Rechner 19
gegeben wird.
Im Betrieb werden digitale Prüfmuster vom Datengenerator
23 erzeugt und über den Datenformatierer 30 und die Daten
treiber 32 auf den Prüfling 14 gegeben, gleichzeitig mit
X-Y-Adressen, die vom Adressengenerator 22 erzeugt und
über den Adressenformatierer 33 und die Adressentreiber
36 mit hoher Geschwindigkeit (bis zu 50 MHz) angelegt
werden. Der Prüfling 14 wird ausgelesen, und seine Aus
gangsdaten werden in den Vergleichern 38 mit Daten vom
Datengenerator 23 verglichen. Die dabei erkannten Feh
lerinformationen werden in den Fehlerkarten-RAM 16 ein
geschrieben, und zwar an X-Y-Adressen, die denjenigen des
Prüflings 14 entsprechen.
Es ist möglich, daß die Adressenfolgen nicht der örtlichen
Folge der Speicherplätze im Prüfling 14 entsprechen und
daß einzelne Bits von Mehrbit-Worten in unterschiedlicher
Reihenfolge für verschiedene X-Y-Adressen in den Prüfling
14 eingelesen werden. In der Fig. 3 ist ein Fall veranschau
licht, in welchem der Prüfling 14 ein RAM-Speicher für 64
mal 4 Bits ist, d.h. er speichert 64 4-Bit-Wörter unter
Verwendung von X-Adressen X 0 bis X 7 und von Y-Adressen
Y 0 bis Y 7, wobei die einzelnen Bits eines jeden Wortes
mit D 1 bis D 4 bezeichnet sind. Im Prüfling 14 hängt die
Reihenfolge, in der einzelne Bits D 1 bis D 4 der 4-Bit-
Wörter gespeichert sind, von der Y-Adresse ab; an den
Adressen mit Y=0, 2, 4 oder 6 sind die Bits in "richti
ger" Reihenfolge (gemäß ihrer Bezeichnung) gespeichert, und
an den Adressen mit Y=1, 3, 5 oder 7 ist die Reihenfolge
umgekehrt. Wenn die Prüfergebnisse im Fehlerkarten-RAM
16 eingespeichert sind, haben dort die einzelnen Bits der
4-Bit-Wörter für alle Adressen die gleiche Reihenfolge:
D 1, D 2, D 3, D 4.
Nach der Prüfung wird die im Fehlerkarten-RAM 16 gespei
cherte Fehlerinformation z.B. dazu benutzt, die örtliche
Lage der fehlerhaften Speicherelemente zu identifizieren
oder die Fehlerinformation ausgewählter Datenkanäle zu
untersuchen oder die Fehler zu zählen. Da die Fehlerinfor
mation Bit für Bit (jeweils 1 Bit auf einmal) aus dem Feh
lerkarten-RAM 16 ausgelesen wird, kann die Auslesung be
liebig in jeder gewünschten Reihenfolge vorgenommen werden,
so daß verschiedene Darstellungsarten am Sichtgerät mit
verminderter Verarbeitungs-Software des Rechners 19 und
mit hoher Geschwindigkeit möglich sind, wenn der Fehler
karten-RAM 16 vom Adressengenerator 22 des Hochgeschwin
digkeits-Mustergenerators 12 abgetastet wird. Wie in Fig. 3
veranschaulicht, kann sich die Wiedergabe z.B. nur auf
einen Datenkanal oder auf einen einzigen Datenkanal pro
Quadrant beziehen, oder sie kann eine echte Ortsdarstellung
sein.
Beim Abtasten des Fehlerkarten-RAM 16 werden die auf der
Schiene 44 übertragenen Adressen dazu benutzt, die einzel
nen Bits von Mehrbit-Wörtern zu identifizieren. Je nach
der gewählten Bit-Konfiguration werden bis zu 5 Bits auf
der abgetasteten Adressenschiene 44 verwendet. Der Fehler
karten-RAM 16 kann bis zu 18 Fehlerkanäle auf einmal spei
chern. Diese können alle von einem einzigen Speicher kommen
(z.B. von einem Exemplar mit 18-Bit-Wörtern) oder von bis
zu acht Einzelspeichern. Der in Fig. 1 dargestellte "Prüf
ling" 14 kann also in Wirklichkeit auch aus einer Mehrzahl
einzelner Speicher bestehen.
Wenn die Adressen der einzelnen Bits direkt im Adressen
generator 22 erzeugt werden, werden sie über die Multi
plexer 50, 68 zum Latch-Register 64 geleitet (Fig. 2).
Die Adressen einzelner Bits können aber auch unter Ver
wendung einer Transformationstabelle erzeugt werden, die
im Entwirrungs-RAM 66 gespeichert ist, der mit bis zu 12
Bits auf der Schiene 24 adressiert wird, von denen minde
stens einige X-Y-Adressenbits sein können. Die Fig. 4 zeigt
als Beispiel eine Transformationstabelle, die mit dem 64
mal-4-Bit-RAM nach Fig. 3 verwendet werden kann. Die Fig. 4
zeigt die Verwendung einer einfachen Erhöhungsfolge (0, 1,
2, 3, 0, 1, 2, 3)für die eingangsseitige Abtastadresse
("Abtastadresse ein"), die im Entwirrungs-RAM 66, jeweils
abhängig von der Y-Adresse, in die richtige Abtastadressen
folge "Abtastadresse aus" (Fig. 1) für den Fehlerkarten-
RAM 16 umgeordnet wird. Der Entwirrungs-RAM 66 kann somit
dazu verwendet werden, in einfacher Weise komplizierte
Abtastfolgen zu erzeugen; es ist also nicht erforderlich,
daß der Adressengenerator 22 solche komplizierten Folgen
direkt erzeugt. Vor dem Abtasten werden die Multiplexer 48,
50, 52 und 68 durch Steuersignale beaufschlagt, damit sie
die Daten in der jeweils gewünschten Weise lenken, und in
den Entwirrungs-RAM 66 wird die Transformationstabelle über
Datenbank-Leitungen DB eingegeben. Die Standardadressen für
X und Y werden vom Multiplexer 48 gewählt und über die 17-
Bit-Schiene 54 an den Fehlerkarten-RAM 16 gelegt. Die Bit
leitung 56 für ein geschwindigkeitsabhängiges Adressenbit
wird in einem "Schnellbetrieb" (bis zu 50 MHz) nicht ver
wendet, sondern nur in einem "Langsambetrieb" (bis zu 25
MHz), der im Falle verschachtelter Adressen benutzt wird
z. B. ein Adressenformat, bei welchem der X-Teil bei ei
nem Taktimpuls und der Y-Teil der gleichen Adresse beim
nächsten Taktimpuls geliefert wird).
Der über die Leitung 70 gelieferte serielle Bitstrom wird
(mit oder ohne Pressung und mit oder ohne Ignorierung be
stimmter Bits) im Schieberegister 78 akkumuliert, aus dem
der Rechner 19 die abgetastete Fehlerinformation, jeweils
16 Bits auf einmal, ausliest. Unter der Voraussetzung, daß
keine Pressung erfolgt und daß keine Bits des seriellen
Bitstroms ignoriert werden sollen, ist das Signal SHIFT*
niedrig (der Wähler 80 liefert bei jedem Takt einen hohen
SHIFT-Impuls), das Signal "Ignoriere Serienfehler" bleibt
hoch, die resultierenden Ausgangssignale des UND-Gliedes
73 und des NOR-Gliedes 72 sind niedrig, und der serielle
Bitstrom auf der Leitung 70 wird einfach durch das Flip
flop 76 hindurchgetaktet und in das Schieberegister 78
geschoben und dort akkumuliert. Erfolgt hingegen eine
Datenpressung (wiederum unter der Annahme, daß keine Bits
des seriellen Bitstroms ignoriert werden sollen), dann
ist das Signal beim Zählwert 4 oder beim Zählwert 16 des
Zählers 81 hoch, und das Ausgangssignal des Flipflops 76
wird zu dieser Zeit in das Register 78 geschoben. Zwischen
ausgewählten Zählwerten wird jegliches Fehlersignal (hoher
Wert) am Ausgang des Flipflops 76 aufrechterhalten, da es
ein hohes Ausgangssignal am UND-Glied 74 bewirkt (SHIFT*
ist hoch, wenn SHIFT zwischen ausgewählten Zählwerten niedrig
ist), und dieses hohe Ausgangssignal über das UND-Glied 73
(dessen anderer Eingang hoch ist) und das Flipflop 67 rück
gekoppelt wird, wodurch irgendwelche dazwischenkommenden
niedrigen Impulse des seriellen Bitstroms überdeckt werden.
Wenn das Signal "Ignoriere Serienfehler" niedrig wird, wer
den die Ausgänge der UND-Glieder 71 und 73 auf niedrigen
Pegel gezwungen, jedoch bleibt das hohe Ausgangssignal des
Flipflops 76 erhalten, weil das niedrige Komplement dieses
Signals gemeinsam mit dem niedrigen Signal "Ignoriere Se
rienfehler" einen hohen Pegel am Ausgang des NOR-Gliedes 72
bewirkt, der wiederum an den Eingang des Flipflops 76 ge
langt. Das Signal "Ignoriere Serienfehler" wird verwendet,
wenn es leichter ist, ein Abtastmuster einzuschreiben, das
manche Bits enthält, die nicht in der Bilddarstellung wie
dergegeben werden, und diese Bits aus dem vom Fehlerkarten
RAM 16 kommenden seriellen Bitstrom auszulöschen, als ein
Abtastmuster zu erzeugen, das von vornherein diese Bits
nicht enthält.
Die Fig. 5 beschreibt die Verwendung des Markierungszei
chen-Registers 28 zur Synchronisierung des Betriebs der
Hochgeschwindigkeits-Steuereinrichtung 26 und des Rechners
19 während der Abtastung. Die Mustersteuereinrichtung 26
benutzt eine Markierung 1, um anzuzeigen, daß sie mit der
vollen Abtastung noch nicht fertig ist. Eine Markierung 2
wird benutzt, um die Steuerung zwischen der Mustersteuer
einrichtung 26 und dem Rechner 19 hin-und hergehen zu lassen.
Der Rechner 19 löscht die Markierungen 1 und 2, leitet die
Abtastung ein und wartet auf die Markierung 2. Die Muster
steuereinrichtung 26 setzt die Markierung 1, tastet 16
Speicherzellen ab und setzt die Markierung 2, womit ange
zeigt wird, daß 16 Bits im Schieberegister 78 sind und
darauf warten, vom Rechner 19 ausgelesen zu werden; dann
wartet die Steuereinrichtung 26 auf die Löschung der Mar
kierung 2. Der die Markierung 2 erkennende Rechner 19 prüft
dann die Markierung 1, liest das Register aus, sendet die
Fehlerinformation an das Sichtgerät 20, löscht die Markie
rung 2 und wartet auf die Markierung 2. Dieses Spiel setzt
sich fort, bis die Mustersteuereinrichtung 26 alle gewünsch
ten Speicherelemente abgetastet und der Rechner 19 die Bits
an das Sichtgerät 20 geliefert hat; zu diesem Zeitpunkt
löscht die Mustersteuereinrichtung die Markierung 1 und
setzt die Markierung 2, und der Rechner 19 erkennt (aus
der gelöschten Markierung 1), daß die Abtastung beendet ist.
Da der Hochgeschwindigkeits-Mustergenerator 12 ungefähr
16mal schneller arbeiten kann als der Rechner 19 (der Ge
nerator 12 tastet also seriell 16 Bits in der gleichen Zeit
spanne ab, die der Rechner 19 braucht, um ein 16-Bit-Wort
in einem Schritt auszulesen), braucht der Rechner 19 zwi
schen seinen aufeinanderfolgenden Auslesungen von 16 Bits
aus dem Register 78 nicht lange zu warten.
Die vorstehend beschriebene und dargestellte Ausführungs
form der Erfindung ist nur ein Beispiel, es sind auch an
dere Ausführungsformen im Rahmen der Erfindung möglich.
Claims (11)
1. Anordnung zum automatischen Prüfen von Speichern und zum
Verarbeiten der Fehlerinformation über den als Prüfling
verwendeten Speicher, gekennzeichnet durch:
einen Hochgeschwindigkeits-Mustergenerator (12) zur Lieferung digitaler Prüfmuster an den Prüfling (14), um Daten an Adressen des Prüflings einzuspeichern;
einen Fehlerprozessor (38) zum Vergleichen von Aus gangsdaten aus dem Prüfling (14) mit erwarteten Aus gangsdaten, um Fehlerinformationen zu erhalten;
einen Fehlerkarten-RAM (16), der Fehlerkarten-Adressen entsprechend den Adressen des Prüflings (14) hat und so angeschlossen ist, daß er die Fehlerinformationen empfängt und sie an den entsprechenden Fehlerkarten- Adressen speichert, wobei die Fehlerkarten-Adressen Bits zur Adressierung einzelner Bits von Mehrbit-Wörtern ent halten;
eine Adressiereinrichtung (22, 42) zur wahlfreien Adressierung und Auslesung einzelner Bits der Mehrbit- Wörter, um Ausgangsdaten in Serienbitform (70) zu er halten.
einen Hochgeschwindigkeits-Mustergenerator (12) zur Lieferung digitaler Prüfmuster an den Prüfling (14), um Daten an Adressen des Prüflings einzuspeichern;
einen Fehlerprozessor (38) zum Vergleichen von Aus gangsdaten aus dem Prüfling (14) mit erwarteten Aus gangsdaten, um Fehlerinformationen zu erhalten;
einen Fehlerkarten-RAM (16), der Fehlerkarten-Adressen entsprechend den Adressen des Prüflings (14) hat und so angeschlossen ist, daß er die Fehlerinformationen empfängt und sie an den entsprechenden Fehlerkarten- Adressen speichert, wobei die Fehlerkarten-Adressen Bits zur Adressierung einzelner Bits von Mehrbit-Wörtern ent halten;
eine Adressiereinrichtung (22, 42) zur wahlfreien Adressierung und Auslesung einzelner Bits der Mehrbit- Wörter, um Ausgangsdaten in Serienbitform (70) zu er halten.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß
die Adressiereinrichtung (22, 42) einen im Hochgeschwin
digkeits-Mustergenerator (12) enthaltenen Adressenge
nerator (22) enthält, der zur Adressierung des Fehler
karten-RAM (16) angeschlossen ist.
3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß
die Adressiereinrichtung (22, 42) einen Umordnungs-RAM
(66) enthält, um Adressen von Bits von Mehrbit-Wörtern
des Fehlerkarten-RAM (16) aufzusuchen, die Adressen von
Bits von Mehrbit-Wörtern im Prüfling (14) entsprechen.
4. Anordnung nach Anspruch 1, gekennzeichnet durch einen
Rechner (19), der zum Empfang der seriellen Ausgangs
daten (70) angeschlossen ist, und ein Wiedergabegerät
(20) zum Empfang von Daten aus dem Rechner (19) und
zur bildlichen Darstellung dieser Daten.
5. Anordnung nach Anspruch 2, gekennzeichnet durch einen
Rechner (19), der zum Empfang der seriellen Ausgangs
daten (70) angeschlossen ist, und ein Wiedergabegerät
(20) zum Empfang von Daten aus dem Rechner (19) und
zur bildlichen Darstellung dieser Daten.
6. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß
ein Schieberegister (78) zum Empfang und zur Akkumulie
rung der seriellen Ausgangsdaten (70) vorgesehen ist
und daß das Wiedergabegerät (20) zum Empfang der se
riellen Ausgangsdaten in akkumulierter Form vom Schie
beregister (78) angeschlossen ist.
7. Anordnung nach Anspruch 5, gekennzeichnet durch ein
Markierungszeichen-Register (28), das vom Rechner (19)
und vom Mustergenerator (12) bespeichert und ausgelesen
wird.
8. Anordnung nach Anspruch 1, gekennzeichnet durch einen
Datenpresser (71-74), der Gruppen von Bits der seriellen
Ausgangsdaten (70) empfängt und ein Fehlerbit erzeugt,
welches anzeigt, ob irgendein Bit der Gruppe einen
Fehler anzeigt.
9. Anordnung nach Anspruch 8, dadurch gekennzeichnet,
daß der Datenpresser (71-76) ein die seriellen Ausgangs
daten (70) empfangendes erstes Register enthält und
eine rücksetzbare Rückkopplungsschleife aufweist, die
dann, wenn am Ausgang des ersten Registers ein Fehler
erfaßt wird, am Eingang dieses Registers ein überdecken
des Signal aufrechterhält, das am Ende der besagten
Gruppe von Bits fortgenommen wird, und daß der Daten
presser ferner ein zweites Register enthält, das den
Ausgang des ersten Registers am Ende der besagten Gruppe
von Bits empfängt.
10. Anordnung nach Anspruch 9, dadurch gekennzeichnet, daß
die Rückkopplungsschleife ein UND-Glied (74) enthält,
das an seinem einen Eingang das Ausgangssignal des er
sten Registers und an einem weiteren Eingang ein das
Ende einer Gruppe anzeigendes SHIFT-Signal empfängt,
und daß das zweite Register ebenfalls das SHIFT-Signal
empfängt.
11. Anordnung nach Anspruch 1, gekennzeichnet durch ein UND-
Glied (71, 73), das die seriellen Ausgangsdaten (70)
und ein Ignorierungssignal empfängt, welches bewirkt,
daß dieses Glied bestimmte Bits der seriellen Ausgangs
daten ignoriert.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/059,550 US4876685A (en) | 1987-06-08 | 1987-06-08 | Failure information processing in automatic memory tester |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3819425A1 true DE3819425A1 (de) | 1988-12-22 |
DE3819425C2 DE3819425C2 (de) | 1990-06-13 |
Family
ID=22023700
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE3819425A Granted DE3819425A1 (de) | 1987-06-08 | 1988-06-07 | Anordnung zum automatischen pruefen von speichern |
Country Status (6)
Country | Link |
---|---|
US (1) | US4876685A (de) |
JP (1) | JP2539889B2 (de) |
CA (1) | CA1281775C (de) |
DE (1) | DE3819425A1 (de) |
FR (1) | FR2616246B1 (de) |
GB (1) | GB2206715B (de) |
Families Citing this family (59)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5138619A (en) * | 1990-02-15 | 1992-08-11 | National Semiconductor Corporation | Built-in self test for integrated circuit memory |
US5280486A (en) * | 1990-03-16 | 1994-01-18 | Teradyne, Inc. | High speed fail processor |
US5200960A (en) * | 1990-09-21 | 1993-04-06 | Xerox Corporation | Streaming tape diagnostic |
JPH04177700A (ja) * | 1990-11-13 | 1992-06-24 | Toshiba Corp | メモリ不良解析装置 |
US5321701A (en) * | 1990-12-06 | 1994-06-14 | Teradyne, Inc. | Method and apparatus for a minimal memory in-circuit digital tester |
JP2964644B2 (ja) * | 1990-12-10 | 1999-10-18 | 安藤電気株式会社 | 高速パターン発生器 |
AU660011B2 (en) * | 1991-04-26 | 1995-06-08 | Nec Corporation | Method and system for fault coverage testing memory |
US5588115A (en) * | 1993-01-29 | 1996-12-24 | Teradyne, Inc. | Redundancy analyzer for automatic memory tester |
JP2616413B2 (ja) * | 1993-11-22 | 1997-06-04 | 日本電気株式会社 | リペアデータの編集装置およびリペアデータの編集方法 |
US5475815A (en) * | 1994-04-11 | 1995-12-12 | Unisys Corporation | Built-in-self-test scheme for testing multiple memory elements |
US5612965A (en) * | 1994-04-26 | 1997-03-18 | Unisys Corporation | Multiple memory bit/chip failure detection |
US5666371A (en) * | 1995-02-24 | 1997-09-09 | Unisys Corporation | Method and apparatus for detecting errors in a system that employs multi-bit wide memory elements |
US5701313A (en) * | 1995-02-24 | 1997-12-23 | Unisys Corporation | Method and apparatus for removing soft errors from a memory |
US5784382A (en) * | 1995-03-01 | 1998-07-21 | Unisys Corporation | Method and apparatus for dynamically testing a memory within a computer system |
US5511164A (en) * | 1995-03-01 | 1996-04-23 | Unisys Corporation | Method and apparatus for determining the source and nature of an error within a computer system |
KR100243314B1 (ko) | 1995-04-07 | 2000-02-01 | 윤종용 | 임시 디펙트 리스트를 이용한 에러 로그 방법 |
US5795797A (en) * | 1995-08-18 | 1998-08-18 | Teradyne, Inc. | Method of making memory chips using memory tester providing fast repair |
US5720031A (en) * | 1995-12-04 | 1998-02-17 | Micron Technology, Inc. | Method and apparatus for testing memory devices and displaying results of such tests |
KR100238933B1 (ko) * | 1996-01-12 | 2000-03-02 | 오우라 히로시 | 시험 패턴 발생기 |
US6032275A (en) * | 1996-01-12 | 2000-02-29 | Advantest Corp. | Test pattern generator |
JP3545535B2 (ja) * | 1996-05-29 | 2004-07-21 | 株式会社アドバンテスト | 半導体メモリ試験方法および装置 |
US5754556A (en) * | 1996-07-18 | 1998-05-19 | Teradyne, Inc. | Semiconductor memory tester with hardware accelerators |
JPH1092194A (ja) * | 1996-09-17 | 1998-04-10 | Oki Electric Ind Co Ltd | メモリテスト回路 |
US6009536A (en) * | 1996-09-20 | 1999-12-28 | Micron Electronics, Inc. | Method for using fuse identification codes for masking bad bits on memory modules |
KR100310964B1 (ko) * | 1996-10-15 | 2002-04-24 | 오우라 히로시 | 메모리시험장치및이시험장치를ram시험모드와rom시험모드로전환하는방법 |
US6360340B1 (en) * | 1996-11-19 | 2002-03-19 | Teradyne, Inc. | Memory tester with data compression |
US5923675A (en) * | 1997-02-20 | 1999-07-13 | Teradyne, Inc. | Semiconductor tester for testing devices with embedded memory |
US5991899A (en) * | 1997-03-21 | 1999-11-23 | Samsung Electronics Co., Ltd. | Method and apparatus for a real-time diagnostic tool using a non-intrusive trace technique |
JP3558252B2 (ja) * | 1997-11-10 | 2004-08-25 | 株式会社アドバンテスト | 半導体メモリ試験装置 |
US6314527B1 (en) | 1998-03-05 | 2001-11-06 | Micron Technology, Inc. | Recovery of useful areas of partially defective synchronous memory components |
US6332183B1 (en) | 1998-03-05 | 2001-12-18 | Micron Technology, Inc. | Method for recovery of useful areas of partially defective synchronous memory components |
US6381708B1 (en) | 1998-04-28 | 2002-04-30 | Micron Technology, Inc. | Method for decoding addresses for a defective memory array |
US6381707B1 (en) | 1998-04-28 | 2002-04-30 | Micron Technology, Inc. | System for decoding addresses for a defective memory array |
JP3880210B2 (ja) * | 1998-08-04 | 2007-02-14 | エルピーダメモリ株式会社 | 半導体装置 |
US6496876B1 (en) | 1998-12-21 | 2002-12-17 | Micron Technology, Inc. | System and method for storing a tag to identify a functional storage location in a memory device |
JP2000215688A (ja) * | 1999-01-25 | 2000-08-04 | Mitsubishi Electric Corp | 半導体試験装置及び半導体試験方法 |
US6442724B1 (en) | 1999-04-02 | 2002-08-27 | Teradyne, Inc. | Failure capture apparatus and method for automatic test equipment |
US6687863B1 (en) * | 1999-07-29 | 2004-02-03 | Matsushita Electric Industrial Co., Ltd. | Integrated circuit internal signal monitoring apparatus |
US6536005B1 (en) | 1999-10-26 | 2003-03-18 | Teradyne, Inc. | High-speed failure capture apparatus and method for automatic test equipment |
US6181614B1 (en) | 1999-11-12 | 2001-01-30 | International Business Machines Corporation | Dynamic repair of redundant memory array |
US6578157B1 (en) | 2000-03-06 | 2003-06-10 | Micron Technology, Inc. | Method and apparatus for recovery of useful areas of partially defective direct rambus rimm components |
US7269765B1 (en) * | 2000-04-13 | 2007-09-11 | Micron Technology, Inc. | Method and apparatus for storing failing part locations in a module |
JP2001312897A (ja) * | 2000-04-27 | 2001-11-09 | Nec Corp | メモリ試験装置及び試験方法 |
US6560729B1 (en) * | 2000-07-03 | 2003-05-06 | Advanced Micro Devices, Inc. | Automated determination and display of the physical location of a failed cell in an array of memory cells |
US6643807B1 (en) | 2000-08-01 | 2003-11-04 | International Business Machines Corporation | Array-built-in-self-test (ABIST) for efficient, fast, bitmapping of large embedded arrays in manufacturing test |
JP2002131401A (ja) * | 2000-10-27 | 2002-05-09 | Ando Electric Co Ltd | データログ取得回路、及びデータログ取得方法 |
US6842866B2 (en) * | 2002-10-25 | 2005-01-11 | Xin Song | Method and system for analyzing bitmap test data |
JP4119789B2 (ja) * | 2003-05-23 | 2008-07-16 | 横河電機株式会社 | メモリ試験装置及びメモリ試験方法 |
US7009391B2 (en) * | 2003-10-15 | 2006-03-07 | Seagate Technology Llc | High throughput missing pattern detector for servo printed recording media |
US7444564B2 (en) * | 2003-11-19 | 2008-10-28 | International Business Machines Corporation | Automatic bit fail mapping for embedded memories with clock multipliers |
JP4491587B2 (ja) * | 2004-11-26 | 2010-06-30 | テクトロニクス・インターナショナル・セールス・ゲーエムベーハー | データ発生装置 |
JP2006331571A (ja) * | 2005-05-27 | 2006-12-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2007172778A (ja) * | 2005-12-26 | 2007-07-05 | Nec Electronics Corp | メモリテスト回路及びメモリテスト方法 |
KR100736673B1 (ko) * | 2006-08-01 | 2007-07-06 | 주식회사 유니테스트 | 반도체 소자 테스트 장치 |
US7508724B2 (en) | 2006-11-30 | 2009-03-24 | Mosaid Technologies Incorporated | Circuit and method for testing multi-device systems |
WO2009062280A1 (en) | 2007-11-15 | 2009-05-22 | Mosaid Technologies Incorporated | Methods and systems for failure isolation and data recovery in a configuration of series-connected semiconductor devices |
DE102009010886B4 (de) * | 2009-02-27 | 2013-06-20 | Advanced Micro Devices, Inc. | Erkennung der Verzögerungszeit in einem eingebauten Speicherselbsttest unter Anwendung eines Ping-Signals |
KR102615807B1 (ko) * | 2016-08-23 | 2023-12-20 | 에스케이하이닉스 주식회사 | 래치회로를 테스트할 수 있는 테스트방법을 제공하는 반도체장치 |
US10643734B2 (en) * | 2018-06-27 | 2020-05-05 | Micron Technology, Inc. | System and method for counting fail bit and reading out the same |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4369511A (en) * | 1979-11-21 | 1983-01-18 | Nippon Telegraph & Telephone Public Corp. | Semiconductor memory test equipment |
US4450560A (en) * | 1981-10-09 | 1984-05-22 | Teradyne, Inc. | Tester for LSI devices and memory devices |
US4451918A (en) * | 1981-10-09 | 1984-05-29 | Teradyne, Inc. | Test signal reloader |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55103660A (en) * | 1979-01-31 | 1980-08-08 | Nec Corp | Data processing unit |
US4736373A (en) * | 1981-08-03 | 1988-04-05 | Pacific Western Systems, Inc. | Memory tester having concurrent failure data readout and memory repair analysis |
JPS6111999A (ja) * | 1984-06-27 | 1986-01-20 | Toshiba Corp | メモリ不良解析方法および解析装置 |
JPS626498A (ja) * | 1985-06-29 | 1987-01-13 | Toshiba Corp | メモリ評価装置 |
-
1987
- 1987-06-08 US US07/059,550 patent/US4876685A/en not_active Expired - Lifetime
-
1988
- 1988-06-06 FR FR8807491A patent/FR2616246B1/fr not_active Expired - Fee Related
- 1988-06-07 CA CA000568771A patent/CA1281775C/en not_active Expired
- 1988-06-07 JP JP63140355A patent/JP2539889B2/ja not_active Expired - Lifetime
- 1988-06-07 DE DE3819425A patent/DE3819425A1/de active Granted
- 1988-06-08 GB GB8813528A patent/GB2206715B/en not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4369511A (en) * | 1979-11-21 | 1983-01-18 | Nippon Telegraph & Telephone Public Corp. | Semiconductor memory test equipment |
US4450560A (en) * | 1981-10-09 | 1984-05-22 | Teradyne, Inc. | Tester for LSI devices and memory devices |
US4451918A (en) * | 1981-10-09 | 1984-05-29 | Teradyne, Inc. | Test signal reloader |
Non-Patent Citations (2)
Title |
---|
Crafts, James M. Techniques for Memory Testing in: COMPUTER, Oktober 1979, S. 23-30: * |
TERADYNE'S BIG GAMBLE IN TEST EQUIPMENT, in: Electronics, 31. März 1986, S. 45-47 * |
Also Published As
Publication number | Publication date |
---|---|
GB8813528D0 (en) | 1988-07-13 |
GB2206715B (en) | 1991-10-02 |
CA1281775C (en) | 1991-03-19 |
GB2206715A (en) | 1989-01-11 |
JPS6449200A (en) | 1989-02-23 |
FR2616246B1 (fr) | 1994-07-08 |
JP2539889B2 (ja) | 1996-10-02 |
FR2616246A1 (fr) | 1988-12-09 |
DE3819425C2 (de) | 1990-06-13 |
US4876685A (en) | 1989-10-24 |
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