DE19906215A1

DE19906215A1 - Datenverarbeitungseinrichtung für eine IC-Prüfvorrichtung

Info

Publication number: DE19906215A1
Application number: DE19906215A
Authority: DE
Inventors: Takashi Kitagaki
Original assignee: Hewlett Packard Co
Current assignee: Agilent Technologies Inc
Priority date: 1998-02-27
Filing date: 1999-02-15
Publication date: 1999-09-02
Also published as: US6289478B1; JP3214830B2; JPH11248804A

Description

Die Erfindung betrifft das Gebiet der Halbleiterprüfung und spezieller eine digitale Datenver arbeitungseinrichtung, die verwendet wird, wenn Halbleiter mit einer IC-Prüfvorrichtung ge prüft werden.

Fig. 1 ist ein Blockdiagramm, das zeigt, wie digitale Daten von einer üblichen IC- Prüfvorrichtung 10 verarbeitet werden. Wenn Daten erzeugt werden, schreibt die Steuerein richtung 20 der Prüfvorrichtung die Daten in einen Speicher 18, und jeder TVG (Test Vektor Generator oder Prüfvektorerzeuger) 16 liest die entsprechenden Daten aus dem Speicher 18 und erzeugt zu einer bestimmten Zeit einen Prüfvektor. Dieser Prüfvektor wird dann in Form von Signalen durch eine Pinelektronik 14 für den entsprechenden Pin an einen bestimmten Anschluß eines DUT (Device under test; zu prüfende Vorrichtung) 12 geschickt. Eine Master- Ablaufsteuereinrichtung (Master-Sequencer) 26 steuert die Prüffolge, wie das Starten und Stoppen der Datenerzeugung etc., zwischen der Prüfsteuereinrichtung 20, dem Speicher 18 und verschiedenen TVGs 16. Ein Allzweckcomputer, wie eine UNIX-Workstation, wird als Prüfsteuereinrichtung 20 verwendet. Die Bandbreite des Busses von der Prüfsteuereinrichtung 20 zum Speicher 18 ist üblicherweise nicht so breit wie die des Busses zwischen jedem TVG 16 und dem Speicher 18, der in der IC-Prüfvorrichtung intern konfiguriert ist.

Wenn andererseits Daten bewertet werden, werden die bei dem DUT-Anschluß ausgegebenen Signale für eine bestimmte Ebene in der entsprechenden Pinelektronik 14 formatiert und dann von dem TVG 16 zu bestimmten Zeiten als Daten erzeugt und im Speicher 18 gespeichert. Die im Speicher 18 gespeicherten Daten werden schließlich von der Prüfsteuereinrichtung 20 gelesen. Die Prüfsteuereinrichtung 20 führt Operationen durch und bewertet dann die Daten. Die Master-Ablaufsteuereinrichtung 26 steuert die Prüffolge, wie das Starten und Stoppen der Datenerfassung etc., zwischen der Prüfsteuereinrichtung 20, dem Speicher 18 und den mehre ren TVGs 16.

Obwohl es bei neueren ICs notwendig sein kann, Zufallsdatenfolgen zu erzeugen, und für die Prüfung Daten während einer längeren Periode benötigt werden können, kann bei Verwen dung der Struktur der Fig. 1 nur die Prüfsteuereinrichtung 20 Daten in den Speicher 18 schreiben, woraus sich der Nachteil ergibt, daß die Vorbereitung zum Erzeugen der Daten viel Zeit beansprucht. Wenn die Datenperiode lang ist und keine Eingabe in den Speicher 18 er folgt ist, ist ferner die Geschwindigkeit der Datenübertragung von der Prüfsteuereinrichtung 20 zum Speicher 18 langsam und macht es unmöglich, die DUTs in Echtzeit zu prüfen.

Es kann zwar ein neues Modul für die Datenerzeugung entwickelt werden, das einen größeren Speicher hat, die Neuentwicklung ist jedoch teuer und benötigt ein Jahr oder mehr Zeit. Bei der Entwicklung von ICs, welche diese Module verwenden, stößt man somit auf weitere Pro bleme.

Obwohl einige der neuesten ICs für die Hochgeschwindigkeits-Datenübertragung unter Be dingungen geprüft werden müssen, bei denen der Daten-Kopfabschnitt oder der eigentliche Datenabschnitt lang ist, ist es ferner schwierig, den Kopfabschnitt in Echtzeit zu verwerfen, während die Daten gelesen und nur der lange Datenkörper gespeichert wird. Sobald alle Da ten in dem Speicher gespeichert sind, werden daher die Speichereinzelheiten nacheinander von der Prüfsteuereinrichtung gelesen, und die Ergebnisse werden erhalten. Die Übertragung von Daten zur Prüfsteuereinrichtung 20 benötigt daher Zeit.

Fig. 2 ist ein Blockdiagramm einer IC-Prüfvorrichtung 30 mit einer konventionellen DSP- Funktion (DSP = Digital Signal Processing; digitale Signalverarbeitung). Soweit nichts ge genteiliges erklärt wird, werden dieselben Symbole und Bezugszeichen für dieselben Struk turelemente in den verschiedenen Figuren verwendet.

Mit Hilfe der Struktur der Fig. 2 wird ein DSP-Abschnitt 22 mit dem Speicher 18 über einen lokalen Bus 24 als ein Zusatz zu Fig. 1 verbunden. Die Master-Ablaufsteuereinrichtung 28 steuert die Prüffolge zwischen der Prüfsteuereinrichtung 20, dem Speicher 18, den verschie denen TVGs 16 und dem DSP-Abschnitt 22. Mit Hilfe dieser Struktur kann der DSP- Abschnitt 22 direkt Lesen und Operationen mit den Daten im Speicher 18 ausführen und Da ten in den Speicher 18 schreiben. Dadurch entsteht eine Verringerung der Aufgaben, die von der Prüfsteuereinrichtung 20 verarbeitet werden, so daß mit hoher Geschwindigkeit geprüft werden kann. Dennoch sind multifunktionale Hochgeschwindigkeits-DSP-Einrichtungen teu er. Ferner kann eine solche Hochgeschwindigkeitsprüfung nicht durchgeführt werden, wenn der DSP-Abschnitt nicht gemäß seiner ursprünglichen Bestimmung eingesetzt wird, wenn er z. B. für eine Bitoperation, wie eine Schiebeoperation oder dergleichen, eingesetzt wird. Da der DSP von einem Mikroprogrammsystem gesteuert wird, ist ferner seine Kapazität be grenzt. Aus den oben erläuterten Gründen ist das Erreichen einer hohen Geschwindigkeit mit nur einem DSP ein Problem von Kosten und Leistung.

Eine Hochgeschwindigkeits-Schiebeoperation kann mit der richtigen Hardware leicht reali siert werden, die Kosten zum Herstellen ein, es neuen ASIC (anwendungsspezifischer inte grierter Schaltkreis) sind jedoch hoch, und es kann ein Jahr oder länger dauern, um einen ASIC zu entwickeln. Diese Art von ASIC wird ferner für Spezialzwecke eingesetzt, und es werden nur wenige davon hergestellt. Die Entwicklung eines ASIC hierfür ist somit sowohl hinsichtlich der Kosten als auch der Entwicklungszeit nicht hinnehmbar. Selbst wenn die Res sourcen zur Verfügung stehen, um einen fortschrittlichen ASIC zu entwickeln, wird es ver mutlich notwendig werden, sich auf die Entwicklung des nächsten ASIC zu konzentrieren, ohne die Kosten für den vorhergehenden ASIC wieder hereinzuholen, weil der Fortschritt bei den zu prüfenden ICs sehr schnell vonstatten geht.

IC-Prüfanwendungen erfolgen häufig parallel zu den Entwicklungsstufen des IC; da sich je doch die Spezifikation des IC häufig ändern, bevor die Entwicklung abgeschlossen ist, besteht auch das Problem, daß man sich mit den Veränderungen dieser Spezifikationen vertraut ma chen muß, während die nachteiligen Auswirkungen auf die Leistung bei der Entwicklung des ASIC so gering wie möglich gehalten werden sollen.

Eine Verarbeitungseinrichtung für die Spezialverarbeitung von Dateninhalten, die eine FPGA (Field Programmable Gate Array; feldprogrammierbare Gateanordnung) verwendet, ist ande rerseits in der Japanischen Offenlegungsschrift Heisei Nr. 6 (1994) 180, 432 "IC Evaluation Device" mit dem Offenlegungsdatum 28. Juni 1994 und in der Japanischen Offenlegungs schrift Heisei Nr. 9 (1997) 6641 "Information Processing Apparatus" mit dem Offenlegungs datum 10. Januar 1997 beschrieben. Die Kapazität dieser Einrichtungen ist hinsichtlich der Hochgeschwindigkeitserzeugung oder Bewertung von Daten mit einem komplexen Muster begrenzt, und sie können nicht als digitale Allzweck-Datenverarbeitungseinrichtung für die IC-Prüfung verwendet werden.

Es ist daher eine Aufgabe der Erfindung, die oben erläuterten Probleme zu lösen und eine digitale Allzweck-Datenverarbeitungseinrichtung für IC-Prüfvorrichtungen vorzusehen. IC- Prüfanwendungen, die schneller sind als die der herkömmlichen Systeme, können mit der digitalen Allzweck-Datenverarbeitungseinrichtung gemäß der Erfindung zum Prüfen von ICs in weniger Arbeitsstunden realisiert werden, und diese Anwendungen können flexibel ausge führt werden.

Mit der Erfindung soll ferner eine Allzweck-Datenverarbeitungseinrichtung vorgesehen wer den, die mit einer Datenerzeugungsfunktion oder einer Datenbewertungsfunktion ausgestattet ist und einen einfachen Aufbau hat, so daß eine Vorrichtung für mehrere Anwendungen flexi bel neu konfiguriert werden kann.

Gemäß eines weiteren Aspekts soll die Erfindung eine Allzweck-Datenverarbeitungseinrich tung für das Prüfen von ICs vorsehen, die einen großen Speicher und umkonfigurierbare Lo gikeinrichtungen verwendet.

Schließlich ist es ein Ziel der Erfindung, eine Datenverarbeitungseinrichtung für das Prüfen von ICs vorzusehen, die einen Hochgeschwindigkeitsspeicher, einen DSP und neu- oder um konfigurierbare Logikvorrichtungen verwendet, so daß der DSP und die umkonfigurierbaren Logikvorrichtungen effektiv genutzt werden, so daß die Anwendungen mit Hochgeschwin digkeit ausgeführt werden können und die Anzahl der Entwicklungsvorgänge reduziert wer den kann.

Die Erfindung umfaßt eine erste umkonfigurierbare Logikvorrichtung, welche die Eingangs- und Ausgangsdatensignale in eine/aus einer internen Konfiguration konvertiert, so daß sie in intern einfach verwendet werden können. Die interne Konfiguration der ersten um konfigurierbaren Logikvorrichtung kann abhängig von den Einzelheiten dieser Konversion verändert werden. Eine zweite umkonfigurierbare Logikvorrichtung, wird vorgesehen, die Daten von einem ersten Speicher der ersten umkonfigurierbaren Logikvorrichtung empfangt und die Daten abhängig von einer intern konfigurierten Kombination aus Elementen verar beitet. Die interne Konfiguration der zweiten umkonfigurierbaren Logikvorrichtung kann ab hängig von den Einzelheiten dieser Konversion verändert werden. Eine dritte umkonfigurier bare Logikvorrichtung wird vorgesehen, die eine bestimmte Schnittstelle auswählt, wenn Da fen zwischen der zweiten umkonfigurierbaren Logikvorrichtung und dem ersten Speicher übertragen werden. Die interne Konfiguration der dritten umkonfigurierbaren Logikvorrich tung kann abhängig von einem Typ der Schnittstelle zum ersten Speicher verändert werden. Die erste bis dritte umkonfigurierbare Logikvorrichtung weisen jeweils eine. Schreibleitung zum Schreiben der internen Konfiguration auf.

Die Erfindung umfaßt ferner einen zweiten Speicher, der Daten zu der zweiten umkonfigu rierbaren Logikvorrichtung sendet und Daten von dieser empfängt. Der Weg für die Übertra gung und den Empfang der Daten ist ein Hochgeschwindigkeitsbus, der sich von dem Daten pfad zwischen der zweiten und der dritten umkonfigurierbaren Logikvorrichtung unterschei det.

Ferner verwendet die Erfindung einen digitalen Signalprozessor, der Daten zu dem zweiten Speicher überträgt und Daten von diesem empfängt, wobei der digitale Signalprozessor ferner Daten zu der zweiten und dritten umkonfigurierbaren Logikvorrichtung sendet und Daten von diesen empfängt. Die erste bis dritte umkonfigurierbare Logikvorrichtung sind vorzugsweise mit feldprogrammierbaren Gate-Arrays (FPGA) konfiguriert und werden von einer Steuerein richtung (Controller) betrieben, die eine Ablaufsteuereinrichtung (Sequencer) und ein Ablauf speicher (Sequenzspeicher) umfaßt.

Die Erfindung ist im folgenden anhand bevorzugter Ausführungsformen mit Bezug auf die Zeichnungen näher erläutert. In den Figuren zeigt:

Fig. 1 ein Blockdiagramm, das erläutert, wie digitale Daten mit einer herkömmlichen IC-Prüfvorrichtung verarbeitet werden;

Fig. 2 zeigt ein Blockdiagramm, das erläutert, wie digitale Daten mit einer herkömm lichen IC-Prüfeinrichtung verarbeitet werden, die einen DSP aufweist;

Fig. 3 zeigt ein Blockdiagramm der Datenverarbeitungseinrichtung der Erfindung; und

Fig. 4 zeigt ein Blockdiagramm einer- IC-Prüfeinrichtung mit der Datenverarbeitungs einrichtung der Erfindung.

Fig. 3 zeigt den digitalen Datenprozessor (DDP) 100, der die Datenverarbeitungseinrichtung für die Prüfung von ICs gemäß der Erfindung darstellt. Der DDP 100 ist mit einem I/O- Abschnitt (Eingabe/Ausgabe-Abschnitt) 102, einem Datenverarbeitungsabschnitt 104, einem lokalen Speicher 106, einem DSP 108, einem Speicher-I/F-Abschnitt (Speicherschnittstellen abschnitt) 110, einem Hauptspeicher 112, einem Steuerabschnitt oder Controllerabschnitt 120, einem Hauptbus 114 und einem lokalen Bus 116 versehen. In jedem I/O-Abschnitt 102, Da tenverarbeitungsabschnitt 104 und Speicher-I/F-Abschnitt 110 sind ein oder mehrere umkon figurierbare Logikvorrichtungen enthalten.

Der I/O-Abschnitt 102 ist zwischen einem externen Datenbus 118 und dem Datenverarbei tungsabschnitt 104 angeschlossen und arbeitet, indem er die notwendigen Signale einstellt, so daß sie in dem Datenverarbeitungsabschnitt 104 leicht verarbeitet werden können. Datenlei tungen von einem externen Datenbus 118 werden zum Beispiel gemäß den Spezifikationen des Datenverarbeitungsabschnitts 104 angeordnet und an den Datenverarbeitungsabschnitt 104 ausgegeben, oder umgekehrt. Ferner bestimmt der I/O-Abschnitt 102 nicht nur die An ordnung der Datenleitungen, sondern er führt auch Operationen durch, wie die logische Ver arbeitung vieler Signalleitungen, um die Signalleitungen neu zu konfigurieren. Der Datenverarbeitungsabschnitt 104 ist mit dem I/O-Abschnitt 102 und dem Hauptbus 114 bzw. dem lokalen Bus 116 verbunden. Der Datenverarbeitungsabschnitt 104 liest Daten von einem dieser Module, führt eine Datenverarbeitung gemäß seiner konfigurierten internen Lo gik durch, und die Ergebnisse werden an eines oder mehrere dieser Module ausgegeben. Der lokale Speicher 106 ist ein kleiner Hochgeschwindigkeitsspeicher, und er wird zum Speichern der Ergebnisse während der Operationen des Datenverarbeitungsabschnitts oder des DSP 108 verwendet. Der Hochgeschwindigkeitszugriff des lokalen Speichers 106 ist möglich, weil auf diesen Speicher über den lokalen Bus 116 zugegriffen wird, was eine Hochgeschwindigkeits datenübertragung ermöglicht. Ein Beispiel für den lokalen Speicher 106 ist ein 32-Bit-SRAM mit 512 K Worten.

Der DSP 108 ist mit dem Hauptbus 114 und dem lokalen Bus 116 verbunden. Daten werden von einem dieser Busse gelesen, der DSP führt eine Verarbeitung durch und die Ergebnisse werden an die anderen Busse ausgegeben.

Der Speicher-I/F-Abschnitt 110 bildet eine Schnittstelle, über die Daten in dem Hauptspeicher 112 effektiv gespeichert oder aus diesem wieder gewonnen werden können, ohne daß dadurch der Datenverarbeitungsabschnitt 104 belastet würde. Das heißt, er ist im Grunde dafür ver antwortlich, physische Adressen abzubilden, um Daten in dem Hauptspeicher 112 zu spei chern. Die Speicher-I/F erzeugt zum Beispiel die Speicheradresse und richtet die Signallei tung ein und führt logische Operationen durch etc., abhängig von der Bitbreite und Tiefe der Speicherelemente, welche den Hauptspeicher 112 bilden. Der Speicher-I/F-Abschnitt 110 sollte auch einen Adreßzähler aufweisen, der eine nächste Speicheradresse erzeugt.

Der Hauptspeicher 112 ist ein kostengünstiger Speicher mit großer Kapazität. Er wird zum Speichern der Daten verwendet, die in den Datenverarbeitungsabschnitt 104 und den DSP 108 übertragen werden, sowie zum Speichern der Verarbeitungsergebnisse. Der Hauptspeicher 112 hat z. B. eine Speicherkapazität von 256 Megabyte und umfaßt mehrere 64 Megabit- DRAMs.

Der Steuerabschnitt 120 verwaltet den Betrieb des gesamten DDP. Der Steuerabschnitt 120 umfaßt eine Ablaufsteuereinrichtung 122 und einen Sequenzspeicher 124. Der Steuerabschnitt 120 ist mit dem externen Steuerbus 126 und auch mit dem I/O-Abschnitt 102, dem Datenver arbeitungsabschnitt 104, dem DSP 108 und dem Speicher-I/F-Abschnitt 110 verbunden (die Verbindung ist in Fig. 3 durch das Symbol A gekennzeichnet). Der Steuerabschnitt 120 steu ert den I/O-Abschnitt 102, den Datenverarbeitungsabschnitt 104, den DSP 108 und den Spei cher-I/F-Abschnitt 110 durch Steuerung der Ablaufsteuereinrichtung 122, die abhängig von einem Sequenzprogramm arbeitet, das in dem Sequenzspeicher 124 abgelegt ist.

Die umkonfigurierbare Logikeinrichtung der Erfindung ist ein, Logikbauteil, dessen interne Konfiguration und Eingangs/Ausgangs-Blockstruktur bestimmt werden können, und die Gat terverbindungen können verändert werden, und zwar gestützt auf kundenspezifische Daten von außerhalb, wodurch der Logikbaustein wie Hardware programmiert werden kann. Ein Beispiel hierfür ist ein feldprogrammierbares Gate-Array. Bei üblichen Gate-Arrays wird die Hardware verändert; indem die spezifischen Einzelheiten der Verarbeitung ermittelt werden und dann die Verbindungen zwischen den Grundzellen, welche die Logikgatter bilden, verän dert werden. Im, Gegensatz dazu ist bei dem umkonfigurierbaren Logikbaustein der Erfindung keine Verdrahtung notwendig, und spezifische Hardware kann konfiguriert werden, indem einfach kundenspezifische Daten für die interne Logikkonfiguration eingegeben werden.

Abhängig davon, wie die kundenspezifischen Daten verwendet werden, gibt es verschiedene Ausführungsformen dieser Art eines umkonfigurierbaren Logikbausteins.

Die erste Ausführungsform ist ein Typ, bei dem die kundenspezifischen Daten nur einmal geschrieben werden. Die zweite Ausführungsform ist ein Typ, der ein internes SRAM auf weist, das die kundenspezifischen Daten speichert. Spezifische Hardware wird konfiguriert, indem die kundenspezifischen Daten von einem anderen Speichermedium während der Ein schaltsequenz der Hardware geschrieben werden. Die dritte Ausführungsform des umkonfigu rierbaren Logikbauteils ist ein Typ, der einen internen nicht-flüchtigen Speicher aufweist, der die kundenspezifischen Daten speichert. Die kundenspezifischen Daten werden nur dann ge schrieben, wenn die interne Konfiguration geändert werden soll, dies ist im Hinblick auf die Häufigkeit, mit der Daten geschrieben werden können, und die kundenspezifische Datenkapa zität jedoch schlechter als der zweite Typ des umkonfigurierbaren Logikbausteins.

Für den I/O-Abschnitt 102, den Datenverarbeitungsabschnitt 104 und den Speicher-I/F- Abschnitt 110 wird vorzugsweise eine dritte Ausführungsform des Logikbauteils verwendet, es ist jedoch auch möglich, das Logikbauteil der zweiten Ausführungsform zu verwenden, wenn die Datenladefrequenz und -kapazität ausreichend sind.

Wie in Fig. 3 gezeigt, sind der I/O-Abschnitt 102, der Datenverarbeitungsabschnitt 104 und der Speicher-I/F-Abschnitt 110 alle mit Schreibleitungen ausgestattet, um die kundenspezifi schen Daten zu schreiben. Die Schreibleitungen 132 bis 136 werden vorzugsweise mit der Prüfsteuereinrichtung 20 verbunden, und kundenspezifische Daten werden vorzugsweise in der Prüfsteuereinrichtung gespeichert, so daß die kundenspezifischen Daten nach Bedarf aus der Prüfsteuereinrichtung 20 geschrieben werden können, z. B. während der Einschaltsequenz der Hardware. Ein Prüfsteuereinrichtungs-Adreßdatenbus 128 ist mit dem I/O-Abschnitt 102, dem Datenver arbeitungsabschnitt 104, dem DSP 108, dem Speicher-I/F-Abschnitt 110 und dem Steuerab-. schnitt 129 verbunden. Der Bus 128 wird zum Übertragen der entsprechenden Zustands- und Steuerdaten zwischen jedem Abschnitt und der Prüfsteuereinrichtung 20 Verwendet. Ferner ist es möglich, den Bus 128 zum Schreiben von in dem Sequenzspeicher 124 gespeicherten Da ten aus der Prüfsteuereinrichtung 20 zu verwenden.

Wenn umkonfigurierbare Logikbauteile für jeweils den I/O-Abschnitt 102, den Datenverar beitungsabschnitt 104 und den Speicher-I/F-Abschnitt 110 verwendet werden, ist es möglich, die Eingabe/Ausgabespezifikationen des Datenverarbeitungsabschnitts 104 zu vereinfachen und dadurch die Konstruktion zu vereinfachen.

Wenn das System zum Beispiel mit dem umkonfigurierbaren Logikbauteil als ein Block auf gebaut wird, benutzt jeder der zuvor genannten Abschnitte das Logikbauteil gemeinsam mit den anderen, und eine Änderung in nur einem Abschnitt des Systems kann daher andere Teile elektrisch beeinflussen. Die Begrenzung der Anzahl der Anschlüsse des Logikbauteils be schränkt ferner einige der Funktionen, die intern konfiguriert werden können.

Wenn jedoch die umkonfigurierbaren Logikbauteile getrennt in dem I/O-Abschnitt 102, dem Datenverarbeitungsabschnitt 104 und dem Speicher-I/F-Abschnitt 110 eingerichtet werden, ist jeder Abschnitt elektrisch und physisch getrennt, und das genannte Problem wird nur selten auftreten. Wenn die Prüfanwendungen von dem DDP neu konfiguriert werden, und wenn eine Anwendung entwickelt wird, in der einige Teile modifiziert und die übrigen wiederverwendet werden, anstatt die gesamte Anwendung neu zu schreiben, ist es ferner möglich, jeden Ab schnitt, d. h. den I/O-Abschnitt, den Datenverarbeitungsabschnitt und den, Speicher-I/F- Abschnitt, unabhängig zu überprüfen. Dadurch werden der Entwurf und die Entwicklung ver einfacht.

Im einzelnen heißt das, wenn jeder Abschnitt des Systems auf diese Art getrennt konfiguriert wird, kann jeder Abschnitt mittels einer einfachen Operation eine Pipelineverarbeitung aus führen, wobei die Daten abhängig von Daten- und Strobesignalen übertragen werden, die Verarbeitung abhängig von Taktsignalen erfolgt und die Ergebnisse auf einen Bus ausgegeben werden. Üblicherweise ist es nicht notwendig den Zustand der anderen Blöcke zu überwa chen, weshalb der Entwurf des Systems, vereinfacht wird.

Fig. 4 zeigt ein Blockdiagramm einer IC-Prüfvorrichtung 40, welche den DDP 100 verwen det. Der DDP 100 ist mit jedem TVG 16 über den externen Datenbus 118 und mit der Prüf steuereinrichtung 20 über den Prüfsteuereinrichtungs-Adreßdatenbus 128 verbunden. Die Ma sterablauf-Steuereinrichtung 140 ist mit jedem TVG 16, dem DDP 100 und der Prüfsteuerein richtung 20 verbunden und steuert den Anfang und das Ende der Prüfung und dergleichen.

Im folgenden ist beschrieben, wie die verschiedenen IC-Anwendungen unter Verwendung des DDP 100 mit der oben erläuterten Struktur ausgeführt werden.

Anwendung 1: Datensequenzerzeuger

Wenn zum Beispiel Zufallsdaten mit hoher Geschwindigkeit erzeugt werden sollen, wird ein Zufallszahlengenerator mit der gewünschten Anzahl Bits in dem Datenverarbeitungsabschnitt konfiguriert, und die Zufallsdaten werden erzeugt. Der Zufallszahlengenerator arbeitet als Hardware, und damit ist eine Echtzeiterzeugung mit einer schnelleren Geschwindigkeit mög lich, als wenn die Prüfsteuereinrichtung oder ein DSP mit einem Mikroprogramm Daten er zeugen.

Wenn ein langer Datenlauf benötigt wird, ist es möglich, die Daten innerhalb kurzer Zeit zu konfigurieren und die Daten in einem Hauptspeicher 112 mit großer Kapazität mit Hilfe des DSP 108 zu speichern und dann die Daten über den Datenverarbeitungsabschnitt 104 auszu geben. Die Konfiguration kann auch so erfolgen, daß eine Echtzeitverarbeitung der Daten erfolgt, die von dem DSP 108 erzeugt wurden, der simultan mit dem Datenverarbeitungsab schnitt 104 arbeitet.

Anwendung 2: Datenbewertungsvorrichtung

Wenn Daten mit einem langen Kopfabschnitt (Header) aus einem Datenübertragungs-IC be wertet werden sollen, wird ein Modul, das den Kopfabschnitt mit einem Zähler etc. erfaßt, in dem Datenverarbeitungsabschnitt 104 konfiguriert, und Daten, welche übrigbleiben, nachdem der Kopfabschnitt entfernt wurde, werden in dem Hauptspeicher gespeichert, wodurch eine Echtzeit-Wiedergewinnung und Bewertung der Daten möglich wird. Ein umkonfigurierbares Logikbauteil wird für die Konfiguration des Moduls verwendet, um den Kopfabschnitt zu entfernen, wodurch die Fehlersuche (Debugging) und Modifikationen innerhalb kurzer Zeit mit geringen Kosten ausgeführt werden können. Selbst Änderungen der Länge des Kopfab schnitts und des Inhalts aufgrund von Änderungen in den Spezifikationen des ICs können leicht berücksichtigt werden.

Anwendung 3: Abbildungs-IC-Bewertungsvorrichtung

Die Prüfung kann innerhalb kurzer Zeit ausgeführt werden, wenn der DDP 100 der Erfindung verwendet wird, um Schwankungen in Pixeldaten zu ermitteln, die als digital konvertierte Signale aus einem Bildsensor ausgegeben werden, z. B. aus einer CCD oder CMOS- Abbildungseinrichtung.

Ein Bildsensor mit insgesamt 512 K Pixeln dient hier als Beispiel. Wenn die ermittelten Da ten zur j-ten Zeit des Pixels i gleich x_ij sind, und wenn zum Beispiel jedes x_i jeweils zehnmal gemessen wird, ergibt sich eine Varianz σ_i der Daten für jedes Pixel zu:

Um alle Berechnungen mit der Prüfsteuereinrichtung auszuführen, müssen die Daten für zehn Messungen im Speicher gespeichert werden. Dadurch ist eine Tiefe von fünf Megaworten notwendig, was riesig ist, selbst wenn sie an die Prüfsteuereinrichtung übertragen wird. Selbst wenn ein DSP verwendet wird, ist die Verarbeitung nicht so schnell wie die gewünschte Echt zeitverarbeitung, weil der DSP mit einem internen Mikroprogramm arbeitet. Die Berechnun gen kommen daher nicht nach, und alle Meßdaten müssen einmal im Speicher gespeichert, werden.

Wenn der DDP der Erfindung verwendet wird, ist eine Hochgeschwindigkeitsprüfung mög lich, wie im folgenden beschrieben ist.

Zunächst wird ein Arbeitsabschnitt oder Operationsabschnitt als Hardware in dem Datenver arbeitungsabschnitt 104 konfiguriert, der Quadrier- und Additionsoperationen ausführt. Die Echtzeitberechnung von

für jedes Pixel wird für jede Messung ausgeführt, und das Ergebnis wird im lokalen Speicher 106 gespeichert. Wenn die Daten einmal von dem Bildsensor empfangen sind, wird das σ_i jedes Pixels aus den im lokalen Speicher 106 gespeicherten Daten mit Hilfe des DSP 108 ge funden, indem Divisions- und Differenzbildungsoperationen sowie Quadratwurzeloperationen gemäß Formel (1) ausgeführt werden. Es ist möglich, nur den Wert von σ_i jedes Pixels an die Prüfsteuereinrichtung 20 zu übertragen und die Datenübertragung kann daher innerhalb kur zer Zeit abgeschlossen werden.

Die vorliegende Erfindung wurde in bezug auf eine bevorzugte Ausführungsform dargelegt und erläutert, die Formen und Einzelheiten können jedoch vom Fachmann modifiziert wer den, solange die Änderungen nicht außerhalb des Bereiches der Erfindung liegen.

Wenn die Erfindung angewendet wird, ist es möglich, eine digitale Datenverarbeitungsein richtung zu konfigurieren, die Daten erzeugt oder bewertet, welche den vielen Funktionen eines ICs entsprechen. Ein Resultat ist, daß die Hardware von dem Datenverarbeitungsab schnitt, dem I/O-Abschnitt und dem Speicher-I/F-Abschnitt dynamisch und flexibel modifi ziert werden kann, weshalb Anwendungen innerhalb kurzer Zeit entwickelt werden können. Durch Verwendung des DSP mit einer umkonfigurierbaren Logikeinrichtung kann ferner eine schnellere Prüfung realisiert werden, weil jeder Abschnitt des Systems so zugeordnet wird, daß er die Operation ausführt, für die er sich am besten eignet.

Durch Verwenden einer umkonfigurierbaren Logikeinrichtung für den I/O-Abschnitt, den Datenverarbeitungsabschnitt und den Speicher-I/F-Abschnitt können ferner die Ein gangs/Ausgangsspezifikationen des Datenverarbeitungsabschnitts vereinfacht werden, und der Entwurf wird einfacher. Ferner kann eine der Einrichtungen der Erfindung für eine Vielzahl von IC-Anwendungen verwendet werden, mit der Daten erzeugt oder bewertet werden, wo durch die Kosten für die Entwicklung von Anwendungen reduziert werden können. Ferner kann eine einzige Einrichtung präzise und flexibel an IC-Spezialanwendungen angepaßt wer den, so daß es nicht notwendig ist, viele verschiedene Einrichtungen herzustellen.

Claims

1. Datenverarbeitungseinrichtung für eine IC-Prüfvorrichtung, welche Daten erzeugt oder Daten bewertet, mit folgenden Merkmalen:
ein erster Speicher;
eine erste umkonfigurierbare Logikvorrichtung, die während der Eingabe und Ausgabe der Daten in und aus diese arbeitet, um Signale für den internen Gebrauch in der Da tenverarbeitungseinrichtung zu konvertieren, wobei eine interne Konfiguration der er sten umkonfigurierbaren Logikvorrichtung veränderbar ist, um eine solche Konvertie rung zu erreichen;
eine zweite umkonfigurierbare Logikvorrichtung zum Empfangen von Daten von dem ersten Speicher oder der ersten umkonfigurierbaren Logikvorrichtung und zum Verar beiten der Daten abhängig von einer intern konfigurierten Kombination aus Elemen ten, wobei eine interne Konfiguration der zweiten umkonfigurierbaren Logikvorrich tung änderbar ist, um die Einzelheiten der Verarbeitung dieser Daten zu realisieren; eine dritte umkonfigurierbare Logikvorrichtung zum Einrichten einer bestimmten Schnittstelle, wenn Daten zwischen der zweiten umkonfigurierbaren Logikvorrichtung und dem ersten Speicher übertragen werden, wobei eine interne Konfiguration der dritten umkonfigurierbaren Logikvorrichtung abhängig von einem ausgewählten Typ der Schnittstelle zu dem ersten Speicher veränderbar ist; und
eine Schreibvorrichtung, die mit der ersten, der zweiten und der dritten umkonfigu rierbaren Logikvorrichtung verbunden ist, um in jede von diesen eine interne Konfigu ration einzugeben.

2. Datenverarbeitungseinrichtung nach Anspruch 1, mit folgenden Merkmalen:
ein zweiter Speicher zum Senden von Daten zu und Empfangen von Daten von der zweiten umkonfigurierbaren Logikvorrichtung; und
ein Hochgeschwindigkeitsbus zum Vorsehen eines Weges für das Senden und den Empfang von Daten zwischen dem zweiten Speicher und der zweiten umkonfigurier baren Logikvorrichtung, wobei dieser Weg sich von einem Weg für die Daten zwi schen der zweiten und dritten umkonfigurierbaren Logikvorrichtung unterscheidet.

3. Datenverarbeitungseinrichtung nach Anspruch 2, mit:
einem digitalen Signalprozessor zum Senden von Daten zu und Empfangen von Daten von dem zweiten Speicher und zum Senden von Daten zu und Empfangen von Daten von der zweiten und der dritten umkonfigurierbaren Logikvorrichtung.

4. Datenverarbeitungseinrichtung nach einem der vorangehenden Ansprüche, bei der die erste, die zweite und die dritte umkonfigurierbare Logikvorrichtung feldprogrammierte Gate-Arrays umfassen.

5. Datenverarbeitungsvorrichtung nach Anspruch 4, mit einem Steuerabschnitt zum Steuern der ersten, der zweiten und der dritten umkonfigu rierbaren Logikvorrichtung und des digitalen Signalprozessors.

6. Datenverarbeitungsvorrichtung nach Anspruch 5, bei welcher der Steuerabschnitt eine Ablaufsteuereinrichtung und einen Sequenzspeicher aufweist.