JP3214830B2 - Ｉｃテスト用データ処理装置 - Google Patents
Ｉｃテスト用データ処理装置Info
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- JP3214830B2 JP3214830B2 JP04829598A JP4829598A JP3214830B2 JP 3214830 B2 JP3214830 B2 JP 3214830B2 JP 04829598 A JP04829598 A JP 04829598A JP 4829598 A JP4829598 A JP 4829598A JP 3214830 B2 JP3214830 B2 JP 3214830B2
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- Japan
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- data
- memory
- reconfigurable logic
- data processing
- logic device
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
Description
【０００１】
【発明の属する技術分野】本発明は、半導体の測定分野
に関し、より詳細には、ＩＣテスタで半導体を試験する
際に使用されるデジタル・データ処理装置に関する。
に関し、より詳細には、ＩＣテスタで半導体を試験する
際に使用されるデジタル・データ処理装置に関する。
【０００２】
【従来の技術】図１は従来のＩＣテスタ１０でのデジタ
ル・データの処理を説明するブロック図である。
ル・データの処理を説明するブロック図である。
【０００３】データを発生する場合には、テスタ・コン
トローラ２０はデータをメモリ１８に書き込み、各ＴＶ
Ｇ（テスト・ベクタ発生器）１６はメモリ１８から該当
するデータを読み込んで、所定のタイミングに合わせて
テスト・ベクタを発生し、それを各ピンに対応したピン
・エレクトロニクス１４を介してＤＵＴ（被測定デバイ
ス）１２の所定の端子に信号として供給する。マスタ・
シーケンサ２６はテスタ・コントローラ２０、メモリ１
８、複数のＴＶＧ１６間において、データ発生のスター
ト／ストップ等のテスト・シーケンスを制御する。テス
タ・コントローラ２０には、例えばＵＮＩＸワークステ
ーションのような汎用コンピュータが使用される。一般
に、テスタ・コントローラ２０からメモリ１８へのバス
のバンド幅は、ＩＣテスタ内部の構成であるメモリ１８
と各々のＴＶＧ１６間のバスのバンド幅ほど高くない。
トローラ２０はデータをメモリ１８に書き込み、各ＴＶ
Ｇ（テスト・ベクタ発生器）１６はメモリ１８から該当
するデータを読み込んで、所定のタイミングに合わせて
テスト・ベクタを発生し、それを各ピンに対応したピン
・エレクトロニクス１４を介してＤＵＴ（被測定デバイ
ス）１２の所定の端子に信号として供給する。マスタ・
シーケンサ２６はテスタ・コントローラ２０、メモリ１
８、複数のＴＶＧ１６間において、データ発生のスター
ト／ストップ等のテスト・シーケンスを制御する。テス
タ・コントローラ２０には、例えばＵＮＩＸワークステ
ーションのような汎用コンピュータが使用される。一般
に、テスタ・コントローラ２０からメモリ１８へのバス
のバンド幅は、ＩＣテスタ内部の構成であるメモリ１８
と各々のＴＶＧ１６間のバスのバンド幅ほど高くない。
【０００４】データを評価する場合には、今度は逆に、
ＤＵＴの端子から出力された信号が、対応するピン・エ
レクトロニクス１４内で所定のレベルにフォーマットさ
れ、次にＴＶＧ１６で所定のタイミングにおけるデータ
として生成されて、メモリ１８に格納される。最後に、
テスタ・コントローラ２０が、メモリ１８に格納された
データを読み出し、演算を施し、評価をする。マスタ・
シーケンサ２６はテスタ・コントローラ２０、メモリ１
８、複数のＴＶＧ１６間において、データ取得のスター
ト／ストップ等のテスト・シーケンスを制御する。
ＤＵＴの端子から出力された信号が、対応するピン・エ
レクトロニクス１４内で所定のレベルにフォーマットさ
れ、次にＴＶＧ１６で所定のタイミングにおけるデータ
として生成されて、メモリ１８に格納される。最後に、
テスタ・コントローラ２０が、メモリ１８に格納された
データを読み出し、演算を施し、評価をする。マスタ・
シーケンサ２６はテスタ・コントローラ２０、メモリ１
８、複数のＴＶＧ１６間において、データ取得のスター
ト／ストップ等のテスト・シーケンスを制御する。
【０００５】ところで、最近のＩＣの場合、テストのた
めにランダムなデータ列の生成が必要だったり、長大な
周期のデータが必要な場合があるが、図１の構成では、
テスタ・コントローラ２０しかメモリ１８にデータを書
き込めないので、データの生成準備に非常に時間がかか
るという欠点があった。また、データの周期が長くメモ
リ１８に入りきらない場合には、テスタ・コントローラ
２０からメモリ１８へのデータ転送速度が遅いため、リ
アルタイムでのＤＵＴのテストを妨げることになってし
まっていた。
めにランダムなデータ列の生成が必要だったり、長大な
周期のデータが必要な場合があるが、図１の構成では、
テスタ・コントローラ２０しかメモリ１８にデータを書
き込めないので、データの生成準備に非常に時間がかか
るという欠点があった。また、データの周期が長くメモ
リ１８に入りきらない場合には、テスタ・コントローラ
２０からメモリ１８へのデータ転送速度が遅いため、リ
アルタイムでのＤＵＴのテストを妨げることになってし
まっていた。
【０００６】この場合、大規模なメモリを備えたデータ
生成モジュールを開発するというアプローチもあるが、
新規モジュールの開発には莫大なコスト及び１年以上の
開発期間が必要とされ、それを必要とするＩＣの開発に
間に合わないという別の問題も存在する。
生成モジュールを開発するというアプローチもあるが、
新規モジュールの開発には莫大なコスト及び１年以上の
開発期間が必要とされ、それを必要とするＩＣの開発に
間に合わないという別の問題も存在する。
【０００７】また、最近の高速な通信用ＩＣの中には、
データのヘッダ部分が長いものや、長大なデータ部分を
持つ場合でのテストが必要なものがあるが、図１の構成
では、データを読み込みながらリアルタイムにヘッダ部
分を捨てたり、長いデータ本体部分だけを格納すること
ができない。そのため、一旦全データをメモリに格納
し、次にテスタ・コントローラでメモリ内容を順次読み
だしては加工し、結果を得ることとなり、テスタ・コン
トローラ２０へのデータ転送に時間がかかってしまって
いた。
データのヘッダ部分が長いものや、長大なデータ部分を
持つ場合でのテストが必要なものがあるが、図１の構成
では、データを読み込みながらリアルタイムにヘッダ部
分を捨てたり、長いデータ本体部分だけを格納すること
ができない。そのため、一旦全データをメモリに格納
し、次にテスタ・コントローラでメモリ内容を順次読み
だしては加工し、結果を得ることとなり、テスタ・コン
トローラ２０へのデータ転送に時間がかかってしまって
いた。
【０００８】図２は、従来のＤＳＰ（デジタル信号処
理）機能を備えたＩＣテスタ３０のブロック図である。
なお、本明細書では特に断りのない限り、複数の図面に
おいても、同じ構成要素には同一の参照番号を付してい
る。図２の構成では、図１に加えてＤＳＰ部２２をロー
カル・バス２４を介してメモリ１８に接続してある。マ
スタ・シーケンサ２８はテスタ・コントローラ２０、メ
モリ１８、複数のＴＶＧ１６、ＤＳＰ部２２間との制御
において、テスト・シーケンスを制御する。この構成だ
と、ＤＳＰ部２２が直接メモリ１８上のデータを読み、
演算し、メモリ１８へデータを書き込むことができるの
で、テスタ・コントローラ２０による処理項目が減り、
テストを高速にすることができる。しかしながら、高速
多機能のＤＳＰデバイスは高価であり、しかもＤＳＰ部
を、本来得意としない機能、例えばシフト操作などのビ
ット演算に用いた場合にはそれほど高速化できない。ま
た、ＤＳＰはマイクロプログラム方式で処理をするた
め、その処理能力は限られている。以上の理由から、Ｄ
ＳＰだけによる高速化は、費用対効果の点で問題があ
る。
理）機能を備えたＩＣテスタ３０のブロック図である。
なお、本明細書では特に断りのない限り、複数の図面に
おいても、同じ構成要素には同一の参照番号を付してい
る。図２の構成では、図１に加えてＤＳＰ部２２をロー
カル・バス２４を介してメモリ１８に接続してある。マ
スタ・シーケンサ２８はテスタ・コントローラ２０、メ
モリ１８、複数のＴＶＧ１６、ＤＳＰ部２２間との制御
において、テスト・シーケンスを制御する。この構成だ
と、ＤＳＰ部２２が直接メモリ１８上のデータを読み、
演算し、メモリ１８へデータを書き込むことができるの
で、テスタ・コントローラ２０による処理項目が減り、
テストを高速にすることができる。しかしながら、高速
多機能のＤＳＰデバイスは高価であり、しかもＤＳＰ部
を、本来得意としない機能、例えばシフト操作などのビ
ット演算に用いた場合にはそれほど高速化できない。ま
た、ＤＳＰはマイクロプログラム方式で処理をするた
め、その処理能力は限られている。以上の理由から、Ｄ
ＳＰだけによる高速化は、費用対効果の点で問題があ
る。
【０００９】シフト演算は、ハードウエアで実現すれば
容易に高速なものを得ることができるが、そのために新
たなＡＳＩＣを作るとなると、莫大な費用と１年以上の
開発期間が必要となり、さらにこのようなＡＳＩＣは特
定用途向けなので生産台数もさほど多く見込めず、コス
ト、開発期間の面から全く折り合わない。たとえ、莫大
な費用を投入して先進のＡＳＩＣを開発したとしても、
日進月歩のＩＣの開発サイクルの前には、投資の回収が
終わらないうちに次のＡＳＩＣの開発に着手しなければ
ならない可能性が高い。
容易に高速なものを得ることができるが、そのために新
たなＡＳＩＣを作るとなると、莫大な費用と１年以上の
開発期間が必要となり、さらにこのようなＡＳＩＣは特
定用途向けなので生産台数もさほど多く見込めず、コス
ト、開発期間の面から全く折り合わない。たとえ、莫大
な費用を投入して先進のＡＳＩＣを開発したとしても、
日進月歩のＩＣの開発サイクルの前には、投資の回収が
終わらないうちに次のＡＳＩＣの開発に着手しなければ
ならない可能性が高い。
【００１０】また、ＩＣのテスト・アプリケーション
は、ＩＣ開発段階から並行して作成することが多いが、
開発終了までにＩＣの仕様変更がしばしば起こるため、
テスト専用ＡＳＩＣの開発に関しては、影響を最小に押
さえながら仕様変更の洗礼を切り抜けなければならない
という問題もあった。
は、ＩＣ開発段階から並行して作成することが多いが、
開発終了までにＩＣの仕様変更がしばしば起こるため、
テスト専用ＡＳＩＣの開発に関しては、影響を最小に押
さえながら仕様変更の洗礼を切り抜けなければならない
という問題もあった。
【００１１】他方、平成６年（１９９４年）６月２８日
公開の特開平６−１８０３４２「ＩＣ評価装置」および
平成９年（１９９７年）１月１０日公開の特開平９−６
６４１「情報処理装置」には、ＦＰＧＡを用いて特定処
理内容に対応する処理装置が記載されているが、複雑な
パターンのデータを高速に発生あるいは評価するには装
置の能力が限られており、ＩＣテスト用に汎用に使用可
能なデジタル・データ処理装置として利用することは難
しい。
公開の特開平６−１８０３４２「ＩＣ評価装置」および
平成９年（１９９７年）１月１０日公開の特開平９−６
６４１「情報処理装置」には、ＦＰＧＡを用いて特定処
理内容に対応する処理装置が記載されているが、複雑な
パターンのデータを高速に発生あるいは評価するには装
置の能力が限られており、ＩＣテスト用に汎用に使用可
能なデジタル・データ処理装置として利用することは難
しい。
【００１２】
【発明が解決しようとする課題】本発明の目的は、以上
の問題点を解決し、ＩＣテスタにおいて、様々なＩＣの
テスト・アプリケーションに対し、従来の方法よりも高
速なアプリケーションを構築でき、しかも少ない開発工
数でフレキシブルに実現できるＩＣテスタ用の汎用性の
あるデジタル・データ処理装置を提供することにある。
の問題点を解決し、ＩＣテスタにおいて、様々なＩＣの
テスト・アプリケーションに対し、従来の方法よりも高
速なアプリケーションを構築でき、しかも少ない開発工
数でフレキシブルに実現できるＩＣテスタ用の汎用性の
あるデジタル・データ処理装置を提供することにある。
【００１３】本発明の別の目的は、一台で複数のアプリ
ケーションに対応してフレキシブルに再構成をする際
に、設計が容易なデータ発生機能あるいはデータ評価機
能を備えた汎用性のあるデータ処理装置を提供すること
である。
ケーションに対応してフレキシブルに再構成をする際
に、設計が容易なデータ発生機能あるいはデータ評価機
能を備えた汎用性のあるデータ処理装置を提供すること
である。
【００１４】本発明の他の目的は、大容量のメモリと再
構成可能な論理デバイスを用いたＩＣテスト用汎用デー
タ処理装置を提供することである。
構成可能な論理デバイスを用いたＩＣテスト用汎用デー
タ処理装置を提供することである。
【００１５】本発明のさらに他の目的は、高速メモリと
ＤＳＰ部と再構成可能な論理デバイスとを用いて、ＤＳ
Ｐと再構成可能な論理デバイスのそれぞれが得意な部分
を利用して、高速にアプリケーションを実行でき、開発
工数を短縮できるＩＣテスト用データ処理装置を提供す
ることである。
ＤＳＰ部と再構成可能な論理デバイスとを用いて、ＤＳ
Ｐと再構成可能な論理デバイスのそれぞれが得意な部分
を利用して、高速にアプリケーションを実行でき、開発
工数を短縮できるＩＣテスト用データ処理装置を提供す
ることである。
【００１６】
【課題を解決するための手段】上記課題を解決するため
に、請求項１に対応する発明は、外部とのデータの入出
力において、内部で利用しやすいように信号線を変換す
る第１の再構成可能な論理デバイスであって、前記第１
の再構成可能な論理デバイスは変換内容に応じて内部構
成を変更できる論理デバイスである、と、第１のメモリ
あるいは前記第１の再構成可能な論理デバイスからデー
タを受け取り、内部に構成された素子の組み合わせに従
ってデータを処理する第２の再構成可能な論理デバイス
であって、前記第２の再構成可能な論理デバイスはデー
タの処理内容に応じて内部構成を変更できる論理デバイ
スである、と、前記第２の再構成可能な論理デバイスと
第１のメモリとの間でデータを送受する際に所定のイン
ターフェースをとる第３の再構成可能な論理デバイスで
あって、前記第３の再構成可能な論理デバイスは第１の
メモリとのインターフェース方式に応じて内部構成を変
更できる論理デバイスである、とを有し、前記第１ない
し第３の再構成可能な論理デバイスは、内部構成を書込
むための書込み線をそれぞれ備えていることを特徴とす
るデータの発生あるいはデータの評価を行うＩＣテスト
用データ処理装置である。
に、請求項１に対応する発明は、外部とのデータの入出
力において、内部で利用しやすいように信号線を変換す
る第１の再構成可能な論理デバイスであって、前記第１
の再構成可能な論理デバイスは変換内容に応じて内部構
成を変更できる論理デバイスである、と、第１のメモリ
あるいは前記第１の再構成可能な論理デバイスからデー
タを受け取り、内部に構成された素子の組み合わせに従
ってデータを処理する第２の再構成可能な論理デバイス
であって、前記第２の再構成可能な論理デバイスはデー
タの処理内容に応じて内部構成を変更できる論理デバイ
スである、と、前記第２の再構成可能な論理デバイスと
第１のメモリとの間でデータを送受する際に所定のイン
ターフェースをとる第３の再構成可能な論理デバイスで
あって、前記第３の再構成可能な論理デバイスは第１の
メモリとのインターフェース方式に応じて内部構成を変
更できる論理デバイスである、とを有し、前記第１ない
し第３の再構成可能な論理デバイスは、内部構成を書込
むための書込み線をそれぞれ備えていることを特徴とす
るデータの発生あるいはデータの評価を行うＩＣテスト
用データ処理装置である。
【００１７】また、請求項２に対応する発明は、請求項
１に対応する発明において、前記第２の再構成可能な論
理デバイスとデータを送受する第２のメモリを有し、該
送受の経路は、前記第２および第３の再構成可能な論理
デバイス間のデータの経路とは異なる高速なバスを介す
ることを特徴とするデータ処理装置である。
１に対応する発明において、前記第２の再構成可能な論
理デバイスとデータを送受する第２のメモリを有し、該
送受の経路は、前記第２および第３の再構成可能な論理
デバイス間のデータの経路とは異なる高速なバスを介す
ることを特徴とするデータ処理装置である。
【００１８】さらに、請求項３に対応する発明は、請求
項２に対応する発明において、前記第２のメモリとデー
タを送受するデジタル信号処理装置であって、前記デジ
タル信号処理装置は、前記第２および第３の再構成可能
な論理デバイスともデータを送受することを特徴とする
データ処理装置である。
項２に対応する発明において、前記第２のメモリとデー
タを送受するデジタル信号処理装置であって、前記デジ
タル信号処理装置は、前記第２および第３の再構成可能
な論理デバイスともデータを送受することを特徴とする
データ処理装置である。
【００１９】さらにまた、請求項４に対応する発明は、
請求項１ないし３のいずれかに対応する発明において、
前記第１ないし第３の再構成可能な論理デバイスは、フ
ィールド・プログラマブル・ゲート・アレイ（ＦＰＧ
Ａ）を有するデータ処理装置である。
請求項１ないし３のいずれかに対応する発明において、
前記第１ないし第３の再構成可能な論理デバイスは、フ
ィールド・プログラマブル・ゲート・アレイ（ＦＰＧ
Ａ）を有するデータ処理装置である。
【００２０】さらにまた、請求項５に対応する発明は、
請求項１ないし４のいずれかに対応する発明において、
前記第１ないし第３の再構成可能な論理デバイスと前記
デジタル信号処理装置とを制御するコントローラ部を有
することを特徴とするデータ処理装置である。
請求項１ないし４のいずれかに対応する発明において、
前記第１ないし第３の再構成可能な論理デバイスと前記
デジタル信号処理装置とを制御するコントローラ部を有
することを特徴とするデータ処理装置である。
【００２１】さらにまた、請求項６に対応する発明は、
請求項５に対応する発明において、前記コントローラ部
には、シーケンサとシーケンス・メモリを有することを
特徴とするデータ処理装置である。
請求項５に対応する発明において、前記コントローラ部
には、シーケンサとシーケンス・メモリを有することを
特徴とするデータ処理装置である。
【００２２】
【発明の実施の形態】図３に本発明によるＩＣテスト用
データ処理装置である、デジタル・データ処理装置（Ｄ
ＤＰ）１００を示す。
データ処理装置である、デジタル・データ処理装置（Ｄ
ＤＰ）１００を示す。
【００２３】ＤＤＰ１００は、Ｉ／Ｏ（入出力）部１０
２、データ処理部１０４、ローカル・メモリ１０６、Ｄ
ＳＰ１０８、メモリＩ／Ｆ（インターフェース）部１１
０、メイン・メモリ１１２、コントローラ部１２０、メ
イン・バス１１４、ローカル・バス１１６を備える。Ｉ
／Ｏ部１０２、データ処理部１０４、メモリＩ／Ｆ部１
１０はそれぞれ１以上の再構成可能な論理デバイスを含
む。
２、データ処理部１０４、ローカル・メモリ１０６、Ｄ
ＳＰ１０８、メモリＩ／Ｆ（インターフェース）部１１
０、メイン・メモリ１１２、コントローラ部１２０、メ
イン・バス１１４、ローカル・バス１１６を備える。Ｉ
／Ｏ部１０２、データ処理部１０４、メモリＩ／Ｆ部１
１０はそれぞれ１以上の再構成可能な論理デバイスを含
む。
【００２４】Ｉ／Ｏ部１０２は外部データ・バス１１８
とデータ処理部１０４の間に接続され、必要な信号をデ
ータ処理部１０４において処理しやすいように整える働
きをする。例えば、外部データ・バス１１８からのデー
タ線をデータ処理部１０４の仕様に合わせて並べ替えを
行ってデータ処理部１０４に出力する。あるいは、その
逆も行う。また、Ｉ／Ｏ部１０２は、並べ替えだけでな
く、複数の信号線を論理演算して信号線を再構成する等
の処理を含んでもよい。
とデータ処理部１０４の間に接続され、必要な信号をデ
ータ処理部１０４において処理しやすいように整える働
きをする。例えば、外部データ・バス１１８からのデー
タ線をデータ処理部１０４の仕様に合わせて並べ替えを
行ってデータ処理部１０４に出力する。あるいは、その
逆も行う。また、Ｉ／Ｏ部１０２は、並べ替えだけでな
く、複数の信号線を論理演算して信号線を再構成する等
の処理を含んでもよい。
【００２５】データ処理部１０４はＩ／Ｏ部１０２と、
メイン・バス１１４及びローカル・バス１１６に接続さ
れ、これらのうちのどれかからデータを読み込み、構成
された内部論理にしたがった処理を行い、これらのうち
の一つあるいは複数に出力する。
メイン・バス１１４及びローカル・バス１１６に接続さ
れ、これらのうちのどれかからデータを読み込み、構成
された内部論理にしたがった処理を行い、これらのうち
の一つあるいは複数に出力する。
【００２６】ローカル・メモリ１０６は小規模の高速メ
モリであり、データ処理部あるいはＤＳＰ１０８が演算
の途中結果を格納するために使われる。ローカル・メモ
リ１０６へのアクセスは、高速データ転送が可能なロー
カル・バス１１６を介して行うので高速に行うことがで
きる。一例として、ローカル・メモリ１０６は３２ビッ
ト５１２Ｋワード構成のＳＲＡＭである。
モリであり、データ処理部あるいはＤＳＰ１０８が演算
の途中結果を格納するために使われる。ローカル・メモ
リ１０６へのアクセスは、高速データ転送が可能なロー
カル・バス１１６を介して行うので高速に行うことがで
きる。一例として、ローカル・メモリ１０６は３２ビッ
ト５１２Ｋワード構成のＳＲＡＭである。
【００２７】ＤＳＰ１０８はメイン・バス１１４とロー
カル・バス１１６に接続され、これらのうちのいずれか
からデータを読み込み、ＤＳＰ演算を行い、これらのう
ちのいずれかに出力する。
カル・バス１１６に接続され、これらのうちのいずれか
からデータを読み込み、ＤＳＰ演算を行い、これらのう
ちのいずれかに出力する。
【００２８】メモリＩ／Ｆ部１１０は、データ処理部１
０４に負担をかけずに、データを効率よくメイン・メモ
リ１１２に格納あるいは取り出しを行うインターフェー
スを行う。すなわち、基本的には、データをメイン・メ
モリ１１２に格納するために、物理アドレスに対するマ
ッピングをつかさどる。具体的には、例えば、メモリ・
アドレスの発生およびメイン・メモリ１１２を構成する
メモリ素子のビット幅、深さに応じた信号線の並び替
え、論理演算等の処理を行う。好適にはメモリＩ／Ｆ部
１１０には次のメモリ・アドレスを発生させるアドレス
・カウンタを含む。
０４に負担をかけずに、データを効率よくメイン・メモ
リ１１２に格納あるいは取り出しを行うインターフェー
スを行う。すなわち、基本的には、データをメイン・メ
モリ１１２に格納するために、物理アドレスに対するマ
ッピングをつかさどる。具体的には、例えば、メモリ・
アドレスの発生およびメイン・メモリ１１２を構成する
メモリ素子のビット幅、深さに応じた信号線の並び替
え、論理演算等の処理を行う。好適にはメモリＩ／Ｆ部
１１０には次のメモリ・アドレスを発生させるアドレス
・カウンタを含む。
【００２９】メイン・メモリ１１２は安価な大容量メモ
リであり、データ処理部１０４あるいはＤＳＰ１０８に
供給するデータを格納したり、演算結果を格納するのに
使われる。例えば、メイン・メモリ１１２は６４Ｍビッ
トの複数のＤＲＡＭで構成された２５６Ｍバイトの記憶
容量を備える。
リであり、データ処理部１０４あるいはＤＳＰ１０８に
供給するデータを格納したり、演算結果を格納するのに
使われる。例えば、メイン・メモリ１１２は６４Ｍビッ
トの複数のＤＲＡＭで構成された２５６Ｍバイトの記憶
容量を備える。
【００３０】コントローラ部１２０はＤＤＰ装置全体の
動作を管理する。コントローラ部１２０には、シーケン
サ１１２とシーケンス・メモリ１２４が含まれる。コン
トローラ部１２０は外部コントロール・バス１２６に接
続されると共に、Ｉ／Ｏ部１０２、データ処理部１０
４、ＤＳＰ１０８、メモリＩ／Ｆ部１１０にも接続され
ている（図３では記号Ａで接続関係が示されている）。
コントローラ部１２０は、シーケンス・メモリ１２４に
格納されたシーケンス・プログラムに従って動作するシ
ーケンサ１２２の制御によって、 これらＩ／Ｏ部１０
２、データ処理部１０４、ＤＳＰ１０８、メモリＩ／Ｆ
部１１０を制御する。
動作を管理する。コントローラ部１２０には、シーケン
サ１１２とシーケンス・メモリ１２４が含まれる。コン
トローラ部１２０は外部コントロール・バス１２６に接
続されると共に、Ｉ／Ｏ部１０２、データ処理部１０
４、ＤＳＰ１０８、メモリＩ／Ｆ部１１０にも接続され
ている（図３では記号Ａで接続関係が示されている）。
コントローラ部１２０は、シーケンス・メモリ１２４に
格納されたシーケンス・プログラムに従って動作するシ
ーケンサ１２２の制御によって、 これらＩ／Ｏ部１０
２、データ処理部１０４、ＤＳＰ１０８、メモリＩ／Ｆ
部１１０を制御する。
【００３１】本発明での再構成可能な論理デバイスと
は、外部からの設定データに基づいて内部論理構成や入
出力ブロックの構成を決定し、ゲートの接続を変えるこ
とができ、よってハードウエア的にプログラミングが可
能な論理デバイスであり、例えば、ＦＰＧＡ（Field Pr
ogrammable Gate Array）があげられる。通常のゲート
・アレイでは、特定処理内容の決定後に、論理ゲートを
構成する基本セル間に配線を施してハードウエアを作成
する。これに対して、本発明での再構成可能な論理デバ
イスは、配線工程を必要とすることなく、内部論理構成
の設定データが入力されるだけで特定ハードウエアを構
成することができるようになっている。
は、外部からの設定データに基づいて内部論理構成や入
出力ブロックの構成を決定し、ゲートの接続を変えるこ
とができ、よってハードウエア的にプログラミングが可
能な論理デバイスであり、例えば、ＦＰＧＡ（Field Pr
ogrammable Gate Array）があげられる。通常のゲート
・アレイでは、特定処理内容の決定後に、論理ゲートを
構成する基本セル間に配線を施してハードウエアを作成
する。これに対して、本発明での再構成可能な論理デバ
イスは、配線工程を必要とすることなく、内部論理構成
の設定データが入力されるだけで特定ハードウエアを構
成することができるようになっている。
【００３２】このような再構成可能な論理デバイスは、
設定データの与え方により、いくつかの種類がある。
設定データの与え方により、いくつかの種類がある。
【００３３】第１の種類は、設定データを一回のみ書込
み可能なタイブである。第２の種類は、設定データを書
込むＳＲＡＭを内部に備えたタイプで、ハードウエア立
ち上げ時に他の記憶媒体から設定データを書込むことで
特定ハードウエアを構成させる。第３のタイプは、設定
データを書込む不揮発性メモリを内部に備えたタイプ
で、内部構成を変更したい時だけ設定データを書込めば
済むが、書込み可能回数と設定データの容量において第
２の種類に劣る。
み可能なタイブである。第２の種類は、設定データを書
込むＳＲＡＭを内部に備えたタイプで、ハードウエア立
ち上げ時に他の記憶媒体から設定データを書込むことで
特定ハードウエアを構成させる。第３のタイプは、設定
データを書込む不揮発性メモリを内部に備えたタイプ
で、内部構成を変更したい時だけ設定データを書込めば
済むが、書込み可能回数と設定データの容量において第
２の種類に劣る。
【００３４】好適には、Ｉ／Ｏ部１０２、データ処理部
１０４、メモリＩ／Ｆ部１１０に使用される再構成可能
な論理デバイスには第２の種類のものが使用されるが、
書き換え回数や容量に折り合いが付くのであれば第３の
種類のものを使用してもかまわない。
１０４、メモリＩ／Ｆ部１１０に使用される再構成可能
な論理デバイスには第２の種類のものが使用されるが、
書き換え回数や容量に折り合いが付くのであれば第３の
種類のものを使用してもかまわない。
【００３５】Ｉ／Ｏ部１０２、データ処理部１０４、メ
モリＩ／Ｆ部１１０は、図３に示されるように、設定デ
ータの書込み用に、書込み線１３２、１３４、１３６を
それぞれ備えてある。好適には、書込み線１３２ないし
１３６はテスタ・コントローラ２０に接続され、設定デ
ータはテスタ・コントローラに格納され、ハードウエア
立ち上げ時等の設定データの書込みが必要な時にテスタ
・コントローラ２０から書込まれる。
モリＩ／Ｆ部１１０は、図３に示されるように、設定デ
ータの書込み用に、書込み線１３２、１３４、１３６を
それぞれ備えてある。好適には、書込み線１３２ないし
１３６はテスタ・コントローラ２０に接続され、設定デ
ータはテスタ・コントローラに格納され、ハードウエア
立ち上げ時等の設定データの書込みが必要な時にテスタ
・コントローラ２０から書込まれる。
【００３６】Ｉ／Ｏ部１０２、データ処理部１０４、Ｄ
ＳＰ１０８、メモリＩ／Ｆ部１１０、コントローラ部１
２０には、それぞれテスタ・コントローラ・アドレス・
デ−タ・バス１２８が接続されており、該バス１２８を
介して、各部とテスタ・コントローラ２０間でそれぞれ
の状態の通知および制御が行われる。また、該バス１２
８を、シーケンス・メモリ１２４に格納するデータをテ
スタ・コントローラ２０から書込むのに利用しても良
い。
ＳＰ１０８、メモリＩ／Ｆ部１１０、コントローラ部１
２０には、それぞれテスタ・コントローラ・アドレス・
デ−タ・バス１２８が接続されており、該バス１２８を
介して、各部とテスタ・コントローラ２０間でそれぞれ
の状態の通知および制御が行われる。また、該バス１２
８を、シーケンス・メモリ１２４に格納するデータをテ
スタ・コントローラ２０から書込むのに利用しても良
い。
【００３７】再構成可能な論理デバイスをＩ／Ｏ部１０
２、データ処理部１０４、メモリＩ／Ｆ部１１０に分け
て用いることにより、データ処理部１０４の入出力仕様
を単純にすることができ、設計が容易になる。
２、データ処理部１０４、メモリＩ／Ｆ部１１０に分け
て用いることにより、データ処理部１０４の入出力仕様
を単純にすることができ、設計が容易になる。
【００３８】例えば、再構成可能な論理デバイスを一つ
のブロックとして設計していた場合には、各部が混在し
ているので、一部分を修正するだけでも、電気的に他の
部分に影響をもたらすことがある。また、論理デバイス
の端子の数の制約により、内部に構成できる機能が限ら
れることもある。
のブロックとして設計していた場合には、各部が混在し
ているので、一部分を修正するだけでも、電気的に他の
部分に影響をもたらすことがある。また、論理デバイス
の端子の数の制約により、内部に構成できる機能が限ら
れることもある。
【００３９】しかしながら、再構成可能な論理デバイス
を、Ｉ／Ｏ部１０２、データ処理部１０４、メモリＩ／
Ｆ部１１０に分けておくと、各部が電気的・物理的に分
離しているので、このような問題が起こりにくい。ま
た、ＤＤＰでテスト・アプリケーションを新たに作成す
る場合に、すべてを最初から作成せずに既にあるものを
修正しながら作る場合にも、Ｉ／Ｏ部、データ処理部、
メモリＩ／Ｆ部のそれぞれ毎に動作を確認できるので、
設計・開発が容易である。
を、Ｉ／Ｏ部１０２、データ処理部１０４、メモリＩ／
Ｆ部１１０に分けておくと、各部が電気的・物理的に分
離しているので、このような問題が起こりにくい。ま
た、ＤＤＰでテスト・アプリケーションを新たに作成す
る場合に、すべてを最初から作成せずに既にあるものを
修正しながら作る場合にも、Ｉ／Ｏ部、データ処理部、
メモリＩ／Ｆ部のそれぞれ毎に動作を確認できるので、
設計・開発が容易である。
【００４０】より詳細には、このように各部を分離して
構成すると、各部は、データとストローブ信号にしたが
ってデータを取り込み、クロック信号に従って処理を行
って、結果をバスに出力する、という単純な動作にした
がったパイプライン処理を実現でき、常に他のブロック
の状態を監視する必要がないので、設計が容易となる。
構成すると、各部は、データとストローブ信号にしたが
ってデータを取り込み、クロック信号に従って処理を行
って、結果をバスに出力する、という単純な動作にした
がったパイプライン処理を実現でき、常に他のブロック
の状態を監視する必要がないので、設計が容易となる。
【００４１】図４に、ＤＤＰ１００を用いたＩＣテスタ
４０のブロック図を示す。ＤＤＰ１００は、外部データ
・バス１１８を介して各ＴＶＧ１６に接続されると共
に、テスタ・コントローラ・アドレス・データ・バス１
２８を介してテスタ・コントローラ２０に接続されてい
る。マスタ・シーケンサ１４０は各ＴＶＧ１６、ＤＤＰ
１００およびテスタ・コントローラ２０に接続され、テ
ストのスタート・ストップ等の制御を行う。
４０のブロック図を示す。ＤＤＰ１００は、外部データ
・バス１１８を介して各ＴＶＧ１６に接続されると共
に、テスタ・コントローラ・アドレス・データ・バス１
２８を介してテスタ・コントローラ２０に接続されてい
る。マスタ・シーケンサ１４０は各ＴＶＧ１６、ＤＤＰ
１００およびテスタ・コントローラ２０に接続され、テ
ストのスタート・ストップ等の制御を行う。
【００４２】以下に、上記の構成のＤＤＰ１００を用い
て、どのように多様なＩＣのアプリケーションを実現す
るかについて説明する。
て、どのように多様なＩＣのアプリケーションを実現す
るかについて説明する。
【００４３】アプリケーション１：データ列発生装置 例えば、ランダムなデータを高速に発生する必要がある
場合には、データ処理部に所望のビット数の乱数発生器
を構成してランダム・データを生成する。乱数発生器は
ハードウエア的に実現しているので、テスタ・コントロ
ーラやマイクロプログラム内蔵のＤＳＰがデータを発生
するよりも、高速にリアルタイムに発生できる。
場合には、データ処理部に所望のビット数の乱数発生器
を構成してランダム・データを生成する。乱数発生器は
ハードウエア的に実現しているので、テスタ・コントロ
ーラやマイクロプログラム内蔵のＤＳＰがデータを発生
するよりも、高速にリアルタイムに発生できる。
【００４４】長大な周期のデータが必要な場合には、Ｄ
ＳＰ１０８を用いて大容量のメイン・メモリ１１２に短
時間でデータを作成格納しておき、データ処理部１０４
を介して出力してもよいし、リアルタイムにＤＳＰ１０
８で生成したデータをデータ処理部１０４で処理を施し
ながら出力してもよい。
ＳＰ１０８を用いて大容量のメイン・メモリ１１２に短
時間でデータを作成格納しておき、データ処理部１０４
を介して出力してもよいし、リアルタイムにＤＳＰ１０
８で生成したデータをデータ処理部１０４で処理を施し
ながら出力してもよい。
【００４５】アプリケーション２：データ評価装置 長いヘッダ部を含む通信用ＩＣからのデータを評価する
場合には、データ処理部１０４にカウンタ等でヘッダ部
を検出するモジュールを構成しておき、ヘッダを取り除
いたデータをメイン・メモリに格納することで、データ
部をリアルタイムに取り出し評価することができる。こ
のヘッダを取り除くモジュールの構成は、再構成可能な
論理デバイスを使用するので、デバッグして修正するの
も短時間・低コストでできるし、ＩＣの仕様変更により
ヘッダ部の長さ、内容が変更になっても容易に対応でき
る。
場合には、データ処理部１０４にカウンタ等でヘッダ部
を検出するモジュールを構成しておき、ヘッダを取り除
いたデータをメイン・メモリに格納することで、データ
部をリアルタイムに取り出し評価することができる。こ
のヘッダを取り除くモジュールの構成は、再構成可能な
論理デバイスを使用するので、デバッグして修正するの
も短時間・低コストでできるし、ＩＣの仕様変更により
ヘッダ部の長さ、内容が変更になっても容易に対応でき
る。
【００４６】アプリケーション３：画像ＩＣ評価装置 ＣＣＤやＣＭＯＳイメージャ等のイメージ・センサのデ
ジタル変換した信号を出力するタイプの素子の画素デー
タのばらつき測定に、本発明によるＤＤＰ１００を用い
ると、短時間でテストを行うことができる。
ジタル変換した信号を出力するタイプの素子の画素デー
タのばらつき測定に、本発明によるＤＤＰ１００を用い
ると、短時間でテストを行うことができる。
【００４７】例えば一例として総画素数は５１２Ｋ個の
イメージ・センサを考える。画素ｉのｊ回目の測定デー
タをｘijとするとき、各画素のデータの分散σiは、各
ｘiを、例えば１０回ずつ測定するとすると、
イメージ・センサを考える。画素ｉのｊ回目の測定デー
タをｘijとするとき、各画素のデータの分散σiは、各
ｘiを、例えば１０回ずつ測定するとすると、
【００４８】
【数１】
【００４９】で求められる。
【００５０】すべての計算をテスタ・コントローラで行
うためには、１０回分の測定データをメモリに蓄える必
要があり、５Ｍワードの深さが必要になってしまい、テ
スタ・コントローラに転送する時間だけでも膨大になっ
てしまう。ＤＳＰを使用するとしても、ＤＳＰは内部で
マイクロプログラムによる処理をしているためにリアル
タイム処理をするほど高速ではないので、追従できな
い。そのため、一旦全測定データをメモリに格納しなけ
ればならない。
うためには、１０回分の測定データをメモリに蓄える必
要があり、５Ｍワードの深さが必要になってしまい、テ
スタ・コントローラに転送する時間だけでも膨大になっ
てしまう。ＤＳＰを使用するとしても、ＤＳＰは内部で
マイクロプログラムによる処理をしているためにリアル
タイム処理をするほど高速ではないので、追従できな
い。そのため、一旦全測定データをメモリに格納しなけ
ればならない。
【００５１】本発明によるＤＤＰを用いると、次のよう
に高速にテストすることができる。
に高速にテストすることができる。
【００５２】まず、データ処理部１０４にハードウエア
的に二乗演算および加算演算を行う演算部を構成してお
き、測定毎に、各画素の
的に二乗演算および加算演算を行う演算部を構成してお
き、測定毎に、各画素の
【００５３】
【数２】
【００５４】と
【００５５】
【数３】
【００５６】をリアルタイムに計算し、ローカル・メモ
リ１０６に保存する。イメージ・センサからのデータ収
集後にＤＳＰ１０８を使用してローカル・メモリ１０６
に格納されたデータから、式１に従い除算、差演算、平
方根演算を行うことで各画素のσiを求める。テスタ・
コントローラ２０へは各画素のσiの値だけを転送すれ
ばよいので、データ転送にかかる時間は僅かで済む。
リ１０６に保存する。イメージ・センサからのデータ収
集後にＤＳＰ１０８を使用してローカル・メモリ１０６
に格納されたデータから、式１に従い除算、差演算、平
方根演算を行うことで各画素のσiを求める。テスタ・
コントローラ２０へは各画素のσiの値だけを転送すれ
ばよいので、データ転送にかかる時間は僅かで済む。
【００５７】本発明を好適な実施形態を参照して具体的
に図示及び説明したが、当業者には本発明の精神および
範囲から逸脱することなく、その形態および細部に様々
な変更を加えることが可能である。
に図示及び説明したが、当業者には本発明の精神および
範囲から逸脱することなく、その形態および細部に様々
な変更を加えることが可能である。
【００５８】
【発明の効果】以上のように、本発明を用いると、多様
なＩＣの機能に対応したデータ発生あるいはデータ評価
を行うデジタル・データ処理装置を構成することができ
る。
なＩＣの機能に対応したデータ発生あるいはデータ評価
を行うデジタル・データ処理装置を構成することができ
る。
【００５９】それにより、データ処理部及びＩ／Ｏ部及
びメモリＩ／Ｆ部でハードウエアをダイナミックかつフ
レキシブルに変更することができるので、短期間でアプ
リケーションを開発することができる。
びメモリＩ／Ｆ部でハードウエアをダイナミックかつフ
レキシブルに変更することができるので、短期間でアプ
リケーションを開発することができる。
【００６０】さらに、ＤＳＰを再構成可能な論理デバイ
スと共に用いることにより、それぞれが得意な演算を行
うように分担させることで、より高速なテストを実現で
きる。
スと共に用いることにより、それぞれが得意な演算を行
うように分担させることで、より高速なテストを実現で
きる。
【００６１】その上、再構成可能な論理デバイスを、Ｉ
／Ｏ部、データ処理部、メモリＩ／Ｆ部に用いることに
より、データ処理部の入出力仕様を単純にすることがで
き、設計がしやすくなる。
／Ｏ部、データ処理部、メモリＩ／Ｆ部に用いることに
より、データ処理部の入出力仕様を単純にすることがで
き、設計がしやすくなる。
【００６２】又、本装置１台で、データの発生あるいは
データの評価を行う様々なＩＣのアプリケーションに対
応できるので、開発コストを低減することができる上、
生産台数か多くないような特定用途向けＩＣのアプリケ
ーションにも木目細かく柔軟に対応できる。
データの評価を行う様々なＩＣのアプリケーションに対
応できるので、開発コストを低減することができる上、
生産台数か多くないような特定用途向けＩＣのアプリケ
ーションにも木目細かく柔軟に対応できる。
【図１】従来のＩＣテスタにおけるデジタル・データの
処理を説明するブロック図である。
処理を説明するブロック図である。
【図２】ＤＳＰを備えた従来のＩＣテスタにおけるデジ
タル・データの処理を説明するブロック図である。
タル・データの処理を説明するブロック図である。
【図３】本発明によるデータ処理装置のブロック図であ
る。
る。
【図４】本発明によるデータ処理装置を備えたＩＣテス
タのブロック図である。
タのブロック図である。
１０、３０、４０：ＩＣテスタ １２：ＤＵＴ １４：ピン・エレクトロニクス １６：ＴＶＧ １８：メモリ ２０：テスタ・コントローラ ２２：ＤＳＰ部 ２４：ローカル・バス １００：デジタル・データ処理装置（ＤＤＰ） １０２：Ｉ／Ｏ部 １０４：データ処理部 １０６：ローカル・メモリ １０８：ＤＳＰ １１０：メモリＩ／Ｆ部 １１２：メイン・メモリ １１４：メイン・バス １１６：ローカル・バス １１８：外部データ・バス １２０：コントローラ部 １２２：シーケンサ １２４：シーケンス・メモリ １２６：外部コントロール・バス
Claims (6)
- 【請求項１】外部とのデータの入出力において、内部で
利用しやすいように信号線を変換する、内部構成を該変
換内容に応じて変更できる第１の再構成可能な論理デバ
イスと、 第１のメモリあるいは前記第１の再構成可能な論理デバ
イスからデータを受け取り、内部に構成された素子の組
み合わせに従ってデータを処理する、内部構成を該デー
タ処理に応じて変更できる第２の再構成可能な論理デバ
イスと、 前記第２の再構成可能な論理デバイスと第１のメモリと
の間でデータを送受する際に所定のインターフェースを
とる、内部構成を該インターフェースに応じて変更でき
る第３の再構成可能な論理デバイスとを有し、 前記第１ないし第３の再構成可能な論理デバイスは、内
部構成を書込むための書込み線をそれぞれ備えているこ
とを特徴とするデータの発生あるいはデータの評価を行
うＩＣテスト用データ処理装置。 - 【請求項２】前記第２の再構成可能な論理デバイスとデ
ータを送受する第２のメモリを有し、 該送受の経路は、前記第２および第３の再構成可能な論
理デバイス間のデータの経路とは異なる高速なバスを介
することを特徴とする請求項１に記載のデータ処理装
置。 - 【請求項３】前記第２のメモリとデータを送受するデジ
タル信号処理装置であって、前記デジタル信号処理装置
は、前記第２および第３の再構成可能な論理デバイスと
もデータを送受することを特徴とする請求項２に記載の
データ処理装置。 - 【請求項４】前記第１ないし第３の再構成可能な論理デ
バイスは、フィールド・プログラマブル・ゲート・アレ
イ（ＦＰＧＡ）を有する請求項１ないし３のいずれかに
記載のデータ処理装置。 - 【請求項５】前記第１ないし第３の再構成可能な論理デ
バイスと前記デジタル信号処理装置とを制御するコント
ローラ部を有することを特徴とする請求項１ないし４の
いずれかに記載のデータ処理装置。 - 【請求項６】前記コントローラ部には、シーケンサとシ
ーケンス・メモリとを有することを特徴とする請求項５
に記載のデータ処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04829598A JP3214830B2 (ja) | 1998-02-27 | 1998-02-27 | Ｉｃテスト用データ処理装置 |
| DE19906215A DE19906215A1 (de) | 1998-02-27 | 1999-02-15 | Datenverarbeitungseinrichtung für eine IC-Prüfvorrichtung |
| US09/253,654 US6289478B1 (en) | 1998-02-27 | 1999-02-20 | Data processing apparatus for IC tester |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04829598A JP3214830B2 (ja) | 1998-02-27 | 1998-02-27 | Ｉｃテスト用データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11248804A JPH11248804A (ja) | 1999-09-17 |
| JP3214830B2 true JP3214830B2 (ja) | 2001-10-02 |
Family
ID=12799459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04829598A Expired - Fee Related JP3214830B2 (ja) | 1998-02-27 | 1998-02-27 | Ｉｃテスト用データ処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6289478B1 (ja) |
| JP (1) | JP3214830B2 (ja) |
| DE (1) | DE19906215A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US8160864B1 (en) | 2000-10-26 | 2012-04-17 | Cypress Semiconductor Corporation | In-circuit emulator and pod synchronized boot |
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