JP4511889B2

JP4511889B2 - 試験装置及び試験方法

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Publication number: JP4511889B2
Application number: JP2004212234A
Authority: JP
Inventors: 伸賢高岩
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2004-07-20
Filing date: 2004-07-20
Publication date: 2010-07-28
Anticipated expiration: 2024-07-20
Also published as: JP2006030090A

Description

本発明は、試験装置及び試験方法に関する。特に、本発明は、電子デバイスから出力される出力パターン列と、期待値パターン列とを比較することにより、電子デバイスの良否を判定する試験装置及び試験方法に関する。

試験装置は、試験対象となる被試験デバイス（DUT: Device Under Test）の試験を、試験プログラムに基づいて行う。具体的には、試験装置は、試験プログラムの命令をメモリから順次読み出して実行する。そして、試験装置は、各命令に対応付けられた試験パターンをメモリから読み出して、被試験デバイスの各端子に出力する。その結果出力された出力パターンは、被試験デバイスが出力すべき予め定められた期待値パターンと比較される。
現時点で先行する文献公知発明の存在を把握していないので、その記載を省略する。

被試験デバイスによっては、出力パターン列の出力が開始されるタイミングが定まっていない場合がある。このため、出力パターン列の先頭を示す予め定められたヘッダパターン列を、被試験デバイスに出力させ、ヘッダパターンを検出した後に期待値パターンとの比較を開始する方法（ハント機能）が考えられる。即ちこの方法によると、試験装置は、ヘッダパターン列が検出された場合に、そのヘッダパターンに続いて出力される出力パターン列を、期待値パターン列と比較する。一方、ヘッダパターン列の検出に失敗した場合にはその旨を利用者等に通知する。

一方、従来の試験装置においては、被試験デバイスの障害解析を支援するべく、比較対象とする出力パターン及び期待値パターンの範囲であるコンペアウィンドウを指定することができる。即ちコンペアウィンドウの範囲外においては、出力パターン及び期待値パターンが一致しない場合であっても、障害が検出されたこととはならず、試験が継続される。しかしながら、コンペアウィンドウの範囲外においてヘッダパターン列の検出に失敗した場合において、その旨の情報がエラーログ等に記録されたり利用者に通知されてしまうと、試験対象範囲外の不要なデータが試験対象の比較結果と混在し、障害解析を難しくしてしまう場合がある。

そこで本発明は、上記の課題を解決することのできる試験装置及び試験方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、被試験デバイスの端子から順次出力される出力パターン列と、出力パターン列と比較されるべき期待値パターン列との比較結果に基づいて、被試験デバイスの良否を判定する試験装置であって、被試験デバイスの試験プログラムに含まれる複数の命令を順次実行し、実行された各々の命令に対応付けられた期待値パターンをメモリから読み出すシーケンス制御部と、予め定められたヘッダパターン列に一致する出力パターン列の検出開始を指示する検出開始命令が実行された場合に、ヘッダパターン列と一致する出力パターン列が被試験デバイスから出力されるか否かを検出するヘッダパターン検出部と、ヘッダパターン列と一致する出力パターン列が検出された場合に、ヘッダパターン列と一致する当該出力パターン列に続いて被試験デバイスから出力される出力パターン列を、期待値パターン列と比較する期待値比較部と、複数の命令のうち、ヘッダパターン列と一致する出力パターン列の検出を有効とする有効範囲を設定するヘッダ検出範囲設定部と、検出開始命令が実行されてから、ヘッダパターン列の検出を終了する検出終了命令が実行されるまでの間に、ヘッダパターン列と一致する出力パターン列が検出されなかった場合に、検出開始命令から検出終了命令までの命令が有効範囲内であることを条件として、ヘッダパターン列の検出に失敗したことを示すエラーを通知するエラー判断通知部とを備える試験装置。

有効範囲が開始される命令のアドレスである開始アドレス、及び有効範囲が終了する命令のアドレスである終了アドレスを格納するヘッダ検出範囲設定レジスタを更に備え、ヘッダ検出範囲設定部は、ヘッダ検出範囲設定レジスタに値を格納することにより有効範囲を設定し、エラー判断通知部は、ヘッダ検出範囲設定レジスタに格納された開始アドレス、及び、ヘッダ検出範囲設定レジスタに格納された終了アドレスの間において、検出開始命令又は検出終了命令が実行されることを条件として、ヘッダパターン列の検出に失敗したことを示すエラーを通知する請求項１記載の試験装置。

少なくとも一の命令に対応付けて、当該一の命令に対応する期待値パターンと、出力パターンとの比較を有効とする旨を示すコンペアウィンドウを設定する比較有効範囲設定部を更に備え、ヘッダ検出範囲設定部は、検出開始命令から検出終了命令までの間の少なくとも１つの命令にコンペアウィンドウが設定されている場合に、当該検出開始命令から当該検出終了命令までの間においてヘッダパターン列の検出を有効とする請求項１記載の試験装置。

被試験デバイスの端子から順次出力される出力パターン列と、出力パターン列と比較されるべき期待値パターン列との比較結果に基づいて、被試験デバイスの良否を判定する試験方法であって、被試験デバイスの試験プログラムに含まれる複数の命令を順次実行し、実行された各々の命令に対応付けられた期待値パターンをメモリから読み出すシーケンス制御段階と、予め定められたヘッダパターン列に一致する出力パターン列の検出開始を指示する検出開始命令が実行された場合に、ヘッダパターン列と一致する出力パターン列が被試験デバイスから出力されるか否かを検出するヘッダパターン検出段階と、ヘッダパターン列と一致する出力パターン列が検出された場合に、ヘッダパターン列と一致する当該出力パターン列に続いて被試験デバイスから出力される出力パターン列を、期待値パターン列と比較する期待値比較段階と、複数の命令のうち、ヘッダパターン列と一致する出力パターン列の検出を有効とする有効範囲を設定するヘッダ検出範囲設定段階と、検出開始命令が実行されてから、ヘッダパターン列の検出を終了する検出終了命令が実行されるまでの間に、ヘッダパターン列と一致する出力パターン列が検出されなかった場合に、検出開始命令から検出終了命令までの命令が有効範囲内であることを条件として、ヘッダパターン列の検出に失敗したことを示すエラーを通知するエラー判断通知段階とを備える試験方法。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明によれば、ヘッダパターン列の検出を有効とする範囲を適切に設定できる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、試験装置１０の構成を示す。試験装置１０は、１又は複数の端子を備えるＤＵＴ１００を試験する試験装置であり、メインメモリ１０２と、セントラルパターン制御部１１２と、複数のチャネルブロック１３０と、テスタ制御部１９０とを備える。

メインメモリ１０２は、ＤＵＴ１００の試験プログラムを格納し、試験プログラムを実行した結果ＤＵＴ１００が出力する出力パターンを記録する。メインメモリ１０２は、命令メモリ１０４と、複数の試験パターンメモリ１０６と、複数の期待値パターンメモリ１０８と、デジタルキャプチャメモリ１１０とを有する。

命令メモリ１０４は、試験プログラムに含まれる各命令を格納する。複数の試験パターンメモリ１０６のそれぞれは、ＤＵＴ１００の各端子に対応して設けられ、各命令に対応付けて、当該命令を実行する命令サイクル期間中に用いる試験パターン列を各端子毎に格納する。

ここで試験パターン列は、命令サイクル期間中にＤＵＴ１００の端子に対して順次出力するべき複数の試験パターンを含む。例えば、試験装置１０が１命令サイクル当たり３２ビットの信号をＤＵＴ１００に対して出力する場合、試験パターンメモリ１０６は、各命令に対応付けて、１命令サイクル期間中に出力する３２ビットの信号に対応する３２個の試験パターンからなる試験パターン列を格納する。

複数の期待値パターンメモリ１０８のそれぞれは、ＤＵＴ１００の各端子に対応して設けられ、各命令に対応付けて、当該命令を実行する命令サイクル期間中に用いる期待値パターン列を格納する。ここで、期待値パターン列は、命令サイクル期間中にＤＵＴ１００の端子から順次出力される複数の出力パターンと順次比較されるべき複数の期待値パターンを含む。デジタルキャプチャメモリ１１０は、試験プログラムを実行した結果ＤＵＴ１００が出力する出力パターンを記録する。

以上において、命令メモリ１０４、複数の試験パターンメモリ１０６、複数の期待値パターンメモリ１０８、及び／又はデジタルキャプチャメモリ１１０は、メインメモリ１０２を構成する別個のメモリモジュールに分割して設けられてもよく、同一のメモリモジュール内の異なる記憶領域として設けられてもよい。

セントラルパターン制御部１１２は、メインメモリ１０２及び複数のチャネルブロック１３０に接続され、ＤＵＴ１００の各端子に共通の処理を行う。セントラルパターン制御部１１２は、パターンリストメモリ１１４と、ベクタ生成制御部１１６と、セントラルキャプチャ制御部１２０と、パターンリザルトメモリ１２２とを有する。

パターンリストメモリ１１４は、試験プログラムのメインルーチンや各サブルーチンのそれぞれについて、命令メモリ１０４における当該ルーチンの開始／終了アドレス、試験パターンメモリ１０６における試験パターンの開始アドレス、期待値パターンメモリ１０８における期待値パターンの開始アドレス等を格納する。ベクタ生成制御部１１６は、シーケンシャルパターン生成部１４６と共に本発明に係るシーケンシャル制御部として機能し、命令サイクル毎に、ＤＵＴ１００の試験プログラムに含まれる命令を順次実行する。より具体的には、ベクタ生成制御部１１６は、各ルーチン毎に、開始アドレスから終了アドレスまでの各命令をパターンリストメモリ１１４から順次読み出して、順次実行する。

セントラルキャプチャ制御部１２０は、ＤＵＴ１００の各端子毎の良否判定結果を各チャネルブロック１３０から受けて、各ルーチン毎のＤＵＴ１００の良否判定結果を集計する。パターンリザルトメモリ１２２は、各ルーチン毎のＤＵＴ１００の良否判定結果を格納する。

複数のチャネルブロック１３０のそれぞれは、ＤＵＴ１００の各端子に対応して設けられる。各チャネルブロック１３０は、チャネルパターン生成部１４０と、タイミング生成部１６０と、ドライバ１７０と、コンパレータ１８０とを有する。

チャネルパターン生成部１４０は、当該端子の試験に用いる試験パターン列又は期待値パターン列を生成し、ＤＵＴ１００の出力パターン列及び期待値パターン列の比較を行う。チャネルパターン生成部１４０は、シーケンシャルパターン生成部１４２と、フォーマット制御部１４４と、シーケンシャルパターン生成部１４６と、ハント・コンペア部１４８と、フェイルキャプチャ制御部１５０と、フェイルキャプチャメモリ１５２とを含む。

シーケンシャルパターン生成部１４２は、実行するルーチンに対応して出力すべき試験パターン列の開始アドレスを、ベクタ生成制御部１１６から受信する。そして、シーケンシャルパターン生成部１４２は、各命令サイクルに対応して当該開始アドレスから順に試験パターンメモリ１０６から試験パターン列を読み出して、順次フォーマット制御部１４４へ出力する。フォーマット制御部１４４は、試験パターン列を、ドライバ１７０を制御するためのフォーマットに変換する。

シーケンシャルパターン生成部１４６は、ベクタ生成制御部１１６と共に本発明に係るシーケンス制御部として機能し、実行するルーチンに対応して、期待値パターン列の開始アドレスをベクタ生成制御部１１６から受信する。そして、シーケンシャルパターン生成部１４６は、各命令サイクルに対応して当該開始アドレスから順に期待値パターンメモリ１０８から期待値パターンを読み出して、順次ハント・コンペア部１４８及びフェイルキャプチャ制御部１５０へ出力する。

ハント・コンペア部１４８は、コンパレータ１８０を介してＤＵＴ１００が出力した出力パターン列を入力し、期待値パターン列と比較する。ここでハント・コンペア部１４８は、ＤＵＴ１００から出力されるタイミングが不定の出力パターン列については、ＤＵＴ１００から特定のヘッダパターン列が出力されたことを条件として期待値パターン列との比較を開始するハント機能を有してよい。この場合、ハント・コンペア部１４８は、ヘッダパターン列に一致する出力パターン列の検出を開始する検出開始命令が実行されたことを条件として、ヘッダパターン列の検出を開始してもよい。ハント機能によって、ハント・コンペア部１４８は、例えば、ヘッダパターン列の検出を開始してからヘッダパターン列が検出されるまでに要した時間に基づいて、出力パターン列を期待値パターン列と比較するタイミングを調整する。

フェイルキャプチャ制御部１５０は、ＤＵＴ１００の出力パターン列及び期待値パターン列の一致／不一致の情報をハント・コンペア部１４８から受けて、当該端子についてのＤＵＴ１００の良否判定結果を生成する。フェイルキャプチャメモリ１５２は、ハント・コンペア部１４８によるハント処理の結果や期待値と不一致となった出力パターンの値等を含むフェイル情報を格納する。

タイミング生成部１６０は、ドライバ１７０が試験パターン列内の各試験パターンを出力するタイミング、及び、コンパレータ１８０がＤＵＴ１００の出力パターンを取り込むタイミングを生成する。ドライバ１７０は、タイミング生成部１６０により指定されたタイミングにおいて、チャネルパターン生成部１４０内のフォーマット制御部１４４により出力される各試験パターンをＤＵＴ１００へ出力する。コンパレータ１８０は、タイミング生成部１６０により指定されたタイミングにおいて、ＤＵＴ１００の端子から出力された出力パターンを取得し、チャネルブロック１３０内のハント・コンペア部１４８及びデジタルキャプチャメモリ１１０へ供給する。

なお、チャネルパターン生成部１４０は、以上に示したシーケンシャルパターン生成部１４２及びシーケンシャルパターン生成部１４６を別個に設ける構成に代えて、シーケンシャルパターン生成部１４２及びシーケンシャルパターン生成部１４６の機能を有する共通のシーケンシャルパターン生成部を備える構成を採ってもよい。テスタ制御部１９０は、ハント・コンペア部１４８に指示して、出力パターン及び期待値パターンを比較する機能を有効とする命令の範囲を設定する。また、テスタ制御部１９０は、ハント・コンペア部１４８に指示して、ヘッダパターン列の検出を有効とする命令の範囲を設定する。

図２は、ハント・コンペア部１４８の構成を示す。ハント・コンペア部１４８は、ヘッダパターン検出部２００と、期待値比較部２１０と、ヘッダ検出範囲設定レジスタ２２０と、比較有効範囲設定レジスタ２３０と、エラー判断通知部２４０と、セレクタ２５０とを有する。ヘッダパターン検出部２００は、ベクタ生成制御部１１６により実行される命令が、ヘッダ検出範囲設定レジスタ２２０に設定された、ヘッダパターン列と一致する出力パターン列の検出を有効とする有効範囲内である場合に、検出開始命令が実行されたか否かを判断する。そして、ヘッダパターン検出部２００は、検出開始命令が実行された場合に、被試験デバイス１００から出力される出力パターン列をコンパレータ１８０から取得し、ヘッダパターン列と一致する出力パターン列が被試験デバイス１００から出力されるか否かを検出する。

期待値比較部２１０は、被試験デバイス１００から出力される出力パターン列をコンパレータ１８０から取得し、期待値パターン列をシーケンシャルパターン生成部１４６から取得する。そして、期待値比較部２１０は、ヘッダパターン列と一致する出力パターン列が検出された場合に、ヘッダパターン列と一致するその出力パターン列に続いて被試験デバイス１００から出力される出力パターン列を、期待値パターン列と比較する。この場合、期待値比較部２１０は、比較対象の期待値パターンが、比較有効範囲設定レジスタ２３０に設定された、期待値パターン列及び出力パターン列の比較を有効とする有効範囲内の何れかの命令に対応することを条件として、その期待値パターンを出力パターンと比較してもよい。

ヘッダ検出範囲設定レジスタ２２０は、ベクタ生成制御部１１６により実行される複数の命令のうち、ヘッダパターン列と一致する出力パターン列の検出を有効とする有効範囲が開始される命令のアドレスである開始アドレス、及び、その有効範囲が終了する命令のアドレスである終了アドレスを格納する。この有効範囲をハントウィンドウと呼ぶ。例えば、ヘッダ検出範囲設定レジスタ２２０は、テスタ制御部１９０によりこれらのアドレスの設定を受けてもよい。

比較有効範囲設定レジスタ２３０は、ベクタ生成制御部１１６により実行される複数の命令のうち、出力パターンとの比較が有効とされる期待値パターンに対応する命令の開始アドレス、及び、出力パターンとの比較が有効とされる期待値パターンに対応する命令の終了アドレスを格納する。この開始アドレスから終了アドレスまでの範囲をコンペアウィンドウと呼ぶ。例えば、比較有効範囲設定レジスタ２３０は、テスタ制御部１９０によりこれらのアドレスの設定を受けてもよい。

なお、期待値パターンメモリ１０８において同一の命令に対し端子毎に複数の期待値パターンが対応付けられている場合には、比較有効範囲設定レジスタ２３０は、何れの期待値パターンをコンペアウィンドウの開始点とするかを示すパラメータを更に格納してもよい。同様に、比較有効範囲設定レジスタ２３０は、何れの期待値パターンをコンペアウィンドウの終了点とするかを示すパラメータを、更に格納してもよい。これによりコンペアウィンドウとするパターンの範囲をより細かく指定できる。また、これに代えて、比較有効範囲設定レジスタ２３０は、コンペアウィンドウを示すパラメータとして、試験開始からコンペアウィンドウの開始までに経過する命令サイクル数、及び試験開始からコンペアウィンドウの終了までに経過する命令サイクル数を格納してもよい。このように、コンペアウィンドウの指定方法には、様々な方法を用いることができるので、各種の障害に対して迅速かつ適切な障害解析を行うことができる。

エラー判断通知部２４０は、検出開始命令が実行されてから、ヘッダパターン列の検出を終了する検出終了命令が実行されるまでの間に、ヘッダパターン列と一致する出力パターン列が検出されなかった場合に、検出開始命令から検出終了命令までの命令がハントウィンドウ内であることを条件として、ヘッダパターン列の検出に失敗したことを示すエラーを利用者等に通知する。

セレクタ２５０は、ヘッダパターン列と一致する出力パターン列が検出された場合に、期待値比較部２１０による比較結果を選択してフェイルキャプチャ制御部１５０に送り、フェイルキャプチャ制御部１５０によりフェイルキャプチャメモリ１５２に格納させる。一方、セレクタ２５０は、ヘッダパターン列と一致する出力パターン列が検出されなかった場合に、コンパレータ１８０から取得した出力パターン列を選択してフェイルキャプチャ制御部１５０に送り、フェイルキャプチャ制御部１５０によりフェイルキャプチャメモリ１５２に格納させる。これにより、ヘッダパターン列が検出されない障害の発生時において、障害の原因追究を容易にすることができる。

図３は、テスタ制御部１９０の構成を示す。テスタ制御部１９０は、ヘッダ検出範囲設定部３００と、比較有効範囲設定部３１０とを有する。ヘッダ検出範囲設定部３００は、命令メモリ１０４に格納された複数の命令のうち、ヘッダパターン列と一致する出力パターン列の検出を有効とする有効範囲、即ちハントウィンドウを設定する。具体的には、ヘッダ検出範囲設定部３００は、利用者等の指示に応じて、ハントウィンドウの開始アドレス及び終了アドレスを示す値を、ヘッダ検出範囲設定レジスタ２２０に格納する。

また、ヘッダ検出範囲設定部３００は、検出開始命令から検出終了命令までの間の少なくとも１つの命令に、比較有効範囲設定部３１０によりコンペアウィンドウが設定されている場合に、当該検出開始命令から当該検出終了命令までの間においてヘッダパターン列の検出を有効に設定してもよい。

具体的には、ヘッダ検出範囲設定部３００は、コンペアウィンドウが新たに設定される毎に次の処理を行ってもよい。まず、ヘッダ検出範囲設定部３００は、命令メモリ１０４を走査することにより検出開始命令及び検出終了命令の全ての組を検出する。次に、ヘッダ検出範囲設定部３００は、各々の検出開始命令について、その検出開始命令から対応する検出終了命令までの少なくとも１つの命令に新たにコンペアウィンドウが設定されたか判断する。そして、ヘッダ検出範囲設定部３００は、新たにコンペアウィンドウが設定された検出開始命令及び対応する検出終了命令までの間においてヘッダパターン列の検出を有効とする。

図４は、ハントウィンドウの一例を説明する図である。本図は、ベクタ生成制御部１１６により読み出されて順次実行される複数の命令の各々に、当該命令が実行されるタイミングで被試験デバイス１００から出力される出力パターンを対応付けて示す。例えば、検出開始命令の一例であるPKTST命令が実行されるタイミングで、出力データD₀が出力されることを示す。また、PKTST命令の次に実行されるNOP命令が実行されるタイミングで、出力データD₁が出力されることを示す。

NOP命令に続いて順次複数の命令が実行された後に、更にNOP命令が実行される。このNOP命令が実行されるタイミングで、出力データD_nが出力される。次に、検出終了命令の一例であるPKTEND命令が実行される。ここで、このPKTST命令からこのPKTEND命令に至る何れの命令にも、ハントウィンドウが設定されていない。このため、ヘッダパターン検出部２００は、このPKTST命令からこのPKTEND命令までの各々の命令が実行される場合においては、ヘッダパターン列を検出しない。更に、エラー判断通知部２４０は、このPKTST命令からこのPKTEND命令までの各々の命令が実行される場合においては、ヘッダパターン列が検出されない場合であっても、ヘッダパターン列が検出されない旨を示すエラーを通知しない。

続いて、ベクタ生成制御部１１６は、PKTEND命令実行後に他の命令を順次実行し、再びPKTST命令を実行する。このPKTST命令が実行されるタイミングで、出力データD_mが被試験デバイス１００から出力される。次に、NOP命令が実行され、このNOP命令が実行されるタイミングで、出力データD_m+1が出力される。このNOP命令に続いて順次複数の命令が実行された後に、更にNOP命令が実行される。このNOP命令が実行されるタイミングで、出力データD_lが出力される。次に、PKTEND命令が実行され、PKTEND命令が実行されるタイミングで出力データD_l+1が出力される。

ここで、ハントウィンドウの開始アドレスを示すパラメータであるHUNT_STは、このPKTST命令に先立って実行される命令のアドレスを示している。そして、ハントウィンドウの終了アドレスを示すパラメータであるHUNT_ENDは、このPKTEND命令より後に実行される命令のアドレスを示している。即ち、このPKTST命令及びPKTEND命令の双方は、ハントウィンドウの範囲内である。従って、ヘッダパターン検出部２００は、このPKTST命令からこのPKTEND命令までの各々の命令が実行される場合において、ヘッダパターン列に一致する出力パターン列を検出する。更に、エラー判断通知部２４０は、このPKTST命令からこのPKTEND命令までの各々の命令が実行される場合において、ヘッダパターン列が検出されない場合には、ヘッダパターン列が検出されない旨を示すエラーを通知する。

このように、ベクタ生成制御部１１６がPKTST命令及びPKTEND命令の複数の組を実行する場合であっても、ヘッダ検出範囲設定レジスタ２２０に適切な値を格納することにより、PKTST命令及びPKTEND命令の各組ごとに、ヘッダパターン列を検出させるか否かを独立して設定することができる。これにより、試験プログラムを書き換えることなく被試験デバイス１００の障害解析を容易に実現できる。

図５は、コンペアウィンドウの一例を示す。本図は、ベクタ生成制御部１１６により読み出されて順次実行される複数の命令の各々に、当該命令が実行されるタイミングで被試験デバイス１００から出力される出力パターンを対応付けて示す。例えば、検出開始命令の一例であるPKTST命令が実行されるタイミングで、出力データD₀が出力されることを示す。また、PKTST命令の次に実行されるNOP命令が実行されるタイミングで、出力データD₁が出力されることを示す。その他の命令及び出力データの対応付けは、図４と略同一であるので説明を省略する。

ここで、初めに実行されるPKTST命令から、対応するPKTEND命令までの何れの命令にも、コンペアウィンドウが設定されていない。従って、ヘッダ検出範囲設定部３００は、このPKTST命令からこのPKTEND命令までの間においてヘッダパターン列の検出を無効とする。一方、次に実行されるPKTST命令から、対応するPKTEND命令までの間の命令には、コンペアウィンドウが設定されている。具体的には、CPEW_STは、コンペアウィンドウの開始アドレスを示すパラメータであり、このPKTSTより後に実行される命令のアドレスを示している。また、CPEW_ENDは、コンペアウィンドウの終了アドレスを示すパラメータであり、このPKTEND命令に先立って実行される命令のアドレスを示している。

従って、ヘッダパターン検出部２００は、このPKTST命令からPKTEND命令までの各々の命令が実行される場合に、ヘッダパターン列と一致する出力パターン列を検出する。そして、エラー判断通知部２４０は、ヘッダパターン列と一致する出力パターン列が検出されなかった場合に、ヘッダパターン列の検出に失敗したことを示すエラーを通知する。この結果、比較対象に設定した命令部分についてのみ、ヘッダパターン列の検出失敗が通知されるので、被試験デバイス１００の障害解析に不要な情報を除外して障害解析の効率を高めることができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

図１は、試験装置１０の構成を示す。図２は、ハント・コンペア部１４８の構成を示す。図３は、テスタ制御部１９０の構成を示す。図４は、ハントウィンドウの一例を示す。図５は、コンペアウィンドウの一例を示す。

符号の説明

１０試験装置
１００被試験デバイス
１０２メインメモリ
１０４命令メモリ
１０６試験パターンメモリ
１０８期待値パターンメモリ
１１０デジタルキャプチャメモリ
１１２セントラルパターン制御部
１１４パターンリストメモリ
１１６ベクタ生成制御部
１２０セントラルキャプチャ制御部
１２２パターンリザルトメモリ
１３０チャネルブロック
１４０チャネルパターン生成部
１４２シーケンシャルパターン生成部
１４４フォーマット制御部
１４６シーケンシャルパターン生成部
１４８ハント・コンペア部
１５０フェイルキャプチャ制御部
１５２フェイルキャプチャメモリ
１６０タイミング生成部
１７０ドライバ
１８０コンパレータ
１９０テスタ制御部
２００ヘッダパターン検出部
２１０期待値比較部
２２０ヘッダ検出範囲設定レジスタ
２３０比較有効範囲設定レジスタ
２４０エラー判断通知部
２５０セレクタ
３００ヘッダ検出範囲設定部
３１０比較有効範囲設定部

Claims

被試験デバイスの端子から順次出力される出力パターン列と、前記出力パターン列と比較されるべき期待値パターン列との比較結果に基づいて、前記被試験デバイスの良否を判定する試験装置であって、
前記被試験デバイスの試験プログラムに含まれる複数の命令を順次実行し、実行された各々の命令に対応付けられた期待値パターンをメモリから読み出すシーケンス制御部と、
予め定められたヘッダパターン列に一致する出力パターン列の検出開始を指示する検出開始命令が実行された場合に、前記ヘッダパターン列と一致する出力パターン列が前記被試験デバイスから出力されるか否かを検出するヘッダパターン検出部と、
前記ヘッダパターン列と一致する出力パターン列が検出された場合に、前記ヘッダパターン列と一致する当該出力パターン列に続いて前記被試験デバイスから出力される出力パターン列を、前記期待値パターン列と比較する期待値比較部と、
前記複数の命令のうち、前記ヘッダパターン列と一致する出力パターン列の検出を有効とする有効範囲を設定するヘッダ検出範囲設定部と、
前記検出開始命令が実行されてから、前記ヘッダパターン列の検出を終了する検出終了命令が実行されるまでの間に、前記ヘッダパターン列と一致する出力パターン列が検出されなかった場合に、前記検出開始命令から前記検出終了命令までの命令が前記有効範囲内であることを条件として、ヘッダパターン列の検出に失敗したことを示すエラーを通知するエラー判断通知部と
を備える試験装置。
前記有効範囲が開始される命令のアドレスである開始アドレス、及び前記有効範囲が終了する命令のアドレスである終了アドレスを格納するヘッダ検出範囲設定レジスタを更に備え、
前記ヘッダ検出範囲設定部は、前記ヘッダ検出範囲設定レジスタに値を格納することにより前記有効範囲を設定し、
前記エラー判断通知部は、前記ヘッダ検出範囲設定レジスタに格納された前記開始アドレス、及び、前記ヘッダ検出範囲設定レジスタに格納された前記終了アドレスの間において、前記検出開始命令又は前記検出終了命令が実行されることを条件として、ヘッダパターン列の検出に失敗したことを示すエラーを通知する
請求項１記載の試験装置。
少なくとも一の命令に対応付けて、当該一の命令に対応する期待値パターンと、出力パターンとの比較を有効とする旨を示すコンペアウィンドウを設定する比較有効範囲設定部を更に備え、
前記ヘッダ検出範囲設定部は、前記検出開始命令から前記検出終了命令までの間の少なくとも１つの命令に前記コンペアウィンドウが設定されている場合に、当該検出開始命令から当該検出終了命令までの間においてヘッダパターン列の検出を有効とする
請求項１記載の試験装置。
被試験デバイスの端子から順次出力される出力パターン列と、前記出力パターン列と比較されるべき期待値パターン列との比較結果に基づいて、前記被試験デバイスの良否を判定する試験方法であって、
前記被試験デバイスの試験プログラムに含まれる複数の命令を順次実行し、実行された各々の命令に対応付けられた期待値パターンをメモリから読み出すシーケンス制御段階と、
予め定められたヘッダパターン列に一致する出力パターン列の検出開始を指示する検出開始命令が実行された場合に、前記ヘッダパターン列と一致する出力パターン列が前記被試験デバイスから出力されるか否かを検出するヘッダパターン検出段階と、
前記ヘッダパターン列と一致する出力パターン列が検出された場合に、前記ヘッダパターン列と一致する当該出力パターン列に続いて前記被試験デバイスから出力される出力パターン列を、前記期待値パターン列と比較する期待値比較段階と、
前記複数の命令のうち、前記ヘッダパターン列と一致する出力パターン列の検出を有効とする有効範囲を設定するヘッダ検出範囲設定段階と、
前記検出開始命令が実行されてから、前記ヘッダパターン列の検出を終了する検出終了命令が実行されるまでの間に、前記ヘッダパターン列と一致する出力パターン列が検出されなかった場合に、前記検出開始命令から前記検出終了命令までの命令が前記有効範囲内であることを条件として、ヘッダパターン列の検出に失敗したことを示すエラーを通知するエラー判断通知段階と
を備える試験方法。