JP2003045199A - メモリ内蔵半導体集積回路 - Google Patents
メモリ内蔵半導体集積回路Info
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Abstract
(57)【要約】
【課題】 内部のＢＩＳＴ回路と外部のメモリテスタを
用いて、デバイス実動作周波数での不良解析が容易に実
現できるメモリ内蔵半導体集積回路を提供する。 【解決手段】 ＢＩＳＴ回路１５による内蔵メモリ１の
テスト結果を、出力データ判定信号線２４からＤＭＡテ
ストで使用するテストモードデータバス３０を介してチ
ップ外部に出力する構成により、ＢＩＳＴ回路が発生す
るアドレスをエミュレートするようにメモリテスタ２５
を動作させ、ＢＩＳＴ回路による不良ビット情報をメモ
リテスタが有する不良解析メモリ２６に記憶させる。
用いて、デバイス実動作周波数での不良解析が容易に実
現できるメモリ内蔵半導体集積回路を提供する。 【解決手段】 ＢＩＳＴ回路１５による内蔵メモリ１の
テスト結果を、出力データ判定信号線２４からＤＭＡテ
ストで使用するテストモードデータバス３０を介してチ
ップ外部に出力する構成により、ＢＩＳＴ回路が発生す
るアドレスをエミュレートするようにメモリテスタ２５
を動作させ、ＢＩＳＴ回路による不良ビット情報をメモ
リテスタが有する不良解析メモリ２６に記憶させる。
Description
【０００１】
【発明の属する技術分野】本発明は、内蔵メモリを自己
テストする回路を有するメモリ内蔵半導体集積回路に関
する。
テストする回路を有するメモリ内蔵半導体集積回路に関
する。
【０００２】
【従来の技術】図１０は、内蔵メモリを自己テストする
回路（Built-In Self Test回路、以下ＢＩＳＴ回路と略
称する）を有するメモリ内蔵半導体集積回路の構成例を
示す概略図である。１は内蔵メモリ、１５’はＢＩＳＴ
回路である。まず、内蔵メモリ１に関連する信号線につ
いて説明する。
回路（Built-In Self Test回路、以下ＢＩＳＴ回路と略
称する）を有するメモリ内蔵半導体集積回路の構成例を
示す概略図である。１は内蔵メモリ、１５’はＢＩＳＴ
回路である。まず、内蔵メモリ１に関連する信号線につ
いて説明する。
【０００３】２は通常動作時における内蔵メモリ１への
ノーマルモードデータ入力信号（ＤＩＮ［０−１２
７］）線、３は通常動作時において内蔵メモリ１のメモ
リアドレスを指定するノーマルモードアドレス信号（Ａ
ＤＲ）線、４は通常動作時において内蔵メモリ１の動作
を規定するコマンド信号（ＣＭＤ）線、５は通常動作時
において内蔵メモリ１に蓄積されているデータを出力す
るノーマルモードデータ出力信号（ＤＯＵＴ［０−１２
７］）線、６はデバイステストモード時に内蔵メモリ１
に蓄積されているデータを出力するテストモードデータ
出力信号（ＰＤＯＵＴ［０−３］）線、７はシステムク
ロック（ＳＣＬＫ）線である。
ノーマルモードデータ入力信号（ＤＩＮ［０−１２
７］）線、３は通常動作時において内蔵メモリ１のメモ
リアドレスを指定するノーマルモードアドレス信号（Ａ
ＤＲ）線、４は通常動作時において内蔵メモリ１の動作
を規定するコマンド信号（ＣＭＤ）線、５は通常動作時
において内蔵メモリ１に蓄積されているデータを出力す
るノーマルモードデータ出力信号（ＤＯＵＴ［０−１２
７］）線、６はデバイステストモード時に内蔵メモリ１
に蓄積されているデータを出力するテストモードデータ
出力信号（ＰＤＯＵＴ［０−３］）線、７はシステムク
ロック（ＳＣＬＫ）線である。
【０００４】１８はデバイステストモード時に使用され
るテストモードアドレス信号（ＴＡＤＲ）線、１９はノ
ーマルモードとデバイステストモードの切り替えを行う
テストモードセット信号（ＴＳ）線、２０はデバイステ
ストモード時において内蔵メモリ１の動作を規定するコ
マンド信号（ＴＣＭＤ）線、２１はデバイステストモー
ド時における内蔵メモリ１へのテストモードデータ入力
信号（ＴＤＩＮ）線である。
るテストモードアドレス信号（ＴＡＤＲ）線、１９はノ
ーマルモードとデバイステストモードの切り替えを行う
テストモードセット信号（ＴＳ）線、２０はデバイステ
ストモード時において内蔵メモリ１の動作を規定するコ
マンド信号（ＴＣＭＤ）線、２１はデバイステストモー
ド時における内蔵メモリ１へのテストモードデータ入力
信号（ＴＤＩＮ）線である。
【０００５】次に、半導体集積回路外部のシステム側か
らの信号線について説明する。
らの信号線について説明する。
【０００６】８はＢＩＳＴモードへの切り替えを行うＢ
ＩＳＴセット信号（ＢＩＳＴＳ）線であり、９は外部シ
ステム側からのシステム発生ノーマルデータ入力信号
（ＳＤＩＮ［０−１２７］）線、１０は外部システム側
から内蔵メモリ１のメモリアドレスを指定するシステム
発生アドレス信号（ＳＡＤＲ）線、１１は外部システム
側から内蔵メモリ１の動作を規定するシステム発生コマ
ンド信号（ＳＣＭＤ）線である。
ＩＳＴセット信号（ＢＩＳＴＳ）線であり、９は外部シ
ステム側からのシステム発生ノーマルデータ入力信号
（ＳＤＩＮ［０−１２７］）線、１０は外部システム側
から内蔵メモリ１のメモリアドレスを指定するシステム
発生アドレス信号（ＳＡＤＲ）線、１１は外部システム
側から内蔵メモリ１の動作を規定するシステム発生コマ
ンド信号（ＳＣＭＤ）線である。
【０００７】次に、ＢＩＳＴ回路１５’に関連する信号
線および回路について説明する。
線および回路について説明する。
【０００８】１２はＢＩＳＴ回路１５’が発生するＢＩ
ＳＴ発生ノーマルデータ入力信号（ＢＩＳＴＤＩＮ［０
−１２７］）線、１３はＢＩＳＴ回路１５’が発生する
ＢＩＳＴ発生アドレス信号（ＢＩＳＴＡＤＲ）線、１４
はＢＩＳＴ回路１５’が発生するＢＩＳＴ発生コマンド
信号（ＢＩＳＴＣＭＤ）線である。
ＳＴ発生ノーマルデータ入力信号（ＢＩＳＴＤＩＮ［０
−１２７］）線、１３はＢＩＳＴ回路１５’が発生する
ＢＩＳＴ発生アドレス信号（ＢＩＳＴＡＤＲ）線、１４
はＢＩＳＴ回路１５’が発生するＢＩＳＴ発生コマンド
信号（ＢＩＳＴＣＭＤ）線である。
【０００９】また、１６’は、ＢＩＳＴ回路１５’に内
蔵され、データ期待値と内蔵メモリ１からのデータ出力
値とを比較し、パス／フェイル判定を行う機能を有する
コンパレータブロックである。１７はコンパレータブロ
ック１６’による判定結果を出力する不良情報出力信号
（ＦＡＩＬ）線である。
蔵され、データ期待値と内蔵メモリ１からのデータ出力
値とを比較し、パス／フェイル判定を行う機能を有する
コンパレータブロックである。１７はコンパレータブロ
ック１６’による判定結果を出力する不良情報出力信号
（ＦＡＩＬ）線である。
【００１０】上記のようなＢＩＳＴ回路１５’を有する
メモリ内蔵半導体集積回路では、ダイレクト・メモリ・
アクセス・テスト（Direct Memory Access Test、以下
ＤＭＡテストと略称する）と比較して、ＢＩＳＴ回路１
５’による検査の方が、１入出力データ当たりのメモリ
空間が狭いので、テスト時間が短いといった利点や、実
際に使用するノーマルモードデータ出力信号線５のデー
タバスを使用して検査できるので、検査品質の向上が見
込まれるといった利点を有する。
メモリ内蔵半導体集積回路では、ダイレクト・メモリ・
アクセス・テスト（Direct Memory Access Test、以下
ＤＭＡテストと略称する）と比較して、ＢＩＳＴ回路１
５’による検査の方が、１入出力データ当たりのメモリ
空間が狭いので、テスト時間が短いといった利点や、実
際に使用するノーマルモードデータ出力信号線５のデー
タバスを使用して検査できるので、検査品質の向上が見
込まれるといった利点を有する。
【００１１】更に、大きな利点として、デバイスの実動
作周波数で内蔵メモリ１を検査できることである。これ
は、高速のメモリテスタを所有していなくても高速検査
が実現できるという点で、今後重要な技術と考えられ
る。
作周波数で内蔵メモリ１を検査できることである。これ
は、高速のメモリテスタを所有していなくても高速検査
が実現できるという点で、今後重要な技術と考えられ
る。
【００１２】
【発明が解決しようとする課題】しかし、上記従来のメ
モリ内蔵半導体集積回路では、ＢＩＳＴ回路１５’を用
いて内蔵メモリ１の不良解析等を行うことは可能である
が、その場合、不良ビット及び不良アドレス情報が不良
情報出力信号線１７を介してシリアルデータとして出力
される。
モリ内蔵半導体集積回路では、ＢＩＳＴ回路１５’を用
いて内蔵メモリ１の不良解析等を行うことは可能である
が、その場合、不良ビット及び不良アドレス情報が不良
情報出力信号線１７を介してシリアルデータとして出力
される。
【００１３】そのため、ＢＩＳＴ回路１５’による内蔵
メモリ１の不良解析を行う場合は、一旦全ての不良情報
を取得して、計算機等により不良アドレスの特定を行っ
た後、ロウ方向不良、コラム方向不良、１ビット不良等
に分類する必要があり、解析に多大な工数を要してしま
う。
メモリ１の不良解析を行う場合は、一旦全ての不良情報
を取得して、計算機等により不良アドレスの特定を行っ
た後、ロウ方向不良、コラム方向不良、１ビット不良等
に分類する必要があり、解析に多大な工数を要してしま
う。
【００１４】これに対して、図１０のメモリテスタ２５
は、アドレス・コマンド発生器２７によりアドレス、コ
マンド及び入力データを発生させ、測定デバイスと同一
アドレス空間を持たせた不良解析メモリ２６に、内蔵メ
モリ１の不良ビットのアドレスを記憶していくため、解
析が容易である。
は、アドレス・コマンド発生器２７によりアドレス、コ
マンド及び入力データを発生させ、測定デバイスと同一
アドレス空間を持たせた不良解析メモリ２６に、内蔵メ
モリ１の不良ビットのアドレスを記憶していくため、解
析が容易である。
【００１５】しかし、デバイスが高速動作であるにもか
かわらず、メモリテスタ２５が低速な測定しかできない
場合は、メモリテスタ２５の測定周波数に合わせて不良
解析するしか手段がなく、高速動作での不良解析ができ
ないという問題を有していた。
かわらず、メモリテスタ２５が低速な測定しかできない
場合は、メモリテスタ２５の測定周波数に合わせて不良
解析するしか手段がなく、高速動作での不良解析ができ
ないという問題を有していた。
【００１６】本発明は、上記の問題点に鑑みてなされた
ものであり、その目的は、ＢＩＳＴ回路とメモリテスタ
の不良解析メモリとを用いて、デバイス実動作周波数で
の不良解析が容易に実現できるメモリ内蔵半導体集積回
路を提供することにある。
ものであり、その目的は、ＢＩＳＴ回路とメモリテスタ
の不良解析メモリとを用いて、デバイス実動作周波数で
の不良解析が容易に実現できるメモリ内蔵半導体集積回
路を提供することにある。
【００１７】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係るメモリ内蔵半導体集積回路は、メモリ
を自己テストする回路（ＢＩＳＴ回路）を有するメモリ
内蔵半導体集積回路であって、メモリ自己テスト回路
は、内蔵メモリのアドレスを指定する第１のアドレス指
定手段と、内蔵メモリの動作を決定する第１の動作決定
手段と、内蔵メモリにデータを入力する第１のデータ入
力手段と、内蔵メモリのデータ期待値を発生させる手段
と、内蔵メモリからの出力データとデータ期待値とを比
較する手段と、データ比較手段による比較結果を出力す
る比較結果出力手段とを備え、メモリ内蔵半導体集積回
路は、メモリ内蔵半導体集積回路の外部から内蔵メモリ
のアドレスを指定する第２のアドレス指定手段と、メモ
リ内蔵半導体集積回路の外部から内蔵メモリの動作を決
定する第２の動作決定手段と、メモリ内蔵半導体集積回
路の外部から内蔵メモリにデータを入力する第２のデー
タ入力手段と、第２のデータ入力手段により内蔵メモリ
に入力されたデータを内蔵メモリからメモリ内蔵半導体
集積回路の外部へ出力するデータ出力手段とを備え、メ
モリ自己テスト回路のデータ比較手段による比較結果
は、比較結果出力手段からデータ出力手段を介して外部
に読み出されることを特徴とする。
め、本発明に係るメモリ内蔵半導体集積回路は、メモリ
を自己テストする回路（ＢＩＳＴ回路）を有するメモリ
内蔵半導体集積回路であって、メモリ自己テスト回路
は、内蔵メモリのアドレスを指定する第１のアドレス指
定手段と、内蔵メモリの動作を決定する第１の動作決定
手段と、内蔵メモリにデータを入力する第１のデータ入
力手段と、内蔵メモリのデータ期待値を発生させる手段
と、内蔵メモリからの出力データとデータ期待値とを比
較する手段と、データ比較手段による比較結果を出力す
る比較結果出力手段とを備え、メモリ内蔵半導体集積回
路は、メモリ内蔵半導体集積回路の外部から内蔵メモリ
のアドレスを指定する第２のアドレス指定手段と、メモ
リ内蔵半導体集積回路の外部から内蔵メモリの動作を決
定する第２の動作決定手段と、メモリ内蔵半導体集積回
路の外部から内蔵メモリにデータを入力する第２のデー
タ入力手段と、第２のデータ入力手段により内蔵メモリ
に入力されたデータを内蔵メモリからメモリ内蔵半導体
集積回路の外部へ出力するデータ出力手段とを備え、メ
モリ自己テスト回路のデータ比較手段による比較結果
は、比較結果出力手段からデータ出力手段を介して外部
に読み出されることを特徴とする。
【００１８】この構成によれば、ＢＩＳＴ回路による内
蔵メモリのテスト結果を、ＤＭＡテストで使用する出力
データバスを介してチップ外部に出力し、ＢＩＳＴ回路
が発生するアドレスをエミュレートするように、メモリ
テスタを動作させることで、ＢＩＳＴ回路による不良ビ
ット情報をメモリテスタが有する不良解析メモリに記憶
させることが可能になり、不良解析等が容易になる。
蔵メモリのテスト結果を、ＤＭＡテストで使用する出力
データバスを介してチップ外部に出力し、ＢＩＳＴ回路
が発生するアドレスをエミュレートするように、メモリ
テスタを動作させることで、ＢＩＳＴ回路による不良ビ
ット情報をメモリテスタが有する不良解析メモリに記憶
させることが可能になり、不良解析等が容易になる。
【００１９】本発明に係るメモリ内蔵半導体集積回路
は、メモリ自己テスト回路による内蔵メモリの検査時に
用いられる出力データ幅がmビット（ｍは自然数）であ
って、内蔵メモリを半導体集積回路の外部から制御する
場合に用いられる出力データ幅がｎビット（ｎは自然数
で、かつｎ≠ｍ）であるとき、ｍまたはｎビットのいず
れか小さい方のビット幅に合わせる出力データ分割手段
を備えることが好ましい。
は、メモリ自己テスト回路による内蔵メモリの検査時に
用いられる出力データ幅がmビット（ｍは自然数）であ
って、内蔵メモリを半導体集積回路の外部から制御する
場合に用いられる出力データ幅がｎビット（ｎは自然数
で、かつｎ≠ｍ）であるとき、ｍまたはｎビットのいず
れか小さい方のビット幅に合わせる出力データ分割手段
を備えることが好ましい。
【００２０】この構成によれば、ＢＩＳＴ回路によるテ
スト時のビット幅とＤＭＡテスト時のビット幅が同一で
ない場合、出力データ分割手段がＢＩＳＴ回路によるテ
スト時のビット幅をＤＭＡテスト時のビット幅に合わせ
るため、ＢＩＳＴ回路によるテスト時のビット幅とＤＭ
Ａテスト時のビット幅が同一になり、ＢＩＳＴ回路によ
る判定結果をＤＭＡテスト時の出力データバスを使用し
て、チップ外部に出力することが可能になる。
スト時のビット幅とＤＭＡテスト時のビット幅が同一で
ない場合、出力データ分割手段がＢＩＳＴ回路によるテ
スト時のビット幅をＤＭＡテスト時のビット幅に合わせ
るため、ＢＩＳＴ回路によるテスト時のビット幅とＤＭ
Ａテスト時のビット幅が同一になり、ＢＩＳＴ回路によ
る判定結果をＤＭＡテスト時の出力データバスを使用し
て、チップ外部に出力することが可能になる。
【００２１】この場合、出力データ分割手段は、メモリ
自己テスト回路に設けられたデータ分割用アドレス発生
部により制御されることが好ましい。この構成によれ
ば、ＢＩＳＴ回路とメモリテスタをエミュレートさせて
テストする場合においても外部からの制御が不要にな
る。
自己テスト回路に設けられたデータ分割用アドレス発生
部により制御されることが好ましい。この構成によれ
ば、ＢＩＳＴ回路とメモリテスタをエミュレートさせて
テストする場合においても外部からの制御が不要にな
る。
【００２２】または、出力データ分割手段は、第２のア
ドレス指定手段により制御されることが好ましい。この
構成によれば、回路の簡素化が図れ、またＢＩＳＴ回路
とメモリテスタのアドレスをエミュレートさせてテスト
する場合において、出力データ分割手段はメモリテスタ
が発生するアドレス等で制御されるので、ＢＩＳＴ回路
にて検査できる検査パターンよりも多くの組み合わせの
検査パターンでの検査が可能になる。
ドレス指定手段により制御されることが好ましい。この
構成によれば、回路の簡素化が図れ、またＢＩＳＴ回路
とメモリテスタのアドレスをエミュレートさせてテスト
する場合において、出力データ分割手段はメモリテスタ
が発生するアドレス等で制御されるので、ＢＩＳＴ回路
にて検査できる検査パターンよりも多くの組み合わせの
検査パターンでの検査が可能になる。
【００２３】また、本発明に係るメモリ内蔵半導体集積
回路は、基本クロックに同期して動作し、メモリ自己テ
スト回路のデータ比較手段による比較結果は、基本クロ
ックを分周した信号に同期して出力されることが好まし
い。
回路は、基本クロックに同期して動作し、メモリ自己テ
スト回路のデータ比較手段による比較結果は、基本クロ
ックを分周した信号に同期して出力されることが好まし
い。
【００２４】この構成によれば、ＢＩＳＴ回路とメモリ
テスタのアドレスをエミュレートさせテストする場合に
おいて、ＢＩＳＴ回路はチップの実動作周波数で検査を
行い、メモリテスタは低速動作であっても不良ビット情
報を取り込むことが可能になる。
テスタのアドレスをエミュレートさせテストする場合に
おいて、ＢＩＳＴ回路はチップの実動作周波数で検査を
行い、メモリテスタは低速動作であっても不良ビット情
報を取り込むことが可能になる。
【００２５】また、本発明に係るメモリ内蔵半導体集積
回路は、第１および第２のアドレス指定手段の双方で指
定されたアドレスを比較判定する手段と、該比較判定し
たアドレス比較判定結果を出力する手段とを備えること
が好ましい。
回路は、第１および第２のアドレス指定手段の双方で指
定されたアドレスを比較判定する手段と、該比較判定し
たアドレス比較判定結果を出力する手段とを備えること
が好ましい。
【００２６】また、本発明に係るメモリ内蔵半導体集積
回路は、第１および第２の動作決定手段の双方で指定さ
れたメモリ動作決定内容が同一であるか否かを比較判定
する手段と、該比較判定したメモリ動作決定比較判定結
果を出力する手段とを備えることが好ましい。
回路は、第１および第２の動作決定手段の双方で指定さ
れたメモリ動作決定内容が同一であるか否かを比較判定
する手段と、該比較判定したメモリ動作決定比較判定結
果を出力する手段とを備えることが好ましい。
【００２７】上記の構成によれば、ＢＩＳＴ回路が発生
するアドレス及びコマンドと、外部入力のアドレス及び
コマンドが一致している否かを比較判定し、その比較結
果を外部出力することにより、ＢＩＳＴ回路とメモリテ
スタをエミュレートさせてテストする場合において、Ｂ
ＩＳＴ回路とメモリテスタのエミュレート動作が正常で
あるか否かを判断することができる。
するアドレス及びコマンドと、外部入力のアドレス及び
コマンドが一致している否かを比較判定し、その比較結
果を外部出力することにより、ＢＩＳＴ回路とメモリテ
スタをエミュレートさせてテストする場合において、Ｂ
ＩＳＴ回路とメモリテスタのエミュレート動作が正常で
あるか否かを判断することができる。
【００２８】また、本発明に係るメモリ内蔵半導体集積
回路は、基本クロックに同期して動作し、第１および第
２のアドレス指定手段の双方で指定されたアドレスを比
較判定する手段と、該比較判定したアドレス比較判定結
果を出力する手段と、第１および第２の動作決定手段の
双方で指定されたメモリ動作決定内容が同一であるか否
かを比較判定する手段と、該比較判定したメモリ動作決
定比較判定結果を出力する手段とを備え、アドレス比較
判定結果およびメモリ動作決定比較判定結果は、基本ク
ロックを分周した信号に同期して出力されることが好ま
しい。
回路は、基本クロックに同期して動作し、第１および第
２のアドレス指定手段の双方で指定されたアドレスを比
較判定する手段と、該比較判定したアドレス比較判定結
果を出力する手段と、第１および第２の動作決定手段の
双方で指定されたメモリ動作決定内容が同一であるか否
かを比較判定する手段と、該比較判定したメモリ動作決
定比較判定結果を出力する手段とを備え、アドレス比較
判定結果およびメモリ動作決定比較判定結果は、基本ク
ロックを分周した信号に同期して出力されることが好ま
しい。
【００２９】この構成によれば、ＢＩＳＴ回路が発生す
るアドレス及びコマンドと、外部入力のアドレス及びコ
マンドとの比較結果を一時的に保持するラッチ回路を設
け、ラッチ回路が、基本クロックを分周したクロックの
タイミングに応じて、アドレス及びコマンドの比較結果
を出力することで、ＢＩＳＴ回路とメモリテスタのアド
レスをエミュレートさせてテストする場合において、Ｂ
ＩＳＴ回路はチップの実動作周波数でアドレス及びコマ
ンド信号を発生するのに対し、外部入力になるメモリテ
スタが発生するアドレス及びコマンド信号は低速であっ
ても、エミュレート動作が正常であるか否かを判断する
ことができる。
るアドレス及びコマンドと、外部入力のアドレス及びコ
マンドとの比較結果を一時的に保持するラッチ回路を設
け、ラッチ回路が、基本クロックを分周したクロックの
タイミングに応じて、アドレス及びコマンドの比較結果
を出力することで、ＢＩＳＴ回路とメモリテスタのアド
レスをエミュレートさせてテストする場合において、Ｂ
ＩＳＴ回路はチップの実動作周波数でアドレス及びコマ
ンド信号を発生するのに対し、外部入力になるメモリテ
スタが発生するアドレス及びコマンド信号は低速であっ
ても、エミュレート動作が正常であるか否かを判断する
ことができる。
【００３０】また、本発明に係るメモリ内蔵半導体集積
回路において、メモリ自己テスト回路は、通常動作時の
内蔵メモリの出力データと、メモリ内蔵半導体集積回路
の外部から制御された内蔵メモリの出力データとを選択
して、データ比較手段に出力する第１のセレクタと、デ
ータ期待値発生手段からのデータ期待値と、第２のデー
タ入力手段を介して入力されたデータ期待値とを選択し
て、データ比較手段に出力する第２のセレクタとを備え
ることが好ましい。
回路において、メモリ自己テスト回路は、通常動作時の
内蔵メモリの出力データと、メモリ内蔵半導体集積回路
の外部から制御された内蔵メモリの出力データとを選択
して、データ比較手段に出力する第１のセレクタと、デ
ータ期待値発生手段からのデータ期待値と、第２のデー
タ入力手段を介して入力されたデータ期待値とを選択し
て、データ比較手段に出力する第２のセレクタとを備え
ることが好ましい。
【００３１】この場合、メモリ自己テスト回路による内
蔵メモリのテスト時に、第１のセレクタは、メモリ内蔵
半導体集積回路の外部から制御された内蔵メモリの出力
データを選択出力し、第２のセレクタは、第２のデータ
入力手段を介して入力されたデータ期待値を選択出力す
ることを特徴とする。
蔵メモリのテスト時に、第１のセレクタは、メモリ内蔵
半導体集積回路の外部から制御された内蔵メモリの出力
データを選択出力し、第２のセレクタは、第２のデータ
入力手段を介して入力されたデータ期待値を選択出力す
ることを特徴とする。
【００３２】上記の構成によれば、外部入力信号により
内蔵メモリを制御するＤＭＡテストモードにおいて、Ｂ
ＩＳＴ回路の比較判定機能だけを有効にし、外部からの
データ期待値とＤＭＡテストの出力データとをＢＩＳＴ
回路のデータ比較手段に入力し、データ比較手段による
比較判定結果をＤＭＡテストの出力データバスを使用し
てチップ外部に出力することで、ＤＭＡテストモードに
より内蔵メモリは制御され、ＢＩＳＴ回路において比較
判定部のみ動作するので、ＢＩＳＴ回路自体の評価を、
アドレス発生部と比較判定部とを分離して行うことがで
き、ＢＩＳＴ回路によるテスト環境の早期立ち上げが可
能になる。
内蔵メモリを制御するＤＭＡテストモードにおいて、Ｂ
ＩＳＴ回路の比較判定機能だけを有効にし、外部からの
データ期待値とＤＭＡテストの出力データとをＢＩＳＴ
回路のデータ比較手段に入力し、データ比較手段による
比較判定結果をＤＭＡテストの出力データバスを使用し
てチップ外部に出力することで、ＤＭＡテストモードに
より内蔵メモリは制御され、ＢＩＳＴ回路において比較
判定部のみ動作するので、ＢＩＳＴ回路自体の評価を、
アドレス発生部と比較判定部とを分離して行うことがで
き、ＢＩＳＴ回路によるテスト環境の早期立ち上げが可
能になる。
【００３３】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００３４】図１は、本発明の第１の実施形態に係るメ
モリ内蔵半導体集積回路の構成例を示すブロック図であ
る。なお、図１において、図１０と同じ構成要素および
信号線については、同じ符号を付して説明を省略する。
モリ内蔵半導体集積回路の構成例を示すブロック図であ
る。なお、図１において、図１０と同じ構成要素および
信号線については、同じ符号を付して説明を省略する。
【００３５】ＢＩＳＴ回路１５は、出力データ分割回路
２２とコンパレータブロック１６とで構成される。出力
データ分割回路２２は、内蔵メモリ１の出力データのビ
ット幅をＤＭＡテストモード時の出力データのビット幅
に合わせる。コンパレータブロック１６は、出力データ
分割回路２２により分割されたデータと期待値発生回路
２６で発生した期待値とをコンパレータ１６１、１６
２、１６３、１６４により比較してパス／フェイル判定
を行い、コンパレータ１６１〜１６４からそれぞれ各出
力データ毎の出力データ判定信号線２４およびテストモ
ードデータ出力信号線６（両者は接続されテストモード
データバス３０を成す）を介して、判定結果を外部のメ
モリテスタ２５に出力するとともに、コンパレータ１６
１〜１６４からの全ての比較結果を受けて、コンパレー
タ１６５から信号線１７を介して不良情報出力信号（Ｆ
ＡＩＬ）を外部に出力する。
２２とコンパレータブロック１６とで構成される。出力
データ分割回路２２は、内蔵メモリ１の出力データのビ
ット幅をＤＭＡテストモード時の出力データのビット幅
に合わせる。コンパレータブロック１６は、出力データ
分割回路２２により分割されたデータと期待値発生回路
２６で発生した期待値とをコンパレータ１６１、１６
２、１６３、１６４により比較してパス／フェイル判定
を行い、コンパレータ１６１〜１６４からそれぞれ各出
力データ毎の出力データ判定信号線２４およびテストモ
ードデータ出力信号線６（両者は接続されテストモード
データバス３０を成す）を介して、判定結果を外部のメ
モリテスタ２５に出力するとともに、コンパレータ１６
１〜１６４からの全ての比較結果を受けて、コンパレー
タ１６５から信号線１７を介して不良情報出力信号（Ｆ
ＡＩＬ）を外部に出力する。
【００３６】次に、以上のように構成されたメモリ内蔵
半導体集積回路の動作について説明する。
半導体集積回路の動作について説明する。
【００３７】まず、メモリテスタ２５により、ＤＭＡテ
ストモードにおいてメモリ内蔵半導体集積回路のテスト
ができる状態にする。ここで、メモリテスタ２５とメモ
リ内蔵半導体集積回路との接続であるが、メモリテスタ
２５にテストモードデータ出力信号線６（テストモード
データバス３０）を接続する。しかし、メモリテスタ２
５のアドレス・コマンド発生器２７の出力信号線は、内
蔵メモリ１のテストモードアドレス信号線１８、テスト
モードセット信号線１９、テストモードコマンド信号線
２０、およびテストモードデータ入力信号線２１には接
続はしない。
ストモードにおいてメモリ内蔵半導体集積回路のテスト
ができる状態にする。ここで、メモリテスタ２５とメモ
リ内蔵半導体集積回路との接続であるが、メモリテスタ
２５にテストモードデータ出力信号線６（テストモード
データバス３０）を接続する。しかし、メモリテスタ２
５のアドレス・コマンド発生器２７の出力信号線は、内
蔵メモリ１のテストモードアドレス信号線１８、テスト
モードセット信号線１９、テストモードコマンド信号線
２０、およびテストモードデータ入力信号線２１には接
続はしない。
【００３８】次に、メモリ内蔵半導体集積回路の設定で
あるが、テストモードとしてＢＩＳＴモードに設定する
必要があるために、ＢＩＳＴセット信号線８を活性化
し、ＤＭＡテストモードを設定するテストモードセット
信号線１９を非活性化する。
あるが、テストモードとしてＢＩＳＴモードに設定する
必要があるために、ＢＩＳＴセット信号線８を活性化
し、ＤＭＡテストモードを設定するテストモードセット
信号線１９を非活性化する。
【００３９】上記設定においてＢＩＳＴ回路１５による
テストを実施する。ＢＩＳＴ回路１５より、ＢＩＳＴ発
生ノーマルデータ入力信号ＢＩＳＴＤＩＮ［０−１２
７］、ＢＩＳＴ発生アドレス信号ＢＩＳＴＡＤＲ、ＢＩ
ＳＴ発生コマンドＢＩＳＴＣＭＤを発生する。セレクタ
２９からは、ＢＩＳＴセット信号ＢＩＳＴＳにより、Ｂ
ＩＳＴ回路１５からの信号ＢＩＳＴＤＩＮ［０−１２
７］、ＢＩＳＴＡＤＲ、ＢＩＳＴＣＭＤが選択出力され
て、内蔵メモリ１に入力される。入力された信号に応じ
て、内蔵メモリ１は、ノーマルモードデータ出力信号Ｄ
ＯＵＴ［０−１２７］を出力する。
テストを実施する。ＢＩＳＴ回路１５より、ＢＩＳＴ発
生ノーマルデータ入力信号ＢＩＳＴＤＩＮ［０−１２
７］、ＢＩＳＴ発生アドレス信号ＢＩＳＴＡＤＲ、ＢＩ
ＳＴ発生コマンドＢＩＳＴＣＭＤを発生する。セレクタ
２９からは、ＢＩＳＴセット信号ＢＩＳＴＳにより、Ｂ
ＩＳＴ回路１５からの信号ＢＩＳＴＤＩＮ［０−１２
７］、ＢＩＳＴＡＤＲ、ＢＩＳＴＣＭＤが選択出力され
て、内蔵メモリ１に入力される。入力された信号に応じ
て、内蔵メモリ１は、ノーマルモードデータ出力信号Ｄ
ＯＵＴ［０−１２７］を出力する。
【００４０】内蔵メモリ１からのノーマルモードデータ
出力信号ＤＯＵＴ［０−１２７］は、出力データ分割回
路２２に入力され、そのビット幅（ここでは１２８ビッ
トで、後述する実施形態でも同様）がテストモードデー
タ出力信号ＰＤＯＵＴ［０−３］のビット幅（ここでは
４ビットで、後述する実施形態でも同様）に合わせら
れ、コンパレータブロック１６に入力される。コンパレ
ータ１６１、１６２、１６３、１６４は、それぞれ、期
待値発生回路２８からのデータ期待値と、出力データ分
割回路２２からの各ビットデータを比較判定し、その結
果を出力データ判定信号線２４に出力する。出力データ
判定信号線２４に出力された判定結果は、内蔵メモリ１
のテストモードデータ出力信号線６が接続されたテスト
モードデータバス３０を介して、半導体集積回路の外部
に出力される。
出力信号ＤＯＵＴ［０−１２７］は、出力データ分割回
路２２に入力され、そのビット幅（ここでは１２８ビッ
トで、後述する実施形態でも同様）がテストモードデー
タ出力信号ＰＤＯＵＴ［０−３］のビット幅（ここでは
４ビットで、後述する実施形態でも同様）に合わせら
れ、コンパレータブロック１６に入力される。コンパレ
ータ１６１、１６２、１６３、１６４は、それぞれ、期
待値発生回路２８からのデータ期待値と、出力データ分
割回路２２からの各ビットデータを比較判定し、その結
果を出力データ判定信号線２４に出力する。出力データ
判定信号線２４に出力された判定結果は、内蔵メモリ１
のテストモードデータ出力信号線６が接続されたテスト
モードデータバス３０を介して、半導体集積回路の外部
に出力される。
【００４１】メモリテスタ２５においては、ＢＩＳＴ回
路１５が発生するアドレス信号及びコマンド信号をエミ
ュレートするようにアドレス・コマンド発生器２７を動
作させる。ここで、アドレス・コマンド発生器２７から
の信号線は内蔵メモリ１と接続されていないので、内蔵
メモリ１を制御することはない。また、ＢＩＳＴ回路１
５による判定結果が、テストモードデータバス３０を介
してメモリテスタ２５に取り込まれ、アドレス・コマン
ド発生器２７からの信号に応じて、不良解析メモリ１６
に不良アドレス及び不良ビットが書き込まれる。
路１５が発生するアドレス信号及びコマンド信号をエミ
ュレートするようにアドレス・コマンド発生器２７を動
作させる。ここで、アドレス・コマンド発生器２７から
の信号線は内蔵メモリ１と接続されていないので、内蔵
メモリ１を制御することはない。また、ＢＩＳＴ回路１
５による判定結果が、テストモードデータバス３０を介
してメモリテスタ２５に取り込まれ、アドレス・コマン
ド発生器２７からの信号に応じて、不良解析メモリ１６
に不良アドレス及び不良ビットが書き込まれる。
【００４２】以上のように、ＢＩＳＴ回路１５が発生す
るアドレス信号及びコマンド信号のエミュレートを行う
ようにメモリテスタ２５のアドレス・コマンド発生器２
７を動作させることで、ＢＩＳＴ回路１５での不良情報
をメモリテスタの不良解析メモリに取り込むことができ
る。このため、ＢＩＳＴ回路１５によるテスト結果に基
づいた内蔵メモリ１の不良解析や、冗長メモリセルを搭
載しているメモリに対しては冗長救済が可能となる。
るアドレス信号及びコマンド信号のエミュレートを行う
ようにメモリテスタ２５のアドレス・コマンド発生器２
７を動作させることで、ＢＩＳＴ回路１５での不良情報
をメモリテスタの不良解析メモリに取り込むことができ
る。このため、ＢＩＳＴ回路１５によるテスト結果に基
づいた内蔵メモリ１の不良解析や、冗長メモリセルを搭
載しているメモリに対しては冗長救済が可能となる。
【００４３】（第２の実施形態）図２は、本発明の第２
の実施形態に係るメモリ内蔵半導体集積回路におけるＢ
ＩＳＴ回路１５の部分構成を示すブロック図である。な
お、図２において、図１と同じ構成要素および信号線に
ついては、同じ符号を付して説明を省略する。
の実施形態に係るメモリ内蔵半導体集積回路におけるＢ
ＩＳＴ回路１５の部分構成を示すブロック図である。な
お、図２において、図１と同じ構成要素および信号線に
ついては、同じ符号を付して説明を省略する。
【００４４】図２において、ＢＩＳＴ回路１５は、ＢＩ
ＳＴ発生アドレス信号ＢＩＳＴＡＤＲを発生するアドレ
ス発生部３１と、入力されるノーマルモードデータ信号
ＤＯＵＴ［０−１２７］のビット幅を分割するためのア
ドレス信号を出力データ分割回路２２に供給するデータ
分割用アドレス発生部３２とを含んでいる。また、３３
は、出力データ分割回路２２から、図１のコンパレータ
１６１、１６２、１６３、１６４への分割データ出力信
号線である。
ＳＴ発生アドレス信号ＢＩＳＴＡＤＲを発生するアドレ
ス発生部３１と、入力されるノーマルモードデータ信号
ＤＯＵＴ［０−１２７］のビット幅を分割するためのア
ドレス信号を出力データ分割回路２２に供給するデータ
分割用アドレス発生部３２とを含んでいる。また、３３
は、出力データ分割回路２２から、図１のコンパレータ
１６１、１６２、１６３、１６４への分割データ出力信
号線である。
【００４５】以上のような構成をとることによって、ノ
ーマルモードデータ信号ＤＯＵＴ［０−１２７］のビッ
ト幅を、内蔵メモリ１のＤＭＡテストモード時における
テストモードデータ出力信号ＰＤＯＵＴ［０−３］のビ
ット幅に合わせることが可能になる。このため、ＢＩＳ
Ｔ回路１５に入力されるノーマルモードデータ信号ＤＯ
ＵＴ［０−１２７］のビット幅が広くても、ＤＭＡテス
トモードのビット幅に分割することにより、メモリテス
タ２５にてＢＩＳＴ回路１５のアドレス信号ＢＩＳＴＡ
ＤＲのエミュレートが可能になる。また、ＢＩＳＴ回路
１５の内部でデータ分割用アドレスを発生するため、外
部からの制御が不要になるといった利点がある。
ーマルモードデータ信号ＤＯＵＴ［０−１２７］のビッ
ト幅を、内蔵メモリ１のＤＭＡテストモード時における
テストモードデータ出力信号ＰＤＯＵＴ［０−３］のビ
ット幅に合わせることが可能になる。このため、ＢＩＳ
Ｔ回路１５に入力されるノーマルモードデータ信号ＤＯ
ＵＴ［０−１２７］のビット幅が広くても、ＤＭＡテス
トモードのビット幅に分割することにより、メモリテス
タ２５にてＢＩＳＴ回路１５のアドレス信号ＢＩＳＴＡ
ＤＲのエミュレートが可能になる。また、ＢＩＳＴ回路
１５の内部でデータ分割用アドレスを発生するため、外
部からの制御が不要になるといった利点がある。
【００４６】（第３の実施形態）図３は、本発明の第３
の実施形態に係るメモリ内蔵半導体集積回路の主要部分
を示すブロック図である。なお、図３において、図１お
よび図２と同じ構成要素および信号線については、同一
の符号を付して説明を省略する。
の実施形態に係るメモリ内蔵半導体集積回路の主要部分
を示すブロック図である。なお、図３において、図１お
よび図２と同じ構成要素および信号線については、同一
の符号を付して説明を省略する。
【００４７】本実施形態が、第２の実施形態と異なる点
は、データ分割用アドレス信号が、ＢＩＳＴ回路１５に
内蔵されたデータ分割用アドレス発生部３２からではな
く、外部のメモリテスタ２５からテストモードアドレス
信号（ＴＡＤＲ）線を介して、出力データ分割回路２２
に供給される点にある。
は、データ分割用アドレス信号が、ＢＩＳＴ回路１５に
内蔵されたデータ分割用アドレス発生部３２からではな
く、外部のメモリテスタ２５からテストモードアドレス
信号（ＴＡＤＲ）線を介して、出力データ分割回路２２
に供給される点にある。
【００４８】次に、このように構成されたメモリ内蔵半
導体集積回路の動作について、説明する。
導体集積回路の動作について、説明する。
【００４９】まず、ＢＩＳＴセット信号ＢＩＳＴＳによ
りＢＩＳＴモードにエントリされる。セレクタ２９から
は、ＢＩＳＴセット信号ＢＩＳＴＳにより、ＢＩＳＴ回
路１５からのアドレス信号ＢＩＳＴＡＤＲが選択出力さ
れて、内蔵メモリ１に入力される。また、内蔵メモリ１
からのノーマルモードデータ信号ＤＯＵＴ［０−１２
７］のビット幅は、出力データ分割回路２２によって、
内蔵メモリ１のＤＭＡテストモード時におけるテストモ
ードデータ出力信号ＰＤＯＵＴ［０−３］に合わせられ
る。
りＢＩＳＴモードにエントリされる。セレクタ２９から
は、ＢＩＳＴセット信号ＢＩＳＴＳにより、ＢＩＳＴ回
路１５からのアドレス信号ＢＩＳＴＡＤＲが選択出力さ
れて、内蔵メモリ１に入力される。また、内蔵メモリ１
からのノーマルモードデータ信号ＤＯＵＴ［０−１２
７］のビット幅は、出力データ分割回路２２によって、
内蔵メモリ１のＤＭＡテストモード時におけるテストモ
ードデータ出力信号ＰＤＯＵＴ［０−３］に合わせられ
る。
【００５０】ここで、出力データ分割回路２２は、テス
トモードアドレス信号ＴＡＤＲで制御されるので、テス
トモードアドレス信号ＴＡＤＲをメモリテスタ２５（図
１）から供給させるようにすると、出力データの分割は
メモリテスタ２５により自由に設定できるため、ＢＩＳ
Ｔ回路１５にて検査できる検査パターンよりも多くの組
み合わせの検査パターンでの検査が可能になる。
トモードアドレス信号ＴＡＤＲで制御されるので、テス
トモードアドレス信号ＴＡＤＲをメモリテスタ２５（図
１）から供給させるようにすると、出力データの分割は
メモリテスタ２５により自由に設定できるため、ＢＩＳ
Ｔ回路１５にて検査できる検査パターンよりも多くの組
み合わせの検査パターンでの検査が可能になる。
【００５１】（第４の実施形態）図４は、本発明の第４
の実施形態に係るメモリ内蔵半導体集積回路におけるＢ
ＩＳＴ回路１５の内部構成を示すブロック図である。な
お、図４において、図１と同じ構成要素および信号線に
ついては、同一の符号を付して説明を省略する。
の実施形態に係るメモリ内蔵半導体集積回路におけるＢ
ＩＳＴ回路１５の内部構成を示すブロック図である。な
お、図４において、図１と同じ構成要素および信号線に
ついては、同一の符号を付して説明を省略する。
【００５２】本実施形態が第１の実施形態と異なる点
は、ＢＩＳＴ回路１５が、システムクロックＳＣＬＫを
分周する分周回路４１と、コンパレータ１６１、１６
２、１６３、１６４からの判定結果ＪＳを、分周回路４
１からの分周クロックＳＣＬＫ０、ＳＣＬＫ１に同期し
てラッチするラッチ回路４２、４３と、ラッチ回路４
２、４３からの各出力データＪＳ１、ＪＳ２を多重化し
て、出力データ判定信号線２４に出力するセレクタ４４
とを含む点にある。
は、ＢＩＳＴ回路１５が、システムクロックＳＣＬＫを
分周する分周回路４１と、コンパレータ１６１、１６
２、１６３、１６４からの判定結果ＪＳを、分周回路４
１からの分周クロックＳＣＬＫ０、ＳＣＬＫ１に同期し
てラッチするラッチ回路４２、４３と、ラッチ回路４
２、４３からの各出力データＪＳ１、ＪＳ２を多重化し
て、出力データ判定信号線２４に出力するセレクタ４４
とを含む点にある。
【００５３】次に、このように構成されたメモリ内蔵半
導体集積回路の動作について説明する。
導体集積回路の動作について説明する。
【００５４】まず、ＢＩＳＴ回路１５に入力されたノー
マルモードデータ出力信号ＤＯＵＴ［０−１２７］は、
出力データ分割回路２２により、そのビット幅が分割さ
れる。分割されたデータは、それぞれ、コンパレータ１
６１、１６２、１６３、１６４により、期待値発生回路
２８からのデータ期待値と比較判定される。その判定結
果ＪＳは、ラッチ回路４２、４３により、分周回路４１
からの分周クロックＳＣＬＫ０、ＳＣＬＫ１に同期して
ラッチされる。ラッチ回路４２、４３からの各出力デー
タＪＳ１、ＪＳ２は、セレクタ４４により、分周クロッ
クＳＣＬＫ１に同期して多重化され、出力データ判定信
号線２４およびテストモードデータバス３０を介して、
外部のメモリテスタ２５に出力データ判定信号ＪＳ０と
して出力される。
マルモードデータ出力信号ＤＯＵＴ［０−１２７］は、
出力データ分割回路２２により、そのビット幅が分割さ
れる。分割されたデータは、それぞれ、コンパレータ１
６１、１６２、１６３、１６４により、期待値発生回路
２８からのデータ期待値と比較判定される。その判定結
果ＪＳは、ラッチ回路４２、４３により、分周回路４１
からの分周クロックＳＣＬＫ０、ＳＣＬＫ１に同期して
ラッチされる。ラッチ回路４２、４３からの各出力デー
タＪＳ１、ＪＳ２は、セレクタ４４により、分周クロッ
クＳＣＬＫ１に同期して多重化され、出力データ判定信
号線２４およびテストモードデータバス３０を介して、
外部のメモリテスタ２５に出力データ判定信号ＪＳ０と
して出力される。
【００５５】ここで、メモリテスタ２５にてＢＩＳＴ回
路１５をエミュレートして、内蔵メモリ１をテストして
いるが、出力データ判定信号ＪＳ０がシステムクロック
ＳＣＬＫではなく、その分周ＳＣＬＫ１に同期してメモ
リテスタ２５に出力されるため、メモリテスタ２５への
出力データ判定信号ＪＳ０の取り込みタイミングを緩め
ることが可能になる。
路１５をエミュレートして、内蔵メモリ１をテストして
いるが、出力データ判定信号ＪＳ０がシステムクロック
ＳＣＬＫではなく、その分周ＳＣＬＫ１に同期してメモ
リテスタ２５に出力されるため、メモリテスタ２５への
出力データ判定信号ＪＳ０の取り込みタイミングを緩め
ることが可能になる。
【００５６】図５は、メモリテスタ２５への出力データ
判定信号ＪＳ０の取り込みタイミングチャートである。
この例では、出力データ判定信号ＪＳ０は、分周クロッ
クＳＣＬＫ１に同期して、システムクロックＳＣＬＫの
２倍の周期で出力されるものとする。
判定信号ＪＳ０の取り込みタイミングチャートである。
この例では、出力データ判定信号ＪＳ０は、分周クロッ
クＳＣＬＫ１に同期して、システムクロックＳＣＬＫの
２倍の周期で出力されるものとする。
【００５７】図５に示すように、分周回路４１により、
２つの分周クロックＳＣＬＫ０、ＳＣＬＫ１が生成され
る。ここで、ＢＩＳＴ発生コマンド信号ＢＩＳＴＣＭＤ
として、ＲＤ０、ＲＤ１、ＮＯＰ、ＮＯＰ、ＲＤ２、Ｒ
Ｄ３が、ＢＩＳＴ回路１５から発生されるものとする。
なお、「ＲＤ」は読み取りコマンド、「ＮＯＰ」はノン
オペレーションコマンドを示し、２つの読み取りコマン
ドと２つのノンオペレーションコマンドとで、ＢＩＳＴ
発生コマンド信号ＢＩＳＴＣＭＤが構成されるものとす
る。
２つの分周クロックＳＣＬＫ０、ＳＣＬＫ１が生成され
る。ここで、ＢＩＳＴ発生コマンド信号ＢＩＳＴＣＭＤ
として、ＲＤ０、ＲＤ１、ＮＯＰ、ＮＯＰ、ＲＤ２、Ｒ
Ｄ３が、ＢＩＳＴ回路１５から発生されるものとする。
なお、「ＲＤ」は読み取りコマンド、「ＮＯＰ」はノン
オペレーションコマンドを示し、２つの読み取りコマン
ドと２つのノンオペレーションコマンドとで、ＢＩＳＴ
発生コマンド信号ＢＩＳＴＣＭＤが構成されるものとす
る。
【００５８】ＢＩＳＴ発生コマンド信号ＢＩＳＴＣＭＤ
として各読み取りコマンドＲＤ０、ＲＤ１、ＲＤ２、Ｒ
Ｄ３に基づいて、それぞれ、内蔵メモリ１からの出力デ
ータとデータ期待値との判定結果ＪＳとしてＤ０、Ｄ
１、Ｄ２、Ｄ３がシステムクロックＳＣＬＫに同期し
て、例えばコンパレータ１６１から出力される。このと
き、２つのＮＯＰに対応して、システムクロックＳＣＬ
Ｋの２周期分の期間が、判定データＤ１とＤ２との間に
設けられる。
として各読み取りコマンドＲＤ０、ＲＤ１、ＲＤ２、Ｒ
Ｄ３に基づいて、それぞれ、内蔵メモリ１からの出力デ
ータとデータ期待値との判定結果ＪＳとしてＤ０、Ｄ
１、Ｄ２、Ｄ３がシステムクロックＳＣＬＫに同期し
て、例えばコンパレータ１６１から出力される。このと
き、２つのＮＯＰに対応して、システムクロックＳＣＬ
Ｋの２周期分の期間が、判定データＤ１とＤ２との間に
設けられる。
【００５９】判定結果Ｄ０、Ｄ２は、ラッチ回路４２に
より、分周クロックＳＣＬＫ０の立ち上がりエッジでラ
ッチされ、データ信号ＪＳ１として出力される。一方、
判定結果Ｄ１、Ｄ３は、ラッチ回路４３により、分周ク
ロックＳＣＬＫ１の立ち上がりエッジでラッチされ、デ
ータ信号ＪＳ２として出力される。各データ信号ＪＳ
１、ＪＳ２は、セレクタ４４により、分周クロックＳＣ
ＬＫ１に同期して多重化されて、出力データ判定信号Ｊ
Ｓ０としてメモリテスタ２５に出力される。
より、分周クロックＳＣＬＫ０の立ち上がりエッジでラ
ッチされ、データ信号ＪＳ１として出力される。一方、
判定結果Ｄ１、Ｄ３は、ラッチ回路４３により、分周ク
ロックＳＣＬＫ１の立ち上がりエッジでラッチされ、デ
ータ信号ＪＳ２として出力される。各データ信号ＪＳ
１、ＪＳ２は、セレクタ４４により、分周クロックＳＣ
ＬＫ１に同期して多重化されて、出力データ判定信号Ｊ
Ｓ０としてメモリテスタ２５に出力される。
【００６０】これにより、チップ実動作におけるアドレ
スとメモリテスタ２５が発生するアドレスを一致させる
ことができる。
スとメモリテスタ２５が発生するアドレスを一致させる
ことができる。
【００６１】また、ラッチ回路４２、４３は、それぞ
れ、システムクロックＳＣＬＫの４周期の期間、判定結
果ＪＳをラッチし、メモリテスタ２５へのデータ取り込
みは、システムクロックＳＣＬＫの２倍の周期を有する
メモリテスタ２５の動作クロックＴＣＬＫに対して、メ
モリテスタ２５がＢＩＳＴ回路１５をエミュレートして
発行するコマンド信号ＭＴＣＭＤの３クロック後に行わ
れる。これにより、メモリテスタ２５は、ＢＩＳＴ回路
１５のエミュレートを崩すことなくデータを受け取るこ
とができる。
れ、システムクロックＳＣＬＫの４周期の期間、判定結
果ＪＳをラッチし、メモリテスタ２５へのデータ取り込
みは、システムクロックＳＣＬＫの２倍の周期を有する
メモリテスタ２５の動作クロックＴＣＬＫに対して、メ
モリテスタ２５がＢＩＳＴ回路１５をエミュレートして
発行するコマンド信号ＭＴＣＭＤの３クロック後に行わ
れる。これにより、メモリテスタ２５は、ＢＩＳＴ回路
１５のエミュレートを崩すことなくデータを受け取るこ
とができる。
【００６２】（第５の実施形態）図６は、本発明の第５
の実施形態に係るメモリ内蔵半導体集積回路の構成例を
示すブロック図である。なお、図６において、図１と同
じ構成要素および信号線については、同じ符号を付して
説明を省略する。
の実施形態に係るメモリ内蔵半導体集積回路の構成例を
示すブロック図である。なお、図６において、図１と同
じ構成要素および信号線については、同じ符号を付して
説明を省略する。
【００６３】図６において、６２は、ＢＩＳＴ発生アド
レス信号ＢＩＳＴＡＤＲ及びＢＩＳＴ発生コマンド信号
ＢＩＳＴＣＭＤと、テストモードアドレス信号ＴＡＤＲ
及びテストモードコマンド信号ＴＣＭＤとがそれぞれ同
一の信号であるか否かをチェックするアドレス／コマン
ドエミュレートチェック回路、６１はアドレス／コマン
ドエミュレートチェック回路６２の比較判定結果（ＣＨ
Ｏ）を外部に出力するチェック情報出力信号線である。
レス信号ＢＩＳＴＡＤＲ及びＢＩＳＴ発生コマンド信号
ＢＩＳＴＣＭＤと、テストモードアドレス信号ＴＡＤＲ
及びテストモードコマンド信号ＴＣＭＤとがそれぞれ同
一の信号であるか否かをチェックするアドレス／コマン
ドエミュレートチェック回路、６１はアドレス／コマン
ドエミュレートチェック回路６２の比較判定結果（ＣＨ
Ｏ）を外部に出力するチェック情報出力信号線である。
【００６４】次に、このように構成されたメモリ内蔵半
導体集積回路の動作について説明する。
導体集積回路の動作について説明する。
【００６５】本実施形態において、メモリテスタ２５
（図１）を用いて、ＢＩＳＴ回路１５とメモリテスタ２
５のアドレス／コマンドをエミュレートする点は、第１
の実施形態と同じであるが、ＢＩＳＴ回路１５が発生す
るＢＩＳＴ発生アドレス信号ＢＩＳＴＡＤＲ及びＢＩＳ
Ｔ発生コマンド信号ＢＩＳＴＣＭＤと、メモリテスタ２
５から入力されるテストモードアドレス信号ＴＡＤＲ及
びテストモードコマンド信号ＴＣＭＤとがそれぞれ正確
にエミュレートされているか否かを調べるために、ＢＩ
ＳＴ発生信号とメモリテスタ発生信号とを比較判定する
回路であるアドレス／コマンドエミュレートチェック回
路６２を設けた点が異なる。
（図１）を用いて、ＢＩＳＴ回路１５とメモリテスタ２
５のアドレス／コマンドをエミュレートする点は、第１
の実施形態と同じであるが、ＢＩＳＴ回路１５が発生す
るＢＩＳＴ発生アドレス信号ＢＩＳＴＡＤＲ及びＢＩＳ
Ｔ発生コマンド信号ＢＩＳＴＣＭＤと、メモリテスタ２
５から入力されるテストモードアドレス信号ＴＡＤＲ及
びテストモードコマンド信号ＴＣＭＤとがそれぞれ正確
にエミュレートされているか否かを調べるために、ＢＩ
ＳＴ発生信号とメモリテスタ発生信号とを比較判定する
回路であるアドレス／コマンドエミュレートチェック回
路６２を設けた点が異なる。
【００６６】図７は、図６のアドレス／コマンドエミュ
レートチェック回路６２の内部構成を示すブロック図で
ある。
レートチェック回路６２の内部構成を示すブロック図で
ある。
【００６７】図７において、６２１は、ＢＩＳＴ発生ア
ドレス信号ＢＩＳＴＡＤＲ及びＢＩＳＴ発生コマンド信
号ＢＩＳＴＣＭＤと、メモリテスタ２５から入力される
テストモードアドレス信号ＴＡＤＲ及びテストモードコ
マンド信号ＴＣＭＤとをそれぞれ比較判定するコンパレ
ータブロックである。
ドレス信号ＢＩＳＴＡＤＲ及びＢＩＳＴ発生コマンド信
号ＢＩＳＴＣＭＤと、メモリテスタ２５から入力される
テストモードアドレス信号ＴＡＤＲ及びテストモードコ
マンド信号ＴＣＭＤとをそれぞれ比較判定するコンパレ
ータブロックである。
【００６８】このような構成をとることにより、ＢＩＳ
Ｔ回路１５とメモリテスタ２５のエミュレートが正しく
行われているか否かのチェックが可能になり、正確な検
査及び解析／評価ができる。
Ｔ回路１５とメモリテスタ２５のエミュレートが正しく
行われているか否かのチェックが可能になり、正確な検
査及び解析／評価ができる。
【００６９】（第６の実施形態）図８は、本発明の第６
の実施形態に係るメモリ内蔵半導体集積回路におけるア
ドレス／コマンドエミュレートチェック回路６２の内部
構成を示すブロック図である。なお、図８において、図
７と同じ構成要素および信号線については、同じ符号を
付して説明を省略する。
の実施形態に係るメモリ内蔵半導体集積回路におけるア
ドレス／コマンドエミュレートチェック回路６２の内部
構成を示すブロック図である。なお、図８において、図
７と同じ構成要素および信号線については、同じ符号を
付して説明を省略する。
【００７０】本実施形態が第５の実施形態と異なる点
は、アドレス／コマンドエミュレートチェック回路６２
が、システムクロックＳＣＬＫを分周する分周回路６２
２と、分周回路６２２からの分周クロックＳＣＬＫ０、
ＳＣＬＫ１にそれぞれ同期して、ＢＩＳＴ発生アドレス
信号ＢＩＳＴＡＤＲ及びＢＩＳＴ発生コマンド信号をラ
ッチするラッチ回路６２３、６２４と、ラッチ回路６２
３、６２４からのＢＩＳＴ発生信号を多重化して、コン
パレータブロック６２１に出力するセレクタ６２５とを
含む点にある。
は、アドレス／コマンドエミュレートチェック回路６２
が、システムクロックＳＣＬＫを分周する分周回路６２
２と、分周回路６２２からの分周クロックＳＣＬＫ０、
ＳＣＬＫ１にそれぞれ同期して、ＢＩＳＴ発生アドレス
信号ＢＩＳＴＡＤＲ及びＢＩＳＴ発生コマンド信号をラ
ッチするラッチ回路６２３、６２４と、ラッチ回路６２
３、６２４からのＢＩＳＴ発生信号を多重化して、コン
パレータブロック６２１に出力するセレクタ６２５とを
含む点にある。
【００７１】このような構成をとることにより、第４の
実施形態で説明したように、ラッチ回路６２３、６２
４、およびセレクタ６２５により、ＢＩＳＴ回路１５か
ら出力された信号が分周クロックＳＣＬＫ０、ＳＣＬＫ
１に同期して一旦ラッチされ、メモリテスタ２５の動作
クロックＴＣＬＫに合わせてコンパレータブロック６２
１へ出力されるので、システムクロックＳＣＬＫに対し
てメモリテスタ２５の動作クロックＴＣＬＫが低速であ
る場合でも、エミュレート動作のチェックが可能にな
る。ここで、第４の実施形態で説明したように、ＢＩＳ
Ｔ回路１５とメモリテスタ２５で動作クロックが異なる
場合には、ＢＩＳＴ回路１５が発生するアドレスにＮＯ
Ｐコマンドを挿入する等の、速度差をバッファリングす
る必要がある。
実施形態で説明したように、ラッチ回路６２３、６２
４、およびセレクタ６２５により、ＢＩＳＴ回路１５か
ら出力された信号が分周クロックＳＣＬＫ０、ＳＣＬＫ
１に同期して一旦ラッチされ、メモリテスタ２５の動作
クロックＴＣＬＫに合わせてコンパレータブロック６２
１へ出力されるので、システムクロックＳＣＬＫに対し
てメモリテスタ２５の動作クロックＴＣＬＫが低速であ
る場合でも、エミュレート動作のチェックが可能にな
る。ここで、第４の実施形態で説明したように、ＢＩＳ
Ｔ回路１５とメモリテスタ２５で動作クロックが異なる
場合には、ＢＩＳＴ回路１５が発生するアドレスにＮＯ
Ｐコマンドを挿入する等の、速度差をバッファリングす
る必要がある。
【００７２】（第７の実施形態）図９は、本発明の第７
の実施形態に係るメモリ内蔵半導体集積回路の構成例を
示すブロック図である。なお、図９において、図１と同
じ構成要素および信号線については、同じ符号を付して
説明を省略する。
の実施形態に係るメモリ内蔵半導体集積回路の構成例を
示すブロック図である。なお、図９において、図１と同
じ構成要素および信号線については、同じ符号を付して
説明を省略する。
【００７３】本実施形態が第１の実施形態と異なる点
は、セレクタ２９からの信号を内蔵メモリ１に入力する
か否かを決定するスイッチ９１を備え、ＢＩＳＴ回路１
５が、出力データ分割回路２２でビット幅が分割された
信号とテストモードデータ出力信号ＰＤＯＵＴ［０−
３］のいずれかを選択出力するセレクタ２９ｂと、期待
値発生回路２８で発生した信号とテストモードデータ入
力信号ＴＤＩＮのいずれかを選択出力するセレクタ２９
ｃとを含む点にある。
は、セレクタ２９からの信号を内蔵メモリ１に入力する
か否かを決定するスイッチ９１を備え、ＢＩＳＴ回路１
５が、出力データ分割回路２２でビット幅が分割された
信号とテストモードデータ出力信号ＰＤＯＵＴ［０−
３］のいずれかを選択出力するセレクタ２９ｂと、期待
値発生回路２８で発生した信号とテストモードデータ入
力信号ＴＤＩＮのいずれかを選択出力するセレクタ２９
ｃとを含む点にある。
【００７４】このような構成において、テストはＤＭＡ
テストモードを用いてメモリテスタ２５で行うものとす
る。
テストモードを用いてメモリテスタ２５で行うものとす
る。
【００７５】まず、スイッチ９１の設定であるが、ＤＭ
Ａテストモードを有効するためにＢＩＳＴ回路１５が発
生する信号をカットする必要があり、スイッチ９１はオ
フ状態に設定される。次に、セレクタ２９ｂ、２９ｃの
設定であるが、セレクタ２９ｂは、テストモードデータ
出力信号ＰＤＯＵＴ［０−３］を選択するよう設定され
る。これにより、ＤＭＡテストモードによるデータ出力
信号ＰＤＯＵＴ［０−３］を直接コンパレータブロック
１６に入力することが可能となる。セレクタ２９ｃは、
テストモードデータ入力信号ＴＤＩＮを選択するよう設
定される。これにより、データ期待値はＢＩＳＴ回路１
５が発生する値ではなく、メモリテスタ２５が発生する
テストモードデータ入力信号ＴＤＩＮが直接コンパレー
タブロック１６に入力されることになる。
Ａテストモードを有効するためにＢＩＳＴ回路１５が発
生する信号をカットする必要があり、スイッチ９１はオ
フ状態に設定される。次に、セレクタ２９ｂ、２９ｃの
設定であるが、セレクタ２９ｂは、テストモードデータ
出力信号ＰＤＯＵＴ［０−３］を選択するよう設定され
る。これにより、ＤＭＡテストモードによるデータ出力
信号ＰＤＯＵＴ［０−３］を直接コンパレータブロック
１６に入力することが可能となる。セレクタ２９ｃは、
テストモードデータ入力信号ＴＤＩＮを選択するよう設
定される。これにより、データ期待値はＢＩＳＴ回路１
５が発生する値ではなく、メモリテスタ２５が発生する
テストモードデータ入力信号ＴＤＩＮが直接コンパレー
タブロック１６に入力されることになる。
【００７６】コンパレータブロック１６は、各々入力さ
れた信号を比較判定し、その判定結果を、出力データ判
定信号線２４およびテストモードデータバス３０を介し
て外部に出力する。これにより、内蔵メモリ１自体はＤ
ＭＡテストモードにより制御され、ＢＩＳＴ回路１５に
おいてコンパレータブロック１６のみが動作することに
なるので、ＢＩＳＴ回路１５自体の評価を、アドレス発
生部３１（図１参照）とコンパレータブロック１６とを
分離して行うことができ、ＢＩＳＴ回路１５によるテス
ト環境の早期立ち上げが可能になる。
れた信号を比較判定し、その判定結果を、出力データ判
定信号線２４およびテストモードデータバス３０を介し
て外部に出力する。これにより、内蔵メモリ１自体はＤ
ＭＡテストモードにより制御され、ＢＩＳＴ回路１５に
おいてコンパレータブロック１６のみが動作することに
なるので、ＢＩＳＴ回路１５自体の評価を、アドレス発
生部３１（図１参照）とコンパレータブロック１６とを
分離して行うことができ、ＢＩＳＴ回路１５によるテス
ト環境の早期立ち上げが可能になる。
【００７７】
【発明の効果】以上説明したように、本発明によれば、
メモリテスタにおいてＢＩＳＴ回路のアドレスをエミュ
レートすることを可能にする回路方式をとることで、Ｂ
ＩＳＴ回路による評価・解析が容易になる優れたメモリ
内蔵半導体集積回路を実現することが可能になる。
メモリテスタにおいてＢＩＳＴ回路のアドレスをエミュ
レートすることを可能にする回路方式をとることで、Ｂ
ＩＳＴ回路による評価・解析が容易になる優れたメモリ
内蔵半導体集積回路を実現することが可能になる。
【図１】 本発明の第１の実施形態に係るメモリ内蔵半
導体集積回路の構成例を示すブロック図
導体集積回路の構成例を示すブロック図
【図２】 本発明の第２の実施形態に係るメモリ内蔵半
導体集積回路におけるＢＩＳＴ回路１５の部分構成を示
すブロック図
導体集積回路におけるＢＩＳＴ回路１５の部分構成を示
すブロック図
【図３】 本発明の第３の実施形態に係るメモリ内蔵半
導体集積回路の主要部分を示すブロック図
導体集積回路の主要部分を示すブロック図
【図４】 本発明の第４の実施形態に係るメモリ内蔵半
導体集積回路におけるＢＩＳＴ回路１５の内部構成を示
すブロック図
導体集積回路におけるＢＩＳＴ回路１５の内部構成を示
すブロック図
【図５】 本発明の第４の実施形態における、メモリテ
スタ２５への出力データ判定信号ＪＳ０の取り込みタイ
ミングチャート
スタ２５への出力データ判定信号ＪＳ０の取り込みタイ
ミングチャート
【図６】 本発明の第５の実施形態に係るメモリ内蔵半
導体集積回路の構成例を示すブロック図
導体集積回路の構成例を示すブロック図
【図７】 図６のアドレス／コマンドエミュレートチェ
ック回路６２の内部構成を示すブロック図
ック回路６２の内部構成を示すブロック図
【図８】 本発明の第７の実施形態に係るメモリ内蔵半
導体集積回路におけるアドレス／コマンドエミュレート
チェック回路６２の内部構成を示すブロック図
導体集積回路におけるアドレス／コマンドエミュレート
チェック回路６２の内部構成を示すブロック図
【図９】 本発明の第８の実施形態に係るメモリ内蔵半
導体集積回路の構成例を示すブロック図
導体集積回路の構成例を示すブロック図
【図１０】 従来のメモリ内蔵半導体集積回路の構成例
を示すブロック図
を示すブロック図
１ 内蔵メモリ
２ ノーマルモードデータ入力信号線
３ ノーマルモードアドレス信号線
４ コマンド信号線
５ ノーマルモードデータ出力信号線
６ テストモードデータ出力信号線
７ システムクロック線
８ ＢＩＳＴセット信号線
９ システム発生ノーマルデータ入力信号線
１０ システム発生アドレス信号線
１１ システム発生コマンド信号線
１２ ＢＩＳＴ発生ノーマルデータ入力信号線
１３ ＢＩＳＴ発生アドレス信号線
１４ ＢＩＳＴ発生コマンド信号線
１５ ＢＩＳＴ回路
１６ コンパレータブロック
１６１〜１６５ コンパレータ
１７ 不良情報出力信号線
１８ テストモードアドレス信号線
１９ テストモードセット信号線
２０ テストモードコマンド信号線
２１ テストモードデータ入力信号線
２２ 出力データ分割回路
２４ 出力データ判定信号線
２５ メモリテスタ
２６ 不良解析メモリ
２７ アドレス・コマンド発生器
２８ 期待値発生回路
２９、２９ｂ、２９ｃ セレクタ
３０ テストモードデータバス
３１ アドレス発生部
３２ データ分割用アドレス発生部
３３ 分割データ出力信号線
４１ 分周回路
４２、４３ ラッチ回路
４４ セレクタ
６２ アドレス／コマンドエミュレートチェック回路
６２１ コンパレータブロック
６２２ 分周回路
６２３、６２４ ラッチ回路
６２５ セレクタ
９１ スイッチ
Claims (10)
- 【請求項１】 メモリを自己テストする回路を有するメ
モリ内蔵半導体集積回路であって、 前記メモリ自己テスト回路は、 前記内蔵メモリのアドレスを指定する第１のアドレス指
定手段と、 前記内蔵メモリの動作を決定する第１の動作決定手段
と、 前記内蔵メモリにデータを入力する第１のデータ入力手
段と、 前記内蔵メモリのデータ期待値を発生させる手段と、 前記内蔵メモリからの出力データと前記データ期待値と
を比較する手段と、 前記データ比較手段による比較結果を出力するデータ比
較結果出力手段とを備え、 前記メモリ内蔵半導体集積回路は、 前記メモリ内蔵半導体集積回路の外部から前記内蔵メモ
リのアドレスを指定する第２のアドレス指定手段と、 前記メモリ内蔵半導体集積回路の外部から前記内蔵メモ
リの動作を決定する第２の動作決定手段と、 前記メモリ内蔵半導体集積回路の外部から前記内蔵メモ
リにデータを入力する第２のデータ入力手段と、 前記第２のデータ入力手段により前記内蔵メモリに入力
されたデータを前記内蔵メモリから前記メモリ内蔵半導
体集積回路の外部へ出力するデータ出力手段とを備え、 前記メモリ自己テスト回路の前記データ比較手段による
比較結果は、前記データ比較結果出力手段から前記デー
タ出力手段を介して外部に読み出されることを特徴とす
るメモリ内蔵半導体集積回路。 - 【請求項２】 前記メモリ自己テスト回路による前記内
蔵メモリの検査時に用いられる出力データ幅がmビット
（ｍは自然数）であって、前記内蔵メモリを半導体集積
回路の外部から制御する場合に用いられる出力データ幅
がｎビット（ｎは自然数で、かつｎ≠ｍ）であるとき、
ｍまたはｎビットのいずれか小さい方のビット幅に合わ
せる出力データ分割手段を備えたことを特徴とする請求
項１記載のメモリ内蔵半導体記集積回路。 - 【請求項３】 前記出力データ分割手段は、前記メモリ
自己テスト回路に設けられたデータ分割用アドレス発生
部により制御されることを特徴とする請求項２記載のメ
モリ内蔵半導体集積回路。 - 【請求項４】 前記出力データ分割手段は、前記第２の
アドレス指定手段により制御されることを特徴とする請
求項２記載のメモリ内蔵半導体集積回路。 - 【請求項５】 前記メモリ内蔵半導体集積回路は、基本
クロックに同期して動作し、前記メモリ自己テスト回路
の前記データ比較手段による比較結果は、前記基本クロ
ックを分周した信号に同期して出力されることを特徴と
する請求項１記載のメモリ内蔵半導体集積回路。 - 【請求項６】 前記メモリ内蔵半導体集積回路は、前記
第１および第２のアドレス指定手段の双方で指定された
アドレスを比較判定する手段と、該比較判定したアドレ
ス比較判定結果を出力する手段とを備えたことを特徴と
する請求項１記載のメモリ内蔵半導体集積回路。 - 【請求項７】 前記メモリ内蔵半導体集積回路は、前記
第１および第２の動作決定手段の双方で指定されたメモ
リ動作決定内容が同一であるか否かを比較判定する手段
と、該比較判定したメモリ動作決定比較判定結果を出力
する手段とを備えたことを特徴とする請求項１記載のメ
モリ内蔵半導体集積回路。 - 【請求項８】 前記メモリ内蔵半導体集積回路は、基本
クロックに同期して動作し、 前記第１および第２のアドレス指定手段の双方で指定さ
れたアドレスを比較判定する手段と、 該比較判定したアドレス比較判定結果を出力する手段
と、 前記第１および第２の動作決定手段の双方で指定された
メモリ動作決定内容が同一であるか否かを比較判定する
手段と、 該比較判定したメモリ動作決定比較判定結果を出力する
手段とを備え、 前記アドレス比較判定結果および前記メモリ動作決定比
較判定結果は、前記基本クロックを分周した信号に同期
して出力されることを特徴とする請求項１記載のメモリ
内蔵半導体集積回路。 - 【請求項９】 前記メモリ自己テスト回路は、 通常動作時の前記内蔵メモリの出力データと、前記メモ
リ内蔵半導体集積回路の外部から制御された前記内蔵メ
モリの出力データとを選択して、前記データ比較手段に
出力する第１のセレクタと、 前記データ期待値発生手段からのデータ期待値と、前記
第２のデータ入力手段を介して入力されたデータ期待値
とを選択して、前記データ比較手段に出力する第２のセ
レクタとを備えたことを特徴とする請求項１記載のメモ
リ内蔵半導体集積回路。 - 【請求項１０】 前記メモリ自己テスト回路による前記
内蔵メモリのテスト時に、前記第１のセレクタは、前記
メモリ内蔵半導体集積回路の外部から制御された前記内
蔵メモリの出力データを選択出力し、前記第２のセレク
タは、前記第２のデータ入力手段を介して入力されたデ
ータ期待値を選択出力することを特徴とする請求項９記
載のメモリ内蔵半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001235268A JP3638260B2 (ja) | 2001-08-02 | 2001-08-02 | メモリ内蔵半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001235268A JP3638260B2 (ja) | 2001-08-02 | 2001-08-02 | メモリ内蔵半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003045199A true JP2003045199A (ja) | 2003-02-14 |
| JP3638260B2 JP3638260B2 (ja) | 2005-04-13 |
Family
ID=19066744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001235268A Expired - Fee Related JP3638260B2 (ja) | 2001-08-02 | 2001-08-02 | メモリ内蔵半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3638260B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009147810A1 (ja) * | 2008-06-01 | 2009-12-10 | 株式会社アドバンテスト | 試験システム、電子デバイス、および、試験装置 |
| US7650553B2 (en) | 2005-09-30 | 2010-01-19 | Fujitsu Microelectronics Limited | Semiconductor integrated circuit apparatus and interface test method |
-
2001
- 2001-08-02 JP JP2001235268A patent/JP3638260B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7650553B2 (en) | 2005-09-30 | 2010-01-19 | Fujitsu Microelectronics Limited | Semiconductor integrated circuit apparatus and interface test method |
| WO2009147810A1 (ja) * | 2008-06-01 | 2009-12-10 | 株式会社アドバンテスト | 試験システム、電子デバイス、および、試験装置 |
| US7847572B2 (en) | 2008-06-01 | 2010-12-07 | Advantest Corporation | Test system, electronic device, and test apparatus |
| JPWO2009147810A1 (ja) * | 2008-06-01 | 2011-10-20 | 株式会社アドバンテスト | 試験システム、電子デバイス、および、試験装置 |
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| Publication number | Publication date |
|---|---|
| JP3638260B2 (ja) | 2005-04-13 |
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