KR100883735B1 - 반도체메모리 시험장치 및 불량해석용 어드레스 발생기 - Google Patents

반도체메모리 시험장치 및 불량해석용 어드레스 발생기 Download PDF

Info

Publication number
KR100883735B1
KR100883735B1 KR1020020071283A KR20020071283A KR100883735B1 KR 100883735 B1 KR100883735 B1 KR 100883735B1 KR 1020020071283 A KR1020020071283 A KR 1020020071283A KR 20020071283 A KR20020071283 A KR 20020071283A KR 100883735 B1 KR100883735 B1 KR 100883735B1
Authority
KR
South Korea
Prior art keywords
address
bank
row
open
memory
Prior art date
Application number
KR1020020071283A
Other languages
English (en)
Other versions
KR20040042698A (ko
Inventor
야마네도모유키
Original Assignee
가부시키가이샤 어드밴티스트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 어드밴티스트 filed Critical 가부시키가이샤 어드밴티스트
Priority to KR1020020071283A priority Critical patent/KR100883735B1/ko
Publication of KR20040042698A publication Critical patent/KR20040042698A/ko
Application granted granted Critical
Publication of KR100883735B1 publication Critical patent/KR100883735B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns 

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

버스(burst)기능을 가지는 메모리 디바이스(memory device)가 뱅크(bank)사이 인터리브(interleave)동작시의 시험을 하기위한 불량해석 메모리에 입력하는 어드레스(address)를 용이하게 발생시키는 반도체 메모리 시험장치에 관한 것으로서, 시험대상의 메모리 디바이스(DUT)의 각 뱅크에 대응하는 각 레지스터에 대응하는 뱅크의 행어드레스를 유지하고, 어느 한 뱅크의 개시 열어드레스가 DUT에 입력될때 그의 개시 열어드레스와 동일한 뱅크의 행어드레스를 그의 뱅크에 대응하는 레지스터로 부터 읽고, 그의 개시 열어드레스와 함께 불량해석 메모리에 출력하며, 또한 그의 뱅크의 버스트 동작중 그의 개시 열어드레스를 클럭 사이클 마다 연산해서 생성된 메모리 디바이스와 동일한 열어드레스와 함께 그의 행어드레스를 불량해석 메모리로 출력하는 것이 가능하다.
Figure R1020020071283
반도체 메모리 시험장치, 불량해석용 어드레스, 코맨드, 어드레스, 행어드레스, 열어드레스, 뱅크

Description

반도체메모리 시험장치 및 불량해석용 어드레스 발생기{TEST APPARATUS FOR SEMICONDUCTOR MEMORY AND ADDRESS GENETATOR FOR FAIL ANALYSIS}
도1은 본발명의 반도체 메모리 시험장치의 바람직한 실시형태의 개요를 설명하기 위한 블럭도이다.
도2는 본발명의 반도체 메모리 시험장치 및 불량해석용 어드레스 발생기의 바람직한 실시형태의 구성을 설명하기 위한 블럭도이다.
도3은 본발명의 반도체 메모리 시험장치 및 불량해석용 어드레스 발생기의 바람직한 실시형태의 동작을 설명하기 위한 타이밍 챠트이다.
도4는 종래형의 반도체 시험장치의 동작을 설명하기 위한 타이밍 챠트이다.
*도면의 주요부분에 대한 부호의 설명
1:시험패턴 발생기 2:논리비교회로
3:불량해석 메모리 4:불량해석용 어드레스 발생기
5:시험대상의 메모리 디바이스(DUT)
11:코맨드 발생기 12:어드레스 발생기
13:시험패턴 신호 생성부 14:기대값패턴 신호 생성부
40:레지스터 파일부 41:쓰기 레지스터 선택부
42:읽기 레지스터 선택부 43:어드레스 콘트롤부
44:행어드레스 선택부
본발명은 SDRAM(Synchronous DRAM)등의 메모리 디바이스를 시험하는 반도체 메모리 시험장치에 관한 것으로서, 특히 복수의 뱅크(bank)를 가지는 메모리 디바이스의 뱅크사이 인터리브(interleave)동작시의 시험에서 불량해석 메모리의 어드레스발생을 용이하게 행하는 것이 가능한 반도체 메모리 시험장치 및 그 반도체 메모리 시험장치를 구성하는 불량해석용 어드레스 발생기에 관한 것이다.
반도체 메모리 시험장치는 시험패턴신호를 메모리 디바이스로 입력하고, 메모리 디바이스로 부터 나오는 응답출력신호와 기대값 패턴신호를 비교한다. 그리고 비교결과의 불일치를 메모리셀의 불량으로 검출하고, 불량정보(fail data)를 불량해석 메모리에 격납한다. 불량해석 메모리에는 메모리 디바이스와 동일한 어드레스 공간이 설정되어 있고, 불량셀의 어드레스와 동일한 어드레스에 불량정보가 격납되어진다.
그런데, 최근에 SDRAM등의 메모리 디바이스에 있어서는 버스트 모드(burst mode)로 동작하는 것에 의해 데이타의 읽기/쓰기의 고속화가 가능하게 되어있다.
버스트 모드에 있어서는 개시 어드레스(first address)만을 부여하면 그것에 뒤이어 어드레스가 순차적으로 자동생성되어진다.
그러므로, 버스트 모드에서 동작하는 메모리 디바이스의 시험에 있어서는 개시 어드레스만이 메모리 디바이스로 입력되어진다. 이것에 대해서 불량해석 메모리에는 개시 어드레스 뿐만 아니라, 메모리 디바이스 내부에서 자동생성되는 어드레스도 입력해야 하는 필요가 있다. 그래서 종래의 반도체 메모리 시험장치에 있어서는 개시 어드레스에 추가하여 버스트 기간중 개시 어드레스를 순차적으로 연산시킨 어드레스도 입력하고 있다. 이에 의해 불량해석 메모리에 시험대상의 메모리 디바이스와 동일한 어드레스 공간을 설정하는 것이 가능하다.
여기서, 도4의 타이밍 챠트를 참조하여 종래의 반도체 메모리 시험장치에 대한 어드레스 발생동작에 대해 설명하기로 한다.
도4에는 복수의 뱅크를 가지고, 열(列)어드레스(column address)에 대해 버스트 모드로 동작하며, 버스트 길이가 2로된 SDRAM을 시험할때의 어드레스 발생의 타이밍에 대한 일예를 나타낸다.
도4의 (A)는 시험대상의 메모리 디바이스(DUT)에다 코맨드, 어드레스 및 뱅크 어드레스를 입력시키는 타이밍을 나타낸다. 또, 도4의 (B)는 시험패턴 발생기(ALPG)의 어드레스 발생기에 있어서 행(行)어드레스(row address), 개시(開始) 열어드레스, 인크리멘트(increment) 및 뱅크 어드레스의 발생타이밍을 나타낸다.
또한, 도4의 (C)는 불량해석 메모리(FM)에다 불량해석용 어드레스로 되는 행어드레스와 열어드레스를 입력시키는 타이밍을 나타낸다.
이하,
(1) 도4의 (B)에 나타나는 시험패턴 발생기에서, 어드레스등의 발생타이밍,
(2) 도4의 (A)에 나타나는 메모리 디바이스에다 어드레스등을 입력시키는 타이밍,
(3) 도4의 (C)에 나타나는 불량해석 메모리에다 어드레스등을 입력시키는 타이밍의 순서되로 설명하기로 한다.
(1) 시험패턴 발생기에서의 발생타이밍.
① 행어드레스(X) 및 뱅크어드레스(N)
도4의 (B)에 나타나는 것과 같이 어드레스 발생기에는 클럭사이클 <1> 이후 뱅크어드레스(RBK) 및 행어드레스(Row)가 연속해서 발생하고 있다. 여기에서는 뱅크어드레스로서 SDRAM의 제0뱅크를 지정하는 RBK(0)가 발생되고 있다. 또, 행어드레스로서 그의 제0뱅크의 제0행을 나타내는 Row(0)0이 발생되고 있다.
② 뱅크어드레스(B) 및 개시 열어드레스(Y)
또, 어드레스 발생기에서는 클럭사이클 <2> 이후, 열어드레스를 격납시키는 뱅크를 지정하는 뱅크어드레스(CBK)가 연속해서 발생하고 있다. 여기서는 뱅크어드레스로서, 제0뱅크를 지정하는 CBK(0)가 발생되고 있다.
또한, 개시 열어드레스와 함께 발생하는 뱅크어드레스(CBK)는 행어드레스와 함께 발생하는 뱅크어드레스(RBK)에 의해 지정되어 있는 뱅크와 동일한 뱅크(예로서, 제0뱅크)를 지정한다.
그리고 또, 어드레스 발생기에서는 이 뱅크어드레스(CBK)가 발생하고 있는 기간중에 버스트 길이 만큼 개시 열어드레스(Co1)가 순차적으로 발생하고 있다. 여기에서는 버스트 길이가 2로 되어 있으므로 2클럭사이클씩 1개 간격의 어드레스 값이 발생한다.
즉, 개시 열어드레스로서 사이클 <2> 및 <3> 에서 제0뱅크의 0열(first address)을 나타내는 Co1(0)0이 발생한다. 계속해서 사이클 <4> 및 <5> 에서 다음의 퍼스트 어드레스인 제2열을 나타내는 Co1(0)2가 발생하고, 그리고 뒤이어 사이 클 <6> 및 <7> 에서 제4열을 나타내는 Co1(0)4가 발생한다. 이하 같은 형식으로 순차적으로 개시 열어드레스가 발생한다.
③ 인크리멘트값(Z)
또, 발생된 개시 열어드레스는 클럭사이클마다 인크리멘트된다. 그러므로 인크리멘트되는 값(Z)을 버스트 길이의 사이클 기간마다 반복해서 발생시킨다.
즉, 개시 열어드레스로서 제0열이 발생되고 있는 사이클 <2> 및 <3> 에 있어서는 최초의 사이클 <2> 의 인크리멘트로서 0이 발생하고, 다음 사이클 <3> 에서는 인크리멘트로서 1이 발생한다. 이하 같은 형식으로 버스트 길이가 2로 되어 있으므로 사이클마다 교대로 인크리멘트로서 0과 1이 발생한다.
(2) 메모리 디바이스에다 입력시키는 타이밍
SDRAM에서는 코맨드와 함께 행어드레스 및 행 뱅크어드레스와 열어드레스 및 열 뱅크어드레스가 멀티플렉스되어 입력된다. 즉, 어드레스 발생기에서 발생하는 어드레스중에서 코맨드 입력시에 발생되는 어드레스만이 SDRAM에서 유효하게 된다.
도4의 (A)에 나타나는 예에서는 사이클 <1> 에 있어서, SDRAM에 코맨드 ACT와 함께 행어드레스 및 뱅크어드레스가 입력되어진다. 여기서 뱅크어드레스로서 제 0뱅크를 지정하는 뱅크 어드레스 RBK(0)가 입력된다. 또 행어드레스로서 제0뱅크의 제0행을 나타내는 Row(0)0이 입력된다.
또한, 코맨드 ACT는 SDRAM의 대상 뱅크의 가동을 나타내는 것과 함께 그 뱅크로 행어드레스의 입력을 지시하는 코맨드이다.
계속해서, 사이클 <2> 에 있어서, SDRAM에 코맨드 READ와 함께 개시 열어드레스 및 뱅크어드레스가 입력된다. 여기서는 뱅크어드레스로서 제0뱅크를 지정하는 뱅크어드레스 CBK(0)가 입력된다. 또 개시 열어드레스로서 제0뱅크의 제0열을 나타내는 Co1(0)0이 입력된다.
이 코맨드 READ는 SDRAM의 해당 메모리셀로 부터 읽기를 지시하는 코맨드이다. 따라서 사이클 <2> 에 있어서 제0뱅크(BK(0))의 제 0행(Row(0)0) 제 0열(Co1(0)0)의 메모리셀의 정보가 읽혀진다.
또, 코맨드 READ 대신 코맨드 WRITE를 입력시키면 해당하는 메모리셀에 정보가 씌여진다.
SDRAM은 열 어드레스에 대해서 버스트 기능을 가진다. 즉, 메모리 디바이스내부에서 개시 열어드레스가 클럭사이클과 함께 자동으로 인크리멘트되고, 뒤이어 열 어드레스가 순차적으로 생성되어 진다.
그러므로, 사이클 <3> 에서는 메모리 어드레스 내부에서 개시 열어드레스가 인크리멘트 되고 제1열을 나타내는 열어드레스 Co1(0)1이 생성되어진다. 따라서 버스트 동작중의 사이클 <3> 에서는 다시 코맨드 READ나 열어드레스를 입력하지 않아도 메모리 어드레스로 부터 다음 셀의 정보가 응답출력으로 출력된다.
이러한 종래의 예에서는 버스트 길이가 2로 되어 있으므로 이하 1사이클 걸러 코맨드 READ, 다음의 개시 열어드레스 및 뱅크어드레스 CBK(0)가 입력되어진다. 즉 우수(even)사이클 <4> , <6> , <8> ,...에 우수번째의 개시 열어드레스 Co1(0)2, Co1(0)4, Co1(0)6,....가 순차적으로 입력되어진다.
따라서, 기수(odd)사이클 <3> , <5> , <7> ,....에서는 시험 패턴 발생기로 부터 SDRAM으로는 코맨드등이 하나도 입력되지 않게 된다.
(3)불량해석 메모리에다 입력시키는 타이밍
① 행어드레스(X) 및 뱅크어드레스(N)
그러므로, 도4의 (C)에 나타나는 예에서는 사이클 <1> 이후 제0뱅크를 지정하는 뱅크어드레스 RBK(0)와 제0뱅크의 제0행을 나타내는 행어드레스 Row(0)0가 연속해서 입력되어 진다. 이들 뱅크어드레스 및 행어드레스는 코맨드 발생기에서 발생되는 것과 동일한 것이다.
2. 열어드레스(Y+Z) 및 뱅크어드레스(B)
또한, 사이클 <2> 이후 제0뱅크를 지정하는 뱅크어드레스 CBK(0)가 연속해서 입력되어 진다.
그리고, 사이클 <2> 이후의 각 사이클에 있어서, 어드레스 발생기에서 발생된 개시 열어드레스(Y)에 인크리멘트값(Z)을 가한 열어드레스가 불량해석 메모리에 입력되어 진다. 즉, 사이클 <2> , <3> , <4> ,...에 있어서, 열 어드레스 Co1(0)0, Co1(0)1, Co1(0)2 , ...가 순차적으로 입력되어 진다. 이에 의해 불량해석 메모리내에 SDRAM내부와 동일한 어드레스 공간을 설정하는 것이 가능하다.
이렇게 해서 제0뱅크내의 각 메모리셀에 있어서의 시험이 종료된 후, 다음 제1뱅크내의 각 메모리셀에 대해서 시험을 행한다. 제1뱅크의 시험에 있어서는 뱅크어드레스를 제1뱅크로 지정하는 어드레스로 하는 것외에는 제0뱅크에 대한 어드레스등의 타이밍과 동일한 타이밍 시험을 행한다. 이하, 순차적으로 나머지의 뱅크에 대해서 동일하게 시험을 행한다.
그런데, 메모리 디바이스에 있어서는 메모리 영역을 복수의 뱅크로 분할하고, 그들 뱅크에 대해서 교대로 읽기/쓰기를 행하는 뱅크사이 인터리브 동작이 행해진다. 뱅크사이 인터리브가 행해지면 메모리쪽으로의 억세스 속도를 빨리하 는 것이 가능하다.
메모리 디바이스를 뱅크사이 인터리브로 동작시킬 경우 메모리 디바이스내에서는 코맨드 ACT에 의해 미리 뱅크마다 행어드레스가 부여되면 코맨드 READ 또는 WRITE와 함께 지정되는 뱅크의 열어드레스에 대응하는 셀의 읽기/쓰기가 행해진다.
그러나, 불량해석 메모리에서는 열어드레스와 그의 뱅크가 지정된 시점에서 입력되는 행어드레스 및 그의 뱅크에 해당하는 어드레스에 불량정보가 격납되어 진다. 그러므로 불량해석 메모리에는 열어드레스 및 그 열어드레스의 뱅크가 지정되어 질때 그 뱅크와 동일한 뱅크 및 그 뱅크의 행어드레스가 동시에 지정되어져야할 필요가 있다. 불량해석 메모리에는 시험대상의 메모리 디바이스와 동일한 어드레스 공간을 설정해야 한다.
그러므로, 종래의 반도체 메모리 시험장치에 있어서는 버스트 기능을 가지는 메모리 디바이스가 뱅크사이 인터리브 동작시의 시험을 하기위한 불량해석 메모리에 입력시키는 어드레스를 발생시키는 것이 곤란하다.
따라서, 본발명은 상기의 문제점을 해결하기 위한 것으로 버스트 기능을 가지는 메모리 디바이스가 뱅크사이 인터리브 동작시의 시험을 하기위한 불량해석 메모리에 입력되는 어드레스를 용이하게 발생시킬수 있는 반도체 메모리 시험장치 및 불량해석용 어드레스 발생기를 제공하는 것을 그 목적으로 한다.
본발명은 메모리영역이 복수의 뱅크에 의해 구성되고, 또한 열어드레스(또는 행어드레스)에 대해서 버스트 모드로 동작하는 상기 메모리 디바이스를 시험대상으로 하고, 시험패턴신호 및 기대값 패턴신호를 발생하는 시험패턴발생기와 상기 시험패턴신호가 입력된 시험대상 메모리 디바이스의 응답출력신호와 상기 기대값 패턴신호를 비교하여 불일치하는 경우를 불량셀로서 검출하는 논리비교기와, 상기 불량셀의 상기 메모리 디바이스에서의 어드레스와 동일한 어드레스에 불량정보를 기억시키는 불량해석 메모리를 구비한 반도체 메모리 시험장치에 있어서, 버스트 모드 동작시 상기 메모리 디바이스 내부와 동일한 어드레스 공간을 상기 불량해석 메모리내에 설정하기 위한 불량해석용 어드레스를 발생시키는 불량해석용 어드레스 발생기를 구비하고, 상기 불량해석용 어드레스 발생기는 상기 메모리 디바이스의 각 뱅크에 각각 대응하는 레지스터(register)를 가지는 레지스터 파일부를 가지며, 각 레지스터에 대응하는 뱅크의 행어드레스(또는 열어드레스)를 각각 유지하고, 어느 한 뱅크의 개시 열어드레스(또는 개시 행어드레스)가 상기 메모리 디바이스에 입력될때 해당 개시 열 어드레스(또는 개시 열어드레스)와 동일한 뱅크의 행어드레스(또는 열어드레스)를 해당 뱅크에 대응하는 레지스터로 부터 읽어내며, 해당 개 시 열어드레스(또는 개시 열어드레스)와 함께 상기 불량해석 메모리로 출력시키고,또한 해당 뱅크의 버스트 동작중 해당 개시 열어드레스(또는 개시 행어드레스)를 클럭사이클마다 연산해서 생성된 메모리 디바이스내부와 동일의 열어드레스(또는 행어드레스)와 함께 해당 행어드레스(또는 열어드레스)를 상기 불량해석 메모리로 출력시키는 구성으로 되어있다.
이와같은 본발명에 의하면, 레지스터에 유지되어 있는 행어드레스(또는 열 어드레스)를 불량해석 메모리로 입력시키는 것이 가능하고, 그 행어드레스의 발생 타이밍에 제약받지 않으며, 그 행어드레스의 유지기간사이에 임의의 타이밍에서 그 행어드레스를 불량해석 메모리로 입력시키는 것이 가능하다. 이에 의해 버스트 모드에서 또한 뱅크사이 인터리브 동작중의 메모리 디바이스와 동일의 어드레스 공간을 불량해석 메모리내부에 용이하게 설정하는 것이 가능하다.
본발명을 보다 상세히 설명하기 위해 이하에서 도면을 참조하여 본발명의 반도체 시험장치 및 불량해석용 어드레스 발생기의 실시형태에 대해 설명하기로 한다.
1.구성
먼저, 도1 및 도2를 참조하여 실시형태의 반도체 메모리 시험장치 및 불량해석용 메모리 발생장치의 구성에 대해서 설명하기로 한다.
본실시 형태에서는 메모리 디바이스(5)로서 SDRAM을 시험대상으로 한다. 이 SDRAM은 메모리 영역이 4개의 뱅크에 의해 구성되어 있고, 또 열어드레스에 대해서 버스트 길이가 2인 버스트 모드 동작을 한다.
도1에 나타나는 것과 같이, 본실시형태의 반도체 메모리 시험장치는 시험패턴 발생기(1), 논리비교회로(2), 불량해석 메모리(3) 그리고 또 불량해석용 어드레스 발생기(4)를 구비하고 있다.
본실시 형태에서는 통상의 반도체 메모리 시험장치가 가지고 있는 타이밍 발생기, 지연회로 및 핀 일렉트로닉스등에 대한 도시 및 설명을 생략한다.
시험패턴 발생기(1)는 시험패턴신호 및 기대값 패턴신호를 발생시킨다. 그러므로 시험패턴 발생기(1)는 코맨드 발생기(11), 어드레스 발생기(12), 시험패턴신호 생성부(13) 및 기대값 패턴신호 생성부(14)로 구성되어 있다.
코맨드 발생기(11)는 코맨드 ACT와 코맨드 READ 또는 WRITE를 발생 시킨다. 코맨드 ACT는 버스트 길이의 2사이클 기간마다 발생한다. 또 코맨드 READ 또는 WRITE는 코맨드 ACT의 비발생 사이클에서 버스트 길이의 2사이클 기간마다 발생한다.
어드레스 발생기(12)는 뱅크어드레스(N) 및 행어드레스(X)를 메모리 디바이스의 버스트 길이의 2사이클 기간씩 각 뱅크에 대해 순차적으로 발생시킨다.
또, 뱅크어드레스(N)는 메모리 디바이스(5)의 4개의 뱅크중 어느 하나의 뱅크를 지정하고, 행어드레스(X)는 지정된 뱅크에 대한 행어드레스를 나타낸다.
또한, 어드레스 발생기(12)는 뱅크어드레스(B) 및 개시 열어드레스(Y)를 버스트 길이분의 2사이클 기간씩 각 뱅크에 대해 순차적으로 발생시킨다.
더구나, 뱅크어드레스(B)는 메모리 디바이스(5)의 4개의 뱅크중 어느하나의 뱅크를 지정한다.또 이 뱅크어드레스(B)가 지정하는 뱅크는 뱅크어드레스(N)의 지정되어 있는 뱅크중 어느 것이라도 좋다.
또, 개시 열어드레스는 버스트의 선두의 열어드레스이고, 버스트 길이마다 비연속의 값을 가진다. 여기서 버스트 길이가 2이므로 개시 열어드레스는 하나씩 걸러 값을 가지게 된다.
더구나, 어드레스 발생기(12)는 해당 뱅크의 버스트 동작중 개시 열어드레스를 클럭사이클마다 인크리멘트해서 열어드레스를 발생시킨다. 여기서는 개시 열 어드레스가 발생할때 클럭사이클마다 증가하는 인크리멘트값(Z)을 발생시켜 개시 열 어드레스(Y)에 인크리멘트값(Z)을 가한 열어드레스(Y+Z)를 발생시킨다.
이에 의해 버스트 동작중인 메모리 디바이스(5)내부에서 자동생성된 열어드레스에 대응하는 열어드레스를 발생시키는 것이 가능하다. 여기서는 버스트 길이가 2이므로 개시 열어드레스가 발생된 다음의 클럭사이클에서 개시 열어드레스를 +1인크리멘트시킨 열어드레스를 발생시킨다.
또한, 인크리멘트의 처리는 어드레스 발생기(12)의 외부에서 실시해도 좋다.
또, 시험패턴신호 생성부(13)는 코맨드 발생기(11)에서 발생된 코맨드와 어드레스 발생기(12)에서 발생된 어드레스를 복합해서 시험패턴신호를 생성시킨다.
즉, 코맨드 ACT 발생시에 시험패턴신호 생성부(13)는 그의 코맨드와 행어드레스(X)를 복합시켜 메모리 디바이스(5)로 출력시킨다. 또 코맨드 READ 또는 WRITE 발생시에 시험패턴신호 생성부(13)는 그의 코맨드와 개시 열어드레스를 복합시켜 메모리 디바이스(5)로 출력시킨다.
그래서, 시험패턴신호는 시험대상의 메모리 디바이스(DUT)(5)에 입력되어진다. 또 기대값 패턴신호생성부(14)에서 생성된 기대값 패턴신호는 논리비교회로(2)로 입력되어진다.
또, 논리비교회로(2)는 시험패턴신호가 입력된 메모리 디바이스(5)의 응답출력신호와 기대값 패턴신호를 비교한다. 그래서 불일치하는 경우를 불량셀로서 검출한다. 불량셀을 검출한 경우 불량정보가 불량해석메모리(3)로 보내진다.
불량해석 메모리(3)는 불량셀의 메모리 디바이스에서의 어드레스와 동일한 어드레스에 불량정보를 기억시킨다.
그래서 불량해석용 어드레스 발생기(4)는 버스트 모드동작시의 메모리 디바이스(5)내부와 동일한 어드레스공간을 불량해석 메모리내부에 설정하기위한 불량해석용 어드레스를 발생시킨다.
이 때문에 불량해석용 어드레스 발생기(14)는 메모리 디바이스의 각 뱅크에 각각 대응하는 레지스터를 설치하고, 각 레지스터에 대응하는 뱅크의 행어드레스를 각각 유지한다. 그래서 어느 한 뱅크의 개시 열어드레스(Y)가 메모리 디바이스(5)에 입력될때 그의 개시 열어드레스(Y)와 동일한 뱅크의 행어드레스를 그의 뱅크에 대응하는 레지스터로 부터 읽어낸다. 뒤이어서, 읽어낸 행어드레스를 개시 열어드레스와 함께 불량해석 메모리(3)로 출력시킨다. 또한 해당 뱅크의 버스트동작중 그의 개시 열어드레스를 클럭사이클 마다 연산해서 어드레스를 생성시켜 생성된 열 어드레스와 함께 그의 행어드레스를 불량해석 메모리(3)로 출력시킨다.
여기서 도2를 참조하여 불량해석용 어드레스 발생기(4)의 구성에 대해 상세히 설명하기로 한다.
도2에서는 도1에 도시된 시험패턴발생기(1)중 어드레스 발생기(12)만을 나타내고, 기타 구성요소의 도시를 생략한다. 또, 도1에 도시된 논리비교회로(2)의 도시도 생략한다.
불량해석용 어드레스 발생기(4)는 레지스터 파일부(40), 쓰기 레지스터 선택부(41), 읽기 레지스터 선택부(42), 어드레스 콘트롤부(43) 및 행어드레스 선택부(44)로 구성되어 있다.
쓰기 레지스터 선택부(41)는 행어드레스(X)와 함께 출력된 뱅크어드레스(N)에 따라서 그의 행어드레스(X)를 써서 기입하는 레지스터 파일부(40)의 레지스터를 선택한다.
또, 읽기 레지스터 선택부(42)는 열어드레스(Y+Z)와 함께 출력된 뱅크어드레스(B)에 따라서 레지스터 파일부(40)에 격납되어 있는 행어드레스(REX)를 읽어내는 레지스터를 선택한다.
또, 어드레스 콘트롤부(43)는 시험패턴발생기(1)로 부터 어느 한 뱅크의 행 어드레스(X)가 메모리 디바이스(5)에 입력될때 쓰기 지시신호(RFWT)를 발생시킨다. 또한, 어드레스 콘트롤부(43)는 어느 한 뱅크의 개시 열어드레스(Y)가 메모리 디바이스(5)에 입력될때 그리고 그의 개시 어드레스(Y)가 입력된 뱅크가 버스트동작중에 읽기 지시신호(RfRD)를 발생시킨다.
또, 레지스터 파일부(40)는 메모리 디바이스(5)의 제0 - 제3뱅크(50 - 53)에 각각 대응하는 제0 - 제3레지스터(400 - 403)를 가진다. 그래서, 레지스터 파일부(40)는 어드레스 콘트롤부(43)로 부터 쓰기 지시신호(RFWT) 발생시에 쓰기 레지스터 선택부(41)에 의해 선택된 레지스터에 행어드레스를 기입한다.
행어드레스 선택부(44)는 어드레스 콘트롤부(43)로 부터 읽기 지시신호(RFRD)발생시에 읽기 레지스터 선택부(42)에 의해 선택된 레지스터로 부터 행 어드레스를 읽어내서 불량해석 메모리로 출력시킨다. 또, 행어드레스 선택부(44)는 읽기 지시신호(RFRD)의 비발생시에 어드레스 발생기(12)에서 발생된 행어드레스(X)를 그대로 불량해석 메모리에 출력시킨다.
또, 어드레스 발생기(12)에서 발생된 열어드레스(Y+Z)는 그대로 불량해석 메모리(3)에 입력되어진다.
2.동작
다음에 도3의 타이밍챠트를 참조하여 실시형태의 반도체 메모리 시험장치의 동작에 대해서 설명하기로 한다.
여기서는 4개의 뱅크를 가지고, 열어드레스에 대해 버스트 모드로 동작하고, 버스트 길이가 2인 SDRAM을 시험 할때의 어드레스 발생타이밍의 일예를 나타낸다.
도3의 (A)는 시험대상의 메모리 디바이스(DUT)로 코맨드, 어드레스 그리고 뱅크어드레스를 입력시키는 타이밍을 나타낸다. 또, 도3의 (B)는 시험패턴 발생기(ALPG)의 어드레스 발생기에 대해서 행어드레스, 개시 열어드레스, 인크리멘트값 및 뱅크어드레스의 발생타이밍을 나타낸다.또한, 도3의 (B)에서는 쓰기 지시신호(RFWT) 및 읽기 지시신호(RFRD)의 발생타이밍도 나타낸다.
도3의 (C)는 레지스터 파일부(40)의 각 레지스터에 행어드레스가 격납되어 유지되고있는 타이밍을 나타낸다. 도3의 (D)는 불량해석 메모리(FM)에다 불량해석용 어드레스로서 행어드레스와 열어드레스를 입력시키는 타이밍을 나타낸다.
이하,
(1) 도3의 (B)에 나타나는 시험 패턴발생기에서의 어드레스등의 발생타이밍,
(2) 도3의 (A)에 나타나는 메모리 디바이스에다 어드레스등을 입력시키는 타이밍,
(3) 도3의 (C)에 나타나는 레지스터 파일부에 행 어드레스를 격납시키는 타이밍등,
(4) 도3의 (D)에 나타나는 불량해석메모리에다 어드레스등을 입력시키는 타이밍의 순서로 설명하고, 그리고 또
(5) 사이클각각의 동작에 대해서 설명하기로 한다.
(1) 시험패턴 발생기에서의 발생 타이밍
① 행어드레스(X) 및 뱅크어드레스(N)
도3의 (B)에 나타나는 바와같이, 어드레스 발생기(12)에서는 메모리 디바이스의 버스트 길이분의 사이클 기간씩 뱅크어드레스(N) 및 행어드레스(X)가 각 뱅크에 대해서 순차적으로 발생되고 있다.여기서는 버스트 길이가 2로 되어있으므로 2 클럭 사이클씩 뱅크어드레스(N) 및 행어드레스(X)가 발생되고 있다.
즉, 도3의 (B)에 나타나는 바와같이 사이클 <1> 및 <2> 에서는제0뱅크를 지정하는 뱅크어드레스 RBK(0)와 함께 그의 제0뱅크의 제0행을 나타내는 행어드레스 Row(0)0가 발생되고있다. 뒤이어서, 사이클 <3> 및 <4> 에서는 제1뱅크를 지정하는 뱅크어드레스 RBK(1)와 함께 그의 제1뱅크의 제0행을 나타내는 행 어드레스 Row(1)0가 발생되고 있다.
이하 동일한 형식으로 제2뱅크 및 제3뱅크에 대한 뱅크어드레스 및 행어드레 스를 2사이클씩 출력한다. 그래서, 각 뱅크가 1개 정도 지정된후 다시 제0뱅크에서 부터 순차적으로 지정되는 패턴을 반복한다. 이때 행어드레스의 값은 각 뱅크가 1주할때 마다 순차적으로 연산하는 것으로 한다.
예를들면 도3의 (B)에 나타나는 것과 같이 사이클 <9> 및 <10> 에서는 제0의 뱅크를 지정하는 뱅크어드레스 RBK(0)와 함께 그의 제0뱅크의 제1행을 나타내는 Row(0)1가 발생한다. 같은 형식으로 도면에는 도시하지 않았지만, 사이클 <17> 및 <18> 에서는 제0뱅크를 지정하는 뱅크어드레스 RBK(0)와 함께 그의 제0뱅크의 제2행을 나타내는 Row(0)2가 발생된다.
② 뱅크어드레스(B) 및 개시 열어드레스(Y)
어드레스 발생기(12)에서는 클럭 사이클 <4> 이후 뱅크 어드레스(B) 및 개시 열어드레스(Y)가 버스트 길이분의 사이클 기간씩 각 뱅크에 대해 순차적으로 발생되고 있다. 여기서는 버스트 길이가 2이므로 2클럭 사이클씩 뱅크어드레스 및 하나걸런 개시 열어드레스값이 발생되고 있다.
즉, 도3의 (B)에 나타나는 바와 같이 사이클 <4> 및 <5> 에서는 제0뱅크를 지정하는 뱅크어드레스(CBK(0))와 함께 그의 제0뱅크의 제0열을 나타내는 열어드레스 Co1(0)0가 발생되고 있다.뒤이어서, 사이클 <6> 및 <7> 에서는 제1뱅크를 지정 하는 뱅크어드레스 CBK(1)와 함께 그의 제1뱅크의 제0열을 나타내는 열 어드레스 Co1(1)0가 발생되고 있다.
이하 같은 형식으로 제2뱅크 및 제3뱅크에 대한 뱅크어드레스(B) 및 열어드레스(X)를 2사이클씩 출력한다. 이때 버스트 길이가 2로 되어있으므로 열어드레스의 값은 2개씩 연산된다.
예를들면, 도시하지는 않았지만 사이클 <12> 및 <13> 에서는 제0뱅크를 지정하는 뱅크어드레스 CBK(0)와 함께 그의 제0뱅크의 제0열을 나타내는 Co1(0)2가 발생된다. 또한, 사이클 <20> 및 <21> 에서는 제0뱅크를 지정하는 뱅크어드레스 CBK(0)와 함께 그의 제0뱅크의 제4열을 나타내는 Co1(0)4가 발생한다.
③ 인크리멘트값(Z)
발생된 개시 열어드레스는 클럭사이클 마다 연산된다. 이때문에 연산하는 값(Z)을 버스트 길이분의 사이클 기간마다 반복해서 발생시킨다.
또, 인크리멘트값(Z)은 어드레스 발생기(12)내부에서 발생시켜도 좋고, 어드레스 발생기(12)외부에서 발생시켜도 좋다.
즉, 도3의 (B)에 나타나는 바와같이, 개시 열어드레스로서 제0열이 발생하고 있는 사이클 <4> 및 <5> 에 있어서는 최초의 사이클 <4> 의 인크리멘트값으로서 0이 발생하고, 다음의 사이클 <5> 에서는 인크리멘트값으로서 1이 발생한다. 이하 같은형식으로 버스트 길이가 2로 되어 있으므로 사이클 마다 교대로 인크리멘트값으로서 0과 1이 발생한다.
(2) 메모리 디바이스에다 입력시키는 타이밍
① 코맨드 ACT 및 행어드레스(X)
메모리 디바이스(5)에는 시험패턴신호 생성부(13)에 의해 코맨드와 멀티플렉스된 어드레스 및 뱅크어드레스가 입력되어 진다. 즉, 어드레스 발생기에서 발생되는 어드레스중 코맨드 입력시에 발생하고 있는 어드레스만이 시험패턴신호로서 메모리 디바이스(5)에서 유효하게 된다.
코맨드 발생기(11)는 코맨드 READ 및 WRITE의 비발생 사이클중의 임의의 사이클에서 코맨드 ACT를 발생시킨다. 여기서는 버스트 길이가 2로 되어 있으므로 기수 사이클 <1>, <3> , <5> ,...에서 1사이클 걸러 코맨드 ACT를 발생시킨다.
그리고,시험패턴신호 생성부(13)는 코맨드 ACT의 발생시에 어드레스 발생기(12)에서 발생되고 있는 행어드레스(X) 및 뱅크어드레스(N)를 코맨드 ACT와 함께 메모리 디바이스(5)에 입력한다.
따라서, 1사이클 걸러 코맨드 ACT와 함께 각 뱅크에 대해서 임의로 지정하는 뱅크어드레스 및 행어드레스가 입력되어진다.
예를들면, 도3의 (A)에 나타나는 바와같이 사이클 <1> 에서는 코맨드 ACT와 함께 제0뱅크를 지정하는 뱅크어드레스 RBK(0)와 그의 제0뱅크의 제0행을 나타내는 Row(0)0이 입력되어 진다. 또, 사이클 3 에서는 코맨드 ACT와 함께 제1뱅크를 지정하는 뱅크어드레스 RBK(1)과,그의 제1뱅크의 제0행을 나타내는 Row(1)0이 입력된다. 또한, 사이클 5 에서는 코맨드 ACT와 함께 제2뱅크를 지정하는 뱅크 어드레스 RBK(2)와, 그의 제2뱅크의 제0행을 나타내는 Row(2)0이 입력된다.
② 코맨드 READ와 개시 열어드레스(Y)
코맨드 발생기(11)는 코맨드 ACT의 비발생사이클에서 버스트 길이분의 사이클기간마다 코맨드 READ 또는 WRITE를 발생시킨다. 본실시예에서는 버스트 길이가 2로 되어 있으므로 우수의 사이클 <4> , <6> , <8> .....에서 1사이클 걸러서 코맨드 READ를 발생시킨다.
또한, 본실시형태에서는 코맨드 READ를 입력하는 예에 대해서 설명하지만,같은형식의 타이밍에서 WRITE 코맨드를 입력시키는 것도 좋다.
그리고, 시험패턴 신호생성부((13)는 코맨드 READ의 발생시에 어드레스 발생기(12)에서 발생하고 있는 개시 열어드레스(Y) 및 뱅크어드레스(B)를 코맨드 READ 와 함께 메모리 디바이스(5)에 입력시킨다.
또한, 이 코맨드 READ는 어드레스 발생기(12)에 있어서 개시 열 어드레스(Y)가 발생시키는 선두 사이클에서 발생한다.
따라서, 1사이클 걸러 코맨드 READ와 함께 각 뱅크에 대해 지정하는 뱅크어드레스 및 개시 열어드레스가 입력되어진다.
예를들면, 도3의 (A)에 나타나는 것과 같이 사이클 <4> 에서는 코맨드 READ와 함께 제0뱅크를 지정하는 뱅크어드레스 CBK(0)와, 그의 제0뱅크의 제0열을 나타내는 Co1(0)0가 입력된다. 또, 사이클 6 에서는 코맨드 READ와 함께 제1뱅크를 지정하는 뱅크어드레스 CBK(1)과, 그의 제1뱅크의 제0열을 나타내는 Co1(1)0가 입력된다.또한,사이클 8 에서는 코맨드 READ와 함께 제2뱅크를 지정하는 뱅크어드레스 CBK(2)와, 그의 제2뱅크의 제0열을 나타내는 Co1(2)0이 입력된다.
이와같은 타이밍 ACT 및 코맨드 READ를 교대로 입력시키면, 메모리 뱅크중 1개의 뱅크가 버스트 동작중에 다른 뱅크의 행어드레스를 해당 메모리 디바이스에 입력시키는 것이 가능하다.
(3)레지스터 파일부에서의 행 어드레스의 격납 타이밍등
레지스터 파일부(40)는 쓰기 지시신호(RFWT) 발생시에 쓰기 레지스터 선택부 에 의해 선택된 레지스터에 행어드레스(X)를 기입한다. 즉, 레지스터 파일부(40)는 시험패턴발생기로 부터 어느 한 뱅크의 행어드레스(X)가 코맨드 ACT와 함께 메모리 디바이스(5)에 입력될때 그의 뱅크에 대응하는 레지스터에 그의 행어드레스(X)를 격납한다.
예를들면, 도3의 (C)에 나타나는 것과 같이 사이클 <1> 에서는 제0뱅크의 제0행을 나타내는 행어드레스 Row(0)0가 제0레지스터(400)에 격납된다. 또 사이클 <3>에서는 제1뱅크의 제0행을 나타내는 Row(1)0가 제1레지스터(401)에 격납된다. 또 사이클 <5> 에서는 제2뱅크의 제0행을 나타내는 Row(2)0이 제2레지스터(402)에 격납된다. 또한, 사이클 <7> 에서는 제3뱅크의 제0행을 나타내는 Row(3)0이 제 0어드레스(400)에 격납되어진다.
그리고, 사이클 <9> 에서는 제0뱅크의 제1행을 나타내는 행어드레스 Row(0)1가 제0레지스터(400)에 격납된다. 즉, 각 레지스터는 다음의 행어드레스가 격납될때까지 직전에 격납된 행어드레스를 유지한다.
(4)불량해석 메모리에 입력시키는 타이밍
① 행어드레스(X)
행어드레스 선택부(44)는 읽기 지시신호 RFRD 발생시에 읽기 레지스터 선택부(42)에 의해 선택된 레지스터로 부터 행어드레스를 읽어 불량해석 메모리(3)에 입력시킨다. 읽기 지시신호 RFRD는 어느 한 뱅크의 개시 열어드레스(Y)가 메모리 디바이스(5)에 입력되고 그리고 그의 뱅크가 버스트 동작중에 있을때 어드레스 콘트롤부(43)에 의해 발생한다.따라서, 개시 열어드레스(Y)가 발생되고 있는 기간중에 그의 개시 열어드레스의 뱅크에 대응하는 레지스터에 유지되어 있는 행어드레스(RFX)가 읽혀진다.
예를들면, 도3의 (D)에 도시되어 있는 것과 같이 사이클 <4> 및 <5> 에서는 제 0레지스터(400)에 유지되어 있는 행어드레스 Row(0)0이 불량해석 메모리(3)에 입력된다. 또 사이클 <6> 및 <7> 에서는 제1레지스터(401)에 유지되어 있는 행어드레스 Row(1)0가 불량해석 메모리(3)에 입력된다. 또 사이클 <8> 및 <9> 에서는 제 2레지스터(402)에 유지되어 있는 행어드레스 Row(2)0이 불량해석 메모리(3)에 입력된다.
② 열어드레스(Y+Z) 및 뱅크어드레스(B)
본실시형태에서는 어드레스 발생기(12)에서 발생된 열어드레스(Y+Z) 및 뱅크 어드레스(B)는 그상태 그대로 불량해석 메모리(3)에 입력되어 진다.
그리고, 불량해석 메모리(3)에 입력되는 뱅크어드레스, 행어드레스와 열어드레스의 조합에 의해 불량해석 메모리(3)내부의 어드레스가 지정되어진다.
(5) 사이클 마다의 동작
다음에 도3의 타이밍챠트에 나타난 동작에 대해서 사이클 각각에 대해 설명하기로 한다.
.사이클 <1>
사이클 <1> 에서는 어드레스 발생기(12)에서 발생되고 있는 행어드레스 Row(0)0 및 뱅크 어드레스 RBK(0)가 코맨드 ACT와 함께 메모리 디바이스(5)에 입력된다.
또, 쓰기 지시신호(RFWT)에 의해 행어드레스 Row(0)0이 레지스터 파일(40)의 제0레지스터(400)에 씌여진다.
.사이클 <3>
사이클 <3> 에서는 어드레스 발생기(12)에서 발생되고 있는 행어드레스 Row(1)0 및 뱅크어드레스 RBK(1)가 코맨드 ACT와 함께 메모리 디바이스(5)에 입력된다.
또, 쓰기 지시신호(RFWT)에 의해 행어드레스 Row(1)0가 제1레지스터(401)에 씌여진다.
.사이클 <4>
사이클 <4> 에서는 어드레스 발생기(12)에서 발생되고 있는 개시 열어드레스 Co1(0)0 및 뱅크어드레스 CBK(0)가 코맨드 READ와 함께 메모리 디바이스(5)에 입력된다.
또 읽기 지시신호(RFRD)에 의해 제0레지스터(400)에 유지되어 있는 행어드레스 Row(0)0가 읽혀져서 불량해석 메모리(3)에 입력된다. 또 어드레스 발생기(12)에서 발생되는 열어드레스 Co1(0)0도 불량해석 메모리(3)에 입력된다. 이에 의해 제 0뱅크의 행어드레스 Row(0)0, 열어드레스 Co1(0)0의 메모리 셀이 지정된다.
.사이클 <5>
사이클 <5> 에서는 어드레스 발생기(12)에서 발생되고 있는 행어드레스 Row(2)0 및 뱅크어드레스 RBK(2)가 코맨드 ACT와 함께 메모리 디바이스(5)에 입력된다.
또한, 메모리 디바이스(5)내부에서는 개시 열어드레스 Co1(0)0에 계속되는 열어드레스 Co1(0)1이 버스트 기능에 의해 자동생성된다.
또 사이클 <5> 에서는 쓰기 지시신호(RFWT)에 의해 행어드레스 Row(2)0가 제2레지스터에 씌여진다.
또 읽기 지시신호(RFRD)에 의해 제0레지스터(400)에 유지되어 있는 행어드레 스 Row(0)0가 다시 읽혀져서 불량해석 메모리(3)에 입력된다. 또 어드레스 발생기(12)에서 발생되고 있는 열어드레스 Co1(0)1도 불량해석 메모리(3)에 입력된다. 이에 의해 제0뱅크의 행어드레스 Row(0)0, 열어드레스 Co1(0)1의 메모리셀이 지정된다.
사이클 <6>
사이클 <6> 에서는 어드레스 발생기(12)에서 발생되고 있는 개시 열어드레스 Co1(1)0 및 뱅크어드레스 CBK(1)가 코맨드 READ와 함께 메모리 디바이스(5)에 입력된다.
또한, 읽기 지시신호(RFRD)에 의해 제0레지스터(401)에 유지되어 있는 행어드레스 Row(1)0가 읽혀져서 불량해석 메모리(3)에 입력된다. 또 어드레스 발생기(12)에서 발생되고 있는 열어드레스 Co1(1)0도 불량해석 메모리(3)에 입력된다. 이에 의해 제1뱅크의 행어드레스 Row(1)0, 열어드레스 Co1(1)0의 메모리셀이 지정된다.
.사이클 <7>
사이클 <7> 에서는 어드레스 발생기(12)에서 발생되고 있는 행어드레스 Row(3)0 및 뱅크어드레스 RBK(3)이 코맨드 ACT와 함께 메모리 디바이스에 입력된다.
또한, 메모리 디바이스(5)내부에서는 개시 열어드레스 Co1(1)0에 계속되는 열어드레스 Co1(1)1가 버스트 기능에 의해 자동생성된다.
더구나, 사이클 <7> 에서는 쓰기 지시신호(RFWT)에 의해 행어드레스 Row(3)0이 제3레지스터(403)에 씌여진다.
또, 읽기 지시신호(RFRD)에 의해 제1레지스터(401)에 유지되어 있는 행어드레스 Row(1)0가 다시 읽혀져서 불량해석 메모리(3)에 입력된다. 또 어드레스 발생기(12)에서 발생되고 있는 열어드레스 Co1(1)1도 불량해석 메모리(3)에 입력된다. 이에 의해 제1뱅크의 행어드레스 Row(1)0, 열어드레스 Co1(1)1의 메모리셀이 지정된다.
.사이클 <8>
사이클 <8> 에서는 어드레스 발생기(12)에서 발생되고 있는 개시 열어드레스 Co1(2)0 및 뱅크어드레스 CBK(2)가 코맨드 READ와 함께 메모리 디바이스(5)에 입력된다.
또한, 읽기 지시신호(RFRD)에 의해 제2레지스터(402)에 유지되어 있는 행어드레스 Row(2)0가 읽혀져서 불량해석 메모리(3)에 입력된다. 또 어드레스 발생기(12)에서 발생되고 있는 열어드레스 Co1(2)0도 불량해석 메모리(3)에 입력된 다. 이에 의해 제2뱅크의 행 어드레스 Row(2)0, 열 어드레스 Co1(2)0의 메모리셀이 지정된다.
.사이클 <9>
사이클 <9> 에서는 어드레스 발생기(12)에서 발생되고 있는 행어드레스 Row(0)1 및 뱅크어드레스 RBK(0)가 코맨드 ACT와 함께 메모리 디바이스(5)에 입력된다.
또 메모리 디바이스(5)내부에서는 개시 열어드레스 Co1(2)0에 계속되는 열 어드레스 Co1(2)1이 버스트 기능에 의해 자동생성된다.
더구나, 사이클 <9> 에서는 쓰기 지시신호(RFWT)에 의해 행 어드레스Row(0)1가 제0레지스터(400)에 씌여진다.
또 읽기 지시신호(RFRD)에 의해 제2레지스터(401)에 유지되어 있는 행어드레스 Row(2)0가 다시 읽혀져서 불량해석 메모리(3)에 입력된다. 또, 어드레스 발생기(12)에서 발생되고 있는 열어드레스 Co1(2)1도 불량해석 메모리(3)에 입력된다. 이에 의해 제2뱅크의 행어드레스 Row(2)0, 열어드레스 Co1(2)1의 메모리셀이 지정된다.
.사이클 <10>
사이클 <10> 에서는 어드레스 발생기(12)에서 발생되고 있는 개시 열어드레스 Co1(3)0 및 뱅크어드레스 CBK(3)가 코맨드 READ와 함께 메모리 디바이스(5)에 입력된다.
한편, 읽기 지시신호(RFRD)에 의해 제3레지스터(403)에 유지되어 있는 행어드레스 Row(3)0가 읽혀져서 불량해석 메모리(3)에 입력된다. 또 어드레스 발생기(12)에서 발생되고 있는 열어드레스 Co1(3)0도 불량해석 메모리(3)에 입력된다. 이에 의해 제3뱅크의 행어드레스 Row(3)0, 열어드레스 Co1(3)0의 메모리셀이 지정된다.
이하의 각 사이클에 있어서도 상기와 동일한 형식으로 불량해석용 어드레스가 불량해석 메모리(3)에 입력된다.
이상과 같이 본실시형태에서는 레지스터에 유지되어 있는 행어드레스(RFX)를 불량해석 메모리(3)에 입력시킨다.그러므로 그의 행어드레스의 발생타이밍에 제약받지 않고 그의 행어드레스의 유지기간중 임의의 타이밍에서 그의 행어드레스를 불량해석 메모리(3)에 입력시키는 것이 가능하다.

그결과, 버스트 모드에서도 뱅크사이 인터리브동작중의 메모리 디바이스내부 와 동일한 어드레스 공간을 불량해석 메모리내부에 용이하게 설정하는 것이 가능하다.
상기한 실시의 형태는 본발명을 특정의 조건에서 구성시킨 예에 대해서 설명한 것이다. 따라서, 본발명은 여러형태로 변형시키는 것이 가능하다. 예로서, 상기한 실시형태에서는 버스트 길이를 2로한 예에 대해서 설명하였지만, 본발명에서는 버스트 길이가 이에 제한되지 않는다.예를들면 버스트 길이를 4나 8로 해도 좋다.
또, 상기한 실시형태에서는 1사이클 걸러 코맨드 ACT를 발생시키지만 본발명에서는 코맨드 ACT 의 발생간격은 이에 제한되지 않는다.
또, 상기한 실시형태에서는 불량해석용 어드레스 발생기를 시험패턴발생기 의 외부에 설치한 예에 대해서 설명하였지만 불량해석용 어드레스 발생기의 일부 또는 전부를 시험패턴발생기에 포함시켜도 좋다.
더구나, 상기한 실시형태에서는 메모리 디바이스가 열어드레스에 대해 버스트 모드로 동작하는 경우에 대해 설명하였지만, 이것이 행어드레스에 대해 버스트모드로 동작하는 경우라도 괜찮다. 이런 경우에는 상기 실시형태에서 도시한 열어드레스(개시 열어드레스)가 행어드레스(개시 행어드레스)로 되고, 행어드레스가 열 어드레스로 된다. 또 상기한 행어드레스 선택부(44)는 열어드레스 선택부로 된다.
이상과 같은 본발명의 반도체 메모리 시험장치는 레지스터에 유지된 어드레스(행어드레스)를 불량해석 메모리에 입력시키는 것이 가능하므로 그의 행 어드레스의 발생타이밍에 제약받지 않고, 그의 행어드레스의 유지기간중의 임의의 타이밍에서 그의 행어드레스를 불량해석 메모리에 입력시키는 것이 가능하게 된다.
따라서, 본발명은 버스트 모드에서 동작하고 또 뱅크사이 인터리브동작중에 메모리 디바이스의 시험결과를 격납시키는 불량해석 메모리에 사용하는 것이 적합하다.

Claims (11)

  1. 메모리영역이 복수의 뱅크로 구성되어 있고, 열어드레스(또는 행어드레스)에 대해 버스트 모드로 동작하는 메모리 디바이스를 시험대상으로 하고,
    시험패턴신호 및 기대값 패턴신호를 발생하는 시험패턴 발생기,
    상기 시험패턴신호가 입력된 시험대상 메모리 디바이스의 응답출력신호와 상기 기대값 패턴신호를 비교하여 불일치하는 경우를 불량셀로서 검출하는 논리비교기, 그리고
    상기 불량셀의 메모리 디바이스에서의 어드레스와 동일한 어드레스에 불량정보를 기억시키는 불량해석 메모리를 구비한 반도체 메모리 시험장치에 있어서,
    버스트 모드동작시 상기 메모리 디바이스내부와 동일한 어드레스 공간을 상기 불량해석 메모리내부에 설정하기 위한 불량해석용 어드레스를 발생시키는 불량해석용 어드레스 발생기를 구비하고,
    상기 불량해석용 어드레스 발생기는 상기 메모리 디바이스의 각 뱅크에 각각 대응하는 레지스터를 가지는 레지스터 파일부를 갖추고,
    상기 레지스터 파일부는 각 레지스터에 대응하는 뱅크의 행어드레스(또는 열어드레스)를 각각 유지하고, 어느 한 뱅크의 개시 열어드레스(또는 개시 행어드레스)가 상기 메모리 디바이스에 입력될때 해당하는 개시 열어드레스(또는 개시 행어드레스)와 동일한 뱅크의 행어드레스(또는 열어드레스)를 해당뱅크에 대응하는 레지스터로 부터 읽어내고, 해당하는 개시 열어드레스(또는 개시 행어드레스)와 함께 상기 불량해석 메모리로 출력하며,
    또한, 해당뱅크의 버스트 동작중 해당하는 개시 열어드레스(또는 개시 행어드레스)를 클럭사이클 마다 연산해서 생성된 메모리 디바이스내부와 동일한 열어드레스(또는 행어드레스)와 함께 해당하는 행어드레스(또는 열어드레스)를 상기 불량해석 메모리로 출력하는 것을 특징으로 하는 반도체 메모리 시험장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 불량해석용 어드레스 발생기는 상기 시험패턴 발생기로 부터 어느 한 뱅크의 행어드레스(또는 열어드레스)가 상기 메모리 디바이스에 입력될때 해당 뱅크에 대응하는 레지스터에 해당하는 행어드레스(또는 열어드레스)를 격납하는 것을 특징으로 하는 반도체 메모리 시험장치.
  4. 제1항에 있어서,
    상기 불량해석용 어드레스 발생기는 각 레지스터에 다음의 행어드레스(또는 열어드레스)가 격납되기 까지 직전에 격납된 행어드레스(또는 열어드레스)를 유지하는 것을 특징으로 하는 반도체 메모리 시험장치.
  5. 제1항에 있어서,
    상기 시험패턴 발생기는 메모리 뱅크중 하나의 뱅크가 버스트동작중일때 다른 뱅크의 행어드레스(또는 열어드레스)를 해당 메모리 디바이스에 입력하는 것을 특징으로 하는 반도체 메모리 시험장치.
  6. 제1항에 있어서,
    상기 시험패턴 발생기는 코맨드 ACT를 임의로 발생시키고, 또 상기 코맨드 ACT의 비발생사이클에서 코맨드 READ 또는 WRITE를 발생시키는 코맨드 발생기,
    어느 한 뱅크를 지정하는 뱅크어드레스 및 해당하는 뱅크에서의 행어드레스(또는 열어드레스)를 상기 메모리 디바이스의 버스트 길이분의 사이클 기간동안 발생시키고, 뱅크어드레스 및 해당하는 뱅크에서의 개시 열어드레스(또는 개시 행어드레스)를 상기 버스트 길이분의 사이클 기간동안 발생시키며, 또 해당하는 뱅크의 버스트 동작중 상기 개시 열어드레스(또는 개시 행어드레스)를 클럭 사이클마다 연산해서 열어드레스(또는 행어드레스)를 생성하는 어드레스 발생기,
    코맨드 ACT 발생시에 해당 코맨드와 상기 어드레스 발생기가 발생하고 있는 행어드레스(또는 열어드레스)를 복합시켜 상기 메모리 디바이스에 출력하고, 또 코맨드 READ 또는 WRITE 발생시에 해당 코맨드와 상기 어드레스 발생기가 발생하고 있는 개시 열어드레스(또는 개시 행어드레스)를 복합해서 상기 메모리 디바이스에 출력하는 시험패턴 신호생성부를 구비하고 있는 것을 특징으로 하는 반도체 메모리 시험장치.
  7. 제1항에 있어서,
    상기 불량해석용 어드레스 발생기는 상기 행어드레스(또는 열어드레스)와 함께 출력된 상기 뱅크중 어느 하나를 지정하는 뱅크어드레스에 따라서 상기 행어드레스(또는 열어드레스)를 기입하는 레지스터를 선택하는 쓰기 레지스터 선택부,
    상기 열어드레스(또는 행어드레스)와 함께 출력된 뱅크어드레스에 따라서 상 기 행어드레스(또는 열어드레스)를 읽어내는 레지스터를 선택하는 읽기 레지스터 선택부를 구비하고 있는 것을 특징으로 하는 반도체 메모리 시험장치.
  8. 제7항에 있어서,
    상기 불량해석용 어드레스 발생기는
    상기 시험패턴 발생기로 부터 어느 한 뱅크의 행어드레스(또는 열어드레스)가 상기 메모리 디바이스에 입력될때 쓰기 지시신호를 발생하고, 또 어느 한 뱅크의 개시 열어드레스(또는 개시 행어드레스)가 상기 메모리 디바이스에 입력되고 그리고 해당 뱅크가 버스트 모드중일때 읽기 지시신호를 발생하는 어드레스 콘트롤부,
    상기 읽기 레지스터 선택부에 의해 선택된 레지스터로 부터 행어드레스(또는 열어드레스)를 읽어 상기 불량해석 메모리에 출력하는 행어드레스(또는 열어드레스) 선택부를 가지고,
    상기 레지스터 파일부는 상기 쓰기 지시신호발생시에 상기 쓰기 레지스터 선택부에 의해 선택된 레지스터에 행어드레스(또는 열어드레스)를 기입하는 것을 특징으로 하는 반도체 메모리 시험장치.
  9. 제8항에 있어서,
    상기 행어드레스(또는 열어드레스) 선택부는
    상기 읽기 지시신호 비발생시에 상기 어드레스 발생기에서 발생된 행어드레스(또는 열어드레스)를 상기 불량해석 메모리에 출력하는 것을 특징으로 하는 반도체 메모리 시험장치.
  10. 제1항에 있어서,
    상기 메모리 디바이스가 SDRAM(Synchronous DRAM)인 것을 특징으로 하는 반도체 메모리 시험장치.
  11. 메모리 영역이 복수의 뱅크로 구성되어 있고, 열어드레스(또는 행어드레스)에 대해 버스트 모드로 동작하는 메모리 디바이스를 시험대상으로 하는 반도체 메모리 시험장치에서, 버스트 모드동작시의 상기 메모리 디바이스내부와 동일한 어드레스 공간을 불량해석 메모리내부에 설정하기 위한 불량해석용 어드레스를 발생시키는 불량해석용 어드레스 발생방법에 있어서,
    상기 메모리 디바이스의 각 뱅크에 각각 대응하는 레지스터를 가지는 레지스터 파일부의 각 레지스터에 대응하는 뱅크의 행어드레스(또는 열어드레스)를 각각 유지시키는 단계,
    어느 한 뱅크의 개시 열어드레스(또는 행어드레스)가 상기 메모리 디바이스에 입력될때 해당하는 개시 열어드레스(또는 개시 행어드레스)와 동일한 뱅크의 행어드레스(또는 열어드레스)를 해당 뱅크에 대응하는 레지스터로 부터 읽어 해당하는 개시 열어드레스(또는 개시 행어드레스)와 함께 상기 불량해석 메모리에 출력하는 단계,그리고
    해당 뱅크의 버스트 동작중 해당하는 개시 열어드레스(또는 개시 행어드레스)를 클럭사이클 마다 연산해서 생성된 메모리 디바이스내부와 동일한 열어드레스(또는 행어드레스)와 함께 해당하는 행어드레스(또는 열어드레스)를 상기 불량해석 메모리에 출력시키는 단계로 구성되어 있는 것을 특징으로 하는 불량해석용 어드레스 발생방법.
KR1020020071283A 2002-11-15 2002-11-15 반도체메모리 시험장치 및 불량해석용 어드레스 발생기 KR100883735B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020071283A KR100883735B1 (ko) 2002-11-15 2002-11-15 반도체메모리 시험장치 및 불량해석용 어드레스 발생기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020071283A KR100883735B1 (ko) 2002-11-15 2002-11-15 반도체메모리 시험장치 및 불량해석용 어드레스 발생기

Publications (2)

Publication Number Publication Date
KR20040042698A KR20040042698A (ko) 2004-05-20
KR100883735B1 true KR100883735B1 (ko) 2009-02-13

Family

ID=37339461

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020071283A KR100883735B1 (ko) 2002-11-15 2002-11-15 반도체메모리 시험장치 및 불량해석용 어드레스 발생기

Country Status (1)

Country Link
KR (1) KR100883735B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990080772A (ko) * 1998-04-21 1999-11-15 윤종용 다수개의 메모리 뱅크를 구비하는 반도체 메모리장치의 테스트방법 및 반도체 메모리 테스트 장비
KR100246250B1 (ko) * 1996-03-29 2000-03-15 오우라 히로시 반도체 메모리 시험장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100246250B1 (ko) * 1996-03-29 2000-03-15 오우라 히로시 반도체 메모리 시험장치
KR19990080772A (ko) * 1998-04-21 1999-11-15 윤종용 다수개의 메모리 뱅크를 구비하는 반도체 메모리장치의 테스트방법 및 반도체 메모리 테스트 장비

Also Published As

Publication number Publication date
KR20040042698A (ko) 2004-05-20

Similar Documents

Publication Publication Date Title
US8201037B2 (en) Semiconductor integrated circuit and method for controlling semiconductor integrated circuit
US7729185B2 (en) Apparatus and method for detection of address decoder open faults
JPH08129899A (ja) 半導体メモリの故障自己診断装置
KR19980064254A (ko) 모니터 및 테스터 모드를 가진 내장 자가 테스트 회로를 구비한집적 회로 메모리 장치
US6314536B1 (en) Memory testing apparatus
JPS62140299A (ja) パタ−ン発生装置
JP4129187B2 (ja) 半導体メモリ試験装置及び不良解析用アドレス発生方法
US7010732B2 (en) Built-in test support for an integrated circuit
JP3367848B2 (ja) 半導体デバイスのテスト装置
JP3871384B2 (ja) 半導体メモリ試験装置用不良解析メモリ
US6061813A (en) Memory test set
JP4408881B2 (ja) 半導体集積回路
US7366967B2 (en) Methods of testing semiconductor memory devices in a variable CAS latency environment and related semiconductor test devices
JP4514028B2 (ja) 故障診断回路及び故障診断方法
KR100883735B1 (ko) 반도체메모리 시험장치 및 불량해석용 어드레스 발생기
JP2005309787A (ja) 中央演算処理装置及びマイクロコンピュータ
JP3791757B2 (ja) 診断機能を備えた半導体集積回路
JPH1027497A (ja) メモリ試験装置
JP4724774B2 (ja) 半導体回路装置、メモリテスト回路及び半導体回路装置の試験方法
JPH11316259A (ja) 半導体試験装置およびこれを用いた半導体試験方法
JP4836724B2 (ja) 位相調整回路およびテスト装置
JP2006208190A (ja) 集積回路およびその試験方法
JP3638260B2 (ja) メモリ内蔵半導体集積回路
JP4894376B2 (ja) 半導体集積回路装置
JP3465770B2 (ja) 半導体メモリ試験装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111115

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20130118

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee