KR100246250B1 - 반도체 메모리 시험장치 - Google Patents

Abstract

피시험 메모리의 페일러 데이터가 격납되는 메모리부가 인터리브 방식의 복수의 DRAM으로서 구성되어 있는 각 DRAM에 격납되는 페일러 데이터와 그 어드레스를 일치적으로 유지하는 버퍼 메모리가 설정돼 있고, 또한 각 DRAM마다 격납 제어 부분이 설정돼 있고 입력 페일러 어드레스의 로우 어드레스가 당해 DRAM에 대한 페일러 어드레스가 당해 DRAM 에 대응하는 버퍼 메모리에 격납된다.

또한 각 DRAM 마다 라이트 제어 수단이 설정돼 있고 당해 DRAM에 대응하는 버퍼 메모리에서 페일러 데이터를 읽어내고 당해 DRAM에 고속 라이트 모드로서 라이트된다.

Description

반도체 메모리 시험장치

제1도는 반도체 메모리 시험장치의 종래예의 구성도이다.

제2도는 제1도중의 불량해석석메모리(203)의 구성도이다.

제3(a)도, 제3(b)도는 각각 렌덤 액세스, 시리얼 액세스시의 리드, 모디파이, 라이트 동작의 타이밍 예시도이다.

제4(a)도, 제4(b)도는 인터리브 수법을 나타내는 도면이다.

제5(a)도 및 제5(b)도, 제5(c)도는 피시험 메모리 시험시에 인가되는 어드레스 패턴발생 형태의 예시도이다.

제6(a)도, 제6(b)도는 각각 SRAM의 리드시, 라이트시의 타이밍도 이다.

제7(a)도, 제7(b)도는제6도와 같은 동작을 다(多)비트 데이터 폭의 DRAM으로 동작시키는 경우의 타이밍도 이다.

제8도는 동작모드의 타이밍을 하아드와이어 로직으로 생성하는 경우의 회로도이다.

제9도는 본 발명의 일실시예의 반도체 메모리 시험장치의 불량해석 메모리의 구성도이다.

제10도는 제9도 중의 메모리 컨트롤 부분의 구성도이다.

제11(a)도, 제11(b)도는 각각 파일 격납 트리거의 구성도, 파일 격납 트리거 신호를 생성하기 위한 타이밍도 이다.

제12도는 타이밍생성메모리(8)의 데이터 예와 그에 의해 생성되는 타이밍을 나타내는 도면이다.

제13도는 페일러격납신호발생부(3A)의 구성도이다.

제14도는 페일러격납신호발생부(3A)의 동작을 나타내는 플로차트이다.

제15도는 시험 개시로부터 각 FIFO메모리(4)에 격납되는 어드레스 데이터의 예시도이다.

제16도는 본 발명의 제2의 실시예의 반도체 메모리 시험 장치의 불량해석 메모리의 구성도이다.

제17도는 제16도 중의 어드레스변환부(1)에서 어드레스 변환의 예를 나타내는 도면이다.

제18도는 변환 메모리로 어드레스 변환을 걸었을 때 걸어지지 않았을 때에는 페일러 데이터를 격납하는 어드레스 위치를 변하는 것을 나타내는 도면이다.

제19도는 어드레스 변환을 걸었을 때 걸어지지 않는 때이고 불량해석 메모리에서의 읽어낸 데이터가 틀리는 것을 나타내는 도면이다.

제20도는 불량 메모리의 포인터에도 어드레스 변환을 걸어서 어드레스 변환을 걸어도 걸지 않아도 같은 페일러 정보를 읽어 낼 수 있음을 나타내는 도면이다.

제21도는 페일러격납신호발생부(3B)의 구성도이다.

제22도는 어드레스 변환부(1)의 구성도이다.

제23도는 제2의 실시예의 설명도이다.

제24도는 본 발명의 실시예의 반도체 메모리 시험 장치의 불량 해석 메모리의 구성도이다.

제25도는 제24도 중의 메모리컨트롤(5B)의 구성도이다.

제26도는 페일러 격납 동작시의 타이밍 데이터와 생성되는 파형을 나타내는 도면이다.

제27도는 불량해석 메모리의 각 동작 모드에 대응하여 DRAM의 동작을 제어하는 경우의 시퀀스메모리(187)와 타이밍생성메모리(88)의 내용을 나타내는 도면이다.

제28도는 페이지 리드 동작시의 타이밍 차트이다.

제29도는 타이밍생성메모리(88) 및 시퀀스메모리(87)가 테스터 프로세서의 내부 버스에서 데이터를 직접 라이트해서 바꿀 수 있게끔 되어 있는 모양을 나타낸 도면이다.

제1도는 종래의 반도체 메모리 시험장치의 구성도이다. 이 반도체 메모리 시험 장치는 타이밍발생기(201)와 패턴발생기(202)와 불량해석메모리(203)와 파형정형기(204)와 논리비교기(205)에 의해 구성되고, 피시험메모리(206)의 시험을 한다.

타이밍발생기(201)는 기준 클록 신호를 발생한다. 패턴발생기(202)는 타이밍발생기(201)에서 발생한 기준 클록에 따라, 피시험메모리(206)에 부여하는 어드레스 신호, 시험 데이터, 제어신호를 파형태형기(204)에 출력하고, 불량해석메모리(203)에 어드레스를 출력하고, 논리비교기(205)에 기대치 데이터를 출력한다.

파형태형기(204)는 입력한 어드레스, 시힘 데이터, 제어 신호를 시험에 필요한 파형으로 태형하여 피시험메모리(206)에 인가한다. 피시험메모리(206)는 제어 신호에 따라 시험 데이터의 라이트/리드의 제어가 행하여진다. 피시험메모리(206)에서 읽어 낸 시험 데이터는 논리비교기(205)에 주어져, 여기에서 패턴발생기(202)애서 출력된 기대치 데이터와 비교되어 그 일치/불일치에 따라 피시험메모리(206)의 양부 판정이 이루어진다. 불일치인 때에는 불량해석메모리(203)에 페일러 데이터가 격납된다.

제2도는 불량해석메모리(203)의 구성도이다. 불량해석메모리(203)는 어드레스 선택부(211)와 메모리컨트롤부(212)와 메모리부(213)로 구성된다. 어드레스선택부(211)는 패턴발생기(202)에서 어드레스 신호를 외부에서의 선택 조건에 따라 상위 어드레스와 하위 어드레스로 나누고, 상위 어드레스는 메모리컨트롤부(212)에 출력하고, 하위 어드레스는 메모리부(213)에 출력한다. 여기서 메모리부(213)는 상위 어드레스의 개수만큼 조재한다.

메모리컨트롤부(212) 논리비교기(205)에서 페일러 데이터가 출력되면 상위 어드레스에 나타나는 메모리부(213)에 라이트 신호를 출력하고, 메모리부(213)에 피시험메모리(206)의 페일러 데이터를 격납한다. 시험 완료후 불량해석메모리(203)의 내용을 조사하는 것으로 피시험메모리(206)의 불량 어드레스의 해석을 한다.

그런데 피시험메모리(206)의 동작 속도는 초고속의 ECL 디바이스에 있어서는 수나노초의 액세스ㆍ타임의 것이 있다. 한편 대용량의 DRAM에 있어서는 64M 비트 이상의 것이 출현하고 있다.

이와 같이 초고속 혹은 대용량의 여러 품종의 메모리 디바이스에 대응하기 위하여, 메모리부(213)에 사용되는 메모리로서는 초고속 동작의 가능하고 또한 대용량의 메모리가 필요하다. 그래서 종래의 불량해석메모리부(213)에서는 고속 SRAM을 인터리브 구성으로 하여 초고속과 대용량으로 대응하고 있다.

그런데 이 메모리부(213)에 대하는 어드레서 액세스에는 어드레스 값이, #0, #1, #2와 같이 하나씩 순차 증가하는 시리얼 액세스와 어드레스치가 #FFFF, #0, #1281과 같이 이산적(離散的)인 랜덤 액세스의 양쪽이 있고, 메모리부(213)는 대응 가능하지 않으면 안된다. 또한 불량해석메모리(203)는 이 시험메모리(206)의 비트 구성이나, 다수개의 동시 측정에 대응하기 위하여, 예를들면 1 ~ 128비트 병렬 동작이 가능한 유연한 회로 구성이 요구된다.

그런데 고속 SRAM의 대용량화는 근년 사태를 수습하는 경향이 있고, 대용량의 고속 SRAM이 구하기가 곤란해져 있다. 한편 DRAM을 주로하는 피시험메모리는 점차 대용량의 품종이 출현하고 있다. 그러므로 메모리부(213)를 대용량화하기 위해서는 메모리 소자로서 대용량의 DRAM 소자를 사용하는 것이 바람직하다.

그러나 DRAM 소자는 시리얼 액세스와 같이 동일 로우 어드레스 내에서 각 칼럼 어드레스에 액세스하는 고속 페이지 모드(또는 하이퍼 페이지 모드동작)의 경우에는 비교적 고속 동작 가능하나, 로우 어드레스가 빈번히 변화하는 랜덤 액세스의 경우에는 그때마다 대응하는 로우 어드레스를 주는 시간을 요하고, 비교적 저속 동작이 되어 버린다.

그러므로 불량해석메모리(203)는 디바이스에 인가(印加)되는 어드레스 패턴과 같은 어드레스로 액세스 된다. 이 어드레스는 시험 패턴에도 따르지만 렌덤한 어드레스 발생이다.

이 때문에 DRAM 소자를 사용한 겅우, 그 때마다 로우 어드레스를 주는 액세스이고, 저속 동작이 돼 버린다. 그 결과 종래의 DRAM 사용 구성에서는 인터리브 단수가 증가 돼온다. 한편, 불량해석메모리(203)의 등가 메모리 용량은 인터리브 1단분(一段分)의 메모리 용량뿐이다. 이것은 예를 들면 인터리브 4단의 경우에도, 8단의 경우에도 등가 메모리 용량은 동일 용량이다. 그러므로 인터리브 단수는 극력으로 적게 하는 것이 회로 규모나 코스트나 소비전력, 설치면적 등의 면에서 바람직하다.

다음 인터리브 구성의 고속 데이터의 격납 동작예를 제4도에 나타낸다. 이 도면은 동작주기 2배의 차이를 갖는 메모리 소자를 사용하고 인터리브를 구성하여 동일한 고속 동작을 시킨 경우의 구성예와 타임 차트이다. 여기서 인터리브를 구성하는 각 메모리를 뱅크(BANK)라고 부르고 인티리브 수가 8의 경우 뱅크 #1 - #8과 같이 각 메모리에 번호를 붙인다.

격납 데이터의 읽어 내기에는 전체 뱅크의 동일 어드레스의 데이터의 논리화로서 취한 데이터가 페일러 어드레스 정보로서 이용에 제공된다. 이들 2배의 저속 동작의 메모리 소자를 사용한 경우에는 인터리브 단수가 2배 필요하게 되어 사용하는 주변 회로나 메모리 개수도 2배 필요하게 되는 것을 알게 된다.

다음에 DRAM을 리드 모디파이 라이트(Read Modify Write)로서 사용시의 그 형태의 동작 타이밍 예를 제4도에 나타낸다. 도면 중 R₁, R₂는 로우 어드레스, C₁, C₂, 는 칼럼 어드레스, RD₁, RD₂, 는 읽어냄 데이터, WD₁, WD₂, 는 라이트 데이터를 나타낸다.

제1의 형태를 액세스 때마다 로우 어드레스와 칼럼 어드레스가 설정되는 노말 모드이고, 제2의 형태는 동일 로우 어드레스 선택 그대로 칼럼 어드레스측을 변화하여서 액세스하는 고속 페이지 모드이다. 이 양쪽 모드에 있어서 동작주기 시간을 비교하면, 고속 페이지 모드쪽이 약 2배의 고속 동작이 가능한 것을 알 수 있다. 통상적으로 이 동작주기의 차는 2 ~ 3배 정도 큰 차이다.

상기 설명같이 어드레스가 랜덤하게 공급되기 위해 DRAM을 사용한 경우에는 저속의 노말 모드 동작 형태를 사용할 필요가 있다. 그 결과 인터리브의 단수가 2배 이상 증가하여 회로 규모나 실험 스페이스나 가격면에서 난점으로 되어진다.

여기서 패턴발생기(202)에 내장되어 있는 AI,PG(algorithmic Pattern Generator)는 메모리 전용의 시험 패턴을 발생하게끔 연산 수단에 따라 어드레스 패턴을 발생한다. 또 피시험메모리 시험용의 어드레스 패턴은 주지의 시험패턴(예를 들면 PING PONG, GALLOPING, MSCAN, CHECKER BOARD, LOW BAR, COLUMN BAR, ADDRESS COMPLEMENT, STRIPE)가 사용된다. 즉 ALPG가 발생하는 어드레스 패턴은 랜덤하기는 하나 규칙성을 갖는 랜덤한 어드레스 패턴이다.

이 규칙성을 갖는 랜덤한 어드레스 패턴 발생기를 제5도에 나타낸다. 제5도에 나타내는 시리얼에 액세스하는 패턴 형태나 제5(b)도에 나타내는 것과 같이 어드레스치의 최소치에서 +1씩 증가한 어드레스와 최대치에서 -1씩 감소한 어드레스를 교호하게 액세스하는 패턴 형태나, 제5(c)도에 나타낸 것 같이 같은 어드레스를 여러번 액세스하는 간섭계(干涉系)의 패턴 형태 등이 있다. 이들이 반드시 로우 어드레스 내를 액세스하는 일이 빈번하게 있다.

이상에서 AFM을 DRAM을 사용하여 대용량화하는 경우, 인터리브수의 많은 불량해석 메모리를 만드는 것으로 되어, 그에 따라 불량해석 메모리에 사용하는 메모리 개수가 많게 됨으로써 불량해석 메모리가 커지게 된다.

상술한 종래의 반도체 메모리 시험 장치에서는 불량해석 메모리의 메모리에 1비트 데이터 폭의 고속 SRAM을 사용하고 있고, 그 SRAM의 동작 모드는 리드와 라이트의 2종류뿐이고, 제6(a)도, 제6(b)도에 나타내는 것 같은 타이밍으로 동작하고 있다.

근년 SRAM의 대용량화가 되어버림으로써 피시험메모리의 대용량화에 대응하여 불량해석 메모리르 대용량화하기 위해서는 메모리부에 다비트 데이터 폭의 DRAM을 사용하지 않으며 안되게 되었다. 그러나 DRAM은 SRAM에는 없는 리프레시동작(데이터는 유지하기 위한 동작)이 있고, 그리고 / RAS, / CAS 라고 하는 2개의 스트로브가 있기 때문에 DRAM을 제어하기 위한 타이밍 생성도 SRAM에 비교하여 대단히 어렵다. 제6도와 같은 동작은 다비트 데이터폭의 DRAM으로 동작시키는 경우의 타이밍 예를 제7도에 나타낸다.

불량해석 메모리는 라이트, 리드, 클리어, 페일러 스토레지 등 몇 개의 동작모드가 있고, DRAM을 사용하여 이들 동작모드에 대응하게끔 하면 표 1에 나타낸 것 같이 DRAM의 모든 동작모드를 사용한다.

[표 1]

퍼스트 페이지 또는 하이퍼 페이지를 사용하는 것은 고속으로 드럼을 동작시켜 페일러 데이터의 처리, 불량해석 메모리의 클리어 등을 하기 위한 것이고, 리드, 라이트 동작만을 사용하는 것은 동작 속도가 늦어지므로 될 수 없다. 그러므로 각각의 동작모드의 타이밍을 하드와이어 로직으로 생성하려고 하면은 전체로서는 대단히 복잡한 회로로 돼 버려 회로 설계가 대단히 곤란하여 진다. 하드와이어 로직으로서 타이밍 생성을 하는 경우, 제8도에 나타내는 것과 같이 카운터, 디코더 및 AND, OR의 게이트로서 구성된다.

이 방식에는 카운터(221)의 값이 #0, #1, #2로 변화하였을 때 그 값에 대응한 신호를 카운터(221)의 값을 디코더(222)로서 디코더하여 만들고, 타이밍 생성회로(224₁) ~ (224n)에서 AND, OR의 게이트에 의해 그 신호를 각 동작 모드에 있어서 제어신호(DRAM의 / RAS, / CAS, / WE, / OE, 등)로서 출력한다/하지않는다의 제어를 한다.

또 카운터(221)의 시퀀스 [카운터(221)를 인크리멘트, 홀드, 로드시키는 제어]가 DRAM의 각 동작이 다르므로, 시퀀스 제어 신호도 시퀀스용 회로(223₁) ~ (223n)의 AND, OR의 게이트로 생성한다. 제8도에 나타낸 것 같이 타이밍 생성 및 시퀀스 생성 회로는 AND, OR의 게이트가 많이 늘어서는 복잡한 회로로 된다.

또한 DRAM은 세대마다 고속화 되어 가나, 고속화된 DRAM을 사용하여 불량해석 메모리의 고속화를 도모하기 위하여 동작 사이클을 단축하는 경우, 하드와이어 로직으로 설계된 회로라면, 회로 변경을 하지 않으면 동작 사이클을 단축한 타이밍을 생성할 수 없다. 이 때문에 실용상에 있어 동작 싸이클을 단축할 수 없다.

[발명의 요약]

본 발명의 목적은 불량해석메모리(AFM)로서 사용하는 메모리의 인터리브 단수를 저감한 반도체 메모리 시험장치를 제공하는데 있다.

본 발명의 다른 목적은 DRAM을 컨트롤하는 타이밍 신호기를 하드와이어 로직을 사용하지 않고 생성하는 반도체 메모리 시험 장치를 제공하는데 있다.

본 발명의 반도체 메모리 시험 장치는 메모리부로서 인터리빙 구성의 복수의 DRAM과 각 DRAM 마다에 설치되고 당해 DRAM에 격납되는 페일러 데이터와 그 어드레스를 일시적으로 유지하는 버퍼 메모리 수단과 각 DRAM마다 설치되고, 입력 페일러 어드레스중 로우 어드레스가 당해 DRAM에 대한 페일러 어드레스를 당해 DRAM에 대응하는 버퍼 메모리 수단에 격납되는 격납제어 수단과, 각 DRAM 마다 설정되고, 당해 DRAM에 대응하는 버퍼 메모리 수단에서 페일러 데이터를 읽게 하여 당해 DRAM에 고속 라이트 모드로써 라이트 제어 수단을 갖는다.

본 발명은 패턴 발생기가 발생하는 어드레스가 규칙성 있는 랜덤 또는 리니어한 어드레스 패턴 발생인 점에 착안하여, DRAM을 고속 페이지 모드 동작에서 페일러 격납하고, 여기에 대응하는 제어 수단을 설정하여 불량해석 메모리로서 사용하는 메모리의 인터리브 단수를 저감하는 것이다.

본 발명의 실시 태양에 의하면, 전기 격납수단은 데웅하는 버퍼 메모리 수단이 공(空)상태인 때, 금회 입력 제어된 로우 어드레스를 전회 입력된 로우 어드레스의 비교를 개시하고, 양자가 일치하면 대응하는 버퍼 메모리의 페일러 어드레스를 격납하는 페일러 어드레스 격납제어 신호를 출력하는 것과 동시에 당해 버퍼 메모리 수단으로의 버퍼 회수를 인크리멘트하고, 이후 로우 어드레스가 입력될 때마다 같은 동작을 반복하고, 당해 버퍼 메모리 수단의 버퍼 회수가 당해 버퍼 메모리가 오버 프로우의 직진에 있는 것을 나타낸 때, 전기한 로우 어드레스의 비교를 정지하는 수단을 포함한다.

본 발명의 다른 실시 태양에 의하면 각 격납 제어 수단은 대응하는 버퍼 메모리 수단의 버퍼 회수를 계수하는 버퍼 카운터와 당해 카운터가 대응하는 버피 메모리 수단이 공 상태인 것을 나타내고 있을 때 온 상태를 보고, 전기 버퍼 카운터가 대응하는 버퍼 메모리 수단이 풀 상태인 것을 나타내고 있을 때, 오프 상태로 하는 비교 그래프와 해당 비교 그래프가 온 상태인 때, 전회 입력된 로우 어드레스와 금회 입력된 로우 어드레스의 일치 / 불일치를 검출하고, 일치를 검출하는 전기 버퍼 카운터를 인크리멘트하는 어드레스 비교 수단과, 페일러 데이터를 받아, 전기 어드레스 비교 수단과 로우 어드레스의 일치가 검출되면 대응하는 버퍼 메모리 수단인 페일러 어드레스 격납제어 신호를 출력하는 수단을 포함하여, 모든 격납제어 수단의 어드레스 비교 수단으로 로우 어드레스 불일치가 검출되면, 카운트 업 하여 다음 빈 DRAM을 나타내는 수단을 다시 갖는다.

본 발명의 다른 반도체 메모리 시험장치는, 메모리부로서 인터리빙 구성의 복수의 DRAM과, 각 DRAM 마다 설치되고, 당해 DRAM에 격납되는 페일러 데이터와 그 어드레스를 일시적으로 유지하는 버퍼 메모리 수단과 패턴 발생기에서의 랜덤한 어드레스를 시리얼한 어드레스로 변환하는 어드레스 변환 수단을 갖는다.

본 발명은 어드레스 변환 수단을 사용하여 시리얼 어드레스를 발생하는 것에 따라, DRAM으로 페일러 데이터 격납 동작이 고속으로 되기 때문에 인터리브수가 적게 되어 불량해석 메모리에 사용되는 메모리의 개수도 적게 된다.

피시험메모리의 시험 어드레스 패턴은 제23도에 나타낸 것 같이 시리얼에 액세스하는 시리얼 액세스패턴, 어드레스치의 최소치에서 +1씩 증가한 어드레스와 최대치에서 -1씩 감소한 어드레스를 교호로 액세스하는 패턴, 메모리 매트릭스를 비스듬히하는 액세스 패턴 등이 있다.

본 발명은 이들 시리얼 액세스하는 패턴 이외의 시험 어드레스 패턴을 제23도에 나타내는 것과 같은 시리얼 어드레스 패턴에 변환하는 것에 따라 메모리부의 DRAM을 페이지 동작시키는 것이다.

본 발명의 실시 태양에 의하면 어드레스 변환 수단이 시리얼 어드레스를 발생하는 시리얼 어드레스 발생용 포인터와 패턴 발생기에서의 어드레스, 라이트 신호에서 전기 시리얼 어드레스가 라이트되어져, 패턴 발생기에서의 어드레스신호, 읽어 내기 신호에 따라 전기 시리얼 어드레스가 읽어내는 변환 메모리를 포함한다.

본 발명의 실시 태양에 의하면 각 DRAM에 설정되고, 당해 버퍼 메모리 수단에서 읽어낸 로우 어드레스와 칼럼 어드레스를 절환 출력하는 멀티플렉서와, 패턴 발생기에서 랜덤한 어드레스를 시리얼한, 어드레스로 변환하는 어드레스 변환부와, 전기 어드레스 변환부에서 출력된 시리얼 어드레스를 로우 어드레스와 칼럼 어드레스로 나누고, 전기 버퍼 메모리 수단으로 출력하는 어드레스 선택부와, 전기 어드레스 선택부에서 출력된 로우 어드레스를 입력하고 전 싸이클과 본 싸이클에 있어서 로우 어드레스가 일치하면, 페이지 동작을 나타내는 페이지 플래그 신호를 출력하는 어드레스일치 검출부와 페일러 사이클을 카운터하여 최대치까지 카운트 업하면 0에 돌아가는 버퍼 카운트와 당해 버퍼 카운터가 최대치까지 카운터 업하며 카운트 업하는 뱅크 카운터와 당해 뱅크 카운터의 카운터치를 디코더하여, 대응하는 DRAM의 버퍼 메모리 수단에 페일러 데이터의 라이트넣기 신호인 페일러 격납 신호를 출력하는 페일러 격납신호 발생부와,

각 DRAM에 설정되고 전기 페이지 플래그신호, 전기 페일러 격납 신호를 입력하고, 당해 멀티플렉서에 전환신호, 당해 DRAM에 각종 타이밍 신호를 출력하고, 당해 DRAM의 리프레시 동작, 당해 DRAM으로의 리드 모디파이라이트에 의한 페일러 데이터의 격납 동작을 하는 메모리컨트롤부를 다시 갖는다.

본 발명의 실시 태양에 의하면 메모리컨트롤부가 리프레시 요구 신호를 발생하는 리프레시 타이머와,

페일러 격납 신호와 당해 DRAM으로 페일러 데이터의 격납이 종류 때마다 출력하는 1어드레스 격납 신호를 입력하고, 리프레시 동작 플래그가 오프에서, 전기 페일러 격납 신호의 카운트치와 전기 1어드레스 격납 신호의 카운트치가 불일치일 때 페일러 격납 동작 플래그를 온으로 하고, 당해 FIFO 메모리에 격납돼 있는 페일러 데이터의 당해 DRAM의 격납을 기동하는 페일러 격납 트리거 신호를 출력하는 페일러 격납 트리거와 리프레시 요구 신호가 출력되면, 전기 페일러 격납 동작 플래그가 오프일 때, 리프레시 동작 플래그를 온으로 하고, 리프레시 기동 신호를 출력하는 리프레시 트리거와,

당해 DRAM으로의 페일러 데이터의 격납을 하기 위한 리드모디파이라이트 동작 하는 리드모디파이라이트 회로와,

DRAM의 리프레시 동작, 전기 페일러 데이터의 전기 DRAM으로의 격납 동작을 하기 위한 타이밍 데이터가 미리 격납되어 있는 타이밍 생성 메모리와,

타이밍 생성 메모리의 어드레스 포인터를 발생하는 프로그램 카운터와,

프로그램 카운터를 인크리멘트, 디크리멘트, 홀드시키는 시퀀스 데이터가 격납되어, 전기 프로그램 카운터에 의해 어드레스 포인터가 생성되는 시퀀스 메모리와,

페일러 격납 트리거에서 페일러 격납 트리거 신호 또는 리프레시 트리거에서 프렛쉬 기동신호가 입력되면, 시퀀스 메모리에서 출력된 시퀀스 데이터에 따라 프로그램 카운터를 동작시키는 시퀀스 제어부를 갖는다.

본 발명의 실시 태양에 의하면 페일러 격납 트리거가 페일러 격납신호를 카운터하는 FIFO 격납 카운터와 1어드레스 격납 신호를 카운터하는 DRAM 격납 카운터와,

FIFO 격납 카운터의 값과 전기 DRAM 격납 카운터치를 비교하는 카운터 비교기와,

양 카운터치가 불일치로 되고, 또한 DRAM에는 페일러 데이터 격납 동작이 하여져 있지 않을 때 및 전기 양 카운터의 값이 불일치이고, 또한 전기 DRAM으로의 페일러 데이터 격납 동작인 페이지 동작 또는 진기 리드모디파이라이트 동작이 종료하였을 때, 전기 격납 페일러 트리거가 신호를 생성, 출력하는 회로를 갖는다.

본 발명의 다른 반도체 메모리 시험장치는,

메모리부로서 인터리브 구실의 DRAM과,

각 DRAM마다 설정되고 당해 DRAM에 격납되는 페일러 데이터와 그 어드레스를 일시적으로 유지하는 버퍼 메모리 수단과, 각 DRAM에 설정되고 당해 버퍼 메모리 수단에서 읽어낸 로우 어드레스와 칼럼 어드레스를 절환하여 출력하는 멀티 플렉서와,

패턴 발생기에서 랜덤한 어드레스를 시리얼한 어드레스로 변환하는 어드레스 변환부와,

전기 어드레스 변환부에서 출력된 시리얼 어드레스를 로우 어드레스와 칼럼 어드레스로 나누고, 전기 버퍼 메모리 수단으로 출력하는 어드레스 선택부와,

전기 어드레스 선택부에서 출력된 로우 어드레스를 입력하고, 전 사이클과 본 싸이클에 있어서 로우 어드레스가 일치하면, 패이지 동작을 나타내는 페이지 플래그 신호를 출력하고 또한 페일러 데이터의 격납, 읽어낼때에 각 뱅크의 FIFO 메모리에 페일러 데이터의 라이트/리드 요구 신호를 출력하는 R/W요구 신호 발생부와,

각 DRAM에서 설정되고, 전기 페이지 플래그 신호, 전기 라이트/리드 요구 신호를 입력하고, 당해 멀티플렉서에 절환신호, 당해 DRAM에 각종 타이밍 신호를 출력하고 당해 DRAM의 리프레시 동작, 당해 DRAM으로의 리드모디파이라이트에 의한 페일러 데이터의 격납 동작을 하는 메모리컨트롤부를 갖는다.

본 발명을 각 동작 모드의 제어에 필요한 타이밍을 하드와이어로직으로 생성하지 않고, 카운터와 DRAM의 각 동작 모드에 필요한 타이밍 데이터를 격납한 타이밍 생성 메모리를 준비하고, 카운터치로서 타이밍 생성 메모리를 액세스하고, 타이밍 생성 메모리에서 출력된 메모리에 의하여 타이밍을 생성하는 것이다.

이 발명은 불량해석메모리의 모든 동작모드를 조종할 수 있고, 또한 타이밍 신호가 회로수정없이 변경될 수 있다.

본 발명의 실시 태양에 의하면 메모리컨트롤부가 리프레시 요구 신호를 발생하는 리프레시 타이머와 진기 페일러 격납 신호와 당해 DRAM으로의 페일러 데이터의 격납이 종료할 매마다 출력되는 1어드레스 격납 신호를 입력하고, 리프레시 동작 플래그가 오프에서 라이트/리드 요구신호가 나왔을 때 R/W 격납 동작 플래그를 온으로 하고, 전기 DRAM의 라이트/리드 동작을 기동하기 위한 R/W 트리거 신호를 출력하는 R/W 트리거와,

전기 리프레시 요구 신호가 출력되면 전기 페일러 격납 동작 플래그가 오프일 때 리프레시 동작 플래그를 온으로 하고, 리프레시 기동 신호를 출력하는 리프레시 트리거와,

당해 DRAM으로의 동작 모드를 행하는 회로와,

전기 리프레시 동작, 전기 페일러 데이터의 격납 동작을 행하기 위한 타이밍 데이터가 미리 격납되고 있는 타이밍 생성 메모리와,

전기 타이밍 생성 메모리의 어드레스 포인터를 발생하는 프로그램 카운터와,

전기 프로그램 카운터를 인크리멘트, 디크리멘트, 홀드시키는 시퀀스 데이터가 격납되고, 전기 프로그램 카운터에 따라 어드레스 포인터가 생성되는 시퀀스 메모리와,

전기 타이밍 생성 메모리와 전기 시퀀스 메모리의 동작모드 마다의 스타트 어드레스가 격납되어 있는 동작 모드 레지스터와,

전기 R/W 격납 트리거에서 R/W 격납 트리거 신호 또는 전기 리프레시 트리거에서 기동 신호가 입력되면 전기 시퀀스 메모리에서 출력된 데이터에 따라 전기 프로그램 카운터를 동작시키는 시퀀스 제어부를 갖는다.

본 발명의 실시 태양에 의하면 타이밍 생성용 메모리, 시퀀스 메모리의 데이터가 시험장치 전체로 제어하는 테스터 프로세서에서 고쳐 쓸 수 있게 되어 있다.

본 발명의 상기 태양에 의하면 버퍼 메모리 수단이 FIFO 메모리이다.

본 발명의 상기 및 기타의 목적, 특징 및 잇점은 본 발명의 실시예를 도시한 첨부 도면에 의거하여 다음의 기술에서 분명해질 것입니다.

[발명의 바람직한 태양]

제9도를 참조하면 본 발명의 제1의 실시예의 반도체 메모리 시험 장치의 불량, 해석메모리는 어드레스선택부(2)와 페일러격납신호발생부(3A)와 FIFO메모리(4)와 메모리컨트롤부(5)와 멀티플렉서(6)와 DRAM(메모리부)(7)으로서 구성되어 있다. 여기서 FIFO메모리(4)와 메모리컨트롤부(5)와 멀티플렉서(6)와 DRAM(7)은 각 뱅크마다 설치되어 있다.

어드레스선택부(2)는 패턴발생부(202)로 부터의 페일러데이터를 받아, 외부에서의 설정조건을 받아서 제5도에 나타내는 것 같이 규칙성이 있는 랜덤한 어드레스 발생에서 동일 로우 어드레스의 비트율을 높이게끔 로우어드레스(121)를 선택적으로 나누어 출력한다. 칼럼 어드레스(122)는 나머지 어드레스이다. 이들은 각 뱅크 메모리 #1 ∼ #n 에 공급된다. 로우어드레스(121)는 페일러격납신호발생부(3A)로도 공급한다. 여기서 로우/칼럼 분할은 페일러 어드레스 발생의 단시간 구간에 있어서 각 뱅크 #1 ∼ #n의 DRAM(7)이 동일 로우 어드레스로의 비트율을 향상하게끔 행하여 진다.

FIFO메모리(4)는 동일 로우 어드레스의 페일리데이터(100)가 일시적으로 격납된다. 로우어드레스(121)가 칼럼어드레스(122)와 논리비교기(205)에서의 페일러데이터(100)을 받아서, 대응하는 페일러격납신호발생부(3A)에서의 페일러격납신호(179)가 있는 경우에 페일러데이터(100)가 FIFO메모리(4)에 격납된다. 이 FIFO메모리(4)에 따라 DRAM(7)이 리프레시 동작중의 대기시간을 확보하고 또한 동일 로우 어드레스의 연속적인 페일러 데이터의 격납을 가능하게 한다.

DRAM(7)은 소망 대용량의 복수의 DRAM메모리 소자로서 된다. 이 DRAM(7)은 FIFO메모리(4)에서의 로우어드레스(131)와 칼럼어드레스(132)를 받고, 어드레스셀렉터(6)에 의해 로우/칼럼 어드레스 신호(131), (132)를 멀티플렉스한 어드레스 신호를 받는다.

메모리컨트롤부(5)는 FIFO메모리(4)에서의 페일러 데이터를 읽어내고 제어와, DRAM(7)으로의 고속 페이지 라이트 제어를 한다. 단 최초의 1회째의 라이트는 로우 어드레스를 액세스하는 라이트 제어로 한다. 메모리컨트롤부(5)는 제10도에 나타내는 것 같이 페일러격납트리거(11)와 리프레시트리거(12)와 발진기(13)와 리프레시 타이머(14)와 시퀀스제어부(15)와 프로그렘카운터(16)와 시퀀스메모리(17)와 타이밍 생성 메모리(18)와 오아게이터(19)와 플리프플로프(20)와 쓰리스테이트버퍼(21)와 버퍼(22)로서 구성되고 있다.

페일러격납트리거(101)는 페일러격납신호(179)를 받아서 DRAM(7)에 페일러 격납동작을 기동한다. 페일러격납트리거(11)는 제11(a)도에 나타내는 것 같이 FIFO격납메모리(31)와 DRAM격납카운터(32)와 카운터비교기(33)와 동기화용(同期化用) 플리플로프(34)와 플리플로프 35 : 36과 앤드게이트(37), (38)와 오아게이트(39)로 구성 돼 있다.

FIFO격납카운터(31)는 페일러격납신호발생부(3A)에서 발생하는 페일러격납신호(179)를 카운터하고, DRAM격납카운터(32)는 시퀀스메모리(17)에서 출력되는 1어드레스 격납신호(141)를 카운터한다. 카운터비교기(33)는 FIFO격납카운터(31)의 치와 DRAM격납카운터(32)의 치가 불일치 되었을 때 불일치 신호를 출력한다.

그리하여 제11(b)도에 나타내는 것 같이 플리플로프(35), (36)와 앤드게이트(37)로 불일치 신호의 전녹(前綠) 미분신호가 생성되어 오아게이트(39)를 거쳐 페일러 격납 트리거로서 DRAM(7)으로의 페일러 격납동작을 기동한다.

또한 FIFO격납카운터(31)는 타이밍발생기(201)에서 출력하는 기준 클록(시스템 동작 클록)로 동작하고, DRAM격납카운터(32)는 불량해석메모리(203) 내의 발진기부터의 클록로 동작하고, 불일치 검출회로(33)는 비동기 회로로 되므로, 발진기부터의 클록에 합치기 위하여 동기용 플리플로프(34)가 카운터비교기(33)와 플리프플로프(35)의 사이에 삽입되고 있다.

DRAM(7)으로의 1어드레스분의 페일러 데이터 격납 동작이 완료하고, 1어드레스 격납신호(141)가 DRAM격납카운터(32)에 입력되면, DRAM격납카운터(32)가 카운터 업하고, 카운터비교기(33)에서 불일치 신호가 출력되면 DRAM(7)으로의 페일러 데이터 격납 동작은 종료한다.

또한 DRAM격납카운터(32)가 카운터 업 되었어도 불일치 신호가 출력돼 있는 경우에는 격납동작 종료신호(페이지 동작 또는 리드 모디파이라이트 동작이 종료하였을 때 출력된다.)가 엔드게이트(38)에 의해 다음 페일러 격납 트리거 신호로서 출력되어 DRAM(7)으로의 페일러 격납 동작이 기동된다.

리프레시트리거(12)는 리프레시타이머(14)에서의 리프레시 요구 신호에 의하여 리프레시 동작을 기동한다. 각 트리거(11), (12)는 페일러 격납 동작 또는 리프레시 동작중의 경우는 페일러 격납동작 플래그와 리프레시 동작이 플래그를 상대 트리거(11), (12)에 출력하고, 페일러 격납동작과 리프레시 동작이 경합하지 않게끔 어느 쪽의 동작을 대기 상태로 하여 시퀀스메모리(47)에서의 동작 종료신호에 의하여 한쪽편의 플래그를 떨어뜨려 대기상태였던 쪽이 동작이 개시된다.

리프레시타이머(14)는 발진기(13)에서의 클록로 시간을 계측하고, 1로우 어드레스분의 리프레시 시간[DRAM(7)의 리프레시 시간 ÷ DRAM(7)의 리프레시 싸이클]이 오면, 리프레시트리거(12)에 리프레시 요구 신호를 출력한다.

여기서, DRAM(7)의 리프레시 시간이란 DRAM(7)을 리프레시 동작시키지 않고, 데이터를 유지될 수 있는 시간의 것에서, 이 시간 이내의 리프레시 동작을 하지 않으면 데이터는 소실되어 버린다.

또 리프레시 싸이클이란 리프레시 시간내에 하지 않으면 안되는 리프레시 회수의 것으로서, 사용하는 DRAM(7)의 로우 어드레스 수에 의존하고, 리프레시 시간내에 리프레시 싸이클 분의 리프레시 동작을 하지 않으면 데이터는 소실되어 버린다.

시퀀스제어부(15), 프로그램카운터(16), 시퀀스메모리(17), 타이밍생성메모리(18)는 DRAM(7)을 컨트롤 하기 위한 타이밍 생성을 한다.

페일러격납트리거(11) 또는 리프레시트리거(12)에서의 기동 신호가 시퀀스제어부(15)에 입력되면 시퀀스제어부(15)가 프로그램카운터(16)를 동작 개시시켜, 시퀀스메모리(17)에서의 및 타이밍생성메모리(18)의 어드레스 포인터를 발생한다.

시퀀스메모리(17)에서의 출력신호는 시퀀스제어부(15)에 입력되어, 시퀀스메모리(17) 내의 데이터에 의하여 프로그램카운터(16)를 인크리멘트, 로드, 홀드시킨다.

타이밍생성메모리(18)는 리프레시 동작, 페일러 격납동작을 하기 위한 타이밍 데이터가 미리 격납되고, 시퀀스메모리(17) 내의 데이터에 따라 제어되는 시퀀스 [프로그램카운터(16)에서 발생되는 어드레스 포인터] 에 따라 제12도에 나타내는 것 같이 타이밍을 생성한다.

그리하여 DRAM(7)은 리프레시의 때에는 리프레시 동작, FIFO메모리(4)에서 DRAM(7)으로의 페일러 격납 때에는 리드 모디파이라이트 동작을 한다. 페일러 동작 종료후, FIFO메모리(4)에 격납 동작 신호를 출력하여 다음의 페일러 데이터를 FIFO메모리(4)에서 출력시킨다.

제12도는 페일러 격납 동작(리드 모디파이라이트 동작)때의 타이밍 데이터와 생성되는 파형(波形)을 나타낸다. 프로그램카운터(16)는 단순히 인크리멘트 동작한때의 예를 나타낸다. 또한 페이지 플래그 신호가 「H」로 시퀀스제어부(15)에 입력되었을 때에는 페이지 동작용 타이밍 데이터가 타이밍생성메모리(18)에서 출력되어, DRAM(7)은 페이지 동작을 한다.

페이지 동작시에는 1페일러 어드레스(칼럼 어드레스)분의 페일러 데이터를 DRAM(7)에 격납할 때마다 1어드레스 격납 신호를 출력하여 FIFO메모리(4)에서 페일러 데이터를 출력시킨다. 페이지 플래그 신호가 「H」로 시퀀스제어부(15)에서 입력되었을 경우에도 페일러트리거(11)에서 기동이 걸린 격납 동작의 시작은 페이지 동작을 할 수 없으므로(제3도를 참조), 시퀀스제어부(15)는 페이지 플래그 신호를 무시한다.

제10도의 오아게이트(19), 플리프플로프(20), 쓰리스테이트버퍼(21), 버퍼(22)는 리드 모디파이라이트 동작을 하기 위한 회로이다.

우선 입력 출력 제어신호 IOCNT에 의하여 쓰리스테이트버퍼(21)를 디세이블상태로 하여 DRAM(7)에서 페일러 데이터를 읽어내고, 버퍼(22)를 거쳐 오아게이트(19)로 논리비교기에서의 페일러 데이터와 오아를 취하여 플리프플로프(20)에 랏치신호 DLATCH로 랏치한다. 다음에 쓰리스테이트버퍼(21)가 이네이블로 되어 플리프플로프(20)에 릿치되어져 있는 데치터가 DRAM(7)에 써넣어진다. 로우/칼럼 어드레스 선택신호 RCASEL은 멀티플렉서(6)의 절환신호로, 멀티플렉서(6)은 RCASEL이 「0」인 때 로우 어드레스를 선택하고 RCASEL이 「1」인 때 칼럼 어드레스를 선택하고 DRAM(7)에 출력한다. 다음에 페일러격납신호발생부(3A)를 설명한다.

페일러격납신호발생부(3A)는 어드레스선택부(2)에서의 DRAM(7)용의 로우어드레스(121)를 받아서 뱅크 메모리 #1 ~#n에 대하여 이전의 뱅크 메모리 #1 ~ #n이 격납한 로우어드레스(121)와 동일한 로우 어드레스 FIFO메모리(4)에 격납 동작을 행한다. 즉 이 로우 어드레스와 기존 로우 어드레스가 일치한 배읔 메모리에 격납제어신호 [페이지플래그신호(178)와 페일러격납신호(179)]를 발생한다.

신규 로우 어드레스의 경우에는 다음의 미사용 상태에 있는 뱅크 메모리에 격납 제어 신호를 발생하고, 신규 로우 어드레스를 다음 비교를 위하여 보존한다. 물론 비 페일러 싸이클 시는 무작동이다. 여기에서 말하는 로우 어드레스란 뱅크 메모리 내의 DRAM(7)의 로우 어드레스를 가리킨다. 또한 페이지 플래그신호(178)도 로우 어드레스가 일치하였을 때 일치한 뱅크에 발생한다.

페일러격납신호발생부(3A)는 제13도에 나타낸 것 같이 각 메모리 뱅크 #1 ~ #n 마다 설정된 페일러신호발생부(3A₁)(3A₂) ……(3An)과 디코더(50)와, NOR게이트(51)와 뱅크카운터(52)로 구성된다.

페일러신호발생부(3A₁), ~ (3An)은 어느 것도 같은 구성으로서 어드레스레지스터(41),(42)와 어드레스비교부(43)와 앤드게이터(44)와 비교플래그(45)와 OR게이트(46)와 페일러격납신호(179)를 발생하는 플리프플로프(47)와 페이지플래그신호(178)를 발생하는 플리프플로프(48)와 버퍼카운터(49)로 구성되어 있다.

다음에 페일러격납신호발생부(3A)의 동작을 제14도의 플로우챠트에 의해 설명한다.

시험 개시에 의해 논리비교기(205)에서의 페일러데이터(100)를 받아 최초에 디코더(50)에서 선택된 뱅크 #1용의 어드레스레지스터(42)가 이네이블되고, 어드레스선택부(2)에서 선택된 로우어드레스(121)가 어드레스레지스터(41)를 거쳐 어드레스 레지스터(42)에 집어넣음과 함께 비교플래그(45)가 셋트되고, 어드레스비교부(43)에 의한 로우 어드레스 비교가 가능케 된다. 또한 버퍼카운터(49)가 카운터 업 되어 다음의 페일러격납신호발생부(3A₂)에서 다른 로우 어드레스의 취입을 가능케 하기 위한 뱅크카운터(52)가 카운터 업된다.

다음의 페일러 싸이클 발생시 로우 어드레스를 뱅크 #1의 어드레스레지스터(45A)로 비교하여, 일치하는 경우에는 버퍼카운터(49)를 카운터 업, 뱅크 #1의 FIFO메모리(4)에 페일러격납신호(179)와 페이지플래그신호(178)를 출력한다.

불일치하는 경우는 뱅크 #2의 비교플래그(45)를 세트하고, 뱅크 #1의 경우와 같은 동작을 하게 된다. 즉 뱅크카운터(52)와 다음의 뱅크 버퍼카운터(49)를 카운트 업하고, 뱅크 #2의 로우 어드레스 비교를 개시하고, 뱅크 #2의 FIFO메모리(4)에 페일러격납신호(179)를 출력한다. 이후 동양하게 동작하여 n점 까지의 로우 어드레스가 페일러격납신호발생부(3A₁) ~ (3An)에서 동시에 감시되어 대응하는 로우 어드레스의 FIFO 모리(4)로 격납되는 것으로 된다.

버퍼카운터(49)는 구성하는 인터리브 단수나 고속 페이지 모드에서의 DRAM 메모리에서의 격납 주기 시간 등의 여러가지 조건에 있어서도 페일러 데이터, FIFO 메모리의 용량을 넘지 않게 하기 위한 감시용이고, 통상 FIFO 메모리의 용량치보다 낮은 치를 버퍼 풀치로서 사용한다.

이 버퍼 풀치를 검출하면 이후의 로우어드레스(121)와의 비교를 인터리브 단수가 일순으로 하는데까지 중지하고, 다음의 공뱅크 메모리의 인터리브 단수에 격납 동작을 이행시킨다. 뱅크카운터(52)는 NOR게이트(51)에 의하여 전 뱅크(로우 어드레스 비교를 하고 있는 뱅크에 한함.)의 로우 어드레스 비교가 전혀 불일치인 경우만 카운터 업하고 다음의 공뱅크를 지시하는 포인터의 역할을 하고 최종 뱅크에 이르면 순회한다.

제13도는 뱅크카운터(52)로 카운터 업하고 다음의 공뱅크를 순번으로 지시하는 회로예이나 소망에 의하여 NOR게이트(51) 대신에 직접 공뱅크를 엔코더하여 구성하여도 좋다.

버퍼카운터(49)가 가득차 있어 비교 금지로 된 뱅크도 일순회 후에는 공뱅크 상태와 같은 취급을 받는다. 즉 이 뱅크카운터(52)의 포인터를 지정되어서 전 뱅크가 불일치하였던 경우, 다시 그 뱅크의 어드레스레지스터(42)에 어드레스가 격납되어 로우 어드레스 비교가 개시된다. 이것을 순차 반복하는 것에 따라 각 뱅크의 FIFO 메모리(4)에는 선택적으로 동일 로우 어드레스의 페일러 어드레스가 격납된다.

또한 제13도는 버퍼카운터(49)에 의한 버퍼풀을 검출하는 회로예이나 소망에 의하여 대응하는 메모리컨트롤부(5)에서의 DRAM(7)으로의 라이트 완료신호를 받아서, 이에 의하여 자신을 강제적으로 공뱅크 상태를 천이(遷移)시켜서 사용하게끔 하여도 좋다.

이상의 동작에 의하여 FIFO메모리(4)에는 동일 로우 어드레스의 어드레스 및 페이지 플래그가 격납된다. 여기에서 FIFO메모리(4)에서 DRAM(7)로 페일러 데이터 격납 동작은 동일 어드레스인 것으로 고속 페이지 모드(또는 하이퍼 페이지 모드 동작)로서 라이트할 수 있는 것으로 된다.

따라서 DRMA(7)으로의 페일러 데이터 격납 동작은 고속 동작이 가능케 된다. 그 결과로서 인터리브의 단수는 적게 되고, 감쇄한 단수 회로의 안가(安價)가 가능하게 된다.

상술의 동작에 대하여 시험 개시부터의 각 FIFO메모리(4)에 격납되는 어드레스 데이터의 일례를 제15도에 나타낸다. 여기서 패턴발생기(202)에서 발생되는 랜덤한 어드레스신호는 페일러 싸이클로 하고 모두 페일러 조성으로 보고 FIFO메모리(4)에 취입되는 것으로 가정한다.

또한 패턴발생기(202)에서의 페일러어드레스(120)는 16비트로 가정하고, 이중의 하위12비트를 메모리부(213)의 칼럼 어드레스로 하여 할당하고 상위4비트를 로우 어드레스로 하여 할당한 경우이다.

상술의 동작에 의하여 각 뱅크의 FIFO메모리(4)에는 동일 로우 어드레스치의 어드레스가 격납하여 가는 상태를 나타내고 있다. 즉 최초의 제13도에 나타내는 뱅크카운터(52)가 초기치로서 뱅크 #1를 가리켜 비교 플래그가 모두 디세이블로 되어 있기 때문에 로우 어드레스가 #0의 어드레스 #0000이 뱅크 #1의 FIFO메모리(4)에 격납된다.

다음에 로우 어드레스가 #F의 어드레스 #FFFF가 오면 이 뱅크에도 로우 어드레스가 일치하지 않으므로 뱅크부 #2의 FIFO 메모리(4)에 격납된다. 그 다음에 어드레스 #0000이 오면 뱅크 #1로 로우 어드레스 일치가 나오므로 뱅크 #1의 FIFO메모리(4)에 격납된다.

이와같이 하여 격납되어 가는 결과, 어드레스 #0000, #0001, #0002, #0003은 뱅크 #1의 FIFO메모리(4)에 격납되고 #FFFF, #FFFE, #FFFD, #FFFC는 뱅크 #2의 FIFO메모리(4)에 격납된다. 다른 뱅크 #3 ~ #6에 대하여서도 같이 하여 격납동작이 행해진다.

이것에 따라서 각 FIFO메모리(4)에는 동일 로우 어드레스치가 격납된다. 그 결과 각 DRAM(7)은 고속 페이지 모드(또는 하이퍼 페이지 모드 동작)로 고속으로 격납될 수 있는 것으로 된다.

또한 상기 실시예에서는 뱅크 메모리내에서 FIFO메모리(4)를 사용한 예를 설명하였으나, 소망에 따라 FIFO 메모리와 동등의 선입(先入), 선출(先出) 기능을 실현한다. 다른 일시 버퍼수단으로 실현하여도 좋다. 예를들어 레지스터 파일이나 소용량의 SRAM과 어드레스 카운터에 의한 구성이 있다.

또 상기 실시예의 설명에서는 DRAM의 라이트 동작을 리드 모디파이라이트 동작의 경우로 설명하고 있었으나, DRAM의 I/O 데이터핀 마다의 라이트 제어 기능을 갖는 라이트·퍼·비트·모드의 DRAM을 사용하여도 좋다. 이 경우는 읽어내기 위한 시간을 다시 단축 가능하게 된다.

제16도는 본 발명의 제2의 실시예의 반도체 시험장치의 구성도이다.

본 실시예는 제1의 실시예(제9도)는 어드레스변환부(1)가 부가되어, 페일러격납신호발생부(38)만이 다르다.

어드레스변환부(1)는 패턴 발생기부터의 랜덤한 어드레스를 시리얼한 어드레스에 변환하는 것으로써 제17도에 나타내는 것 처럼 패턴 발생기부터의 랜덤한 어드레스 #0, #3, #2, #1, #5, #7, #4, #6이 순차 출력되면, 이 어드레스가 변환메모리(11)에 부여되고, 시리얼한 어드레스 #0, #1, #2, #3, #4, #5, #6, #7이 순차 출력된다.

변환메모리(11)를 사용하면 제18도에 나타낸 것처럼 변환메모리(11)로 어드레스 변환을 걸었을 때와 걸지 않았을 때에는 페일러 데이터를 격납하는 어드래스의 위치가 변한다. 불량해석메모리 내의 페일러 데이터를 해석하는 (주로 불량해석메모리의 리드동작) 때에 불량해석 메모리 내의 포인터를 사용하나, 그대로 사용하면 제19도에 나타낸 것처럼 어드레스 변환을 걸었을 때와 걸지 않았을 때에는 읽어내는 페일러 정보가 달라진다.

불량해석 메모리내의 포인터치와 패턴 발생기부터의 어드레스(변환을 걸지 않음)은 1:1로 대응하고 있으므로(대응하고 있지 않으면 피시험메모리와 같은 어드레스의 페일러 정보가 읽어낼 수 없음), 변환을 걸지 않은 페일러 정보가 바른 페일러 정보이다.

그 때문에 변환메모리(11)에 의하여 어드레스 변환을 걸면 불량해석메모리의 어드레스의 위치가 변하여 버려, 바른 어드레스의 위치의 페일러 정보를 읽어 낼 수 없다. 이 결점은 이하와 같이 해결한다.

제20도에 나타낸 것처럼 변환 메모리에 의하여 어드레스 변환을 걸었을 때에는 불량해석 메모리내의 페일러 정보를 읽어낼 때의 어드레스를 발생하는 포인터의 출력을 변환메모리(11)를 통하여 포인터의 값에도 변환을 걸어서 페일러 정보를 읽어낸다. 이에 따라 어드레스 변환을 걸거나 걸지 않아도 같은 페일러 정보를 읽어낼 수가 있다.

여기에서 변환메모리(11)로 어드레스 변환을 걸어 페일러 테이터로 격납하였을 때에도 정상인 페일러 정보를 읽어낼 수가 있다. 어드레스선택부(2)는 제1의 실시예에서 설명한 것 같이, 패턴 발생기부터의 어드레스를 사용하는 DRAM(7)의 로우어드레스(121), 칼럼어드레스(122)를 출력한다.

FIFO메모리(4)는 DRAM(7)이 리프레시 동작(데이터를 유지하기 위한 동작) 중에 데이터를 격납할 수 없으므로 어드레스, 페일러 데이터를 일시적으로 유지하는 메모리이다.

페일러격납신호발생부(3B)는 제21도에 나타내는 것 처럼 어드레스일치검출부(61)와 버퍼카운터(62)와 뱅크카운터(63)와 디코더(64)로서 구성되고 있다.

어드레스일치검출부(61)는 어드레스선택부(2)에서 출력된 로우어드레스(121)의 먼저 사이클, 본싸이클에서의 일치 검출을 하고, 전싸이클의 어드레스와 본싸이클의 어드레스가 일치하였을 때 페이지플래그신호(178)를 출력한다.

버퍼카운터(62)는 FIFO매모리(4)와 같은 깊이의 카운터치를 갖고, 페일러 사이클마다 카운터 업하고 최대치까지 카운터 업하면 「0」에 돌아간다. 뱅크 카운터(63)은 버퍼카운터(62)가 최대치까지 카운터 업하면 하나의 FIFO메모리(4)가 꽉찼다고 보아 카운터 업한다. 디코더(64)는 뱅크카운터(63)의 카운터치를 디코더하고, 카운터(63)의 카운터치로 지정된 뱅크에 페일러 격납 신호를 발생한다.

어드레스변환부(1)에 의하여 시리얼 어드레스가 불량 해석 메모리에 대하여 발생되면 로우 어드레스가 랜덤으로 변화하지 않으므로 페일러격납신호발생부(3B)에서 페이지 플래그 신호가 계속 출력되고, 메모리컨트롤부(5)는 DRAM(7)에 페이지 동작으로 페일러 격납을 행한다. 이와 같이 랜덤 어드레스를 시리얼 어드레스 변환하는 것에 따라서 페이지 동작을 하는 것이 가능하게 된다.

제22도는 변환 데이터를 하드웨어적으로 발생하는 어드레스변환부(1)의 회로도이다.

어드레스변환부(1)는 패턴 발생기에서 랜덤한 어드레스를 #0, #1, #2 ……라고 하는 시리얼한 어드레스를 변환하는 것으로 제22도에 나타내는 것처럼 변환메모리(71)와 시리얼어드레스발생용포인터(72)와 어드레스멀티플렉서(73)와 라이트 데이터 멀티플렉서(74)로 구성된다. 시리얼 어드레스 발생용 포인터(72)는 패턴발생기 부터의 MUT(Memory Under Test) 신호에 의하여 변환메모리(71)의 라이트 데이터, 예를들면 #0, #1, #2, ……#7을 순차 발생한다.

라이트 데이터 멀티플렉서(74)는 반도체 메모리 시험 장치의 동작을 제어하고 있는 컨트롤러(75)에서 보내져 오는 라이트 데이터 또는 시리얼 어드레스 발생용 포인터(72)에서 출력된 라이트 데이터를 선택한다.

변환메모리(71)는 패턴 발생기에서 라이트를 나타내는 MUT 신호와 어드레스 신호 #7, #1, #0, #5, #2, #6, #3, #4가 순차 출력되면 라이트 데이터 멀티플렉서(74)에서 순차 출력된 데이터 #0, #1, #2, #3, #4, #5, #6, #7을 각각 어드레스 #7, #1, #0, #5, #2, #6, #3, #4로 격납한다.

따라서 패턴 발생기에서의 MUT 신호에 의해 변환메모리(71)가 읽어 내는 동작이 되고, 어드레스 신호 #7, #1, #0, #5, #2, #6, #3, #4가 변환메모리 순차 입력되면, 변환메모리(71)에서 데이터 #0, #1, #2, #3, #4, #5, #6, #7이 순차 입력되고, 패턴 발생기에서의 랜덤한 어드레스가 시리얼한 어드레스로 변환된 것으로 된다.

어드레스멀티플렉서(73)는 패턴 발생기에서 변환되지 않은 어드레스(랜덤한 어드레스) 또는 변환메모리(71)에서 출력한 변환 어드레스(시리얼 어드레스)를 선택하기 위한 것으로서, 시리얼 액세스 패턴 시험시에는 변환되지 않은 어드레스를 선택한다.

이들 일련의 동작을 패턴 발생기를 제어하는 인스트락션 메모리에 라이트하고, 시험 어드레스 패턴발생, 시리얼 어드레스발생용포인터(12)의 인크리멘트, 시리얼 어드레스 격납을, 패턴 발생기 내의 어드레스 발생부로 부터의 어드레스, MUT 신호 발생부로 부터의 MUT신호(피시험 메모리의 제어신호/RAS,/CAS,/WE,/OE 등)등을 사용하는 것에 의하여 제어한다.

이상에서 의하여 변환메모리(71)를 사용한 어드레스 변환에 따라 시리얼 어드레스를 발생하고, FIFO메모리(4)에는 동일 로우 어드레스의 어드레스 및 페이지 플래그가 격납된다. 이에 따라 FIFO메모리(4)에서 DRAM(7)로의 페일러 데이터 격납동작은 페이지 동작으로 행해진다.

따라서 DRAM(7)으로의 페일러 데이터 격납 동작이 고속동작 가능으로 되기 위한 인터리브수가 적게 되고, 불량해석 메모리에 사용하는 메모리의 개수도 적게된다. 또한 변환 데이터도 용이하게 생성할 수가 있다.

제24도는 본 발명의 제3실시예의 반도체 시험 장치의 구성도이다. 본 실시예에서는 제2의 실시예의 페일러 격납 신호 발생부(3B)의 대신에 R/W 요구 신호 발생부(3C)가 설정되어 있다.

R/W 요구 발생부(3C)는 어드레스선택부(2)에서 출력된 로우 어드레스의 전 싸이클, 본 사이클에서의 일치 검출을 행하고, 전 싸이클의 어드레스와 본 싸이클의 어드레스가 일치하였을 때 페이지 플래그 신호를 출력하고, 페일러 데이터의 격납, 읽어낼 때에 각 뱅크의 FIFO메모리(4)에 R/W 신호를 출력한다.

메모리컨트롤부(5)는 DRAM(7)을 제어하는 것으로서, 제25도에 나타내는 것같이 R/W 트리거(81)와 리프레시트리거(82)와 발진기(83)와 리프레시타이머(84)와 시퀀스제어부(85)와 프로그램카운터(86)와 시퀀스메모리(87)와 타이밍생성메모리(88)와 불량해석 메모리 동작모드 레지스터(89)와 오아게이트(90)와 D플리프 플로프(91)와 쓰리스테이트 버퍼(92)와 버퍼(93)로 구성되고 있다.

R/W트리거(81)는 불량해석 메모리의 각 동작 모드에 있어서 R/W(리드/라이트) 요구 신호가 인가(印加)되면, DRAM(7)의 리드 또는 라이트 동작을 기동한다. 각 동작 모드에 의하여 각각의 DRAM의 동작(라이트, 리드, 페이지 등)이 기동된다.

리프레시트리거(82)는 리프레시타이머(84)에서의 리프레시 요구 신호에 따라 리프레시 동작을 기동한다. 각 트리거(81)(82)는 R/W 동작 또는 리프레시 동작 중의 경우는 R/W 동작 플래그, 리프레시 동작 플래그를 상대 트리거(81), (82)에 출력하고, R/W 동작과 리프레시 동작이 경합하지 않게끔 어느 쪽의 동작을 대기 상태로 하여 시퀀스메모리(87)에서의 동작 종료 신호에 의하여 한쪽의 플래그를 떨어뜨려, 대기 상태였던 쪽의 동작이 개시된다.

리프레시타이머(84)는 발진기(83)에서의 클록으로 시간을 계측하고, 1로우 어드레스분의 리프레시 시간[DRAM(7)의 리프레시 시간 ÷DRAM(7)의 리프레시 사이클]이 오면 리프레시트리거(82)에 리프레시 요구 신호를 출력한다.

여기서 DRAM(7)의 리프레시 시간이란 DRAM(7)을 리프레시 동작하지 않고 데이터를 유지시는 시간의 일로서, 그 시간 이내에 리프레시 동작을 하지 않으면 데이터를 소실되어 버린다.

또한 리프레시 사이클이란 리프레시 시간내에 하지 않으면 안되는 리프레시 회수의 것으로서, 사용하는 DRAM(7)의 로우 어드레스 수에 의존하고, 리프레시 시간내에 리프레시 싸이클 분의 리프레시 동작을 하지 않으면 데이터는 소실되어 버린다.

시퀀스제어부(85), 프로그램카운터(86), 시퀀스메모리(87), 타이밍생성메모리(88)는 DRAM(7)을 컨트롤하기 위한 타이밍 생성을 행한다. R/W트리거(81) 또는 리프레시트리거(82)에서의 기동 신호가 시퀀스제어부(85)에 입력되면, 시퀀스제어부(85)가 프로그램카운터(86)에 스타트 어드레스를 로드하여 동작을 개시시켜, 시퀀스 메모리(87) 및 타이밍생성메모리(88)의 어드레스를 발생한다. 시퀀스메모리(87)에서의 출력시호는 시퀀스제어부(85)에 입력되고, 시퀀스메모리(87)내의 데이터에 의하여 프로그램카운터(86)를 인크리멘트, 로드, 홀드시킨다.

타이밍생성메모리(88)는 리프레시 동작, R/W 동작을 행하기 위한 타이밍 데이터가 미리 격납 되어져 있고, 시퀀스메모리(87) 내의 데이터에 의하여 제어되는 시퀀스 [프로그램카운터(86)에서 생성되는 어드레스]에 따라서 제26도에 나타내는 것같이 타이밍을 생성한다.

그리하여 DRAM(7)은 리프레시의 때에는 리프레시 동작, 각 동작 모드에 있어서는, 리드, 라이트, 리드 모디파이라이트 동작 등을 행한다. 제26도는 페일러 격납 동작(리드 모디파이라이트 동작) 때의 타이밍 데이터와 생성되는 파형을 나타낸다. 프로그램카운터(86)는 단순히 인크리멘트 동작한 때의 예를 나타낸다.

타이밍생성메모리(88)에는 제27도에 나타내는 타이밍 데이터를 격납하여 두고, 프로그램카운터(86)에 로드하는 스타트 어드레스를 변하는 것에 의하여 각 DRAM(7)의 동작 모드를 제어하기 위한 타이밍을 생성할 수 있다. 이에 따라 불량 해석 메모리의 각 동작 모드에 대응한 DRAM(7)의 동작을 제어할 수가 있다. 또한 스타트 어드레스의 생성은 제27도에 나타내는 것 처럼 불량 해석 메모리 동작 모드 레지스터(89)에 따라, 시퀀스제어부(15)를 행한다.

시퀀스메모리(87)도 DRAM(7)의 동작 모드에 의하여 시퀀스 데이터가 변하기 때문에 제27도에 나타내는 것처럼 타이밍생성메모리(88)에 대응한 시퀀스데이터를 격납하여 둔다. 페이지 동작 등을 행할 때에는 어떤 타이밍을 일정하게 반복함으로 점프 시퀀스가 들어간다. 페이지 리드 동작을 예로 하여 제5도에 나타낸다. 이때의 시퀀스메모리(87)에는 어드레스 #A에 프로그램카운터(86)의 로드 신호와 로드치의 #7의 데이터가 격납되어져 있다.

타이밍생성메모리(88) 및 시퀀스메모리(87)는 시험 장치 전체를 제어하는 테스터 프로세서에서의 내부 버스부터 데이터를 직접 리라이트 가능하게 되 있고(제29도), 이 데이터를 리라이트하는 것에 따라 리라이트 이전과는 다른 타이밍으로 생성된다. 이것에 따라 고속화한 DRAM을 사용하여 동작 사이클을 단축하는 경우, 타이밍 생성메모리(88)의 데이터를 변경하는 것에 의하여 동작 싸이클을 단축할 수가 있다. 이상과 같이 타이밍생성메모리(88) 및 시퀀스메모리(87)에 타이밍 데이터, 시퀀스 데이터를 격납하여 두는 것에 따라 DRAM(7)의 모든 동작 모드의 타이밍을 생성될 수 있는 것에 따라, 불량 해석 메모리의 모든 동작 모드에 대응된다.

그리고 타이밍생성메모리(88)가 카운터와 메모리 뿐으로 구성될 수 있으므로 회로 설계의 복잡함이 없게 되어, 대단히 쉽게 설계가 될 수 있다. 또한 타이밍 데이터를 리라이트하는 것에 따라서 시험 장치의 내부 버스로 부터 회로의 변경없이 다른 타이밍을 생성할 수 있고 고속화한 DRAM을 사용하여 불량 해석 메모리의 고속화를 도모하기 위한 동작 싸이클의 다축이 행해진다.

본 발명의 바람직한 실시예는 특정 용어를 사용하여 기술되었는데, 그러한 기술은 설명 차원에만 국한된 것이며, 본 발명의 취지와 범위에서 벗어나지 않는 한도 내에서 변형 및 수정이 가능합니다.

[발명의 효과]

불량해석메모리에 사용되는 인터리브된 뱅크의 수가 감소되고, 불량해석메모리에 사용되는 메모리소자들의 수도 감소되고, 이 발명은 불량해석메모리의 모든 동작모드를 조종할 수 있고, 또한 타이밍신호가 회로수정없이 변경될 수 있다. 결과적으로 인터리브된 뱅크의 수가 감소되며, 또한 반도체메모리시험장치의 회로구성에 드는 비용이 절감되는 효과가 있다.

Claims (14)

1. 메모리와 동등의 어드레스 공간을 갖추고, 전기 피시험 메모리의 페일러 데이터가 격납되는 메모리부를 갖는 반도체 메모리 시험 장치로서 전기 메모리부로서 인터리빙 구성의 복수의 DRAM과 전기 각 DRAM 마다 설정되고, 당해 DRAM에 격납되는 페일러 데이터와 그의 어드레스를 일시적으로 유지하는 버퍼 메모리 수단과, 전기 각 DRAM 마다 설정되고 입력 페일러 어드레스 중, 로우 어드레스가 당해 DRAM에 대한 페일러 어드레스를 당해 DRAM에 대한 버퍼 메모리 수단에 격납하는 격납 제어 수단과, 전기 각 DRAM 마다에 설정되고, 당해 DRAM에 대한 버퍼 메모리 수단에서 페일러 데이터를 읽어 내, 당해 DRAM에 고속 라이트 모드로 라이트하는 제어 수단을 갖는 반도체 메모리 시험장치.
2. 제1항에 있어서, 전기 격납 제어 수단은 대응하는 버퍼 메모리 수단기 공(空)상태일 때 금회(今回) 입력 제어된 로우 어드레스를 전회 입력된 로우 어드레스의 비교를 개시하고, 양자가 일치하면 대응하는 버퍼 메모리로의 페일러 어드레스를 격납하는 페일러 어드레스 격납 제어신호를 출력함과 함께, 당해 버퍼 메모리 수단으로의 버퍼 회수를 인크리멘트하고, 이후 로우 어드레스가 입력되는 때마다 같은 동작을 반복하고, 당해 버퍼 메모리 수단의 버퍼 회수가 당해 버퍼 메모리가 오버 플로우의 직전에 있는 것을 나타내고 있을 때, 전기 로우 어드레스의 비교를 정지하는 수단을 포함하는 반도체 메모리 시험장치.
3. 제1항에 있어서, 전기 각 격납 제어 수단은 대응하는 버퍼 메모리 수단의 버퍼 회수를 계수하는 버퍼 카운터와, 해 버퍼 카운터가 대응하는 버퍼 메모리 수단이 공상태인 것을 나타내고 있을 때 온 상태에 있고, 전기 버퍼 카운터가 대응하는 버퍼 메모리 수단이 풀상태인 것을 나타내고 있을 때 오프 상태로 되는 비교 플래그와 해 비교 플래그가 온상태일 때, 전회 입력된 로우 어드레스와 금회 입력된 로우 어드레스의 일치/불일치를 검출하고, 일치를 검출하는 전기 버퍼 카운터를 인크리멘트하는 어드레스 비교 수단과 페일러 데이터를 받아, 전기 어드레스 비교 수단으로 로우 어드레스의 일치가 검출되면, 대응하는 버퍼 메모리 수단으로 페일러 어드레스 격납 제어신호를 출력하는 수단을 포함하고, 모든 격납 제어 수단의 어드레스 비교수단으로 로우 어드레스 불일치가 검출되면 카운터 업하여 다음의 공 DRAM을 나타내는 수단을 다시 갖는 반도체 메모리 시험장치.
4. 피시험 메모리가 동등한 어드레스 공간을 갖추고, 전기 피시험 메모리의 페일러 데이터가 격납되는 메모리부를 갖는 반도체 메모리 시험 장치로서 전기 메모리부로서 인터리빙 구성의 복수의 DRAM과, 전기 각 DRAM 마다에 설정되고, 당해 DRAM에 격납되는 페일러 데이터와 그 어드레스를 일시적으로 유지하는 버퍼 메모리 수단과, 패턴 발생기로부터의 랜덤한 어드레스를 시리얼한 어드레스로 변환하는 어드레스 변환 수단을 갖는 반도체 메모리 시험장치.
5. 제4항에 있어서, 상기 어드레스 변환 수단이 시리얼 어드레스를 발생하는 시리얼 어드레스 발생용 포인터와 전기 패턴 발생기에서의 어드레스, 라이트 신호에 따라 전기 시리얼 어드레스가 라이트되어져, 전기 패턴 발생기로 부터의 어드레스 신호, 읽어낼 신호에 의하여 전기 시리얼 어드레스가 읽어내어 지는 변환 메모리를 포함한 반도체 메모리 시험장치.
6. 제5항에 있어서, 각 DRAM에 설정되고, 당해 버퍼 메모리 수단에서 읽어 낸 로우 어드레스와 칼럼 어드레스를 절환하여 출력하는 멀티플렉서와, 패턴 발생기에서의 랜덤함 어드레스를 시리얼한 어드레스로 변환하는 어드레스 변환부와, 전기 어드레스 변환부에서 출력된 시리얼 어드레스를 로우 어드레스와 칼럼 어드레스로 나누고, 전기 버퍼 메모리 수단에 출력하는 어드레스 선택부와, 전기 어드레스 선택부에서 출력된 로우 어드레스를 입력하고, 전 사이클과 본 싸이클에 있어서 로우 어드레스가 일치하면, 페이지 동작을 나타내는 페이지 플래그 신호를 출력하는 어드레스 일치 검출부와 페일러 싸이클을 카운터하고, 최대치까지 카운터 업하면, 0에 돌아가는 버퍼 카운터와 해 버퍼 카운터가 최대치까지 카운터 업하면 카운터 업하는 카운터와 해 카운터의 카운터치를 디코더하여, 대응하는 DRAM의 버퍼 메모리 수단에 패일 데이터의 라이트 신호인 페일러 격납신호 발생기와, 각 DRAM에 설치되고, 전기 페이지 플래그 신호, 전기 페일러 격납신호를 입력하고, 당해 멀티플렉서에 절환신호, 당해 DRAM에 각종 타이밍 신호를 출력하고, 당해 DRAM의 리프레시 동작, 당해 DRAM으로의 리드 모디파이라이트에 의한 페일러 데이터의 격납 동작을 행하는 메모리 컨트롤부를 또한 갖는 반도체 메모리 시험 장치.
7. 제6항에 있어서, 전기 메모리 컨트롤부가 리프레스 요구 신호를 발생하는 리프레시 타이머와 전기 페일러 격납신호와, 당해 DRAM으로의 페일러 데이터의 격납이 종료할 때마다 출력되는 1어드레스 격납신호를 입력하고, 리프레시 동작 플래그가 오프에서, 전기 페일러 격납신호의 카운터치와 전기 1어드레스 격납신호의 카운터치가 불일치일 때, 페일러 격납동작 플래그를 온으로 하고, 당해 버퍼 메모리에 격납되어 있는 페일러 데이터의 당해 DRAM의 격납을 기동하는 페일러 격납 트리거 신호를 출력하는 페일러 격납 트리거와, 전기 리프레시 요구 신호가 출력되면, 전기 페일러 격납 동작 플래그가 오프일 때, 리프레시 동작 플래그를 온으로 하고, 리프레시 기동 신호를 출력하는 리프레시 트리거와, 당해 DRAM으로의 페일러 데이터의 격납을 행하기 위한 리드 모디파이라이트 동작을 행하는 리드 모디파이라이트 회로와, 전기 DRAM의 리프레시 동작, 전기 페일러 데이터의 전기 DRAM으로의 격납 동작을 행하기 위한 타이밍 데이터가 미리 격납되고 있는 타이밍 생성 메모리와, 전기 타이밍 생성 메모리의 어드레스 포인터를 발생하는 프로그램 카운터와, 전기 프로그램 카운터를 인크리멘트, 디크리멘트, 홀드시키는 시퀀스 데이터가 격납되고 전기 프로그램 카운터에 의하여 어드레스 포인터가 생성되는 메모리와, 전기 페일러 격납 트리거에서 페일러 격납 트리거 신호 또는 전기 리프레시 트리거에서 리프레시 기동 신호가 입력되면, 전기 시퀀스 메모리에서 출력된 시퀀스 데이터에 따라서 전기 프로그램 카운터를 동작시키는 시퀀스 제어부를 갖는 반도체 메모리 시험 장치.
8. 제7항에 있어서, 전기 페일러 격납 트리거가 전기 페일러 격납 신호를 카운터하는 FIFO 격납 카운터와 전기 1어드레스 격납신호를 카운터하는 DRAM 격납 카운터와, 전기 FIFO 격납 카운터의 치와 전기 DRAM 격납 카운터의 치를 비교하는 카운터 비교기와, 전기 양 카운터의 치가 불일치이고, 또한 전기 DRAM으로의 페일러 데이터 격납 동작이 행해지지 않을 때, 및 전기 양 카운터의 값이 불일치이고, 또한 전기 DRAM으로의 페일러 데이터 격납 동작인 페이지 동작 또는 전기 리드 모디파이라이트 동작이 종료하였을 때에 전기 격납 트리거가 신호를 발생 출력하는 회로를 갖는 반도체 메모리 시험 장치.
9. 피시험 메모리와 동등의 어드레스 공간을 갖추고, 전기 피시험 메모리의 페일러 데이터가 격납되는 메모리부를 갖는 반도체 메모리 시험 장치로서 전기 메모리부로서 인터리브 구성 DRAM과, 각 DRAM에 설정되고 당해 DRAM에 격납된 페일러 데이터와 그 어드레스를 일시적으로 유지하는 버퍼 메모리 수단과, 각 DRAM에 설치되고, 당해 버퍼 메모리 수단에서 읽어 내 로우 어드레스와 칼럼 어드레스를 절환하여 출력하는 멀티플렉서와, 패턴 발생기에서의 랜덤한 어드레스를 시리얼한 어드레스로 변환하는 어드레스 변환부와, 전기 어드레스 변환부에서 출력된 시리얼 어드레스를 로우 어드레스와 칼럼 어드레스로 나누고, 전기 버퍼 메모리 수단에 출력하는 어드레스 선택부와 전기 어드레스 선택부에서 출력된 로우 어드레스를 입력하고 전 싸이클과 본 싸이클에 있어서 로우 어드레스가 일치하면, 페이지 동작을 나타내는 페이지 플래그 신호를 출력하고, 또 페일러 데이터의 격납, 읽어낼때에 각 뱅크의 버퍼 메모리에 페일러 데이터의 라이트/읽어내기 요구신호를 출력하는 R/W요구 신호 발생부와, 각 DRAM에 설정되고, 전기 페이지 플래그 신호 전기 라이트/읽어내기 요구 신호를 입력하고, 당해 멀티플렉서에 절환신호, 당해 DRAM에 각종 타이밍 신호를 출력하고, 당해 DRAM의 리프레시 동작, 당해 DRAM으로의 리드 모디파이라이트에 의한 페일러 데이터의 격납 동작을 행하는 메모리 컨트롤부를 갖는 반도체 메모리 시험 장치.
10. 제9항에 있어서, 전기 메모리 컨트롤부가, 리프레시 요구 신호를 발생하는 리프레시 타이머와, 전기 페일러 격납신호와 당해 DRAM으로의 페일러 데이터의 격납이 종료할 때마다 출력되는 1어드레스 격납신호를 입력하고, 리프레시 동작 플래그가 오프에서, 라이트/리드 요구 신호가 왔을 때 R/W 격납동작 플래그를 온으로 하고, 전기 DRAM의 라이트/리드 동작을 기동하기 위한 R/W트리거 신호를 출력하는 R/W 트리거와, 전기 리프레시 요구 신호가 출력되면 전기 페일러 격납동작 플래그가 온일때 리프레시 동작 플래그를 온으로 리프레시 기동 신호를 출력하는 리프레시 트리거와 당해 DRAM으로의 각 동작 모드를 행하는 회로와, 전기 리프레시 동작, 전기 페일러 데이터의 격납 동작을 행하기 위한 타이밍 데이터가 미리 격납되어 있는 타이밍 생성 메모리와, 전기 타이밍 생성 메모리의 어드레스 포인터를 발생하는 프로그램 카운터와, 전기 프로그램 카운터를 인크리멘트, 디크리멘트, 홀드시키는 시퀀스 데이터가 격납되고, 전기 프로그램 카운터에 의하여 어드레스 포인터가 생성되는 시퀀스 메모리와, 전기 타이밍 생성 메모리와 전기 시퀀스 메모리의 동작모드 마다의 스타트 어드레스가 격납되어 있는 동작모드 레지스터와 전기 R/W 격납 트리거에서 R/W격납 트리거 신호 또는 전기 리프레시 트리거에서 기동 신호가 입력되면 전기 시퀀스 메모리에서 출력된 시퀀스 데이터에 따라서 전기 프로그램 카운터를 동작시키는 시퀀스 제어부를 갖는 반도체 메모리 시험장치.
11. 제10항에 있어서, 전기 타이밍 생성용 메모리, 전기 시퀀스 메모리의 데이터가 시험 장치 전체를 제어하는 테스터 프로세서에서 리라이트 가능케 되어있는 반도체 메모리 시험장치.
12. 제1항에 있어서, 전기 버퍼 메모리 수단이 FIFO 메모리인 반도체 메모리 시험 장치.
13. 제4항에 있어서, 전기 버퍼 메모리 수단이 FIFO 메모리인 반도체 메모리 시험 장치.
14. 제9항에 있어서, 전기 버퍼 메모리 수단이 FIFO 메모리인 반도체 메모리 시험 장치.

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