DE19713421A1 - Halbleiterspeicher-Testvorrichtung - Google Patents

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeicher-Testvorrichtung zum Testen eines Halbleiterspeichers

Fig. 1 der beiliegenden Zeichnungen zeigt ein Blockdiagramm einer herkömmlichen Halbleiterspeicher-Testvorrichtung. Wie in Fig. 1 gezeigt, weist die herkömmliche Halbleiterspeicher-Test­ vorrichtung einen Taktgenerator 201, einen Mustergenerator 202, einen Störungsanalysespeicher 203, einen Wellenform-Formgeber 204 und einen logischen Komparator 205 zum Testen eines Halb­ leiterspeichers 206 auf.

Der Taktgenerator 201 erzeugt ein Bezugstaktsignal. Auf der Grundlage des Bezugstaktsignals, das durch den Taktgenerator 201 erzeugt wird, gibt der Mustergenerator 202 ein Adressen­ signal, Testdaten und ein Steuersignal an den Wellenform-Form­ geber 204 aus, eine Adresse an den Störungsanalysespeicher 203 und außerdem Ausgangssignale von Erwartungswertdaten an einen logischen Komparator 205. Der Wellenform-Formgeber 204 formt die Wellenformen des Adressensignals, der Testdaten und des Steuersignals in Wellenformen, die zum Testen des Halbleiter­ speichers 206 erforderlich sind, und legt das Adressensignal, die Testdaten und das Steuersignal, die die jeweils erforderli­ chen Wellenformen haben, an den unter Test stehenden Halblei­ terspeicher 206 an. Der getestete Halbleiterspeicher 206 wird gesteuert, um die Testdaten durch das Steuersignal zu schreiben und zu lesen. Die Testdaten, die von dem getesteten Halbleiter­ speicher 206 gelesen werden, werden dem logischen Komparator 205 zugeführt und dadurch mit den Erwartungswertdaten vergli­ chen, die von dem Mustergenerator 202 ausgegeben werden. Es wird ermittelt, ob der getestete Halbleiterspeicher 206 gut ist oder nicht, und zwar abhängig davon, ob die Testdaten mit den Erwartungsdaten übereinstimmen oder nicht. Wenn die Testdaten nicht mit den Erwartungswert- bzw. Sollwertdaten übereinstimmen, werden die Störungsdaten aus dem logischen Komparator 205 in dem Störungsanalysespeicher 203 an einer Adresse entsprechend der Adresse des getesteten Halbleiterspeichers 206 gespeichert.

Einzelheiten des Störungsanalysespeichers 203 sind in Fig. 2 der beiliegenden Zeichnungen gezeigt. Wie in Fig. 2 gezeigt, weist der Störungsanalysespeicher 203 einen Adressenwähler 211, eine Speichersteuereinheit 212 und eine Speichereinheit 213 auf. Der Adressenwähler 211 teilt das Adressensignal von dem Mustergenerator 202 in eine hochrangige und eine niederrangige Adresse abhängig von den Auswahlbedingungen von einer externen Quelle. Die hochrangige Adresse wird an die Speichersteuerein­ heit 212 ausgegeben, und die niederrangige Adresse wird an die Speichereinheit 213 ausgegeben. Es liegen so viele Speicherein­ heiten 213 vor, wie hochrangige Adressen vorliegen. Wenn Stö­ rungsdaten von dem logischen Komparator 205 ausgegeben werden, gibt die Speichersteuereinheit 212 ein Schreibsignal an die Speichereinheit 213 aus, das durch die hochrangige Adresse wie­ dergegeben ist, um dadurch die Störungsdaten des getesteten Halbleiterspeichers 206 in die Speichereinheit 213 zu spei­ chern. Nach dem Test werden die Inhalte des Störungsanalyse­ speichers 203 geprüft, um die Störungsadressen bzw. die gestör­ ten Adressen des getesteten Halbleiterspeichers 206 zu analy­ sieren.

Ultrahochgeschwindigkeits-ECL-Bauelemente, die als Halbleiter­ speicher 206 zu testen sind, arbeiten mit einer Zugriffzeit von mehreren Nanosekunden. DFAM-Speicher großer Kapazität haben eine Speicherkapazität von 64 Mbit oder mehr. Um viele unter­ schiedliche Typen derartiger Ultrahochgeschwindigkeits-Spei­ chervorrichtungen oder Speichervorrichtungen großer Kapazität zu testen, ist es erforderlich, daß die Speichereinheit 213 einen Speicher aufweist, der mit einer Ultrahochgeschwindigkeit arbeitet und eine große Speicherkapazität hat. Bislang war es üblich, diese Anforderungen bezüglich Ultrahochgeschwindigkeit und großer Speicherkapazitäten durch Verwenden eines verschach­ telten Hochgeschwindigkeits-SRAM als die Speichereinheit 213 des Störungsanalysespeichers 203 zu erfüllen.

Auf die Speichereinheit 213 kann entweder durch ein serielles Zugriffverfahren zugegriffen werden, durch welches Adressen se­ quentiell zunehmen, beispielsweise von #0 auf #1 auf #2, und ein Zufallzugriffsverfahren, durch welches Adressen sich dis­ kret ändern, z. B. von #FFFF auf #0 auf #1281. Die Speicherein­ heit 213 muß mit diesen beiden Zugriffsverfahren kompatibel sein. Es ist erforderlich, daß der Störungsanalysespeicher 203 eine flexible Schaltungsanordnung hat, die für eine Parallel­ verarbeitung von 1 bis 128 Bits beispielsweise in der Lage ist, um eine Bit-Struktur des getesteten Halbleiterspeichers handha­ ben zu können, oder um gleichzeitig mehrere Halbleiterspeicher 206 testen zu können.

In jüngster Zeit sind die Anstrengungen zur Herstellung von Hochgeschwindigkeits-SRAM mit großer Kapazität zurückgegangen, und es war schwierig, Hochgeschwindigkeits-SRAM mit großer Ka­ pazität beziehen zu können. Zu testende Halbleiterspeicher, hauptsächlich DRAM, stehen als Typen großer Kapazität zur Ver­ fügung. Zur Erhöhung der Speicherkapazität der Speichereinheit 213 ist es deshalb bevorzugt, ein DRAM-Bauelement großer Spei­ cherkapazität als Speichereinheit 213 zu verwenden. DRAM-Bau­ elemente sind in der Lage, mit hohen Geschwindigkeiten in einem Hochgeschwindigkeits-Selten (Page) modus (oder Hypersei­ ten(Page)modus) zu arbeiten, in welchem auf die Spaltenadressen innerhalb einer Zeilenadresse so zugegriffen wird, wie beim se­ riellen Zugriffverfahren. DRAM-Bauelemente arbeiten jedoch in dem Zufallzugriffsverfahren mit niedrigen Geschwindigkeiten, bei welchem Zeilenadressen häufig ändern, da Zeit erforderlich ist, um einer Zeilenadresse jedesmal eine Zeilenadressenände­ rung mit zugeben.

Auf den Störungsanalysespeicher 203. wird an Adressen in demsel­ ben Adressenmuster zugegriffen, wie das Adressenmuster, das an den getesteten Halbleiterspeicher 206 angelegt wird. Die Adres­ sen zum Zugreifen auf den Störungsanalysespeicher 203 werden üblicherweise zufällig erzeugt, obwohl sie vom Testmuster ab­ hängen, das verwendet wird. Wenn ein DRAM-Bauelement als die Speichereinheit 213 verwendet wird, arbeitet es bei niedriger Geschwindigkeit, weil eine Zeilenadresse zu jedem Zeitpunkt be­ reitgestellt bzw. abgegeben wird, wenn auf es zugegriffen wird. Infolge davon erfordert die Speichereinheit 213, die ein DRAM-Bauelement enthält, eine erhöhte Anzahl an verschachtelten Ban­ ken. Andererseits weist der Störungsanalysespeicher 203 eine äquivalente Speicherkapazität auf, die lediglich einer ver­ schachtelten Stufe entspricht. Die äquivalente Speicherkapazi­ tät des Störungsanalysespeichers 203 bleibt dieselbe ungeachtet dessen, ob die Anzahl an verschachtelten Banken der Spei­ chereinheit 213 vier oder acht beträgt. Aus diesem Grund ist es bevorzugt, die Anzahl an verschachtelten Banken der Speicher­ einheit 213 vom Standpunkt der Schaltungsgrößer her, der Kosten und des Stromverbrauchs sowie des Einbauraums zu minimieren.

Ein Beispiel für ein Verfahren zum Speichern von Daten mit ho­ her Geschwindigkeit in einem verschachtelten Speicher wird nachfolgend in Bezug auf Fig. 4A und Fig. 4B der beiliegenden Zeichnungen erläutert. Fig. 4A und 4B zeigen Taktdiagramme der Arbeitsweise von verschachtelten Speicherbauelementen mit der­ selben hohen Geschwindigkeit, wobei eines der Speicherbauele­ mente eine Betriebsperiode hat, die doppelt so groß ist wie die Betriebsperiode der anderen. In Fig. 4A und 4B bezeichnen R1 und R2 Zeilenadressen, 01, 02 Spaltenadressen, RD1, RD2 gele­ sene Daten und WD1, WD2 geschriebene Daten. Jeder der Speicher hat verschachtelte Banken. Wenn die Anzahl der verschachtelten Banken acht beträgt, sind die Banken mit #1 bis #8 numeriert. In einem Lesemodus zum Lesen gespeicherter Daten aus den Banken werden durch ODER-Verknüpfen der Daten derselben Adresse in sämtlichen Banken erzeugte Daten als Störungsadresseninforma­ tion verwendet. Es versteht sich, daß das Speicherbauelement, dessen Betriebsperiode doppelt so groß ist wie die Betriebspe­ riode des anderen Speicherelements doppelt so viele verschach­ telte Banken erfordert wie das andere Speicherbauelement, und es benötigt doppelt so viele periphere Schaltungen und Spei­ cherelemente wie das andere Speicherbauelement.

Zwei Betriebsweisen eines DRAM in einem Lese/Modifizier-/Schreibprozeß werden nachfolgend in Bezug auf Fig. 3A und 3B der beiliegenden Zeichnungen erläutert. Eine der Betriebsarten ist die normale Betriebsart, in welcher eine Zeilenadresse und eine Spaltenadresse immer dann festgelegt werden, wenn auf den in Fig. 4A gezeigten Speicher zugegriffen wird. Eine andere Be­ triebsart ist eine Hochgeschwindigkeits-Seitenbetriebsart, in welcher auf den Speicher durch Ändern der Spaltenadressen zuge­ griffen wird, während eine Zeilenadresse ausgewählt wird, wie in Fig. 4B gezeigt. Ein Vergleich der Betriebsperioden des Speichers in den zwei Betriebsarten erbringt, daß der Speicher in der Hochgeschwindigkeits-Seiten(Page)betriebsart mit einer Geschwindigkeit betrieben werden kann, die etwa doppelt so groß ist wie die Geschwindigkeit in der normalen Betriebsart. Der Unterschied zwischen den Betriebsperioden ist üblicherweise groß, weil die Betriebsperiode in der Hochgeschwindigkeits-Sei­ tenbetriebsart doppelt oder dreifach so groß ist wie die Be­ triebsperiode in der normalen Betriebsart.

Da die Adressen zufällig zugeführt werden, wie vorstehend er­ läutert, muß die Speichereinheit 203, wenn sie als DRAM aufge­ baut ist, in der normalen Betriebsart arbeiten, die mit der ge­ ringeren Geschwindigkeit abläuft. Infolge davon nimmt die An­ zahl an verschachtelten Banken auf eine Höhe zu, die wenigstens doppelt so hoch ist wie die Anzahl an verschachtelten Banken in der Hochgeschwindigkeits-Seitenbetriebsart, was zu Nachteilen in Bezug auf die Schaltungsgröße, den Einbauraum und die Kosten führt.

Wie aus der vorstehenden Erläuterung hervorgeht, hat der Stö­ rungsanalysespeicher 203 dann, wenn er einen DRAM für eine größere Speicherkapazität aufweist, viele verschachtelte Ban­ ken, und er hat eine große Abmessung, weil der Störungsanalyse­ speicher 203 viele Speicherelemente aufweist.

Bei der herkömmlichen Halbleiterspeicher-Testvorrichtung weist die Speichereinheit 213 des Störungsanalysespeichers 203 einen Hochgeschwindigkeits-SRAM mit einer 1-Bit-Datendauer auf. Der SRAM arbeitet in lediglich zwei Betriebsarten, d. h. in einer Lese-Betriebsart und einer Schreib-Betriebsart. Fig. 6A und 6B zeigen Taktdiagramme der Arbeitsweise des SRAM in diesen zwei Betriebsarten.

Da die Bemühungen, Hochgeschwindigkeits-SRAM großer Kapazität zu fertigen, abgenommen haben, wie vorstehend angesprochen, ist es notwendig geworden, DRAM mit einer Mehr-Bit-Datendauer als die Speichereinheiten für die Störungsanalysespeicher zu ver­ wenden, um die Speicherkapazität der Störungsanalysespeicher zu erhöhen, wenn die Speicherkapazität der getesteten Halbleiter­ speicher zunimmt. DRAM haben einen Auffrischungszyklus, um ge­ speicherte Daten beizubehalten, im Gegensatz zu SRAM, und sie haben außerdem zwei Strobe-Impulse /RAS, /CAS. Deshalb ist es viel schwieriger, ein Taktsignal zum Steuern von DRAM als für SRAM zu erzeugen. Fig. 7A und 7B zeigen Taktdiagramme der Ar­ beitsweise eines SRAM mit Mehr-Bit-Datendauer in denselben zwei Betriebsarten wie in Fig. 6A und 6B gezeigt.

Störungsanalysespeicher haben mehrere Betriebsarten, ein­ schließlich einer Schreibbetriebsart, einer Lesebetriebsart, einer Löschbetriebsart, einer Störungsspeicherbetriebsart usw. Wenn ein DRAM als Störungsanalysespeicher verwendet wird und in diesen Betriebsarten für den Störungsanalysespeicher arbeitet, werden nahezu sämtliche Betriebsarten des DRAM verwendet wie in der folgenden Tabelle gezeigt.

Die erste Seite oder die Hyperseite (hyperpage) wird verwendet, um den DRAM mit hoher Geschwindigkeit zu betreiben, um Stö­ rungsdaten zu verarbeiten und den Störungsanalysespeicher zu löschen. Die Verwendung von lediglich den Lese- und Schreibbe­ triebsarten ist nicht zulässig, weil die Betriebs- bzw. Ar­ beitsgeschwindigkeit verringert ist. Wenn ein Taktsignal in je­ der der Betriebsarten mit hartverdrahteten (hard wired) Logik­ elementen erzeugt werden würde, wäre die gesamte Speicherschal­ tung hochgradig komplex und sehr schwierig zu entwerfen. Zur Erzeugung eines Taktsignals mit hartverdrahteten Logikelemen­ ten, wie in Fig. 8 der beiliegenden Zeichnung gezeigt, sind ein Zähler 221, ein Dekoder 222 und UND- und ODER-Gatter erforder­ lich. Wenn die Zählung des Zählers 221 sich von #1 auf #1 auf #2 ändert, erzeugt der Dekoder 222 entsprechende Signale durch Dekodieren dieser Zählwerte, und die UND- und ODER-Gatter in den Taktgeneratoren 224₁ bis 224 _n steuern diese erzeugten Signale derart, daß sie als Steuersignale (/RAS, /CAS, /WE, /OE usw. des DRAM) ausgegeben werden oder nicht. Insofern der Zäh­ ler 221 unterschiedliche Sequenzen (zum Steuern des Zählers 221 bezüglich Inkrementieren, Halten und Laden der Zählung) in den Betriebsarten des DRAM aufweist, werden Sequenzsteuersignale durch UND- und ODER-Gatter in Sequenzsteuerschaltungen 223₁ bis 223 _n erzeugt. Wie in Fig. 8 gezeigt, hat jeder der Taktgenera­ toren 224₁ bis 224 _n und die Sequenzsteuerschaltungen 223₁ bis 223 _n eine komplexe Anordnung umfassend viele UND- und ODER-Gat­ ter.

Die Betriebs- bzw. Arbeitsgeschwindigkeiten von DRAM sind von Generation zu Generation höher geworden. Wenn Betriebs- bzw. Arbeitszyklen des Störungsanalysespeichers in der Form eines Hochgeschwindigkeits-DRAM zur Erhöhung der Betriebs- bzw. Ar­ beitsgeschwindigkeit des Störungsanalysespeichers verringert werden, kann ein Taktgenerator, der hart verdrahtete Logikele­ mente aufweist, kein Taktsignal zur Verringerung des Betriebs- bzw. Arbeitszyklus erzeugen, es sei denn der Taktgenerator ist für eine Schaltungsänderung modifiziert worden. In der Praxis können deshalb Betriebs- bzw. Arbeitszyklen für den Störungs­ analysespeicher nicht verringert werden.

Eine Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleiterspeicher-Testvorrichtung zu schaffen, die einen Stö­ rungsanalysespeicher (AFM) enthält, der eine Speichereinheit mit verringerter Anzahl an verschachtelten Banken aufweist.

Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleiterspeicher-Testvorrichtung zu schaffen, die in der Lage ist, ein Taktsignal zum Steuern eines DRAM ohne die Ver­ wendung von hartverdrahteten Logikelementen zu erzeugen.

Gemäß einem Aspekt schafft die vorliegende Erfindung eine Halb­ leiterspeicher-Testvorrichtung zum Testen eines Halbleiterspei­ chers, aufweisend: Eine Speichereinheit, die einen Adressenraum aufweist, der im wesentlichen gleich dem Adressenraum eines ge­ testeten Halbleiterspeichers ist, um Störungsdaten des geteste­ ten Halbleiterspeichers zu testen, wobei die Speichereinheit mehrere verschachtelte DRAM aufweist, Pufferspeichereinrichtungen, die jeweils den DRAM zugeordnet sind, um Störungsdaten vorübergehend zu speichern, die in den DRAM gespeichert sind und Adressen davon, Speichersteuerein­ richtungen, die jeweils den DRAM zugeordnet sind, um Störungs­ adressen, deren Zeilenadressen den DRAM entsprechen, und der eingegebenen Störungsadressen in die Pufferspeichereinrichtun­ gen abzuspeichern, die jeweils den DRAM zugeordnet sind, und Schreibsteuereinrichtungen, die jeweils den DRAM zugeordnet sind, um die Störungsdaten aus den Pufferspeichereinrichtungen zu lesen und die Störungsdaten in die DRAM in einer Hochge­ schwindigkeitsschreibbetriebsart zu schreiben.

Auf der Grundlage der Tatsache, daß durch einen Mustergenerator erzeugte Adressen ein zufälliges Adressenmuster aufweisen, das eine gewisse Regelmäßigkeit oder ein lineares Adressenmuster aufweist, werden die DRAM in einer Hochgeschwindigkeits-Seiten­ betriebsart betrieben, um Störungsdaten zu speichern, und ihnen sind jeweilige Steuereinheiten zugeordnet. Bei der vorliegenden Erfindung ist die Anzahl von verschachtelten Banken eines Spei­ chers, der in einem Störungsanalysespeicher verwendet wird, verringert.

Der Mustergenerator weist einen ALPG (Algorithmusmustergenerator) auf, der Rechnermittel zum Erzeu­ gen eines Adressenmusters als Testmuster enthält, das für Spei­ cher bestimmt ist. Ein bekanntes Testmuster, wie etwa PING-PONG, GALLOPING, MSCAN, CHECKER BOARD, ROW BAR, COLUMN BAR, ADDRESS COMPLEMENT oder STRIPE, werden als Adressenmuster zum Testen von Speichern verwendet. Die durch den ALPG erzeugte Adresse ist ein Adressenmuster, das zufällig ist, jedoch eine gewisse Regelmäßigkeit aufweist.

Die Erzeugung von Adressenmustern, die zufällig sind, jedoch eine gewisse Regelmäßigkeit aufweisen, ist in Fig. 5A, 5B und 5C der beiliegenden Zeichnungen gezeigt. Fig. 5A zeigt ein Adressenmuster für einen seriellen Zugriff. Fig. 5B zeigt ein Adressenmuster für einen abwechselnden Zugriff auf Adressen, die um 1 ausgehend von einer minimalen Adresse inkrementiert und um 1 ausgehend von einer maximalen Adresse dekrementiert werden. Fig. 5C zeigt ein Adressenmuster vom Interferenz-Typ zum mehrfachen Zugreifen auf eine Adresse. Gemäß diesen Mustern wird auf den Speicher häufig in einer Zeilenadresse zugegrif­ fen.

Jeder der Speichersteuerinrichtungen weist eine Einrichtung zum Starten eines Vergleichs zwischen einer aktuell eingegebenen Zeilenadresse und einer vorausgehend eingegebenen Zeilenadresse auf, wenn die entsprechende Pufferspeichereinrichtung leer ist, und wenn die verglichenen Zeilenadressen miteinander überein­ stimmen, Ausgeben eines Störungsadressenspeichersteuersignals, um eine Störungsadresse in die entsprechende Pufferspeicherein­ richtung zu speichern, und Inkrementieren der Anzahl von Malen, die eine Störungsadresse in die entsprechende Pufferspeicher­ adresse gespeichert wird, Wiederholen des Starts des Ver­ gleichs, des Ausgebens des Störungsadressenspeichersteuer­ signals und Inkrementieren der Anzahl von Malen, mit denen eine Zeilenadresse eingegeben wird, und Stoppen des Vergleichs zwi­ schen den Zeilenadressen, wenn die Anzahl von Malen einen Zu­ stand unmittelbar vor einem Überfließen (overflow) der Puffer­ speichereinrichtung darstellt.

Alternativ weist jede der Speichersteuereinrichtungen einen Pufferzähler zum Zählen der Anzahl von Malen auf, mit denen eine Speicheradresse in die entsprechende Pufferspeicherein­ richtung gespeichert wird, eine Vergleichsflagge, die sich im EIN-Zustand befindet, wenn der Pufferzähler wiedergibt, daß die entsprechende Pufferspeichereinrichtung leer ist, und in einem AUS-Zustand, wenn der Pufferzähler anzeigt, daß die entspre­ chende Speichereinrichtung voll ist, eine Adressenvergleichs­ einrichtung zum Ermitteln des Übereinstimmens oder nicht Über­ einstimmens zwischen der aktuell eingegebenen Zeilenadresse und einer vorausgehend eingegebenen Zeilenadresse, wenn die Ver­ gleichsflagge sich im EIN-Zustand befindet, und Inkrementieren des Pufferzählers, wenn eine Übereinstimmung zwischen den Zei­ lenadressen ermittelt wird, eine Einrichtung, die auf die Stö­ rungsdaten anspricht, zum Ausgeben eines Störungsadressenspei­ chersignals an die entsprechende Pufferspeichereinrichtung, wenn Übereinstimmung zwischen den Zeilenadressen durch die Adressenvergleichseinrichtung ermittelt wird, und eine weitere Einrichtung zum Hochzählen und Anzeigen des nächsten leeren DRAM, wenn Übereinstimmung zwischen den Zeilenadressen durch die Adressenvergleichseinrichtung für sämtliche Speichersteuer­ einrichtungen ermittelt wird.

Gemäß einem weiteren Aspekt schafft die vorliegende Erfindung eine Halbleiterspeicher-Testvorrichtung zum Testen eines Halb­ leiterspeichers, aufweisend: Eine Speichereinheit, die einen Adressenraum aufweist, der im wesentlichen gleich dem Adressen­ raum eines getesteten Halbleiterspeichers ist, um Störungsdaten des getesteten Halbleiterspeichers zu testen, wobei die Spei­ chereinheit mehrere verschachtelte DRAM aufweist, eine Puffer­ speichereinrichtung, die jeweils dem DRAM zugeordnet ist, um Störungsdaten vorübergehend zu speichern, die in den DRAM und Adressen davon gespeichert sind, und eine Adressenwandlungsein­ richtung zum Wandeln von Zufallsadressen von einem Mustergene­ rator in serielle Adressen.

Da durch die Adressenwandlereinrichtung serielle Adressen er­ zeugt werden, können Störungsdaten in den DRAM mit hoher Ge­ schwindigkeit gespeichert werden. Die Anzahl an verschachtelten Banken kann deshalb verringert werden, und die Anzahl an Spei­ cherelementen, die in dem Störungsanalysespeicher verwendet werden, kann verringert werden.

Wie in Fig. 23 der beiliegenden Zeichnungen gezeigt, weisen die Testadressenmuster zum Testen eines Halbleiterspeichers ein se­ rielles Zugriffmuster zum seriellen Zugreifen auf Adressen auf, ein Zugriffmuster zum abwechselnden Zugreifen auf Adressen, die ausgehend von einer minimalen Adresse um 1 inkrementiert wer­ den, und auf Adressen, die ausgehend von einer maximalen Adresse um 1 dekrementiert werden, und ein Zugriffmuster zum Querzugreifen auf eine Speichermatrix. Gemäß der vorliegenden Erfindung werden Testadressenmuster, die sich von diesen se­ riellen Zugriffmustern unterscheiden, in serielle Zugriffmuster zum Betreiben der DRAM in einer Seitenbetriebsart gewandelt.

Die Adressenwandlungseinrichtung weist einen Zeiger zum Erzeu­ gen serieller Adressen und einen Wandlungsspeicher zum dort Hineinschreiben der seriellen Adressen auf, basierend auf Adressen und einem Schreibsignal von dem Mustergenerator und zum daraus Lesen von seriellen Adressen auf der Grundlage von Adressensignalen und einem Lesesignal aus dem Mustergenerator.

Außerdem weist die Halbleiterspeicher-Testvorrichtung mehrere Multiplexer auf, die jeweils den DRAM zugeordnet sind, um Zei­ lenadressen und Spaltenadressen geschaltet aus zugeben, die aus den Pufferspeichereinrichtungen gelesen werden, einen Adressen­ wandler zum Wandeln von Zufallsadressen aus dem Mustergenerator in serielle Adressen, einen Adressenwähler zum Unterteilen von seriellen Adressen, die von dem Adressenwandler ausgegeben wer­ den in Zeilenadressen und Spaltenadressen, und zum Ausgeben der Zeilenadressen und der Spaltenadressen an die Pufferspeicher­ einrichtungen, einen Adressenübereinstimmungsdetektor, dem Zei­ lenadressen zugeführt werden, die von dem Adressenwähler ausge­ geben werden, und wenn eine aktuell eingegebene Zeilenadresse und eine vorausgehend eingegebene Zeilenadresse miteinander übereinstimmen, Ausgeben eines Seitenflaggensignals, das an­ zeigt, daß der Page- bzw. Seitenbetrieb aktiv ist, einen Puf­ ferzähler zum Zählen von Störungszyklen und zum Rücksetzen einer Zählung auf Null, wenn die Störungszyklen auf einen Maxi­ malwert hochgezählt sind, einen Bankzähler zum Zählen, wenn die Störungszyklen hochgezählt sind auf den Maximalwert durch den Pufferzähler, einen Störungsspeichersignalgenerator zum Deko­ dieren einer Zählung des Bankzählers und zum Ausgeben eines Störungsspeichersignals, bei dem es sich um ein Schreibsignal für Störungsdaten handelt, an die entsprechende Pufferspeicher­ einrichtung, und mehrere Speichersteuereinheiten, die jeweils den DRAM zugeordnet sind, um ihnen das Seitenflaggensignal und das Störungsspeichersignal zuzuordnen, zum Ausgeben eines Schaltsignals an die Multiplexer und zum Ausgeben von Takt­ signalen an die DRAM, zum Auffrischen der DRAM und zum Spei­ chern von Störungsdaten in die DRAM in dem Lese/Modifizier/Schreibe-Modus.

Jede der Speichersteuereinheiten weist einen Auffrischungstakt­ geber zum Erzeugen eines Auffrischungsanforderungssignals auf, einen Störungsspeichertriggergenerator, dem das Störungsspei­ chersignal und ein Ein-Adressenspeichersignal zugeführt wird, das immer dann ausgegeben wird, wenn die Abspeicherung von Stö­ rungsdaten in den entsprechenden DRAM beendet ist, wobei eine Störungsspeicherbetriebsflagge eingeschaltet bzw. gesetzt wird und ein Störungsspeichertriggersignal ausgegeben wird, um das Speichern der Störungsdaten aus den Pufferspeichereinrichtungen in den DRAM zu starten, wenn eine Auffrischungsbetriebsflagge ausgeschaltet ist, und eine Zählung des Störungsspeichersignals und eine Zählung des Ein-Adressenspeichersignals nicht mitein­ ander übereinstimmen, einen Auffrischungstriggergenerator, der auf das Auffrischungsanforderungssignal anspricht, um die Auf­ frischungsbetriebsflagge einzuschalten und ein Auffrischungs­ startsignal auszugeben, wenn die Störungsspeicherbetriebsflagge ausgeschaltet ist, eine Lese/Modifizier/Schreib-Schaltung zum Bewirken des Lese/Modifizier/Schreib-Modus, um Störungsdaten in den DRAM zu speichern, einen Takterzeugungsspeicher zum Spei­ chern von Taktdaten im voraus, um den DRAM aufzufrischen und Störungsdaten in den DRAM zu speichern, einen Programmzähler zum Erzeugen von Adressenzeigern für den Takterzeugungsspei­ cher, einen Sequenzspeicher zum Speichern von Sequenzdaten, um Daten in dem Programmzähler zu inkrementieren, zu dekrementie­ ren und zu halten, wobei der Sequenzspeicher Adressenzeiger aufweist, die durch die Programmzähler erzeugt werden, und eine Sequenzsteuereinheit zum Betätigen des Programmzählers in Über­ einstimmung mit den Sequenzdaten, die von dem Sequenzspeicher ansprechend auf das Störungsspeichertriggersignal ausgegeben werden, das von dem Störungsspeichertriggergenerator ausgegeben wird, oder das Auffrischungsstartsignal, das von dem Auffri­ schungstriggergenerator ausgegeben wird, auf.

Der Störungsspeichertriggergenerator weist einen Pufferspei­ cherspeicherzähler zum Zählen des Störungsgspeichersignals, einen DRAM-Speicherzähler zum Zählen des Ein-Adressenspeicher­ signals, einen Zählerkomparator zum Vergleichen einer Zählung des Pufferspeicherspeicherzählers und einer Zählung des DRAM-Speicherzählers miteinander, und eine Schaltung zum Erzeugen und Ausgeben des Störungsspeichertriggersignals, wenn die Zäh­ lungen des Pufferspeicherspeicherzählers und des DRAM-Speicher­ zählers nicht miteinander übereinstimmen und die Störungsdaten in den DRAM nicht gespeichert werden, und wenn die Zählungen des Pufferspeicherspeicherzählers und des DRAM-Speicherzählers nicht miteinander übereinstimmen und der Seiten-Betrieb oder Lese/Modifizier/Schreib-Betrieb zum Speichern von Störungsdaten in den DRAM beendet ist.

Gemäß noch einem weiteren Aspekt schafft die vorliegende Erfin­ dung eine Halbleiterspeicher-Testvorrichtung zum Testen eines Halbleiterspeichers, aufweisend eine Speichereinheit, die einen Adressenraum aufweist, der im wesentlichen gleich dem Adressen­ raum eines getesteten Halbleiterspeichers ist, um Störungsdaten des getesteten Halbleiterspeichers zu speichern, wobei die Speichereinheit mehrere verschachtelte DRAM aufweist, Puffer­ speichereinrichtungen, die jeweils den DRAM zugeordnet sind, um Störungsdaten vorübergehend zu speichern, die in den DRAM ge­ speichert sind und Adressen davon, mehrere Multiplexer auf, die jeweils den DRAM zugeordnet sind, um Zeilenadressen und Spal­ tenadressen geschaltet aus zugeben, die aus den Pufferspeicher­ einrichtungen gelesen werden, einen Adressenwandler zum Wandeln von Zufallsadressen von einem Mustergenerator in serielle Adressen, einen Adressenwähler zum Unterteilen von seriellen Adressen, die von dem Adressenwandler ausgegeben werden, in Zeilenadressen und Spaltenadressen und zum Ausgeben der Zeilen­ adressen und der Spaltenadressen zu der Pufferspeichereinrich­ tung, einen Lese/Schreib-Anforderungssignalgenerator, dem Zei­ lenadressen zugeführt werden, die von dem Adressenwähler ausge­ geben werden, und wenn eine aktuell eingegebene Zeilenadresse und eine vorausgehend eingegebene Zeilenadresse miteinander übereinstimmen, Ausgeben eines Seitenflaggensignals, das an­ zeigt, daß eine Seitenbetriebsart aktiv ist, und Ausgeben eines Lese/Schreib-Anforderungssignals zum Lesen und Schreiben von Störungsdaten in die entsprechende Pufferspeichereinrichtung, wenn Störungsdaten in die Pufferspeichereinrichtung geschrieben der aus diesen gelesen werden sollen, und mehrere Speicher­ steuereinheiten, die jeweils den DRAM zugeordnet sind, um ihnen das Seitenflaggensignal und das Lese/Schreib-Anforderungssignal zuzuführen, wobei ein Schaltsignal an die Multiplexer ausgege­ ben und die Taktsignale an die DRAM ausgegeben werden, die DRAM aufgefrischt werden und Störungsdaten in die DRAM in dem Lese/Modifizier/Schreib-Betrieb gespeichert werden.

Durch die erfindungsgemäße Vorrichtung werden zur Steuerung der Betriebsarten erforderliche Taktsignale nicht durch hartver­ drahtete Logikelemente erzeugt, sondern durch Bereitstellen eines Zählers und eines Takterzeugungsspeichers, der Taktdaten speichert, die für die Betriebsarten der DRAM erforderlich sind, und durch Zugreifen auf den Takterzeugungsspeicher für die Zählrate bzw. die Zählung des Speichers, um Daten zur Ver­ wendung als Taktsignale auszugeben. Die derart erzeugten Takt­ signale können sämtliche Betriebsarten des Störungsanalysespei­ chers handhaben und sie können ohne Schaltungsmodifikationen geändert werden.

Jede der Speichersteuereinheiten weist auf: Einen Auffri­ schungszeitgeber zum Erzeugen eines Auffrischungsanforderungs­ signals, einen Lese/Schreib-Triggergenerator, dem das Störungs­ speichersignal und ein Ein-Adressenspeichersignal zugeführt wird, das jedesmal ausgegeben wird, wenn die Speicherung der Störungsdaten in den entsprechenden DRAM beendet ist, wobei eine Lese/Schreib-Betriebsflagge eingeschaltet und ein Lese/Schreib-Triggersignal ausgegeben wird, um eine Lese/Schreib-Betriebsart des DRAM zu starten, wenn eine Auffri­ schungsbetriebsflagge ausgeschaltet ist, und wenn das Lese/Schreib-Anforderungssignal zugeführt wird, einen Auffri­ schungstriggergenerator, der auf das Auffrischungsanforderungs­ signal anspricht, um die Auffrischungsbetriebsflagge einzu­ schalten und ein Auffrischungsstartsignal aus zugeben, wenn die Störungsspeicherbetriebsflagge ausgeschaltet ist, eine Schal­ tung zum Bewirken von Betriebsarten des DRAM, einen Takterzeu­ gungsspeicher zum Speichern im voraus von Taktdaten zum Auffri­ schen des DRAM und zum Speichern der Störungsdaten in den DRAM, einen Programmzähler zum Erzeugen von Adressenzeigern für den Takterzeugungsspeicher, einen Sequenzspeicher zum Speichern von Sequenzdaten zum Inkrementieren, Dekrementieren und Halten von Daten in dem Programmzähler, wobei der Sequenzspeicher Adres­ senzeiger hat, die durch die Programmzähler erzeugt werden, ein Betriebsartregister zum Speichern von Startadressen des Takter­ zeugungsspeichers und des Sequenzspeichers in jeder der Be­ triebsarten, und eine Sequenzsteuereinheit zum Betätigen des Programmzählers in Übereinstimmung mit den Sequenzdaten, die von dem Sequenzspeicher ausgegeben werden, ansprechend auf das Schreib/Lese-Triggersignal, das von dem Schreib/Lese-Triggerge­ neratur ausgegeben wird, oder das Auffrischungsstartsignal, das von dem Auffrischungstriggergenerator ausgegeben wird.

Die in dem Takterzeugungsspeicher und dem Sequenzspeicher ge­ speicherten Daten können von einem Testprozessor neu beschrie­ ben werden, der die Halbleiterspeichervorrichtung insgesamt steuert.

Jede der Pufferspeichereinrichtungen weist einen FIFO-Speicher auf.

Nachfolgend wird die Erfindung anhand der Zeichnungen beispiel­ haft erläutert; es zeigen:

Fig. 1 ein Blockdiagramm einer herkömmlichen Halbleiterspei­ cher-Testvorrichtung,

Fig. 2 ein detailliertes Blockdiagramm eines Störungsanalyse­ speichers der in Fig. 1 gezeigten herkömmlichen Halbleiterspei­ cher-Testvorrichtung,

Fig. 3A und 3B Taktdiagramme eines Lese-/Modifizier/Schreibprozesses einer Betriebsweise verschachtel­ ter Bauelemente ansprechend auf Zufalls- und Serienzugriff-Be­ triebsarten,

Fig. 4A und 4B Diagramme eines Verschachtelungsprozesses,

Fig. 5A, 5B und 5C Diagramme von Adressenmustern, die angewen­ det werden, wenn ein Halbleiterspeicher getestet wird,

Fig. 6A und 6B Taktdiagramme der Arbeitsweise eines SRAM in je­ weiligen Lese- und Schreibbetriebsarten,

Fig. 7A und 7B Taktdiagramme der Arbeitsweise eines DRAM mit Mehr-Bit-Datendauer in entsprechenden Lese- und Schreib-Be­ triebsarten,

Fig. 8 ein Blockdiagramm einer Schaltungsanordnung zum Erzeugen von Taktsignalen in Betriebsarten mit hartverdrahteten Logik­ elementen,

Fig. 9 ein Blockdiagramm eines Störungsanalysespeichers einer Halbleiterspeicher-Testvorrichtung in Übereinstimmung mit einer ersten Ausführungsform der vorliegenden Erfindung,

Fig. 10 ein Blockdiagramm einer Speichersteuereinheit in der in Fig. 9 gezeigten Halbleiterspeicher-Testvorrichtung,

Fig. 11A ein Blockdiagramm eines Speichertriggergenerators in der in Fig. 10 gezeigten Speichersteuereinheit,

Fig. 11B ein Taktdiagramm der Arbeitsweise des in Fig. 11A ge­ zeigten Störungsspeichertriggergenerators zur Erzeugung eines Störungsspeichertriggersignals,

Fig. 12 ein Diagramm eines Beispiels von Daten, die in einem Takterzeugungsspeicher in der in Fig. 10 gezeigten Speicher­ steuereinheit gespeichert sind, und von Taktsignalen, die durch den Takterzeugungsspeicher erzeugt werden,

Fig. 13 ein Blockdiagramm eines Störungsspeichersignalgenera­ tors in der in Fig. 9 gezeigten Halbleiterspeicher-Testvorrich­ tung,

Fig. 14 ein Flußdiagramm einer Betriebssequenz des in Fig. 13 gezeigten Störungsspeichersignalgenerators,

Fig. 15 ein Diagramm eines Beispiels für Adressendaten, die in FIFO-Speichern in der in Fig. 9 gezeigten Halbleiterspeicher-Testvorrichtung gespeichert sind, nachdem der Speichertest ge­ startet wurde,

Fig. 16 ein Blockdiagramm eines Störungsanalysespeichers einer Halbleiterspeicher-Testvorrichtung in Übereinstimmung mit einer zweiten Ausführungsform der vorliegenden Erfindung,

Fig. 17 ein Diagramm eines Beispiels eines Adressenwandlungs­ prozesses, der durch einen Adressenwandler in der in Fig. 16 gezeigten Halbleiterspeicher-Testvorrichtung ausgeführt wird,

Fig. 18 ein Diagramm zur Erläuterung der Art und Weise, in wel­ cher Adressen zum Speichern von Störungsdaten ihre Positionen ändern, wenn die Adressen durch einen Wandlungsspeicher von bzw. aus den Positionen gewandelt werden, wenn die Adressen da­ durch nicht gewandelt sind,

Fig. 19 ein Diagramm zur Erläuterung der Art und Weise, in wel­ cher Störungsdaten, die aus einem Störungsanalysespeicher gele­ sen werden, wenn die Adressen gewandelt sind, sich von Daten unterscheiden, die aus dem Störungsanalysespeicher gelesen wer­ den, wenn die Adressen nicht gewandelt sind,

Fig. 20 ein Diagramm zur Erläuterung der Art und Weise, in wel­ cher dieselbe Störungsinformation ungeachtet davon gelesen wer­ den kann, ob Zeiger (Pointer) des Störungsanalysespeichers einer Adressenwandlung unterworfen sind oder nicht,

Fig. 21 ein Blockdiagramm eines Störungsspeichersignalgenera­ tors in der in Fig. 16 gezeigten Halbleiterspeicher-Testvor­ richtung,

Fig. 22 ein Blockdiagramm des Adressenwandlers in der in Fig. 16 gezeigten Halbleiterspeicher-Testvorrichtung,

Fig. 23 ein Diagramm zur Erläuterung der Art und Weise, in wel­ cher die in Fig. 16 gezeigte Halbleiterspeicher-Testvorrichtung arbeitet,

Fig. 24 ein Blockdiagramm eines Störungsanalysespeichers einer Halbleiterspeicher-Testvorrichtung in Übereinstimmung mit einer dritten Ausführungsform der vorliegenden Erfindung,

Fig. 25 ein Blockdiagramm einer Speichersteuereinheit in der in Fig. 24 gezeigten Halbleiterspeicher-Testvorrichtung,

Fig. 26 ein Diagramm von Taktdaten und erzeugten Wellenformen bei einem Störungsspeichervorgang,

Fig. 27 ein Diagramm von Daten, die in einem Sequenzspeicher und in einem Takterzeugungsspeicher in der in Fig. 25 gezeigten Steuereinheit gespeichert sind, wenn der Betrieb eines DRAM in unterschiedlichen Betriebsarten des Störungsanalysespeichers gesteuert wird,

Fig. 28 ein Taktdiagramm der Arbeitsweise des DRAM, wenn der Störungsanalysespeicher in einer Seitenlese-Betriebsart arbei­ tet, und

Fig. 29 ein Diagramm zur Darstellung der Art und Weise, in wel­ cher Daten, die in dem Takterzeugungsspeicher und dem Sequenz­ speicher gespeichert sind, direkt ausgehend von einem internen Bus eines Testerprozessors aus neu beschrieben werden können.

Wie in Fig. 9 gezeigt, weist ein Störungsanalysespeicher einer Halbleiterspeicher-Testvorrichtung gemäß einer ersten Ausfüh­ rungsform der vorliegenden Erfindung allgemein einen Adressen­ wähler 2 auf, einen Störungsspeichersignalgenerator 3A, einen FIFO-Speicher 4, eine Speichersteuereinheit 5, einen Multiple­ xer 6 und einen DRAM (Speichereinheit) 7. Der FIFO-Speicher 4, die Speichersteuereinheit 5, der Multiplexer 6 und der DRAM 7 sind in jedem von Banken #1 bis #n des Störungsanalysespeichers bereitgestellt.

Der Adressenwähler 2 empfängt eine Störungsadresse 120 von einem Mustergenerator ähnlich wie der in Fig. 1 gezeigte Mu­ stergenerator 202, und ansprechend auf Einstellbedingungen von einer externen Quelle bezeichnet er selektiv Zeilenadressen 121 und gibt sie aus, um die Trefferrate in derselben Zeilenadresse zu erhöhen, basierend auf der Erzeugung von Adressen, die zu­ fällig sind, jedoch eine gewisse Regelmäßigkeit aufweisen, wie in Fig. 5A, 5B und 5C gezeigt. Bei Spaltenadressen 122 handelt es sich um resistente bzw. verbleibende Adressen. Diese Zeilen- und Spaltenadressen 121, 122 werden den Banken #1 bis #n des Störungsanalysespeichers zugeführt. Die Zeilenadressen 121 wer­ den außerdem dem Störungsspeichersignalgenerator 3A zugeführt. Die Zeilen- und Spaltenadressen 121 und 122 werden derart un­ terteilt, daß die DRAM 7 der Banken #1 bis #n die Trefferrate in derselben Zeilenadresse innerhalb eines kurzen Zeitinter­ valls erhöhen, um Störungsadressen zu erzeugen.

Der FIFO-Speicher 4 speichert vorübergehend Störungsdaten 100 derselben Zeilenadresse. Der FIFO-Speicher 4 empfängt die Zei­ len- und Spaltenadressen 121, 122 und die Störungsdaten 100 von einem logischen Komparator, ähnlich dem in Fig. 1 gezeigten lo­ gischen Komparator 205, und speichert die Störungsdaten 100, wenn kein entsprechendes Störungsspeichersignal von dem Stö­ rungsspeichersignalgenerator 3A vorliegt. Der FIFO-Speicher 4 stellt eine Wartezeit bereit, während der DRAM in einer Auffri­ schungsbetriebsart arbeitet, und er ist in der Lage, aufeinan­ derfolgende Störungsdaten derselben Zeilenadresse zu speichern.

Der DRAM 7 weist mehrere DRAM-Elemente auf, von denen jedes eine gewünschte große Speicherkapazität aufweist. Der DRAM 7 empfängt ein Adressensignal, das durch den Multiplexer 6 er­ zeugt wird, wenn er ein Zeilenadressensignal 131 und ein Spal­ tenadressensignal 132 multiplext, die von dem FIFO-Speicher 4 zu dem Multiplexer 6 zugeführt werden.

Die Speichereinheit 5 bewirkt einen Lesespeicherprozeß zum Le­ sen von Störungsdaten aus dem FIFO-Speicher 4 und einen Hochge­ schwindigkeits-Seiten (Page) Schreibsteuerprozeß zum Schreiben von Seiten (Pages) in den DRAM 7 mit hoher Geschwindigkeit. In einem ersten Zyklus des Hochgeschwindigkeits-Seitenschreib­ steuerprozesses wird auf Zeilenadressen des DRAM 7 zugegriffen.

Wie in Fig. 10 gezeigt, weist die Speichersteuereinheit 5 einen Störungsspeichertriggergenerator 11 auf, einen Auffrischungs­ triggergenerator 12, einen Oszillator 13, einen Auffrischungs­ taktgeber 14, eine Sequenzsteuereinheit 15, einen Programmzäh­ ler 16, einen Sequenzspeicher 17, einen Takterzeugungsspeicher 18, ein ODER-Gatter 19, ein Flip-Flop 20, einen Drei-Zustand-Puffer 21 und einen Puffer 22.

Ansprechend auf ein Störungsspeichersignal 179 erzeugt der Stö­ rungsspeichertriggergenerator 11 ein Störungsspeichertrigger­ signal zum Steuern des DRAM 7 zum Starten eines Störungsspei­ chervorgangs.

Wie in Fig. 11A gezeigt, weist der Störungsspeichertriggergene­ rator 11 einen FIFO-Speicherzähler 31 auf, einen DRAM-Speicher­ zähler 32, einen Zählerkomparator 33, Synchronisations-Flip-Flops 34, Flip-Flops 35, 36, UND-Gatter 37, 38 und ein ODER-Gatter 39. Der FIFO-Speicherzähler 31 zählt Störungsspeicher­ signale 179, die durch den Störungsspeichersignalgenerator 3A erzeugt werden, und der DRAM-Speicherzähler 32 zählt Ein-Adres­ senspeichersignale 141, die von dem Sequenzspeicher 17 ausgege­ ben werden. Der Zählerkomparator 33 gibt ein Nicht-Übereinstimmungssignal aus, wenn die Zählung des FIFO-Speicher­ zählers 31 und die Zählung des DRAM-Speicherzählers 32 nicht miteinander übereinstimmen. Wie in Fig. 11B gezeigt, erzeugen die Flip-Flops 35, 36 und das UND-Gatter 37 unterschiedliche Signale an bzw. von der Vorderflanke des Nicht-Übereinstim­ mungssignals und führen es als Störungsspeichertriggersignal zu, das für die Steuerung des DRAM 7 angewendet wird, um einen Störungsspeichervorgang zu starten. Der FIFO-Speicherzähler 31 arbeitet synchron zu einem Taktsignal, das von einem Taktgene­ rator 201 zugeführt wird, und der DRAM-Speicherzähler 32 arbei­ tet synchron zu einem Taktsignal von einem Oszillator in dem Störungsanalysespeicher. Da der Zählungskomparator 33 eine asynchrone Schaltung ist, sind Synchronisations-Flip-Flops 34 zwischen dem Zählerkomparator 33 und dem Flip-Flop 35 einge­ setzt, um das Nicht-Übereinstimmungssignal mit dem Taktsignal zu synchronisieren, das von dem Oszillator zugeführt wird. Wenn ein Prozeß zum Speichern einer Adresse von Störungsdaten in den DRAM 7 beendet ist und ein Ein-Adressenspeichersignal 141 zu dem DRAM-Speicherzähler 32 zugeführt wird, zählt der DRAM-Spei­ cherzähler 32 hoch und der Zählungsvergleicher 33 gibt ein Übereinstimmungssignal aus. Infolge davon kommt der Störungsda­ tenspeichervorgang des DRAM 7 zum Ende. Wenn der Zählerkompara­ tor 33 ein Nicht-Übereinstimmungssignal selbst dann ausgibt, wenn der DRAM-Speicherzähler 32 hoch zählt, wird ein Speicher­ vorgangendsignal (ausgegeben, wenn ein Seitenbetrieb oder ein Lese/Modifizier/Schreib-Betrieb beendet ist) als nächstes Stö­ rungsspeichertriggersignal von dem UND-Gatter 38 ausgegeben, wodurch der DRAM 7 gesteuert wird, einen Störungsspeichervor­ gang zu starten.

Der Auffrischungstriggergenerator 12 startet einen Auffri­ schungsvorgang ansprechend auf eine Auffrischungsanforderung von dem Auffrischungszeitgeber 14. In dem Störungsspeichervor­ gang oder dem Auffrischvorgang geben die Triggergeneratoren 11, 12 eine Störungsspeichervorgangflagge aus, und der Auffri­ schungszeitgeber 14 gibt eine Störungsspeichervorgangflagge bzw. eine Auffrischungsvorgangflagge an die weiteren Triggerge­ neratoren 12, 11 aus, um entweder den Störungsspeichervorgang oder den Auffrischungsvorgang in einem Wartezustand zu halten, so daß der Störungsspeichervorgang und der Auffrischungsvorgang nicht miteinander in Konkurrenz treten. Wenn ein Vorgangs- bzw. Betriebsendsignal von dem Frequenzspeicher 17 zugeführt wird, wird entweder die Störungsspeichervorgangflagge oder die Auf­ frischvorgangflagge gesenkt und der Vorgang bzw. Betrieb ge­ startet, der im Wartezustand gehalten wurde. Der Auffrischungs­ zähler 14 mißt die Zeit mit einem Taktsignal, das von dem Os­ zillator 13 zugeführt wird. Wenn eine Auffrischungszeit für eine Adresse (= Auffrischungszeit des DRAM 7/Auffrischungszyklus des DRAM 7) erreicht ist, gibt der Auf­ frischungszeitgeber 14 ein Auffrischungsanforderungssignal an den Auffrischungstriggersignal 12 aus. Die Auffrischungszeit des DRAM 7 ist eine Periode mit einer Zeitdauer, in welcher der DRAM 7 Daten halten kann, ohne aufgefrischt zu werden. Wenn der DRAM 7 innerhalb der Auffrischungszeit nicht aufgefrischt wird, werden die im DRAM 7 gespeicherten Daten beseitigt. Der Auffri­ schungszyklus des DRAM 7 ist die Anzahl von Auffrischungen, die innerhalb der Auffrischungszeit ausgeführt werden und hängt von der Anzahl von Zeilenadressen des DRAM 7 ab. Wenn der DRAM 7 nicht so häufig aufgefrischt wird, wie der Auffrischungszyklus innerhalb der Auffrischungszeit, werden die im DRAM 7 gespei­ cherten Daten beseitigt.

Die Sequenzsteuereinheit 15, der Programmzähler 16, der Se­ quenzspeicher 17 und der Takterzeugungsspeicher 18 erzeugen ge­ meinsam Taktsignale zum Steuern des DRAM 7. Wenn ein Triggersi­ gnal von dem Störungsspeichertriggergenerator 11 oder dem Auf­ frischungstriggergenerator 12 der Sequenzsteuereinheit 15 zuge­ führt wird, startet die Sequenzsteuereinheit 15 den Betrieb des Programmzählers 16, wodurch Adressenzeiger für den Sequenzspei­ cher 17 und den Takterzeugungsspeicher 18 erzeugt werden. Ein Ausgangssignal von dem Sequenzspeicher 17 wird als Sequenzdaten der Sequenzsteuereinheit 15 zugeführt, die die Daten in den Programmzähler 16 inkrementiert, lädt und hält, basierend auf den Sequenzdaten von dem Sequenzspeicher 17. Der Takterzeu­ gungsspeicher 18 speichert Taktdaten zum Bewirken des Auffri­ schungsvorgangs und des Störungsspeichervorgangs und erzeugt ein Taktsignal, wie in Fig. 12 gezeigt, in Übereinstimmung mit einer Sequenz (Adressenzeiger, die durch den Programmzähler 16 erzeugt werden), die durch die Daten im Sequenzspeicher 17 ge­ steuert werden. Der DRAM 7 arbeitet in der Auffrischungsbe­ triebsart, wenn er aufgefrischt ist bzw. wird und in einer Lese/Modifizier/Schreib-Betriebsart, wenn Störungsdaten aus dem FIFO-Speicher 4 im DRAM 7 gespeichert werden. Nachdem die Daten gespeichert sind, gibt der DRAM 7 ein Störungsspeichervorgang­ endsignal an den FIFO-Speicher 4 aus und veranlaßt den FIFO-Speicher 4 dazu, die nächsten Störungsdaten auszugeben. Fig. 12 zeigt Taktdaten und erzeugte Wellenformen, wenn der DRAM 7 sich im Störungsspeicherbetrieb (Lese/Modifizier/Schreib-Betriebs­ art) befindet. In dem in Fig. 12 gezeigten Beispiel arbeitet der Programmzähler 16 einfach in einer Inkremental-Betriebsart. Wenn ein Seiten(Page)flaggensignal 134 sich auf einem "H"-Pegel befindet und an die Sequenzsteuereinheit 15 angelegt wird, gibt der Takterzeugungsspeicher 18 Taktdaten in einer Seitenbe­ triebsart aus, die den DRAM 7 veranlassen, in der Seitenbe­ triebsart zu arbeiten. Wenn der DRAM 7 in der Seitenbetriebsart arbeitet, werden sämtliche Takt- bzw. Zeitstörungsdaten einer Störungsadresse (Spaltenadresse) in dem DRAM 7 gespeichert, und der DRAM 7 gibt ein Ein-Adressenspeichersignal aus, um den FIFO-Speicher 4 in die Lage zu versetzen, Störungsdaten auszu­ geben. Da der DRAM 7 nicht in der Seitenbetriebsart arbeiten kann (siehe Fig. 3) in einer Anfangsphase eines Störungsspei­ chervorgangs, die durch den Störungsspeichertriggergenerator 11 gestartet wird, selbst dann, wenn das Seitenflaggensignal 134 den "H"-Pegel aufweist und an die Sequenzsteuereinheit 15 ange­ legt ist, ignoriert die Sequenzsteuereinheit 15 das Seitenflag­ gensignal 134.

Das ODER-Gatter 19, das Flip-Flop 20, der Drei-Zustand-Puffer 21 und der Puffer 22 dienen gemeinsam als Schaltung zum Betrei­ ben des DRAM 7 in der Lese/Modifizier/Schreib-Betriebsart. Zu­ nächst wird ein Ein/Ausgabe-Steuersignal IOCNT angelegt, um den Drei-Zustand-Puffer 21 zu sperren, und die Störungsdaten werden aus dem DRAM 7 ausgelöst. Die Störungsdaten aus dem DRAM 7 wer­ den durch den Puffer 22 geschickt, und die Störungsdaten von dem DRAM 7 und die Störungsdaten von dem logischen Komparator werden durch das ODER-Gatter 19 ODER-verknüpft, das ein Aus­ gangssignal anlegt, daß in dem Flip-Flop 20 durch ein Verriege­ lungssignal DLATCH verriegelt wird. Daraufhin wird der Drei-Zu­ stand-Puffer 21 freigegeben, um die in dem Flip-Flop 20 verrie­ gelten Daten in dem DRAM 7 zu schreiben. Ein Zeilen/Spalten-Adressenauswahlsignal RCASEL ist ein Schaltsignal für den Mul­ tiplexer 6. Wenn das Zeilen/Spalten-Adressenauswahlsignal RCASEL "0" ist, wählt der Multiplexer 6 eine Zeilenadresse und gibt sie zum DRAM 7 aus. Wenn das Zeilen/Spalten-Adressenaus­ wahlsignal RCASEL "1" ist, wählt der Multiplexer 6 eine Spal­ tenadresse aus und gibt sie an den DRAM 7 aus.

Der Störungsspeichersignalgenerator 3A wird nachfolgend erläu­ tert.

In Bezug auf eine Zeilenadresse 121 für den DRAM 7, die von dem Adressenauswähler 2 zugeführt wird, bewirkt der Störungsspei­ chersignalgenerator 3A einen Speichervorgang in dem FIFO-Spei­ cher 4 mit derselben Zeilenadresse wie die Zeilenadresse 121, welche die Banken #1 bis #n vorausgehend gespeichert haben. Insbesondere erzeugt der Störungsspeichersignalgenerator 3A Störungssteuersignale, d. h. ein Seitenflaggensignal 178 und ein Störungsspeichersignal 179 für die Speicherbank, für welche die Zeilenadresse 121 von dem Adressenauswähler 2 und die vorhan­ dene Zeilenadresse miteinander übereinstimmen. Wenn es sich bei der Zeilenadresse um eine neue Zeilenadresse handelt, erzeugt der Störungsspeichersignalgenerator 3A ein Speichersteuersignal für die nächste Speicherbank, die nicht verwendet wird, und speichert die neue Zeilenadresse für einen nächsten Vergleichs­ prozeß. Der Störungsspeichersignalgenerator 3A arbeitet nicht in Nicht-Störungszyklen. Bei der vorstehend angesprochenen Zei­ lenadresse handelt es sich um eine Zeilenadresse des DRAM 7 in jedem der Banken #1 bis #n. Das Seitenflaggensignal 178 wird für die Speicherbank erzeugt, für welche die Zeilenadresse 121 von dem Adressenauswähler 2 und die vorhandene Zeilenadresse miteinander übereinstimmen.

Wie in Fig. 13 gezeigt, weist der Störungsspeichersignalgenera­ tor 3A Störungsspeichersignalgeneratoren 3A₁, 3A₂, . . ., 3A_n auf, die den jeweiligen Banken #1 bis #n zugeordnet sind, einen De­ koder 15, ein NOR-Gatter 51 und einen Bankzähler 52. Die Stö­ rungsspeichersignalgeneratoren 3A₁, 3A₂, . . ., 3A_n haben einen identischen Aufbau und jeder weist Adressenregister 41, 42 auf, einen Adressenkomparator 43, ein UND-Gatter 44, eine Ver­ gleichsflagge 45, ein ODER-Gatter 46, ein Flip-Flop 47 zum Er­ zeugen des Störungsspeichersignals 179, ein Flip-Flop 48 zum Erzeugen des Seitenflaggensignals 179 und einen Pufferzähler 49.

Die Arbeitsweise des Störungsspeichersignalgenerators 3A wird nachfolgend in Bezug auf Fig. 14 erläutert.

Wenn ein Halbleiterspeichertest gestartet ist, empfängt der Störungsspeichersignalgenerator 3A Störungsdaten 100 von dem logischen Komparator. Zunächst wird das Adressenregister 42 der Bank #1, das durch den Dekoder 50 ausgewählt ist, freigegeben, und die Zeilenadresse 121, die durch den Adressenauswähler 2 ausgewählt ist, wird durch das Adressenregister 41 geschickt und in dem Adressenregister 42 gespeichert. Die Vergleichs­ flagge 45 wird gesetzt, wodurch der Adressenkomparator 43 in die Lage versetzt bzw. freigegeben wird, die Zeilenadressen zu vergleichen. Der Pufferzähler 49 zählt aufwärts und der Bank­ zähler 52 zählt abwärts, um es dem nächsten Störungsspeicher­ signalgenerator 3A₂ zu ermöglichen, eine unterschiedliche Zei­ lenadresse zu speichern.

In einem nächsten Störungszyklus werden die Zeilenadressen durch den Adressenkomparator 43 der Bank #1 verglichen. Wenn die verglichenen Zeilenadressen miteinander übereinstimmen, zählt der Störungsspeichersignalgenerator 3A₁ den Pufferzähler 49 aufwärts und gibt ein Störungsspeichersignal 179 und ein Seitenflaggensignal 178 an den FIFO-Speicher 4 der Bank #1 aus. Wenn die verglichenen Zeilenadressen nicht miteinander überein­ stimmen, wird die Vergleichsflagge 45 der Bank #1 gesetzt, und der Störungsspeichersignalgenerator 3A₂ arbeitet in derselben Weise wie der Störungsspeichersignalgenerator 3A₁. Insbesondere zählt der Störungsspeichersignalgenerator 3A₂ den Bankzähler 52 und den Pufferzähler 49 hoch, startet den Vergleich der Zei­ lenadressen der Bank #2 und gibt ein Störungsspeichersignal an den FIFO-Speicher 4 der Bank #2 aus. Auf diese Weise werden bis zu n unterschiedliche Zeilenadressen gleichzeitig durch die Störungsspeichersignalgeneratoren 3A₁, 3A₂, . . ., 3A_n überwacht und in den FIFO-Speichern 4 der entsprechenden Zeilenadressen gespeichert.

Der Pufferzähler 49 dient als Monitor bzw. Überwachungseinheit zum Verhindern, daß Störungsdaten die Speicherkapazität des FIFO-Speichers unter verschiedenen Umständen übersteigt, ein­ schließlich der Anzahl der verschachtelten Banken, einer Spei­ cherperiode zum Speichern von Daten in den DRAM im Hochge­ schwindigkeits-Seitenbetrieb usw. Der Pufferzähler 49 verwendet normalerweise als Puffervollwert einen Wert, der kleiner ist als die Speicherkapazität des FIFO-Speichers. Wenn der Puffer­ zähler 49 einen Puffervollzustand ermittelt, stoppt er darauf­ hin den Vergleich mit den Zeilenadressen 121, bis die Anzahl der verschachtelten Banken zyklisch durchlaufen ist und über­ führt einen Speichervorgang zu der nächsten leeren Bank. Ledig­ lich wenn sämtliche der verglichenen Zeilenadressen sämtliche Banken (beschränkt auf diejenigen Banken, die Zeilenadressen vergleichen) nicht miteinander übereinstimmen, zählt der Bank­ zähler 52 hoch und dient als Zeiger zum bezeichnen oder zeigen auf die nächste leere Bank. Wenn die letzte Bank erreicht ist, wird der Bankzähler 52 zyklisch betrieben. In dem in Fig. 13 gezeigten Beispiel zählt der Bankzähler 52 sequentiell hoch und zeigt auf die nächsten leeren Banken. Anstatt des NOR-Gatters 51, das vorliegend verwendet wird, kann eine leere Bank jedoch auch direkt kodiert werden.

Eine Bank, deren Pufferzähler 49 voll ist, wodurch ein Zeilen­ adressenvergleich unterbunden wird, wird als leere Bank nach einem Betriebs- bzw. Arbeitszyklus gehandhabt. Insbesondere wenn Zeilenadressen für sämtliche Banken, die durch Zeiger des Bankzählers 52 bezeichnet sind, nicht übereinstimmen, werden Zeilenadressen erneut in dem Adressenregister 42 der Banken ge­ speichert und beginnen verglichen zu werden. Dieser Vorgang wird nacheinander wiederholt, um selektiv Störungsadressen der­ selben Zeilenadresse in dem FIFO-Speicher 4 einer jeden der Banken zu speichern. In dem in Fig. 13 gezeigten Beispiel wird ein Puffervollzustand durch den Pufferzähler 49 ermittelt. Ein Schreibbeendigungssignal von der Speichersteuereinheit 5, das eine Beendigung des Datenschreibens in den Speicher 7 anzeigt, kann jedoch, falls erwünscht, empfangen werden, um dadurch seine eigene Bank zwangsweise in eine leere Bank zum Zweck der Verwendung zu ändern bzw. umzuschalten. Bei diesem Vorgang speichert der FIFO-Speicher 4 Adressen und eine Seitenflagge an derselben Zeilenadresse. Aufgrund derselben Zeilenadresse kön­ nen Störungsdaten aus dem FIFO-Speicher 4 in dem DRAM 4 in ei­ nem Hochgeschwindigkeits-Seitenbetrieb (oder einem Hyperseiten­ betrieb) gespeichert werden. Demnach können Störungsdaten in dem DRAM 4 mit hoher Geschwindigkeit gespeichert werden. In­ folge davon kann die Anzahl an verschachtelten bzw. verschränk­ ten Banken verringert werden, und die Kosten der Schaltungsan­ ordnung für die Halbleiterspeicher-Testvorrichtung können ent­ sprechend verringert werden.

Ein Beispiel für Adressendaten, die in dem FIFO-Speicher 4 aus­ gehend vom Start des Halbleiterspeichertests gespeichert wer­ den, ist in Fig. 15 gezeigt. Es wird angenommen, daß Zu­ fallsadressensignale, die durch einen Mustergenerator erzeugt werden, der ähnlich zu dem in Fig. 1 gezeigten Mustergenerator 202 ist, sich in einem Fehlerzyklus befinden und sämtliche un­ ter einem Störungszustand sind, und in den FIFO-Speicher 4 ein­ gelesen werden. Außerdem wird angenommen, daß die Störungs­ adresse von dem Mustergenerator 16 Bits hat, wobei ihre nieder­ rangigen 12 Bits einer Spaltenadresse für eine Speichereinheit zugeordnet sind, ähnlich der in Fig. 2 gezeigten Speicherein­ heit 213, während ihre höherrangigen 4 Bits einer Zeilenadresse zugeordnet sind. Fig. 15 zeigt die Art und Weise, in welcher Adressen derselben Zeilenadresse in den FIFO-Speicher 4 einer jeden der Banken in dem vorstehend angeführten Betrieb bzw. in der Arbeitsweise gespeichert werden.

Insbesondere zeigt der Bankzähler 52, der in Fig. 13 gezeigt ist, zunächst auf die Bank #1 als Anfangswert unter Sperren der Vergleichsflagge. Eine Adresse #0000 der Zeilenadresse #0 wird in dem FIFO-Speicher 4 der Bank #1 gespeichert. Wenn eine Adresse #FFFF der Zeilenadresse #F vorliegt, wird sie deshalb, weil die Zeilenadresse nicht mit den Zeilenadressen von irgend­ einer Bank übereinstimmt, in dem FIFO-Speicher 4 der Bank #2 gespeichert. Wenn die Adresse #0001 vorliegt, wird sie, weil die Zeilenadresse mit der Zeilenadresse der Bank #1 überein­ stimmt, in dem FIFO-Speicher 4 der Bank #1 gespeichert. Auf diese Weise werden die Adressen #0000, #0001, #0002, #0003 in dem Speicher 4 der Bank #1 gespeichert, und die Adressen #FFFF, #FFFE, #FFFD, #FFFC in den FIFO-Speicher 4 der Bank #2 gespei­ chert. In ähnlicher Weise werden Adressen in die FIFO-Speicher 4 der anderen Banken #2 bis #6 gespeichert.

Die Adressen derselben Zeilenadresse werden in die FIFO-Spei­ cher 4 der entsprechenden Banken gespeichert. Infolge davon kann der DRAM 7 Störungsdaten in der Hochgeschwindigkeits-Sei­ tenbetriebsart (oder der Hyperseitenbetriebsart) speichern.

Bei der vorstehend angeführten Ausführungsform wird der FIFO-Speicher 4 in jeder der Banken verwendet. Falls erwünscht, kann jedoch eine andere temporäre Speichereinrichtung, die dieselbe erste Ein-, erste Aus-Funktion der FIFO-Speicher durchführt, verwendet werden. Beispielsweise können Registerdateien oder SRAM keiner Kapazität und Adressenzähler verwendet werden.

Bei der vorstehend angeführten Ausführungsform werden außerdem Störungsdaten in den DRAM in der Lese/Modifizier/Schreib-Be­ triebsart geschrieben. Ein Schreibe-pro-Bit-Betriebs-DRAM mit einer Schreibsteuerfunktion pro I/O-Daten-Pin kann jedoch ver­ wendet werden. Die Verwendung eines derartigen Schreibe-pro-Bit-Betriebsart-DRAM ist effektiv zur Verkürzung der Zeit, die erforderlich ist, die Daten aus ihm zu lesen.

Fig. 16 zeigt in Blockform einen Störungsanalysespeicher für die Halbleiterspeicher-Testvorrichtung gemäß einer zweiten Aus­ führungsform der vorliegenden Erfindung. Der Störungsanalyse­ speicher der Halbleiterspeicher-Testvorrichtung gemäß der zwei­ ten Ausführungsform unterscheidet sich von dem Störungsanalyse­ speicher der Halbleiterspeicher-Testvorrichtung gemäß der er­ sten Ausführungsform dadurch, daß ein Adressenkonverter bzw. -wandler 1 hinzugefügt ist, und daß ein unterschiedlicher Stö­ rungsspeichersignalgenerator 3B verwendet wird.

Der in Fig. 16 gezeigte Adressenwandler 1 dient zum Wandeln von Zufallsadressen aus bzw. von dem Mustergenerator in serielle Adressen. Wenn, wie in Fig. 17 gezeigt, der Mustergenerator nacheinander Zufallsadressen #1, #3, #2, #1, #5, #7, #4, #6 ausgibt, werden diese Zufallsadressen einem Wandlungsspeicher 11 in dem Adressenwandler 1 zugeführt, der daraufhin nacheinan­ der serielle Adressen #0, #1, #2#, #3, #4, #5, #6, #7 ausgibt.

Durch Verwendung des Wandlungsspeichers 11 ändern Adressen zum Speichern von Störungsdaten ihre Positionen, wenn die Adressen durch den Wandlungsspeicher 11 aus den Positionen gewandelt werden, wenn die Adressen nicht dadurch gewandelt sind, wie in Fig. 18 gezeigt. Wenn Störungsdaten in dem Störungsanalysespei­ cher analysiert werden (hauptsächlich in einer Schreibbetriebs­ art des Störungsanalysespeichers), werden Zeiger in dem Stö­ rungsanalysespeicher verwendet. Wenn die Zeiger so verwendet werden, wie sie vorliegen, unterscheidet sich die Störungsin­ formation, die aus dem Störungsanalysespeicher gelesen wird, wenn die Adressen gewandelt werden, von der Störungsinforma­ tion, die gelesen wird, wenn die Adressen nicht gewandelt sind, wie in Fig. 19 gezeigt. Da die Zeiger in dem Störungsanalyse­ speicher und die Adressen (nicht gewandelt) von dem Mustergene­ rator einander 1 zu 1 entsprechen (Störungsinformation an der­ selben Adresse wie der getestete Halbleiterspeicher könnte nicht gelesen werden, wenn keine 1- zu 1-Entsprechung vorläge), handelt es sich bei der Störungsinformation, die nicht gewan­ delt ist, um eine korrekte Störungsinformation. Wenn die Adres­ sen durch den Wandlungsspeicher 11 gewandelt werden, werden deshalb die Positionen der Adressen des Störungsanalysespei­ chers geändert, wodurch das Lesen von Störungsinformation in den Positionen korrekter Adressen fehlgeht. Dieser Nachteil wird wie folgt überwunden: wenn, wie in Fig. 20 gezeigt, die Adressen durch den Wandlungsspeicher 11 gewandelt werden, wer­ den Zeiger zum Erzeugen von Adressen zum Lesen von Störungsin­ formation in dem Störungsanalysespeicher ebenfalls durchge­ schickt und durch den Wandlungsspeicher 11 gewandelt, und die Störungsinformation wird unter Verwenden der gewandelten Zeiger gelesen. Auf diese Weise kann dieselbe Störungsinformation un­ geachtet davon gelesen werden, ob die Adressen gewandelt sind oder nicht. Selbst wenn die Adressen durch den Wandlungsspei­ cher 11 zum Speichern von Störungsdaten nicht gewandelt werden, kann eine normale Störungsinformation gelesen werden.

Der Adressenauswähler 2 gibt Zeilen- und Spaltenadressen 121, 122 unter Verwenden von Adressen von dem Mustergeneratur aus, wie in Bezug auf die erste Ausführungsform erläutert.

Der FIFO-Speicher 4 dient zum vorübergehenden Speichern von Adressen und Störungsdaten, weil der DRAM 7 Daten nicht spei­ chern kann, während er in einer Auffrischungsbetriebsart (zum Halten von Daten) arbeitet.

Wie in Fig. 21 gezeigt, weist der Störungsspeichersignalgenera­ tor 3B einen Adressenübereinstimmungsdetektor 61 auf, einen Pufferzähler 62, einen Bankzähler 63 und einen Dekoder 64. Der Adressenübereinstimmungsdekoder 61 ermittelt Übereinstimmung zwischen Zeilenadressen 121, die in vorausgehenden und aktuel­ len Zyklen von dem Adressenauswähler 2 ausgegeben werden. Wenn die Zeilenadressen 121 in den vorausgehenden Zyklen und den ak­ tuellen Zyklen miteinander übereinstimmen, gibt der Adressen­ übereinstimmungsdetektor 61 ein Seitenflaggensignal 178 auf. Der Pufferzähler 82 hat eine Zählung derselben Tiefe wie der FIFO-Speicher 4 und zählt in jedem Störungszyklus auf eine ma­ ximale Zählung hoch, woraufhin er zu "0" zurückkehrt. Wenn der Pufferzähler 62 bis hin zu seiner maximalen Zählung bzw. Zähl­ rate hochzählt, entscheidet der Bankzähler 63, daß ein FIFO-Speicher 4 voll ist und zählt hoch. Der Dekoder 64 dekodiert die Zählung des Bankzählers 63 und erzeugt ein Störungsspei­ chersignal und gibt es zu der Bank aus, die durch die Zählung bzw. Zählrate des Bankzählers 63 bezeichnet ist.

Wenn der Adressenwandler 1 serielle Adressen in Bezug auf den Störungsanalysespeicher erzeugen kann, hält der Störungsspei­ chersignalgenerator 3B, weil sich die Zeilenadresse nicht zu­ fällig ändert, das Ausgeben des Seitenflaggensignals bei und veranlaßt die Speichereinheit 5 dazu, Störungsdaten in dem DRAM 7 im Seitenbetrieb zu speichern. Es ist dadurch möglich, den DRAM 7 im Seitenbetrieb zu betreiben, indem die Zufallsadressen in serielle Adressen gewandelt werden.

Fig. 22 zeigt in Blockform den Adressenwandler 1, der gewan­ delte Daten durch eine Hardware-Anordnung erzeugt. Der Adres­ senwandler 1 wandelt Zufallsadressen von dem Mustergenerator in serielle Adressen, wie etwa serielle Adressen #0, #1, #2, . . . Wie in Fig. 22 gezeigt, weist der Adressenwandler 1 einen Wand­ lungsspeicher 71 auf, einen serielle Adressen erzeugenden Zei­ ger 72, einen Adressenmultiplexer 73 und einen Schreibdatenmul­ tiplexer 74. Der serielle Adressen erzeugende Zeiger 72 erzeugt nacheinander Schreibdaten, z. B. Schreibdaten #0, #1, #2, . . ., #7 für den Wandlungsspeicher ansprechend auf ein MUT (Speicher-unter-Test)-Signal von dem Mustergenerator. Der Schreibdaten­ multiplexer 74 wählt entweder Schreibdaten aus, die von der Steuereinheit 75 gesendet werden, die den Steuervorgang der Halbleiterspeicher-Testvorrichtung steuert, oder die Schreibda­ ten, die von dem serielle Adressen erzeugenden Zeiger 72 ausge­ geben werden. Wenn ein MUT-Signal, das Schreib- und Adressen­ signale #7, #1, #0, #5, #2, #6, #3, #4 bezeichnet, von dem Mu­ stergenerator ausgegeben werden, speichert der Wandlungsspei­ cher 71 Daten #0, #1, #2, #3, #4, #5, #6, #7, die nacheinander von dem Schreibdatenmultiplexer 74 ausgegeben werden, in ent­ sprechende Adressen #7, #1, #0, #5, #6, #3, #4. Insbesondere arbeitet der Wandlungsspeicher 71 in einem Lesemodus anspre­ chend auf das MUT-Signal von dem Mustergenerator. Wenn die Adressensignale #7, #1, #0, #5, #2, #6, #7, #4 nacheinander in den Wandlungsspeicher 71 eingegeben werden, gibt der Wandlungs­ speicher 71 nacheinander die Daten #0, #1, #2, #3, #4, #5, #6, #7 aus. Infolge davon werden die Zufallsadressen von dem Mu­ stergenerator in serielle Adressen gewandelt. Der Adressenmul­ tiplexer 73 dient dazu, die ungewandelten Adressen (Zufallsadressen) von dem Mustergenerator oder gewandelte Adressen (serielle Adressen), die von dem Wandlungsspeicher 71 ausgegeben werden, auszuwählen. Wenn der Adressenmultiplexer 73 sich in einem Seriell-Zugriff-Mustertest befindet, wählt er un­ gewandelte Adressen aus.

Die vorstehend genannten Schrittabfolge der Arbeitsweise ist in einem Befehlsspeicher geschrieben, der den Mustergenerator steuert. Die Erzeugung eines Testadressenmusters, das Inkremen­ tieren des seriellen Adressen erzeugenden Zeigers 72 und die Ab­ speicherung der seriellen Adressen werden unter Verwendung von Adressen von einem Adressengenerator in dem Mustergenerator und des MUT-Signals (Steuersignale /RAS, /CAS, /WE, /OE usw. für den getesteten Speicher) gesteuert.

Wie vorstehend erläutert, werden serielle Adressen durch eine Adressenwandlung erzeugt, die durch den Wandlungsspeicher 71 ausgeführt wird, und Adressen derselben Zeilenadresse und eine Seitenflagge werden in dem FIFO-Speicher 4 gespeichert. Dadurch werden Störungsdaten aus dem FIFO-Speicher 4 in dem DRAM 7 in dem Seitenbetrieb gespeichert. Da Störungsdaten in dem DRAM 7 mit hoher Geschwindigkeit gespeichert werden können, kann die Anzahl verschachtelter Banken verringert werden, und die Anzahl von Speicherelementen, die in dem Störungsanalysespeicher ver­ wendet werden, wird verringert. Außerdem können die gewandelten Daten leicht erzeugt werden.

Fig. 24 zeigt in Blockform einen Störungsanalysespeicher für eine Halbleiterspeicher-Testvorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung. Der Störungsanaly­ sespeicher der Halbleiterspeicher-Testvorrichtung gemäß der dritten Ausführungsform unterscheidet sich von dem Störungsana­ lysespeicher der Halbleiterspeicher-Testvorrichtung gemäß der zweiten Ausführungsform dadurch, daß der Störungsspeicher­ signalgenerator 3B gemäß der zweiten Ausführungsform durch einen R/W-Anforderungssignalgenerator 3C ersetzt ist.

Der R/W-Anforderungssignalgenerator 3C dient dazu, Übereinstim­ mung zwischen Zeilenadressen zu ermitteln, die im vorausgehen­ den Zyklus und im aktuellen Zyklus von dem Adressenauswähler 2 ausgegeben werden. Wenn die Zeilenadressen in dem vorausgehen­ den Zyklus und in dem aktuellen Zyklus miteinander übereinstim­ men, gibt der R/W-Anforderungssignalgenerator 3C ein Seiten­ flaggensignal aus, und außerdem ein R/W-Anforderungssignal an den FIFO-Speicher 4 von jeder Bank, wenn Störungsdaten gespei­ chert und gelesen werden.

Eine Speichersteuereinheit 58 dient zum Steuern des DRAM 7 in jeder Bank. Wie in Fig. 25 gezeigt, weist die Speichersteuer­ einheit 58 einen R/W-Triggergenerator 81 auf, einen Auffri­ schungstriggergenerator 82, einen Oszillator 83, einen Auffri­ schungszeitgeber 84, eine Sequenzsteuereinheit 85, einen Pro­ grammzähler 86, einen Sequenzspeicher 87, einen Takterzeugungs­ speicher 88, ein Störungsanalysespeicher-Betriebsartregister 89, ein ODER-Gatter 90, ein D-Flip-Flop 91, einen Drei-Zustand-Puffer 92 und einen Puffer 93.

Wenn ein R/W(Lese/Schreib)-Anforderungssignal an den R/W-Trig­ gergenerator 81 in jeder Betriebsart des Störungsanalysespei­ chers angelegt wird, startet der R/W-Triggergenerator 81 eine Lese- oder Schreib-Betriebsart des DRAM 7. In jeder Betriebsart des Störungsanalysespeichers wird der Betrieb des Speichers 7 (im Schreib-, Lese-, Seiten- und andere Betriebsarten) gestar­ tet.

Der Auffrischungstriggergenerator 82 einen Auffrischungsvorgang startet ansprechend auf eine Auffrischungsanforderung von dem Auffrischungszeitgeber 84. In dem R/W-Betrieb oder dem Auffri­ schungsbetrieb geben die Triggergeneratoren 81, 82 eine R/W-Be­ triebsflagge und eine Auffrischungsbetriebsflagge an die ande­ ren Triggergeneratoren 82, 81 aus, um entweder den W/R-Betrieb oder den Auffrischungsbetrieb im Wartezustand so zu halten, daß der R/W-Betrieb und der Auffrischungsbetrieb nicht miteinander in Konkurrenz treten.

Wenn ein Betriebsendesignal von dem Sequenzspeicher 87 zuge­ führt wird, wird entweder die R/W-Betriebsflagge oder die Auf­ frischungsbetriebsflagge fallengelassen bzw. gesenkt, und der Betrieb, der im Wartezustand gehalten wurde, wird gestartet. Der Auffrischungszeitgeber 84 mißt die Zeit mit einem Taktsi­ gnal, das von dem Oszillator 83 zugeführt wird. Wenn eine Auf­ frischungszeit für eine Adresse (= Auffrischungszeit des DRAM 7/Auffrischungszyklus des DRAM 7) erreicht ist, gibt der Auf­ frischungszeitgeber 84 ein Auffrischungsanforderungssignal an den Auffrischungstriggergenerator 82 auf. Die Auffrischungszeit für den DRAM 7 ist eine Zeitperiode, während welcher der DRAM 7 Daten halten kann, ohne aufgefrischt zu werden. Wenn der DRAM 7 nicht innerhalb der Auffrischungszeit aufgefrischt wird, werden die in dem DRAM 7 gespeicherten Daten beseitigt. Der Auffri­ schungszyklus des DRAM 7 ist eine Anzahl von Auffrischungen, die innerhalb der Auffrischungszeit ausgeführt werden müssen und hängt von der Anzahl von Zeilenadressen des DRAM 7 ab. Wenn der DRAM 7 nicht so häufig aufgefrischt wird wie der Auffri­ schungszyklus innerhalb einer Auffrischungszeit, werden die in DRAM 7 gespeicherten Daten beseitigt.

Die Sequenzsteuereinheit 85, der Programmzähler 86, der Se­ quenzspeicher 87 und der Takterzeugungsspeicher 88 erzeugen ge­ meinsam Taktsignale zum Steuern des DRAM 7. Wenn ein Triggersi­ gnal von dem R/W Triggergenerator 81 oder dem Auffrischungs­ triggergenerator 82 an die Sequenzsteuereinheit 85 angelegt wird, lädt die Sequenzsteuereinheit 85 eine Startadresse in den Programmzähler 86 und startet den Betrieb des Programmzählers 86 unter Erzeugung von Adressen für den Sequenzspeicher 87 und den Takterzeugungsspeicher 88. Ein Ausgangssignal von dem Se­ quenzspeicher 87 wird der Sequenzsteuereinheit 85 zugeführt, die die Daten in dem Programmzähler 86 inkrementiert, lädt und hält, auf der Grundlage der Sequenzdaten von dem Sequenzspei­ cher 87. Der Takterzeugungsspeicher 88 speichert Taktdaten zum Bewirken des Auffrischungsbetriebs und des R/W-Betriebs und er­ zeugt ein Taktsignal, wie in Fig. 26 gezeigt, in Übereinstim­ mung mit einer Sequenz (Adressen, die durch den Programmzähler 86 erzeugt werden), die durch die Daten in dem Sequenzspeicher 87 gesteuert werden. Der DRAM 7 arbeitet in einem Auffri­ schungsbetrieb, wenn er aufgefrischt wird, und in einem Lesebe­ trieb, einem Schreibbetrieb und einem Lese/Modifizier/Schreib-Betrieb, wenn es sich in der jeweiligen Betriebsart befindet. Fig. 26 zeigt Taktdaten und erzeugte Wellenformen, wenn der DRAM 7 sich im Störungsspeicherbetrieb (Lese/Modifizier/Schreib-Betrieb) befindet. In dem in Fig. 26 gezeigten Beispiel arbeitet der Programmzähler 86 einfach in einem Inkrementalbetrieb.

Die in Fig. 27 gezeigten Taktdaten werden in dem Takterzeu­ gungsspeicher 88 gespeichert. Der Takterzeugungsspeicher 88 kann Taktsignale zum Steuern der Betriebsarten des DRAM 7 durch Ändern von Startadressen erzeugen, die in den Programmzähler 86 geladen werden sollen.

Auf diese Weise kann der Betrieb des DRAM 7 in jeder der Be­ triebsarten des Störungsanalysespeichers gesteuert werden. Wie in Fig. 27 gezeigt, werden Startadressen durch die Sequenzsteu­ ereinheit 85 unter der Steuerung des Störungsanalysespeicher-Betriebsartregisters 89 erzeugt.

Da die Sequenzdaten von Betriebsart zu Betriebsart des DRAM 7 variieren, speichert der Sequenzspeicher 87 Sequenzdaten ent­ sprechend den Taktdaten, die in dem Takterzeugungsspeicher 88 gespeichert sind, wie in Fig. 27 gezeigt. Wenn der DRAM 7 in einer Seiten-Betriebsart arbeitet, weisen die Sequenzdaten, die in dem Sequenzspeicher 87 gespeichert sind, eine Sprungsequenz auf, da gewisse Zeitdaten über ein gewisses Intervall wieder­ holt werden. Eine Seiten-Lese-Betriebsart ist beispielhaft in Fig. 28 gezeigt. In diesem Beispiel speichert der Sequenzspei­ cher 87 ein Ladesignal für den Programmzähler 86 an eine Adresse #A und lädt Daten an eine Adresse #7.

Die Daten in dem Takterzeugungsspeicher 88 und dem Sequenzspei­ cher 87 können direkt aus dem internen Bus eines Testprozessors neu geschrieben werden, der die Halbleiterspeicher-Testvorrich­ tung in ihrer Gesamtheit steuert (siehe Fig. 29). Wenn die Da­ ten in dem Datenerzeugungsspeicher 88 und dem Sequenzspeicher 87 neu geschrieben werden, werden Taktdaten erzeugt, die sich von denen unterscheiden, die zuvor neu geschrieben wurden. Zum Verkürzen der Betriebs- bzw. Arbeitszyklen unter Verwendung des Hochgeschwindigkeits-DRAM können die Betriebs- bzw. Arbeitszy­ klen verkürzt werden, indem die Daten modifiziert werden, die in dem Takterzeugungsspeicher 88 gespeichert sind.

Da die Taktsignale für sämtliche der Betriebsarten des DRAM 7 durch Speichern von Taktdaten und Sequenzdaten erzeugt werden können, die jeweils im Takterzeugungsspeicher 88 bzw. dem Se­ quenzspeicher 87 gespeichert sind, können sämtliche Betriebsar­ ten des Störungsanalysespeichers gehandhabt werden. Da der Takterzeugungsspeicher 88 durch lediglich einen Zähler und einen Speicher aufgebaut sein kann, kann seine Schaltung ohne Schwierigkeiten problemlos ausgelegt werden. Durch neues Schreiben von Taktdaten können unterschiedliche Taktsignale ausgehend von dem internen Bus des Testprozessors ohne die Not­ wendigkeit irgendwelcher Schaltungsmodifikationen erzeugt wer­ den. Infolge davon können die Betriebs- bzw. Arbeitszyklen zum Beschleunigen des Störungsanalysespeichers unter Verwendung eines Hochgeschwindigkeits-DRAM verringert werden.

Während bevorzugte Ausführungsformen der vorliegenden Erfindung vorstehend erläutert wurden, erschließen sich dem Fachmann Än­ derungen und Abwandlungen ohne weiteres als im Umfang der Er­ findung liegend, die durch die nachfolgenden Ansprüche festge­ legt ist.

Claims (12)

1. Halbleiterspeicher-Testvorrichtung zum Testen eines Halb­ leiterspeichers, aufweisend:
Eine Speichereinheit, die einen Adressenraum aufweist, der im wesentlichen gleich dem Adressenraum eines getesteten Halbleiterspeichers ist, um Störungsdaten des getesteten Halbleiterspeichers zu testen, wobei die Speichereinheit mehrere verschachtelte DRAM aufweist,
Pufferspeichereinrichtungen, die jeweils den DRAM zugeord­ net sind, um Störungsdaten vorübergehend zu speichern, die in den DRAM gespeichert sind und Adressen davon,
Speichersteuereinrichtungen, die jeweils den DRAM zugeord­ net sind, um Störungsadressen, deren Zeilenadressen den DRAM entsprechen, und der eingegebenen Störungsadressen in die Pufferspeichereinrichtungen abzuspeichern, die jeweils den DRAM zugeordnet sind, und
Schreibsteuereinrichtungen, die jeweils den DRAM zugeord­ net sind, um die Störungsdaten aus den Pufferspeicherein­ richtungen zu lesen und die Störungsdaten in die DRAM in einer Hochgeschwindigkeitsschreibbetriebsart zu schreiben.

2. Halbleiterspeicher-Testvorrichtung nach Anspruch 1, wobei jede der Speichersteuereinrichtungen eine Einrichtung zum Starten eines Vergleichs zwischen einer aktuell eingegebe­ nen Zeilenadresse und einer vorausgehend eingegebenen Zei­ lenadresse aufweist, wenn die entsprechende Pufferspei­ chereinrichtung leer ist, und wenn die verglichenen Zei­ lenadressen miteinander übereinstimmen, Ausgeben eines Störungsadressenspeichersteuersignals, um eine Störungs­ adresse in die entsprechende Pufferspeichereinrichtung zu speichern, und Inkrementieren der Anzahl von Malen, die eine Störungsadresse in die entsprechende Pufferspei­ cheradresse gespeichert wird, Wiederholen des Starts des Vergleichs, des Ausgebens des Störungsadressenspeicher­ steuersignals und Inkrementieren der Anzahl von Malen, mit denen eine Zeilenadresse eingegeben wird, und Stoppen des Vergleichs zwischen den Zeilenadressen, wenn die Anzahl von Malen einen Zustand unmittelbar vor einem Überfließen (overflow) der Pufferspeichereinrichtung darstellt.

3. Halbleiterspeicher-Testvorrichtung nach Anspruch 1, wobei jedes der Speichersteuereinrichtungen einen Pufferzähler zum Zählen der Anzahl von Malen aufweist, mit denen eine Speicheradresse in die entsprechende Pufferspeicherein­ richtung gespeichert wird, eine Vergleichsflagge, die sich im EIN-Zustand befindet, wenn der Pufferzähler wiedergibt, daß die entsprechende Pufferspeichereinrichtung leer ist, und in einem AUS-Zustand, wenn der Pufferzähler anzeigt, daß die entsprechende Speichereinrichtung voll ist, eine Adressenvergleichseinrichtung zum Ermitteln des Überein­ stimmens oder nicht Übereinstimmens zwischen der aktuell eingegebenen Zeilenadresse und einer vorausgehend eingege­ benen Zeilenadresse, wenn die Vergleichsflagge sich im EIN-Zustand befindet, und Inkrementieren des Pufferzäh­ lers, wenn eine Übereinstimmung zwischen den Zeilenadres­ sen ermittelt wird, eine Einrichtung, die auf die Stö­ rungsdaten anspricht, zum Ausgeben eines Störungsadressen­ speichersignals an die entsprechende Pufferspeicherein­ richtung, wenn Übereinstimmung zwischen den Zeilenadressen durch die Adressenvergleichseinrichtung ermittelt wird, und eine weitere Einrichtung zum Hochzählen und Anzeigen des nächsten leeren DRAM, wenn Übereinstimmung zwischen den Zeilenadressen durch die Adressenvergleichseinrichtung für sämtliche Speichersteuereinrichtungen ermittelt wird.

4. Halbleiterspeicher-Testvorrichtung zum Testen eines Halb­ leiterspeichers, aufweisend:
Eine Speichereinheit, die einen Adressenraum aufweist, der im wesentlichen gleich dem Adressenraum eines getesteten Halbleiterspeichers ist, um Störungsdaten des getesteten Halbleiterspeichers zu testen, wobei die Speichereinheit mehrere verschachtelte DRAM aufweist,
eine Pufferspeichereinrichtung, die jeweils dem DRAM zuge­ ordnet ist, um Störungsdaten vorübergehend zu speichern, die in den DRAM und Adressen davon gespeichert sind, und
eine Adressenwandlungseinrichtung zum Wandeln von Zu­ fallsadressen von einem Mustergenerator in serielle Adres­ sen.

5. Halbleiterspeicher-Testvorrichtung nach Anspruch 4, wobei die Adressenwandlereinrichtung einen Zeiger zum Erzeugen serieller Adressen aufweist, und einen Wandlungsspeicher zum dort Hineinschreiben der seriellen Adressen basierend auf Adressen und einem Schreibsignal von dem Mustergenera­ tor und zum daraus Lesen von seriellen Adressen auf der Grundlage von Adressensignalen und einem Lesesignal aus dem Mustergenerator.

6. Halbleiterspeicher-Testvorrichtung nach Anspruch 5, außer­ dem aufweisend:
Mehrere Multiplexer, die jeweils den DRAM zugeordnet sind, um Zeilenadressen und Spaltenadressen geschaltet auszuge­ ben, die aus den Pufferspeichereinrichtungen gelesen wer­ den,
einen Adressenwandler zum Wandeln-von Zufallsadressen aus dem Mustergenerator in serielle Adressen,
einen Adressenwähler zum Unterteilen von seriellen Adres­ sen, die von dem Adressenwandler ausgegeben werden in Zei­ lenadressen und Spaltenadressen, und zum Ausgeben der Zei­ lenadressen = und der Spaltenadressen an die Pufferspei­ chereinrichtungen,
einen Adressenübereinstimmungsdetektor, dem Zeilenadressen zugeführt werden, die von dem Adressenwähler ausgegeben werden, und wenn eine aktuell eingegebene Zeilenadresse und eine vorausgehend eingegebene Zeilenadresse miteinan­ der übereinstimmen, Ausgeben eines Seitenflaggensignals, das anzeigt, daß der Page- bzw. Seitenbetrieb aktiv ist,
einen Pufferzähler zum Zählen von Störungszyklen und zum Rücksetzen einer Zählung auf Null, wenn die Störungszyklen auf einen Maximalwert hochgezählt sind,
einen Bankzähler zum Zählen, wenn die Störungszyklen hoch­ gezählt sind auf den Maximalwert durch den Pufferzähler, einen Störungsspeichersignalgenerator zum Dekodieren einer Zählung des Bankzählers und zum Ausgeben eines Störungs­ speichersignals, bei dem es sich um ein Schreibsignal für Störungsdaten handelt, an die entsprechende Pufferspei­ chereinrichtung, und
mehrere Speichersteuereinheiten, die jeweils den DRAM zu­ geordnet sind, um ihnen das Seitenflaggensignal und das Störungsspeichersignal zuzuordnen, zum Ausgeben eines Schaltsignals an die Multiplexer und zum Ausgeben von Taktsignalen an die DRAM, zum Auffrischen der DRAM und zum Speichern von Störungsdaten in die DRAM in dem Lese/Modifizier/Schreibe-Modus.

7. Halbleiterspeicher-Testvorrichtung nach Anspruch 6, wobei jede der Speichersteuereinheiten aufweist:
Einen Auffrischungszeitgeber zum Erzeugen eines Auffri­ schungsanforderungssignals,
einen Störungsspeichertriggergenerator, dem das Störungs­ speichersignal und ein Ein-Adressenspeichersignal zuge­ führt wird, das immer dann ausgegeben wird, wenn die Ab­ speicherung von Störungsdaten in den entsprechenden DRAM beendet ist, wobei eine Störungsspeicherbetriebsflagge eingeschaltet bzw. gesetzt wird, und ein Störungsspeicher­ triggersignal ausgegeben wird, um das Speichern der Stö­ rungsdaten aus den Pufferspeichereinrichtungen in den DRAM zu starten, wenn eine Auffrischungsbetriebsflagge ausge­ schaltet ist, und eine Zählung des Störungsspeichersignals und eine Zählung des Ein-Adressenspeichersignals nicht miteinander übereinstimmen,
einen Auffrischungstriggergenerator, der auf das Auffri­ schungsanforderungssignal anspricht, um die Auffrischungs­ betriebsflagge einzuschalten und ein Auffrischungsstartsi­ gnal auszugeben, wenn die Störungsspeicherbetriebsflagge ausgeschaltet ist,
eine Lese/Modifizier/Schreib-Schaltung zum Bewirken des Lese/Modifizier/Schreib-Modus, um Störungsdaten in den DRAM zu speichern,
einen Takterzeugungsspeicher zum Speichern von Taktdaten im voraus, um den DRAM aufzufrischen und Störungsdaten in den DRAM zu speichern,
einen Programmzähler zum Erzeugen von Adressenzeigern für den Takterzeugungsspeicher,
einen Sequenzspeicher zum Speichern von Sequenzdaten, um Daten in dem Programmzähler zu inkrementieren, zu dekre­ mentieren und zu halten, wobei der Sequenzspeicher Adres­ senzeiger aufweist, die durch die Programmzähler erzeugt werden, und
eine Sequenzsteuereinheit zum Betätigen des Programmzäh­ lers in Übereinstimmung mit den Sequenzdaten, die von dem Sequenzspeicher ansprechend auf das Störungsspeichertrig­ gersignal ausgegeben werden, das von dem Störungsspeicher­ triggergenerator ausgegeben wird, oder das Auffrischungs­ startsignal, das von dem Auffrischungstriggergenerator ausgegeben wird.

8. Halbleiterspeicher-Testvorrichtung nach Anspruch 7, wobei der Störungsspeichertriggergenerator aufweist:
Einen Pufferspeicherspeicherzähler zum Zählen des Stö­ rungsspeichersignals,
einen DRAM-Speicherzähler zum Zählen des Ein-Adressenspei­ chersignals,
einen Zählerkomparator zum Vergleichen einer Zählung des Pufferspeicherspeicherzählers und einer Zählung des DRAM-Speicherzählers miteinander, und
eine Schaltung zum Erzeugen und Ausgeben des Störungsspei­ chertriggersignals, wenn die Zählungen des Pufferspeicher­ speicherzählers und des DRAM-Speicherzählers nicht mitein­ ander übereinstimmen und die Störungsdaten in den DRAM nicht gespeichert werden, und wenn die Zählungen des Puf­ ferspeicherspeicherzählers und des DRAM-Speicherzählers nicht miteinander übereinstimmen und der Seiten-Betrieb oder Lese/Modifizier/Schreib-Betrieb zum Speichern von Störungsdaten in den DRAM beendet ist.

9. Halbleiterspeicher-Testvorrichtung zum Testen eines Halb­ leiterspeichers, aufweisend:
Eine Speichereinheit, die einen Adressenraum aufweist, der im wesentlichen gleich dem Adressenraum eines getesteten Halbleiterspeichers ist, um Störungsdaten des getesteten Halbleiterspeichers zu speichern, wobei die Speicherein­ heit mehrere verschachtelte DRAM aufweist,
Pufferspeichereinrichtungen, die jeweils den DRAM zugeord­ net sind, um Störungsdaten vorübergehend zu speichern, die in den DRAM gespeichert sind und Adressen davon,
Mehrere Multiplexer, die jeweils den DRAM zugeordnet sind, um Zeilenadressen und Spaltenadressen geschaltet auszuge­ ben, die aus den Pufferspeichereinrichtungen gelesen wer­ den,
Adressenwandler zum Wandeln von Zufallsadressen von einem Mustergenerator in serielle Adressen,
einen Adressenwähler zum Unterteilen von seriellen Adres­ sen, die von dem Adressenwandler ausgegeben werden, in Zeilenadressen und Spaltenadressen und zum Ausgeben der Zeilenadressen und der Spaltenadressen zu der Pufferspei­ chereinrichtung,
einen Lese/Schreib-Anforderungssignalgenerator, dem Zei­ lenadressen zugeführt werden, die von dem Adressenwähler ausgegeben werden, und wenn eine aktuell eingegebene Zei­ lenadresse und eine vorausgehend eingegebene Zeilenadresse miteinander übereinstimmen, Ausgeben eines Seitenflaggen­ signals, das anzeigt, daß eine Seitenbetriebsart aktiv ist, und Ausgeben eines Lese/Schreib-Anforderungssignals zum Lesen und Schreiben von Störungsdaten in die entspre­ chende Pufferspeichereinrichtung, wenn Störungsdaten in die Pufferspeichereinrichtung geschrieben oder aus diesen gelesen werden sollen, und
mehrere Speichersteuereinheiten, die jeweils den DRAM zu­ geordnet sind, um ihnen das Seitenflaggensignal und das Lese/Schreib-Anforderungssignal zuzuführen, wobei ein Schaltsignal an die Multiplexer ausgegeben und die Taktsi­ gnale an die DRAM ausgegeben werden, die DRAM aufgefrischt werden und Störungsdaten in die DRAM in dem Lese/Modifizier/Schreib-Betrieb gespeichert werden.

10. Halbleiterspeicher-Testvorrichtung nach Anspruch 9, wobei jede der Speichereinheiten aufweist:
Einen Auffrischungszeitgeber zum Erzeugen eines Auffri­ schungsanforderungssignals,
einen Lese/Schreib-Triggergenerator, dem das Störungsspei­ chersignal und ein Ein-Adressenspeichersignal zugeführt wird, das jedesmal ausgegeben wird, wenn die Speicherung der Störungsdaten in den entsprechenden DRAM beendet ist, wobei eine Lese/Schreib-Betriebsflagge eingeschaltet und ein Lese/Schreib-Triggersignal ausgegeben wird, um eine Lese/Schreib-Betriebsart des DRAM zu starten, wenn eine Auffrischungsbetriebsflagge ausgeschaltet ist, und wenn das Lese/Schreib-Anforderungssignal zugeführt wird,
einen Auffrischungstriggergenerator, der auf das Auffri­ schungsanforderungssignal anspricht, um die Auffrischungs­ betriebsflagge einzuschalten und ein Auffrischungsstartsi­ gnal auszugeben, wenn die Störungsspeicherbetriebsflagge ausgeschaltet ist,
eine Schaltung zum Bewirken von Betriebsarten des DRAM,
einen Takterzeugungsspeicher zum Speichern im voraus von Taktdaten zum Auffrischen des DRAM und zum Speichern der Störungsdaten in den DRAM,
einen Programmzähler zum Erzeugen von Adressenzeigern für den Takterzeugungsspeicher,
einen Sequenzspeicher zum Speichern von Sequenzdaten zum Inkrementieren, Dekrementieren und Halten von Daten in dem Programmzähler, wobei der Sequenzspeicher Adressenzeiger hat, die durch die Programmzähler erzeugt werden,
ein Betriebsartregister zum Speichern von Startadressen des Takterzeugungsspeichers und des Sequenzspeichers in jeder der Betriebsarten, und
eine Sequenzsteuereinheit zum Betätigen des Programmzäh­ lers in Übereinstimmung mit den Sequenzdaten, die von dem Sequenzspeicher ausgegeben werden, ansprechend auf das Schreib/Lese-Triggersignal, das von dem Schreib/Lese-Trig­ gergeneratur ausgegeben wird, oder das Auffrischungsstart­ signal, das von dem Auffrischungstriggergenerator ausgege­ ben wird.

11. Halbleiterspeicher-Testvorrichtung nach Anspruch 10, wobei die in dem Takterzeugungsspeicher und dem Sequenzspeicher gespeicherten Daten aus einem Testprozessor neu geschrie­ ben werden können, der die Halbleiterspeicher-Testvorrich­ tung in seiner Gesamtheit steuert.

12. Halbleiterspeicher-Testvorrichtung nach einem der Ansprü­ che 1, 4 und 9, wobei jede der Pufferspeichereinrichtungen einen FIFO-Speicher aufweist.