DE19950347A1 - Mustergenerator für Halbleiterprüfsysteme - Google Patents

Abstract

Die vorliegende Erfindung betrifft einen Mustergenerator zur Erzeugung eines zum Prüfen von Synchronspeichern eingesetzten kombinierten Prüfmusters, dessen Wiederholungsgeschwindigkeit höher ist als die Wiederholungsgeschwindigkeit der Ausgangsmuster. Das dem zu prüfenden Speicher zuzuführende Prüfmuster kann dabei durch Umwandlung der Musterdaten in Abhängigkeit von Adreßdaten korrekt modifiziert werden. Der Mustergenerator enthält einen Adreßgenerator zur Erzeugung eines einem Prüfling zuzuführenden Adreßsignals mit einem Prüftakt T, einen Datengenerator zur Erzeugung von im Prüfling zu speichernden Schreibdaten, wobei dieser Datengenerator die folgenden Bestandteile umfaßt: einen ersten Datengenerator zur Erzeugung geradzahliger Schreibdaten, einen zweiten Datengenerator zur Erzeugung von Schreibdaten mit ungerader Zahl, einen Adreßkonverter, der das Adreßsignal empfängt und eine bei jedem Prüftakt T um zwei erhöhte geradzahlige Adresse sowie eine bei jedem Prüftakt T um zwei erhöhte Adresse mit ungerader Zahl erzeugt, erste Mittel zum Umwandeln der vom ersten Datengenerator kommenden geradzahligen Daten in Abhängigkeit der vom ersten Datengenerator stammenden geradzahligen Adresse und zweite Mittel zum Umwandeln der vom zweiten Datengenerator kommenden Daten mit ungerader Zahl in Abhängigkeit von der Adresse mit ungerader Zahl.

Description

Die vorliegende Erfindung betrifft einen Mustergenera­ tor zur Verwendung in einem Halbleiterprüfsystem zum Prüfen von Halbleiterbauteilen, und insbesondere einen Mustergenerator, der in der Lage ist, einem zu prüfen­ den Halbleiterbauteil Hochgeschwindigkeitsprüfmuster zuzuführen, indem er zwei oder mehr parallele Prüfmu­ ster miteinander kombiniert und dabei die Prüfmuster in Abhängigkeit von Adreßsignalen modifiziert, die dem zu prüfenden Bauteil zugeführt werden.

Der der vorliegenden Erfindung zugrundeliegende gene­ relle Aufbau eines Halbleiterprüfsystems wird im fol­ genden unter Bezugnahme auf das Blockschaltbild gemäß Fig. 3 kurz erläutert, wobei es sich beim zu prüfenden Bauteil um einen Halbleiterspeicher handelt. Auf eine detaillierte Erklärung wird verzichtet, da der grundle­ gende Aufbau eines Halbleiterprüfsystems bereits hin­ länglich bekannt ist. Zu den Hauptbestandteilen des Prüfsystems gemäß Fig. 3 gehören ein Mustergenerator (PG) 150, ein Wellenformatierer bzw. eine Rahmenkon­ trolleinheit (FC), ein Logikkomparator (DC) und ein Fehlerspeicher (FM). Ein Prüfling (DUT) empfängt vom Wellenformatierer FC ein Prüfmuster und liefert ein re­ sultierendes Antwortsignal an den Logikkomparator DC.

Der Mustergenerator 150 erzeugt ein Adreßsignal, ein Schreibdatensignal, ein Kontrollsignal und ein SOLL- Wert-Signal. Das Adreßsignal wird zum einen über den Wellenformatierer FC dem Prüfling und zum andern dem Fehlerspeicher FM zugeführt. Normalerweise sind dabei die dem Prüfling und dem Fehlerspeicher FM zugeführten Adreßinformationen identisch. In einem Schreibmodus des Prüflings (DUT) wird dem Prüfling auch das Schreibda­ tensignal zugeführt, nachdem es vom Wellenformatierer FC in eine Wellenform gebracht wurde.

Am Logikkomparator DC wird das Ausgangssignal des Prüf­ lings, d. h. die im zu prüfenden Speicher gespeicherten Daten, ausgelesen und mit dem vom Mustergenerator 150 gelieferten SOLL-Wert-Signal verglichen. Treten dabei Abweichungen zwischen den Speicherdaten und dem SOLL- Wert-Signal auf, so werden vom Komparator DC Fehlersi­ gnale FD1-FDn erzeugt und an den Fehlerspeicher FM ge­ leitet.

Der Fehlerspeicher FM enthält Speicheradressen, die den Adressen des Prüflings entsprechen und speichert daher die Fehlersignale FD1-FDn, an den Adreßorten ab, die den Adreßorten des Prüflings, durch die die Fehlersignale hervorgerufen werden, identisch sind bzw. diese anzei­ gen. Als Ergebnis der Bauteilprüfung läßt sich somit eine Fehleranalyse hinsichtlich der Orte von Prüflings- Datenbits, an denen Fehler aufgetreten sind, sowie der Adressen dieser Orte durchführen, indem auf die im Feh­ lerspeicher FM gespeicherten Daten bezuggenommen wird.

Fig. 4 zeigt den grundlegenden Aufbau eines Mustergenerators, auf den die vorliegende Erfindung Be­ zug nimmt. Der Mustergenerator gemäß Fig. 4 umfaßt einen Sequenzgenerator 100, einen Adreßsignalgenerator 200, einen Datensignalgenerator 300 und einen Kontrollsignalgenerator 400. Die Ausgangssignale des Adreßgenerators 200, des Datengenerators 300 und des Kontrollsignalgenerators 400 werden dem Wellenformatie­ rer FC gemäß Fig. 3 zugeführt.

Der Sequenzgenerator 100 generiert kontinuierlich Se­ quenzdaten 100s zur Erzeugung eines dem Prüfling ange­ paßten beliebigen Prüfmusters und liefert die Sequenz­ daten an den Adreßsignalgenerator 200, den Datensignal­ generator 300 und den Kontrollsignalgenerator 400. Bei den Sequenzdaten 100s handelt es sich vorrangig um ein Adreßsignal mit einem Prüftakt T für den Zugriff auf einen jeweils in den drei Generatoren vorgesehenen Speicher (210, 310, 410).

Der Adreßsignalgenerator 200 erzeugt ein auf X- und Y- Adressen des Prüflings (DUT) bezogenes Prüfmuster. Das die X- und Y-Adressen enthaltende Prüfmuster wird dem Wellenformatierer FC, dem Fehlerspeicher FM und dem Da­ tensignalgenerator 300 zugeführt. Am Wellenformatierer FC wird das Mustersignal in eine der Taktsteuerung der Adreßpins des Prüflings entsprechenden Wellenform ge­ bracht. Im Fehlerspeicher FM liefert das Mustersignal die Fehlerspeicher-Adreßdaten zum Speichern von auf der Grundlage des vom Logikkomparator DC durchgeführten Lo­ gikvergleichs erzeugten Fehlersignalen.

Der Datensignalgenerator 300 erzeugt seinerseits ein Mustersignal, welches im Prüfling (DUT) zu speichernde Schreibdaten sowie SOLL-Wert-Daten enthält. Das Muster­ signal vom Datensignalgenerator 300 wird an den Wellen­ formatierer FC und den Logikkomparator DC geleitet. Der Kontrollsignalgenerator 400 schließlich erzeugt ein Mu­ stersignal, welches ein Schreib-/Lese-Kontrollsignal (R/W) [/WE (Schreibfreigabe), /OE (Ausgabe-Freigabe), /CE (Chip-Freigabe)] sowie ein Treiberfreigabesignal (DRE) enthält und zur Kontrolle der Abläufe der Pin- Elektronik (E/A) des Prüfsystems und des Prüflings dient. Das vom Kontrollsignalgenerator 400 erzeugte Mu­ stersignal wird der Pin-Elektronik sowie dem Prüfling durch den Wellenformatierer FC zugeführt.

Der Aufbau und die Betriebsweise des Datensignalgenera­ tors 300 werden im folgenden unter Bezugnahme auf die Fig. 5, 6 und 7 genauer erläutert. Wie sich Fig. 5 ent­ nehmen läßt, umfaßt der Datensignalgenerator 300 einen Datenbetriebskontrollspeicher 310 und einen Datengene­ rator 320. Beim Datenbetriebskontrollspeicher 310 han­ delt es sich um einen Speicher, der Betriebsbefehle speichert und damit in einer später noch genauer erläu­ terten Weise verschiedene Operationen des Datengenera­ tors 320 ermöglicht. Der Datenbetriebskontrollspeicher 310 empfängt die Sequenzdaten 100s vom Sequenzgenerator 100 als Eingangsadreßdaten und erzeugt Kontrolldaten 310s, indem er in der spezifizierten Adresse gespei­ cherte Inhalte ausliest. Die Kontrolldaten 310s werden dem Datengenerator 320 zugeführt.

Zu den Hauptbestandteilen des Datengenerators 320 gehö­ ren ein erster Datengenerator 321a, ein zweiter Daten­ generator 321b, ein Adreßfunktionsgenerator 322, eine Datentopologie-Kontrolleinheit 323, ein erster Umwand­ ler 325a, ein zweiter Umwandler 325b, ein erster Topo­ logie-Umwandler 326a und ein zweiter Topologie-Umwand­ ler 326b. Die Datentopologie-Kontrolleinheit 323 und der Topologie-Umwandler 326 sind in anderen Arten von Halbleiterprüfsystemen nicht notwendigerweise vorgese­ hen.

Der erste Datengenerator 321a und der zweite Datengene­ rator 321b besitzen einen identischen Aufbau. Wird das Prüfmuster dem Prüfling mit einer Wiederholungsge­ schwindigkeit zugeführt, die das Doppelte des normalen Prüftakts T beträgt (Doppelgeschwindigkeitsmodus), so kombiniert der Wellenformatierer FC die Ausgangssignale des ersten und des zweiten Datengenerators 321a und 321b miteinander. In einem solchen Fall dient der erste Datengenerator 321a dann als Generator für geradzahlige Muster, während der zweite Datengenerator 321b Muster mit ungerader Zahl erzeugt. Außerdem empfangen die er­ sten und zweiten Datengeneratoren 321a und 321b im Dop­ pelgeschwindigkeitsmodus jeweils unterschiedliche Kon­ trolldaten 310s vom Speicher 310.

Ein aus n Bits bestehendes Ausgangssignal 321as vom er­ sten Datengenerator 321a gelangt durch den ersten Um­ wandler 325 und den ersten Topologie-Umwandler 326a als erstes Datensignal 326as an den Ausgang des Datengene­ rators 320. In entsprechender Weise gelangt ein aus n Bits bestehendes Ausgangssignal 321bs vom zweiten Da­ tengenerator 321b durch den zweiten Umwandler 325b und den zweiten Topologie-Umwandler 326b als ein zweites Datensignal 326bs an den Ausgang des Datengenerators 320. Die ersten und zweiten Datensignale 326as und 326bs bilden ein paralleles Signal 300s mit 2n Bits. Das Ausgangssignal 300s wird durch den Formatierer FC kombiniert, beispielsweise indem es einer Parallel-Se­ riell-Umwandlung unterzogen wird, um ein Signal mit n Bits und der doppelten Geschwindigkeit zu erzeugen.

Der Adreßfunktionsgenerator 322 erzeugt ein Signal 322s, welches Umwandlungsinformationen zum Umwandeln der Daten in den ersten und zweiten Umwandlern 325a und 325b enthält. Die Umwandlungsinformationen werden dabei in Abhängigkeit von den Eingabeadreßdaten erzeugt. Ziel der Datenumwandlung ist es, auf einfache Weise ein spe­ zifisches Prüfmuster zu generieren, um die Beziehung zwischen den physikalisch an den X- und Y-Adressen an­ geordneten spezifizierten Speicherzellen und Periphär­ speicherzellen zu prüfen. Die Umwandlungsinformation wird dabei durch den Adreßfunktionsgenerator 322 er­ zeugt, wenn dieser ein Adreßsignal A200s vom Adreßsignalgenerator 200 und Kontrolldaten 310s vom Da­ tenbetriebskontrollspeicher 310 empfängt.

Auf der Grundlage des Umwandlungsinformationssignals 322s vom Adreßfunktionsgenerator 322 werden spezifische Prüfmuster, etwa ein Schachbrettmuster, ein Diagonalmu­ ster etc. in bezug zu X- und Y-Adressen des zu prüfen­ den Speichers generiert, und zwar werden derartige spe­ zielle Prüfmuster dabei im einzelnen durch Umwandlung der Ausgangsdaten vom ersten und zweiten Datengenerator 321a bzw. 321b durch die ersten und zweiten Umwandler 325a und 325b in Abhängigkeit vom Umwandlungsinformati­ onssignal 322s erzeugt.

Fig. 6 zeigt ein Konzept für die Herstellung derartiger spezifischer Prüfmuster durch Datenumwandlung. Das Bei­ spiel gemäß Fig. 6 zeigt einen Fall, bei dem ein Schach­ brettmuster für einen zu prüfenden Speicher mit 16 Speicherzellen erzeugt wird, wobei vier X-Adressen und vier Y-Adressen vorhanden sind. Ein Beispiel für ein Schachbrettmuster ist im oberen Bereich der Fig. 6 zu sehen. Der Datengenerator 321 erzeugt das in Fig. 6 links oben gezeigte Datenmuster, während der Adreßfunk­ tionsgenerator 322 die in Fig. 6 links unten gezeigte Umwandlungsinformation generiert. Die Umwandlungsinfor­ mation wird durch ein Bitsignal wiedergegeben, welches "1" für jede geradzahlige Adresse und "0" für jede Adresse mit ungerader Zahl anzeigt.

Auf der Grundlage der Umwandlungsinformation wandelt der Umwandler 325 (erster und zweiter Umwandler 325a und 325b) das vom Datengenerator 321 (erster und zwei­ ter Datengenerator 321a und 321b) kommende Datenmuster um, wenn die Umwandlungsinformation "1" lautet. Das in Fig. 6 rechts dargestellte Schachbrettmuster kann hier­ durch auf einfache Weise erzeugt werden und läßt sich dann dem zu prüfenden Speicher zuführen.

In ähnlicher Weise wird die beschriebene Informa­ tionsumwandlung auch bei der Erzeugung eines spezifi­ schen, der Topologie des zu prüfenden Speichers ange­ paßten Prüfmusters eingesetzt. Bei einigen Arten von zu prüfenden Speichern können aufgrund einer außergewöhn­ lichen physikalischen Anordnung von darin enthaltenen Speicherzellen Lade- und Entladevorgänge für spezielle Speicherzellen gegenüber herkömmlichen Vorgängen umge­ kehrt sein. So entlädt sich beispielsweise bei bestimm­ ten Speicherzellen die elektrische Ladung, wenn in sie "1" eingeschrieben wird, während die anderen Speicher­ zellen beim Einschreiben von "1" geladen werden. Eine derartige Umkehrsituation tritt dabei in der Adresse mit zufälliger Verteilung oder aber gleichförmig für alle Zellen in einer spezifischen Spalte oder Zeile der Adresse des zu prüfenden Speicherbauteils auf. Es ist bereits bekannt, daß ein Speicherbauteil, das einen solchen besonderen physikalischen Aufbau aufweist, sich mit Hilfe eines Prüfmusters effektiv prüfen läßt, das Schreibdaten enthält, in denen die bestimmte Zeilen- oder Spaltenadresse oder ein bestimmtes Wort im Ver­ gleich zu anderen Adressen bzw. Wörtern umgewandelt wurde.

Um ein Prüfmuster zu erzeugen, das der Topologie eines Prüflings der genannten Art entspricht, generiert die Datentopologie-Kontrolleinheit 323 Umwandlungsinforma­ tionen, die dann in den ersten und zweiten Topologie- Umwandlern 326a und 326b eingesetzt werden. Hierdurch liegt das Prüfmuster am Ausgang des Datengenerators 320 aufgrund der Logikoperation im Datengenerator in einer derart umgewandelten Form vor, daß ein wirksames Prüf­ muster entsteht, ohne daß hierfür die spezifischen phy­ sikalischen Bedingungen des Speicherprüflings bekannt sein müßten.

Ähnlich wie beim Adreßfunktionsgenerator 322 wird auch die Umwandlungsinformation für den Topologie-Umwandler 326 durch die Datentopologie-Kontrolleinheit 323 in Ab­ hängigkeit von den Adreßdaten erzeugt. Im einzelnen empfängt die Datentopologie-Kontrolleinheit 323 hierfür das Adreßsignal A200s vom Adreßsignalgenerator 200 und die Kontrolldaten 310s vom Datenbetriebskontrollspei­ cher 310 und erzeugt dann ein die Umwandlungsinforma­ tion enthaltendes Signal 323s. Die Umwandlungsinforma­ tion dient dabei zur Umwandlung von Musterdaten, die an durch X- und Y-Adressen des Speicherprüflings spezifi­ zierten Speicherorten eingeschrieben werden sollen.

Fig. 7 zeigt ein Konzept zur Erzeugung derartiger spezi­ fischer Prüfmuster durch den von der Topologie des Prüflings bestimmten Datenumwandlungsvorgang. Das Bei­ spiel gemäß Fig. 7 gibt einen Fall wieder, bei dem die Daten in bestimmten Spaltenadressen umgewandelt werden, da beispielsweise die Speicherzellen in diesen Spalten selbst dann die Ladung "0" aufweisen, wenn ihnen Daten "1" zugeführt werden. Heim Beispiel gemäß Fig. 7 wird ein Prüfmuster für einen 16 Speicherzellen aufweisenden Prüfling generiert, wobei vier X-Adressen und vier Y- Adressen vorhanden sind. Ein Beispiel für ein umgewan­ deltes Prüfmuster zum Prüfen eines Speichers mit spezi­ fischer Topologie ist im oberen Bereich der Fig. 7 dar­ gestellt.

Zur Erzeugung des umgewandelten Prüfmusters generiert zuerst der Datengenerator 321 das in Fig. 7 links oben dargestellten Datenmuster. Daraufhin generiert die Da­ tentopologie-Kontrolleinheit 323 die in Fig. 7 links un­ ten gezeigte Umwandlungsinformation. Die Umwandlungsin­ formation enthält ein Ausgangssignal, welches an jeder X-Adresse mit ungerader Zahl "1" und an jeder geradzah­ ligen X-Adresse "0" anzeigt. Da die hinsichtlich Ladung und Entladung umgekehrte Operation auch in Richtung der Breite eines Worts auftritt, wird das Ausgangssignal der Datentopologie-Kontrolleinheit 323 durch n Bits gebildet und dem Topologie-Umwandler 326, d. h. dem er­ sten und zweiten Topologie-Umwandler 326a bzw. 326b ge­ mäß Fig. 5 zugeführt. Auf der Grundlage der Umwandlungs­ information wandelt der Umwandler 326 das vom Datenge­ nerator kommende Datenmuster dann um, wenn die Umwandlungsinformation "1" anzeigt. Hierdurch läßt sich das in Fig. 7 rechts dargestellte Prüfmuster, bei dem die Daten in den Spalten mit ungerader Zahl umgewandelt wurden, auf einfache Weise erzeugen und kann sodann dem zu prüfenden Speicherbauteil zugeführt werden.

Im folgenden werden nochmals unter Bezugnahme auf Fig. 5 die einzelnen Arbeitsabläufe in den ersten und zweiten Umwandlern 325a und 325b sowie in den ersten und zwei­ ten Topologie-Umwandlern 326a und 326b genauer erläu­ tert. Sobald der erste Umwandler 325a das geradzahlige Mustersignal 321as mit einer Breite von n-Bits vom er­ sten Datengenerator 321a empfängt, liefert er Daten mit einer Breite von n Bits, wobei bestimmte Daten durch den ersten Umwandler 325a auf der Grundlage des vom Adreßfunktionsgenerator 322 kommenden Adreßumwandlungs­ signals 322s umgewandelt wurden. Das Ausgangssignal vom ersten Umwandler 325a wird dem ersten Topologie-Umwand­ ler 326a zugeführt.

Der zweite Umwandler 325b arbeitet in entsprechender Weise wie der erste Umwandler 325a. Sobald der zweite Umwandler 325b das eine Breite von n Bits aufweisende Mustersignal mit ungerader Zahl 321bs vom zweiten Da­ tengenerator 321b empfängt, erzeugt er Daten, die eine Breite von n Bits aufweisen, wobei wiederum bestimmte Daten durch den zweiten Umwandler 325b auf der Grund­ lage des vom Adreßfunktionsgenerator 322 kommenden Adreßumwandlungssignals 322s umgewandelt wurden. Das Ausgangssignal des zweiten Umwandlers 325b wird dem zweiten Topologie-Umwandler 326b zugeführt.

Wenn der erste Topologie-Umwandler 326a die eine Breite von n Bits aufweisenden Daten vom ersten Umwandler 325a empfangen hat, gibt er ein erstes Datensignal 326as aus, das eine Breite von n Bits aufweist und in dem be­ stimmte Daten durch das Topologie-Umwandlungssignal 323s entsprechend dem von der Datentopologie-Kon­ trolleinheit stammenden n-Bit-Signal umgewandelt wur­ den. In ähnlicher Weise gibt der zweite Topologie-Um­ wandler 326b das zweite Datensignal 326bs mit einer Breite von n Bits aus, nachdem er eine Breite von n Bits aufweisende Daten vom zweiten Umwandler 325b emp­ fangen hat, wobei wiederum bestimmte Daten des zweiten Datensignals 326bs durch das Topologie-Umwandlungssi­ gnal 323s in Abhängigkeit vom von der Datentopologie- Kontrolleinheit 323 kommenden n-Bits umfassenden Signal umgewandelt wurden. Die ersten und zweiten Datensignale 326as bzw. 326bs (Ausgangssignal 300s) werden schließ­ lich, beispielsweise durch den Wellenformatierer FC, miteinander kombiniert, was jedoch in der Zeichnung nicht dargestellt ist.

Wie bereits kurz erwähnt wurde, ist der Datengenerator 320 gemäß Fig. 5 so gestaltet, daß er in einem Doppelge­ schwindigkeitsmodus betrieben werden kann, in dem das Prüfmuster mit einer Taktgeschwindigkeit erzeugt wird, die doppelt so hoch ist wie die des üblicherweise zum Prüfen eines Hochgeschwindigkeits-Speicherbauteils ver­ wendeten Modus. Eine derartige Mustererzeugung durch Kombination der beiden Prüfmuster ist in den Taktdia­ grammen gemäß Fig. 8 dargestellt. Bei diesem Beispiel werden die Schreibdaten dem zu prüfenden Speicher (DUT) mit der im Vergleich zum Ausgangsprüftakt T doppelten Prüfgeschwindigkeit (T/2) des Halbleiterprüfsystems zu­ geführt. Um dies zu ermöglichen, werden im Prüftakt T zwei getrennte Prüfmuster erzeugt und miteinander kombiniert, d. h. einer Parallel-Seriell-Umwandlung unterzogen. Das sich ergebende serielle Prüfmuster wird dann dem Prüfling zugeführt.

Ein derartiger Doppelgeschwindigkeitsmodus wird in ei­ nem Halbleiterprüfsystem eingesetzt, um ein Hochge­ schwindigkeits-Speicherbauteil, beispielsweise einen synchronen dynamischen Direktzugriffsspeicher (SDRAM), auf vergleichsweise kostengünstige Art zu prüfen. Wenn man voraussetzt, daß ein synchroner dynamischer Direkt­ zugriffsspeicher in der Lage ist, in einem Datenkettenmodus Daten mit einer Frequenz von 200 MHz zu schreiben, so muß ein Halbleiterprüfsystem zum voll­ ständigen Prüfen des synchronen dynamischen Direktzu­ griffsspeichers ein Prüfmuster mit einer Datenfrequenz von 200 MHz liefern. Da es sich bei Halbleiterprüfsy­ stemen jedoch um sehr umfangreiche Systeme mit bei­ spielsweise mehreren hundert Prüfkanälen oder mehr han­ delt, erhöhen sich die Kosten dieser Systeme be­ trächtlich, wenn sie für eine Ausgangsprüffrequenz von 200 MHz ausgelegt werden sollen. Es ist somit kosten­ günstiger, das Prüfsystem für eine Prüffrequenz von 100 MHz auszulegen und zum Prüfen eines derartigen Hochge­ schwindigkeits-Halbleiterbauteils den Doppelgeschwin­ digkeitsmodus zur Erzeugung des Prüfmusters mit 200 MHz einzusetzen.

Die Fig. 8A der Taktdiagramme gemäß Fig. 8 zeigt ein Bei­ spiel für die Arbeitsweise eines synchronen dynamischen Direktzugriffsspeichers. Das vom Adreßsignalgenerator 200 erzeugte Adreßsignal A200s weist bei dem in Fig. 8B dargestellten Prüftakt T die fortlaufenden Adreßwerte A0, A1, A2 auf. Der zu prüfende synchrone dynamische Direktzugriffsspeicher verfügt über einen Adreßdaten­ kettenmodus, in dem er selbst für eine bestimmte Bit­ länge Adreßsignale generiert, sofern er eine Anfangs­ adresse ("X" in Fig. 8A) empfängt. Im Adreßdaten­ kettenmodus muß ein Halbleiterprüfsystem Hochgeschwin­ digkeits-Schreibdaten liefern, wie in Fig. 8A durch "Y" angedeutet, nachdem der synchrone dynamische Direktzu­ griffsspeicher die Anfangsadresse empfangen hat.

Zur Erzeugung der genannten fortlaufenden Hochgeschwin­ digkeits-Schreibdaten werden von Datengeneratoren zwei getrennte Schreibdatenmuster generiert. Dabei erzeugt der erste Datengenerator 321a in Abhängigkeit vom in Fig. 8B dargestellten Adreßsignal im Prüftakt T die in Fig. 8C dargestellten ersten, geradzahlige Daten Di0, Di2, Di4 enthaltenden Daten, während der zweite Da­ tengenerator 321b im Prüftakt T die in Fig. 8D darge­ stellten zweiten Daten, welche aus Daten mit ungerader Zahl Di1, Di3, Di5 bestehen, in Abhängigkeit vom Adreß­ signal der Fig. 8B erzeugt. Die von den ersten und zweiten Datengeneratoren stammenden parallelen Daten werden vom Wellenformatierer FC derart kombiniert, daß die in Fig. 8E dargestellten Schreibdaten mit einem Prüftakt T/2 entstehen, die dann dem zu prüfenden syn­ chronen dynamischen Direktzugriffsspeicher zugeführt werden.

Im folgenden wird die Adreßerzeugung in Synchronspei­ chern näher erläutert. Wie bereits bekannt ist, besit­ zen Synchronspeicher, wie synchrone dynamische Di­ rektzugriffsspeicher (SDRAMs) und synchrone statische Direktzugriffsspeicher (SSRAMs) einen Adreßdatenketten­ modus, der einen Überlappungsmodus und einen Sequenzmo­ dus umfaßt. Beim Adreßdatenkettenmodus handelt es sich um einen Adreßzugriffsmodus in einem Synchronspeicher, wobei Daten in derselben Adreßzeile oder Adreßspalte für einen aus 2, 4 oder 8 Wörtern o. ä. bestehenden Block kontinuierlich gelesen oder geschrieben werden. Der Zugriff auf die Wörter eines solchen Speicherzel­ lenblocks erfolgt, wie bereits erwähnt, einfach darin, daß eine Anfangsadresse des Blocks vorgegeben wird. Da­ nach werden die übrigen Adressen des Blocks automatisch im synchronen dynamischen Direktzugriffsspeicher von diesem selbst erzeugt.

Die Adreßsequenz im Adreßdatenkettenmodus läßt sich auf zweierlei Weise herstellen, nämlich, wie bereits er­ wähnt, im Sequenzmodus und im Überlappungsmodus. Im Sequenzmodus wird die Adreßdatenfolge als kontinuierli­ che Sequenz generiert, während sie im Überlappungsmodus als Sequenz auf der Grundlage einer exklusiven ODER-Lo­ gik erzeugt wird. Empfängt der synchrone dynamische Di­ rektzugriffsspeicher die Anfangsadresse für den konti­ nuierlichen Zugriff auf einen Block, so wird die Adreß­ datenkette für den entsprechenden Speicherblock vom synchronen dynamischen Direktzugriffsspeicher entweder im Sequenzmodus oder im Überlappungsmodus erzeugt.

Der Mustergenerator eines von einem Anmelder dieser Er­ findung angebotenen Halbleiterprüfsystems dient dazu, die beschriebene Adressierung im Adreßgenerator zu ermöglichen. Die vom Mustergenerator des Prüfsystems erzeugte Adreßdatenkette wird dem Fehlerspeicher FM zu­ geführt. Der Grund hierfür liegt darin, daß es für eine Schreib-/Leseprüfung zwar ausreicht, dem synchronen dy­ namischen Direktzugriffsspeicher nur die Anfangsadresse zuzuführen, daß jedoch Fehlerinformationen im Fehler­ speicher FM mit der Adresse gespeichert werden müssen, die der Datenkettenadresse im zu prüfenden synchronen dynamischen Direktzugriffsspeicher entspricht.

In Fig. 10 ist ein Beispiel für die Anordnung des Adreß­ generators des Halbleiterprüfsystems zum Prüfen von Synchronspeichern dargestellt. Der Adreßgenerator gemäß Fig. 10 enthält einen Hauptadreßgenerator 510, einen Ne­ benadreßgenerator 520, einen Überlappungsadreßkonverter 530, einen Sequenzadreßkonverter 540 und eine Adreßaus­ wahlschaltung 550. Zur Erzeugung der Adreßdatenkette dient der Nebenadreßgenerator 520 als einfaches Inkre­ mentalzählwerk, das die Adreßdaten in jedem Takt um eins erhöht.

Der Überlappungsadreßkonverter 530 bildet eine exklu­ sive Logiksumme (EOR) aus den vom Hauptadreßgenerator 510 kommenden Adreßdaten und den vom Nebenadreßgenera­ tor 520 kommenden Adreßdaten, während der Sequenzadreß­ konverter 540 die Adreßdaten vom Hauptadreßgenerator 510 und vom Nebenadreßgenerator 520 addiert. Die Adreß­ wahlschaltung 550 wählt eine der vom Hauptadreßgenera­ tor 510, dem Überlappungskonverter 530 und dem Sequenz­ konverter 540 erzeugten Adressen aus.

Zur Erzeugung der Adreßdatenkette für eine bestimmte Bit-Länge werden dabei entweder die Adreßdaten vom Überlappungskonverter 530 oder vom Sequenzkonverter 540 ausgewählt. Sollen Adreßdaten normalen Typs erzeugt werden, so fällt die Wahl auf die vom Hauptadreßgenera­ tor 520 generierten Adreßdaten. Welcher Adreßkettenmo­ dus gewählt wird, hängt dabei von der Spezifikation des zu prüfenden Speicherbauteils ab.

Somit ist es durch Verwendung eines bestimmten Pro­ gramms zur Durchführung der Adreßumwandlungsfunktion gemäß Fig. 10 beim Stand der Technik möglich, Überlap­ pungsadreßdatenketten bzw. Sequenzadreßdatenketten mit relativ geringer Geschwindigkeit zu erzeugen. Hingegen ist es hierbei schwierig, die Adreßdatenketten bzw. die Schreibdaten für einen Synchronspeicher mit einer hohen Geschwindigkeit zu generieren, die der internen Ge­ schwindigkeit eines Hochgeschwindigkeitsprüflings, etwa eines Synchronspeichers, entspricht.

Was das dem Prüfling zuzuführende Muster betrifft, so reicht es aus, eine Anfangsadresse zu erzeugen, so daß hierbei die Hochgeschwindigkeits-Mustererzeugung nicht von grundlegender Bedeutung ist, da nur eine von beispielsweise acht Adressen erzeugt werden muß. Um die Erzeugungsgeschwindigkeit beispielsweise zu verdoppeln, reicht es dabei zur Hochgeschwindigkeitserzeugung der Anfangsadresse aus, zwei Adreßmuster zu kombinieren. Beim Kombinieren von Adreßmustern ergibt sich jedoch der Nachteil, daß beispielsweise die Datenerzeugung durch Datenumwandlung in Abhängigkeit von Adreßdaten nicht möglich ist, da die Adreßdatenkette nur in zwei verschiedenen Formen erzeugt werden kann. Außerdem ist von Nachteil, daß hier auch die Datenumwandlung im Hin­ blick auf die Bauteiltopologie nicht zufriedenstellend durchzuführen ist. Auf die genannten Probleme wird im folgenden noch näher eingegangen.

Wie sich wiederum dem Blockschaltbild gemäß Fig. 5 und den Taktdiagrammen gemäß. Fig. 8 entnehmen läßt, erzeugen der Adreßfunktionsgenerator 322 und die Datentopologie- Kontrolleinheit 323 bei Erhalt identischer Adreßsignale A200s das Umwandlungssignal. Wenn das Prüfsystem im Doppelgeschwindigkeitsmodus betrieben werden soll, so wird im zu prüfenden Synchronspeicher automatisch ein Adreßsignal erzeugt, das eine doppelt so hohe Frequenz (200 MHz) aufweist, als dies beim Prüftakt T (100 MHz) des Halbleiterprüfsystems der Fall ist. Beim Doppelge­ schwindigkeitsmodus des Prüfsystems werden die Schreib­ daten auf der Grundlage der im zu prüfenden Speicher intern erzeugten Adreßdatenkette mit einer im Vergleich zum Prüftakt T (100 MHz) doppelt so hohen Geschwindig­ keit (200 MHz) gespeichert, wie sich dies Fig. 8E ent­ nehmen läßt.

Bei diesem Doppelgeschwindigkeitsmodus weist das zum Adreßfunktionsgenerator 322 und der Datentopologie-Kon­ trolleinheit 323 geleitete Adreßsignal A200s (vgl. Fig. 5) jedoch keine Adreßinformation über die doppelte Geschwindigkeit der dem zu prüfenden Speicher zugeführ­ ten Schreibdaten auf. Dies wiederum bedeutet, daß die durch den Adreßfunktionsgenerator 322 bzw. die Datento­ pologie-Kontrolleinheit 323 erzeugten Umwandlungssi­ gnale die Orte der umzuwandelnden Daten nicht genau wiedergeben, wodurch es unmöglich wird, am Ausgang der Umwandler 325 und 326 Schreibdaten zu lieferen, die für die betreffenden Speicherzellen korrekt umgewandelt wurden.

Es ist daher eine Aufgabe der vorliegenden Erfindung, ein Halbleiterprüfsystem mit einem Mustergenerator zu beschreiben, welcher ein kombiniertes Prüfmuster erzeu­ gen kann, das eine Wiederholungsgeschwindigkeit auf­ weist, die höher ist als die Ausgangswiederholungsge­ schwindigkeit der einzelnen Prüfmuster.

Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, ein Halbleiterprüfsystem zu beschreiben, das ein Hochgeschwindigkeitsprüfmuster für ein zu prüfendes Halbleiterbauteil liefert, indem es zwei oder mehr par­ allele Muster miteinander kombiniert, wobei das Prüfmu­ ster gleichzeitig in Abhängigkeit von dem Prüfling zu­ geführten Adreßsignalen modifiziert wird.

Schließlich besteht eine Aufgabe der vorliegenden Er­ findung auch darin, einen Prüfmustergenerator zu be­ schreiben, der in einem Halbleiterprüfsystem eingesetzt wird und in der Lage ist, auch dann auf einfach Weise Schreibdaten zur Speicherung in einem zu prüfenden Syn­ chronspeicher zu erzeugen, wenn sich der zu prüfende Speicher in einem Adreßdatenkettenmodus befindet.

Die genannten Aufgaben werden erfindungsgemäß durch einen Mustergenerator zur Erzeugung eines zum Prüfen eines Speicherbauteils dienenden Prüfmusters gelöst, wobei der Mustergenerator die folgenden Bestandteile enthält:

• 1. einen Adreßgenerator zur Erzeugung eines einem Prüf­ ling zuzuführenden Adreßsignals mit einem Prüftakt T;
• 2. einen Datengenerator zur Erzeugung von im Prüfling zu speichernden Schreibdaten, wobei dieser Datenge­ nerator die folgenden Bestandteile umfaßt:
  • 1. einen ersten Datengenerator zur Erzeugung ge­ radzahliger Schreibdaten;
  • 2. einen zweiten Datengenerator zur Erzeugung von Schreibdaten mit ungerader Zahl;
  • 3. einen Adreßkonverter, der das Adreßsignal vom Adreßgenerator empfängt und eine für jeden Prüftakt T um zwei erhöhte geradzahlige Adresse sowie eine für jeden Prüftakt T um zwei erhöhte Adresse mit ungerader Zahl erzeugt;
  • 4. erste Mittel zum Umwandeln der vom ersten Da­ tengenerator kommenden geradzahligen Daten in Abhängigkeit der vom Adreßkonverter stammenden geradzahligen Adresse; und
  • 5. zweite Mittel zum Umwandeln der vom zweiten Da­ tengenerator kommenden Daten mit ungerader Zahl in Abhängigkeit von der vom Adreßkonverter stam­ menden Adresse mit ungerader Zahl.

Das den Mustergenerator enthaltende erfindungsgemäße Halbleiterprüfsystem ist in der Lage, ein kombiniertes Prüfmuster zu erzeugen, das eine Wiederholungsgeschwin­ digkeit aufweist, die höher ist als die Ausgangswieder­ holungsgeschwindigkeit der einzelnen Muster. Die in ei­ nem einem zu prüfenden Halbleiterbauteil zuzuführenden Prüfmuster enthaltenen Daten können dadurch korrekt modifiziert werden, daß in ihnen enthaltene, spezifi­ zierte Daten in Abhängigkeit von Adreßdaten umgewandelt werden, wodurch ein wirksames Hochgeschwindig­ keitsprüfen des Halbleiterbauteils ermöglicht wird.

Im folgenden wird die vorliegende Erfindung unter Be­ zugnahme auf die beigefügte Zeichnung näher erläutert. In der Zeichnung zeigen:

Fig. 1 ein Blockschaltbild eines Beispiels für den Aufbau eines im erfindungsge­ mäßen Mustergenerator verwendeten Da­ tengenerators;

Fig. 2A bis 2F Taktdiagramme zur Darstellung der Ar­ beitsabläufe im Datengenerator gemäß Fig. 1;

Fig. 3 ein Blockschaltbild des grundlegenden Aufbaus eines Halbleiterprüfsystems;

Fig. 4 ein Blockschaltbild des grundlegenden Aufbaus des im Halbleiterprüfsystem gemäß Fig. 3 verwendeten Mustergenera­ tors;

Fig. 5 ein Blockschaltbild eines Beispiels für den Aufbau des im Mustergenerator gemäß Fig. 4 verwendeten herkömmlichen Datengenerators;

Fig. 6 ein Schemadiagramm zur Darstellung des Konzepts der Schreibdatenumwandlung im für einen zu prüfenden Speicherbauteil verwendeten Prüfmuster in Abhängigkeit von Adreßdaten;

Fig. 7 ein Schemadiagramm zur Darstellung des Konzepts der Schreibdatenumwandlung im zur Prüfung einer topologischen Be­ schaffenheit eines zu prüfenden Spei­ chers verwendeten Prüfmuster in Abhän­ gigkeit von den Adreßdaten;

Fig. 8A bis 8E Taktdiagramme zur Darstellung von Ab­ läufen in einem im Datenkettenmodus betriebenen, zu prüfenden Synchron­ speicher sowie der Erzeugung von Schreibdaten für den Synchronspeicher durch den im Halbleiterprüfsystem ent­ haltenen Mustergenerator;

Fig. 9 ein Blockschaltbild eines weiteren Beispiels für den Aufbau eines im erfindungsgemäßen Mustergenerator ver­ wendeten Datengenerators;

Fig. 10 ein Blockschaltbild eines Beispiels für einen Adreßgenerator gemäß dem Stand der Technik zur Erzeugung von zum Prüfen eines Synchronspeichers verwendeten Adreßsignalen, einschließ­ lich Adreßdatenketten;

Fig. 11 ein Blockschaltbild eines Beispiels eines erfindungsgemäßen Adreßkonver­ ters, der im Datengenerator zur Erzeu­ gung von Schreibdaten für die Prüfung eines Synchronspeichers eingesetzt wird;

Fig. 12 ein Diagramm zur Darstellung eines Beispiels eines Musterprogramms zur Erzeugung von Prüfmustern im erfin­ dungsgemäßen Mustergenerator; und

Fig. 13 ein Diagramm eines Beispiels für die Adreßumwandlung in den im erfindungsgemäßen Mustergenerator ver­ wendeten ersten und zweiten Adreßkon­ vertern.

Die vorliegende Erfindung wird zunächst unter Bezug­ nahme auf das Blockschaltbild gemäß Fig. 1 und die Takt­ diagramme gemäß Fig. 2 erläutert. Das Blockschaltbild gemäß Fig. 1 zeigt ein Beispiel für den Aufbau eines im erfindungsgemäßen Mustergenerator eingesetzten Da­ tensignalgenerators 300, während die Taktdiagramme ge­ mäß Fig. 2 die Arbeitsweise des Datensignalgenerators gemäß Fig. 1 verdeutlichen. In den Fig. 1 und 2 sind die Bauteile, die denjenigen im bekannten Beispiel gemäß den Fig. 5 und 8 identisch sind, mit denselben Bezugs­ ziffern gekennzeichnet.

Der Datensignalgenerator 300 gemäß Fig. 1 besteht aus einem Datenbetriebskontrollspeicher 310 und einem Da­ tengenerator 320. Beim Datenbetriebskontrollspeicher 310 handelt es sich um einen Speicher zur Speicherung von Operationsbefehlen, die verschiedene Abläufe im Da­ tengenerator 320 ermöglichen. Der Datenbetriebskon­ trollspeicher 310 empfängt als Eingabeadressen die Se­ quenzdaten 100s vom Sequenzgenerator 100 und erzeugt Kontrolldaten 310s, die dem Datengenerator 320 zuge­ führt werden. Die Wiederholungsgeschwindigkeit der Se­ quenzdaten 100s entspricht beispielsweise dem Prüftakt T.

Zu den Hauptbestandteileri des Datengenerators 320 gehö­ ren ein Adreßkonverter 350, der einen ersten Adreßkon­ verter 350a und einen zweiten Adreßkonverter 350b um­ faßt, ein erster Datengenerator 321a, ein zweiter Datengenerator 321b, ein erster Adreßfunktionsgenerator 322a, ein zweiter Adreßfunktionsgenerator 322b, eine erste Datentopologie-Kontrolleinheit 323a, eine zweite Datentopologie-Kontrolleinheit 323b, ein Umwandler 325, der einen ersten Umwandler 325a und einen zweiten Um­ wandler 325b umfaßt, sowie ein aus einem ersten Topolo­ gie-Umwandler 326a und einem zweiten Topologie-Umwand­ ler 326b bestehender Topologie-Umwandler 326. Wie sich Fig. 1 entnehmen läßt, enthält der erfindungsgemäße Da­ tengenerator 320 zwei Adreßfunktionsgeneratoren 322a und 322b, zwei Adreßkonverter 350a und 350b sowie zwei Datentopologie-Kontrolleinheiten 323a und 323b.

Wenn der Adreßkonverter 350 das ständig vom Adreßsignalgenerator 200 abgegebene Adreßsignal A200s im Prüftakt T empfängt, so gibt er Ausgangs-Adreßsi­ gnale aus, die eine Wiederholungsgeschwindigkeit auf­ weisen, welche zweimal so hoch ist wie diejenige des Prüftakts T. Im einzelnen empfängt dabei der erste Adreßkonverter 350a das Adreßsignal A200s und erzeugt ein geradzahliges Adreßsignal 350as, welches im Prüftakt T den doppelten Wert des Adreßsignals A200s aufweist. Das geradzahlige Adreßsignal 350as wird dem ersten Adreßfunktionsgenerator 322a und der ersten Da­ tentopologie-Kontrolleinheit 323a zugeführt. Der zweite Adreßkonverter 350b empfängt ebenfalls das Adreßsignal A200s und erzeugt ein Adreßsignal 350bs, das im Prüftakt T den doppelten Wert des Adreßsignals A200s plus eins aufweist. Das Adreßsignal mit ungerader Zahl 350bs wird dem zweiten Adreßfunktionsgenerator 322b und der zweiten Datentopologie-Kontrolleinheit 323b zuge­ führt.

Wenn der erste Adreßfunktionsgenerator 322a das gerad­ zahlige Adreßsignal 350as empfängt, erzeugt er in Ab­ hängigkeit von den Adreßdaten ein Um­ wandlungsinformationssignal 322as. Das Umwandlungsin­ formationssignal 322as wird dem ersten Umwandler 325a zugeführt. In entsprechender Weise erzeugt der zweite Adreßfunktionsgenerator 322b bei Empfang des Adreßsi­ gnals mit ungerader Zahl 350bs in Abhängigkeit von den Adreßdaten ein Umwandlungsinformationssignal 322bs, welches dem zweiten Umwandler 325b zugeführt wird.

Die Schreibdaten (Mustersignale) 321as und 321bs vom ersten und zweiten Datengenerator werden dementspre­ chend vom ersten bzw. zweiten Umwandler 325a bzw. 325b auf der Grundlage der Umwandlungsinformationssignale 322as bzw. 322bs umgewandelt. Wenn nun die Schreibdaten im Wellenformatierer FC kombiniert werden, so entstehen dabei Schreibdaten zur Speicherung im zu prüfenden Syn­ chronspeicher, die eine Wiederholungsgeschwindigkeit aufweisen, welche dem Doppelten der Geschwindigkeit des Prüftakts T entspricht. Bei dieser Anordnung wird die den Ausgangsdaten des ersten bzw. zweiten Datenge­ nerators 321a bzw. 321b korrekt entsprechende Umwand­ lungsinformation dem ersten bzw. zweiten Umwandler 325a bzw. 325b zugeleitet. Somit werden selbst im Doppelge­ schwindigkeitsmodus die Schreibdaten in Abhängigkeit von den Adreßdaten korrekt umgewandelt, wodurch sich ein Prüfmuster beispielsweise in Form des in Fig. 6 dar­ gestellten Schachbrettmusters ergibt.

Wie bereits unter Bezugnahme auf die Fig. 5 und 7 erläu­ tert wurde, kann es vorkommen, daß in einem bestimmten Typ von zu prüfenden Speicher aufgrund der außergewöhn­ lichen physikalischen Gestaltung (Topologie) der darin enthaltenen Speicherzellen die Lade- und Entladevor­ gänge bestimmter Speicherzellen im Vergleich zu her­ kömmlichen Lade- und Entladevorgängen umgekehrt ablau­ fen. Um ein Speicherbauteil mit einer derartigen beson­ deren physikalischen Struktur effektiv prüfen zu kön­ nen, muß ein Schreibdaten enthaltendes Prüfmuster der­ art modifiziert werden, daß in einer bestimmten Zeilen- oder Spaltenadresse bzw. einem bestimmten Wort enthal­ tene Schreibdaten umgewandelt werden. Bei der vorlie­ genden Erfindung läßt sich eine derartige, der Topolo­ gie des zu prüfenden Speicherbauteils entsprechende Um­ wandlung von Schreibdaten selbst im Doppelgeschwindig­ keitsmodus auf einfache Weise erzielen.

Im einzelnen wird dabei bei der Anordnung gemäß Fig. 1 von der ersten Datentopologie-Kontrolleinheit 323a bei Erhalt des geradzahligen Adreßsignals 350as ein Umwand­ lungsinformationssignal 323 in Abhängigkeit von den Adreßdaten erzeugt und dem ersten Topologie-Umwandler 326a zugeführt. In entsprechender Weise erzeugt die zweite Datentopologie-Kontrolleinheit 323b bei Erhalt des Adreßsignals mit ungerader Zahl 350bs ein Umwand­ lungsinformationssignal 323bs in Abhängigkeit von den Adreßdaten, welches dem zweiten Topologie-Umwandler 326b zugeführt wird.

Die über den ersten Umwandler 325a vom ersten Datenge­ nerator 321a kommenden Schreibdaten 321as werden vom ersten Topologie-Umwandler 326a auf der Grundlage des Umwandlungsinformationssignals 323as umgewandelt, wäh­ rend die über den zweitbn Umwandler 325b vom zweiten Datengenerator 321b kommenden Schreibdaten 321bs vom zweiten Topologie-Umwandler 326b auf der Grundlage des Umwandlungssignals 323bs umgewandelt werden. Die resul­ tierenden Schreibdaten werden dem Wellenformatierer FC zugeführt, wo sie miteinander (durch eine Parallel-Se­ riell-Umwandlung) kombiniert werden.

Somit werden zur Speicherung im zu prüfenden Synchron­ speicher Schreibdaten erzeugt, deren Wiederholungsge­ schwindigkeit doppelt so hoch ist wie die des Prüftakts T. Bei dieser Anordnung wird die Umwandlungsinforma­ tion, die den Ausgangsdaten der ersten und zweiten Da­ tengeneratoren 321a bzw. 321b genau entspricht, den er­ sten und zweiten Topologie-Umwandlern 326a und 326b zu­ geführt. Somit werden hier selbst im Doppelgeschwindig­ keitsmodus die Schreibdaten in Abhängigkeit von den Adreßdaten korrekt umgewandelt, wodurch auf einfache Weise ein Prüfmuster entsteht, wie es in Fig. 7 darge­ stellt ist, mit dessen Hilfe die Topologie des zu prü­ fenden Speicherbauteils effektiv geprüft werden kann.

Die Arbeitsweise des beschriebenen Mustergenerators wird im folgenden unter Bezugnahme auf die Taktdia­ gramme gemäß Fig. 2 näher erläutert. Dabei wird davon ausgegangen, daß das vom Adreßsignalgenerator 200 kom­ mende Adreßsignal A200s im Prüftakt T fortlaufende Adreßwerte A0, A1, A2, . . . aufweist, wie dies Fig. 2A entnommen werden kann, die wiederum mit der entspre­ chenden Darstellung in Fig. 8 identisch ist. Außerdem wird davon ausgegangen, daß die Adreßsequenz im Daten­ kettenmodus des Prüflings, beispielsweise des Syn­ chronspeichers, eine im Vergleich zum Prüftakt T dop­ pelt so hohe Geschwindigkeit aufweist. Zum Prüfen eines solchen Prüflings wird also das Halbleiterprüfsystem in den Doppelgeschwindigkeitsmodus gebracht, bei dem die Wiederholungsgeschwindigkeit des Prüfmusters mit Hilfe der Kombinationstechnik verdoppelt wird.

Der Adreßkonverter 350 empfängt das Adreßsignal A200s gemäß Fig. 2A und erzeugt eine geradzahlige Adresse mit den Adreßdaten TA0, TA2, TA4, . . ., wie in Fig. 2B darge­ stellt, sowie eine Adresse mit ungerader Zahl, welche die Adreßdaten TA1, TA3, TA5, . . . enthält, wie sich Fig. 2C entnehmen läßt. Die Abfolge der geradzahligen Adressen und der Adressen mit ungerader Zahl entspricht dem Prüftakt T. Indem somit die geradzahligen Adressen mit den Adressen mit ungerader Zahl kombiniert werden, läßt sich ein Adreßsignal mit einer Wiederholungsgeschwindigkeit T/2 erzeugen.

Das in Fig. 2D dargestellte erste Mustersignal mit den Schreibdaten mit ungerader Zahl Di0, Di2, Di4, . . ., das in Abhängigkeit von der in Fig. 2B dargestellten gerad­ zahligen Adresse umgewandelt wurde, wird am Ausgang des Mustergenerators bereitgestellt. In ähnlicher Weise wird am Ausgang des Mustergenerators auch das in Fig. 2F gezeigte zweite Muster mit geradzahligen Schreibdaten Di1, Di3, Di5, . . . erzeugt, welches in Abhängigkeit von der Adresse mit ungerader Zahl gemäß Fig. 2C umgewandelt wurde. Somit können die Schreibdaten (Prüfmuster), die den im Prüfling generierten Datenkettenadressen ent­ sprechen, mit Hilfe des erfindungsgemäßen Mustergenera­ tors korrekt erzeugt werden.

Fig. 11 zeigt ein Beispiel für den Aufbau des im erfin­ dungsgemäßen Mustergenerator enthaltenen Adreßkonver­ ters 350. Wie bereits unter Bezugnahme auf Fig. 1 erläu­ tert wurde, enthält der Adreßkonverter 350 einen ersten und einen zweiten Adreßkonverter 350a und 350b. Beim Beispiel gemäß Fig. 11 empfangen der erste und zweite Adreßkonverter die Hauptadreßdaten und die Nebenadreß­ daten vom Hauptadreßgenerator bzw. vom Nebenadreßgene­ rator (siehe Fig. 10). Der erste Adreßkonverter 350a enthält eine Adreßschiebeeinheit 561, einen Überlap­ pungsadreßkonverter 531, einen Sequenzadreßkonverter 541 und eine Adreßauswahleinheit 551. Der zweite Adreß­ konverter 350b enthält eine Adreßschiebeeinheit 562, eine Addiereinrichtung 572, einen Überlap­ pungsadreßkonverter 532, einen Sequenzadreßkonverter 542 und eine Adreßauswahleinheit 552.

Jede Adreßschiebeeinheit 561 und 562 dient dazu, die ankommenden Adresswerte mit zwei zu multiplizieren. Eine solche Funktion läßt sich beispielsweise mit Hilfe eines Schieberegisters mit einem zusätzlichen LSB (Niedrigsignifikanzbit) leicht durchführen. In dem Fall, in dem die Nebenadreßdaten für jeden Prüftakt T um zwei erhöht werden, kann auf eine solche Adreßschie­ beeinheit verzichtet werden. Die Addiereinrichtung 572 im zweiten Adreßkonverter 350b dient dazu, das Adreß­ ausgangssignal der Adreßschiebeeinheit 562 mit eins zu addieren. Hierdurch wird am Ausgang der Adreßschiebe­ einheit 561 die geradzahlige Adresse geliefert, während am Ausgang der Addiereinrichtung 572 die Adresse mit ungerader Zahl erscheint.

Die Überlappungsadreßkonverter 531 und 532, die Se­ quenzadreßkonverter 541 und 542 und die Adreßauswahleinheiten 551 und 552 funktionieren in der­ selben Weise wie beim konventionellen Beispiel gemäß Fig. 10. Um die Adreßdatenkette mit einer bestimmten Bitlänge zu erzeugen, wählt die Adreßauswahleinheit Adreßdaten entweder vom Überlappungskonverter oder von Sequenzkonverter aus. Zur Erzeugung der normalen Adreß­ daten werden von der Adreßauswahleinheit die Haupt­ adreßdaten ausgewählt. Wie sich Fig. 1 entnehmen läßt, werden die Ausgangssignale des ersten und zweiten Adreßkonverters 350a bzw. 350b den ersten und zweiten Adreßfunktionsgeneratoren 322a bzw. 322b und den ersten und zweiten Datentopologie-Kontrolleinheiten 323a bzw. 323b zugeführt.

Fig. 12 zeigt ein Beispiel für ein Musterprogramm, wel­ ches im erfindungsgemäßen Mustergenerator ausgeführt wird, um die genannten Arbeitsabläufe in diesem Mustergenerator zu erzielen. Fig. 13 zeigt ein Beispiel der Adreßumwandlung im ersten Adreßkonverter 350a und im zweiten Adreßkonverter 350b. Bei diesem Beispiel wird davon ausgegangen, daß die Anfangsadresse im Adreßdatenkettenmodus des zu prüfenden Synchronspei­ chers "3" lautet und die Länge der Datenketten 8 Bits beträgt.

Das Musterprogramm gemäß Fig. 12 enthält die Begriffe "Sortiereradresse" (Sequencer Address), "Sortiererbefehl" (Sequencer Ins), "Adreßbefehl" (Adress Ins) und "Datenbefehl" (Data Ins). Beim Sor­ tiererbefehl steht "INC" für einen Befehl zur Erhöhung des Sortierers um eins, während "LOOP" einem Befehl zur Verzweigung des Sortierers um die in "Label" festge­ legte Anzahl entspricht. Beim Adreßbefehl "MA<3" han­ delt es sich um einen Befehl zum Einrichten der vom Adreßgenerator erzeugten Adresse "3" zur Einstellung der Anfangsadresse im Adreßdatenkettenmodus. "MA<MA" ist ein Befehl zur Beibehaltung der Hauptadresse. Bei "MA<MA+8" handelt es sich um einen Befehl, die Haupt­ adresse mit acht, d. h. mit der Adreßdatenkettenlänge, zu addieren. "SA<0" ist ein Befehl zum Einrichten der vom Nebenadreßgenerator erzeugten Nebenadresse "0", während "SA<SA+1" einen Befehl zum Erhöhen der vom Ne­ benadreßgeneratör erzeugten Nebenadresse um eins an­ zeigt. Der Datenbefehl "DT1<5555" steht für einen Be­ fehl zum Einrichten der vom Datengenerator erzeugten Daten "5555". "DT1<DT1" ist ein Befehl, bei dem die Da­ ten beibehalten werden, während "FP1" einen Befehl dar­ stellt, bei dem die Adreßfunktion so eingestellt wird, daß ein Schachbrettmuster entsteht.

Die Tabellen gemäß den Fig. 13A und 13B zeigen bei (1) das Hauptadreßgenerator-Ausgangssignal, bei (2) das Ne­ benadreßgenerator-Ausgangssignal, bei (3) das Adreß­ schiebe-Ausgangssignal, bei (4) das Addiereinrichtungs- Ausgangssignal, bei (5) das Überlappungskonverter-Aus­ gangssignal, bei (6) das Sequenzkonverter-Ausgangssi­ gnal und bei (7) das Adreßausgangsignal, wobei (7)-1 eine Überlappungsadresse und (7)-2 eine Sequenzadresse darstellt. Durch Kombination der Umwandlungsergebnisse der ersten und zweiten Adreßumwandlung läßt sich eine gewünschte Adreßsequenz mit hoher Geschwindigkeit erzeugen.

Bei der Adressierung eines RDRAMs (dynamischer Rambus- Direktspeichers) werden die drei niedrigeren Bits der Adresse nicht verwendet. Die Erzeugung der Adreßfunk­ tion erfolgt ansonsten in ähnlicher Weise wie bei der oben erwähnten Sequenzadresse, wobei allerdings die An­ fangsadresse auf "000" gesetzt wird. Beim Datenketten­ modus eines RDRAMs beträgt die Datenkettenlänge 8 Bits. Somit kann die Anordnung gemäß der vorliegenden Erfin­ dung zum Prüfen eines RDRAMs problemlos eingesetzt wer­ den.

Die vorliegende Erfindung ist nicht auf die beschriebe­ nen Ausführungsbeispiele beschränkt. So kann beispiels­ weise für ein Halbleiterprüfsystem, das entsprechend Fig. 5 keine Datentopologie-Kontrolleinheit 323 und kei­ nen Topologie-Umwandler 326 aufweist, eine erfindungs­ gemäße Anordnung entsprechend Fig. 9 Verwendung finden. Wenn man die Leitungen für das Umwandlungsinformations­ signal am Ausgang des ersten und zweiten Adreßfunkti­ onsgenerators 322a und 322b von 1 auf n erhöht, kann ein solches Umwandlungsadreßsignal u. U. auch dazu ver­ wendet werden, die Topologieumwandlung zu kontrollie­ ren, sofern die Umwandlungsbedingungen relativ einfach sind.

Bei der vorliegenden Erfindung handelt es sich bei den zu prüfenden Halbleiterbauteilen um Speicherbauteile, und insbesondere um einen Synchronspeicher. Die vorlie­ gende Erfindung kann aber auch vorteilhaft bei der Prü­ fung von Systemgroßschaltkreisen, etwa "System-on-a- Chip"-Schaltungen mit eingebautem Hochgeschwindigkeits­ speicher eingesetzt werden.

Das erfindungsgemäße Halbleiterprüfsystem mit Musterge­ nerator ist in der Lage, kombinierte Prüfmuster zu er­ zeugen, deren Wiederholungsgeschwindigkeit höher ist als die Ausgangswiederholungsgeschwindigkeiten der ein­ zelnen Prüfmuster. Die Daten des einem Prüfling zuzu­ führenden Prüfmusters können durch Umwandlung der in ihnen enthaltenen spezifizierten Daten in Abhängigkeit von Adreßdaten so modifiziert werden, daß sich eine wirksame Hochgeschwindigkeitsprüfung des Prüflings vor­ nehmen läßt. Der erfindungsgemäße Mustergenerator läßt sich besonders effektiv beim Prüfen von Synchronspei­ chern, wie etwa synchronen dynamischen Direktzugriffs­ speichern (SDRAMs) und synchronen statischen Direktzu­ griffsspeichern (SSRAMs), sowie von dynamischen Rumbus- Direktzugriffsspeichern (RDRAMs) einsetzen.

Claims (15)

1. Mustergenerator zur Erzeugung eines zum Prüfen eines Speicherbauteils dienenden Prüfmusters, wobei der Mustergenerator die folgenden Bestandteile enthält:

• 1. einen Adreßgenerator zur Erzeugung eines einem Prüfling zuzuführenden Adreßsignals mit einem Prüftakt T;
• 2. einen Datengenerator zur Erzeugung von im Prüf­ ling zu speichernden Schreibdaten, wobei dieser Datengenerator die folgenden Bestandteile um­ faßt:
  • 1. einen ersten Datengenerator zur Erzeugung ge­ radzahliger Schreibdaten;
  • 2. einen zweiten Datengenerator zur Erzeugung von Schreibdaten mit ungerader Zahl;
  • 3. einen Adreßkonverter, der das Adreßsignal vom Adreßgenerator empfängt und eine bei jedem Prüftakt T um zwei erhöhte geradzahlige Adresse sowie eine bei jeder Prüftakt T um zwei erhöhte Adresse mit ungerader Zahl er­ zeugt;
  • 4. erste Mittel zum Umwandeln der vom ersten Da­ tengenerator kommenden geradzahligen Daten in Abhängigkeit der vom Adreßkonverter stammen­ den geradzahligen Adresse; und
  • 5. zweite Mittel zum Umwandeln der vom zweiten Datengenerator kommenden Daten mit ungerader Zahl in Abhängigkeit von der vom Adreßkonver­ ter stammenden Adresse mit ungerader Zahl.

2. Mustergenerator nach Anspruch 1, weiterhin enthal­ tend einen Sequenzgenerator zur Erzeugung von Se­ quenzdaten mit dem Prüftakt T, die zum Betrieb des Adreßgenerators sowie des Datengenerators dienen.

3. Mustergenerator nach Anspruch 1, wobei der Datenge­ nerator weiterhin einen Datenbetriebskontrollspei­ cher umfaßt, der die Sequenzdaten empfängt und Kon­ trolldaten erzeugt, die dem ersten Datengenerator und dem zweiten Datengenerator zugeführt werden.

4. Mustergenerator nach Anspruch 1, wobei der Adreßkon­ verter einen ersten Adreßkonverter mit Mitteln zur Erzeugung einer das geradzahlige Adreßsignal bilden­ den ersten Adreßdatenkette sowie einen zweiten Adreßkonverter mit Mitteln zur Erzeugung einer das zweite Adreßsignal mit ungerader Zahl bildenden zweiten Adreßdatenkette enthält.

5. Mustergenerator nach Anspruch 1, wobei die ersten Mittel zum Umwandlung der geradzahligen Daten die folgenden Bestandteile enthalten:

• 1. einen ersten Adreßfunktionsgenerator zur Erzeu­ gung eines ersten Umwandlungssignals in Abhän­ gigkeit von der vom Adreßkonverter kommenden geradzahligen Adresse; sowie
• 2. einen ersten Umwandler, der die geradzahligen Daten vom ersten Datengenerator und das erste Umwandlungssignal vom ersten Adreßfunktionsgene­ rator empfängt und die geradzahligen Daten entsprechend dem ersten Umwandlungssignal umwan­ delt;

und wobei die zweiten Mittel zum Umwandlung der Da­ ten mit ungerader Zahl die folgenden Bestandteile enthalten:

• 1. einen zweiten Adreßfunktionsgenerator zur Erzeu­ gung eines zweiten Umwandlungssignals in Abhän­ gigkeit von der vom Adreßkonverter stammenden Adresse mit ungerader Zahl; sowie
• 2. einen zweiten Umwandler, der die Daten mit un­ gerader Zahl vom zweiten Datengenerator und das zweite Umwandlungssignal vom zweiten Adreßfunktionsgenerator empfängt und die Daten mit ungerader Zahl entsprechend dem zweiten Um­ wandlungssignal umwandelt.

6. Mustergenerator nach Anspruch 1, wobei die ersten Mittel zur Umwandlung der geradzahligen Daten die folgenden Bestandteile umfassen:

• 1. einen ersten Adreßfunktionsgenerator zur Erzeu­ gung eines ersten Umwandlungssignals in Abhän­ gigkeit von der vom Adreßkonverter kommenden geradzahligen Adresse,
• 2. einen ersten Umwandler, der die geradzahligen Daten vom ersten Datengenerator sowie das erste Umwandlungssignal vom ersten Adreßfunktionsgene­ rator empfängt und die geradzahligen Daten entsprechend dem ersten Umwandlungssignal umwan­ delt;
• 3. einen erste Datentopologie-Kontrolleinheit zur Erzeugung eines ersten Topologie-Umwandlungssi­ gnals in Abhängigkeit von der vom Adreßkonverter kommenden geradzahligen Adresse, wobei die Topologie einem Ladungs-/Entladungszustand im Prüfling entspricht; sowie
• 4. einen ersten Topologie-Umwandler, der die gerad­ zahligen Daten vom ersten Umwandler sowie das erste Topologie-Umwandlungssignal von der ersten Datentopologie-Kontrolleinheit empfängt und die geradzahligen Daten entsprechend dem ersten To­ pologie-Umwandlungssignal umwandelt;

und wobei die zweiten Mittel zur Umwandlung der Da­ ten mit ungerader Zahl die folgendem Bestandteile umfassen:

• 1. einen zweiten Adreßfunktionsgenerator zur Erzeu­ gung eines zweiten Umwandlungssignals in Abhän­ gigkeit von der vom Adreßkonverter kommenden Adresse mit ungerader Zahl,
• 2. einen zweite Umwandler, der die Daten mit un­ gerader Zahl vom zweiten Datengenerator sowie das zweite Umwandlungssignal vom zweiten Adreßfunktionsgenerator empfängt und die Daten mit ungerader Zahl entsprechend dem zweiten Um­ wandlungssignal umwandelt;
• 3. eine zweiten Datentopologie-Kontrolleinheit zur Erzeugung eines zweiten Topologie-Umwandlungssi­ gnals in Abhängigkeit von der vom Adreßkonverter kommenden Adresse mit ungerader Zahl; sowie
• 4. einen zweiten Topologie-Umwandler, der die Daten mit ungerader Zahl vom zweiten Umwandler sowie das zweite Topologie-Umwandlungssignal von der zweiten Datentopologie-Kontrolleinheit empfängt und die Daten mit ungerader Zahl entsprechend dem zweiten Topologie-Umwandlungssignal umwan­ delt.

7. Mustergenerator nach Anspruch 1, wobei der Adreßkon­ verter einen ersten Adreßkonverter mit Mitteln zur Erzeugung einer die geradzahlige Adresse bildenden ersten Adreßdatenkette umfaßt, wobei der erste Adreßkonverter die folgenden Bestandteile enthält:

• 1. eine erste Adreßschiebeeinheit, die eine emp­ fangene Adresse bei jedem Prüftakt T um zwei er­ höht;
• 2. einen ersten Adreßdatenketten-Konverter zur Um­ wandlung einer empfangenen Adresse in die erste Adreßdatenkette in einer vom Prüfling vorgegebe­ nen Form; sowie
• 3. eine erste Adreßauswahleinheit zum wahlweisen Erzeugen einer die geradzahlige Adresse bilden­ den ersten Adreßdatenkette;

und wobei der Adreßkonverter einen zweiten Adreßkon­ verter mit Mitteln zur Erzeugung einer die Adresse mit ungerader Zahl darstellenden zweiten Adreßdaten­ kette umfaßt, wobei der zweite Adreßkonverter die folgenden Bestandteile enthält:

• 1. eine zweite Adreßschiebeeinheit, die eine emp­ fangene Adresse bei jedem Prüftakt T um zwei er­ höht;
• 2. einen zweiten Adreßdatenketten-Konverter zur Um­ wandlung einer empfangenen Adresse in die zweite Adreßdatenkette in einer vom Prüfling vorgegebe­ nen Form; sowie
• 3. eine zweite Adreßauswahleinheit zum wahlweisen Erzeugen einer die Adresse mit ungerader Zahl bildenden zweiten Adreßdatenkette.

8. Mustergenerator nach Anspruch 1, wobei es sich beim Prüfling um einen Synchronspeicher, beispielsweise um einen synchronen dynamischen Direktzugriffsspei­ cher (SDRAM), einen synchronen statischen Direktzu­ griffsspeicher (SSRAM) bzw. einen dynamischen Rum­ bus-Direktzugriffsspeicher (RDRAM), handelt.

9. Mustergenerator zur Erzeugung eines zum Prüfen eines Speicherbauteils dienenden Prüfmusters, wobei der Mustergenerator die folgenden Bestandteile enthält:

• 1. einen Sequenzgenerator zur Erzeugung von Se­ quenzdaten mit einem Prüftakt T, die zum Betrieb eines Mustergenerators zur Erzeugung eines Prüf­ musters auf der Grundlage eines Prüfprogramms dienen;
• 2. einen Adreßgenerator, der die Sequenzdaten emp­ fängt und ein Adreßsignal mit dem Prüftakt T er­ zeugt, welches einem Prüfling zugeführt werden soll;
• 3. einen Datengenerator, der die Sequenzdaten emp­ fängt und Schreibdaten erzeugt, die im Prüfling gespeichert werden sollen, wobei dieser Datenge­ nerator die folgenden Bestandteile umfaßt:
  • 1. einen ersten Datengenerator zur Erzeugung von geradzahligen Schreibdaten;
  • 2. einen zweiten Datengenerator zur Erzeugung von Schreibdaten mit ungerader Zahl;
  • 3. einen ersten Adreßkonverter, der das Adreßsi­ gnal vom Adreßgenerator empfängt und eine ge­ radzahlige, sich bei jedem Prüftakt T um zwei erhöhende Adresse entweder in einem Überlap­ pungsmodus oder einem Sequenzmodus erzeugt, wobei der Modus vom Prüfling bestimmt wird;
  • 4. einen zweiten Adreßkonverter, der die Adreß­ signale vom Adreßgenerator empfängt und eine sich bei jedem Prüftakt T um zwei erhöhende Adresse mit ungerader Zahl entweder im Über­ lappungsmodus oder im Sequenzmodus erzeugt, wobei der Modus vom Prüfling bestimmt wird;
  • 5. erste Mittel zur Umwandlung der vom ersten Datengenerator kommenden geradzahligen Daten in Abhängigkeit von der vom Adreßkonverter kommenden geradzahligen Adresse; und
  • 6. zweite Mittel zur Umwandlung der vom zweiten Datengenerator kommenden Daten mit ungerader Zahl in Abhängigkeit von der vom Adreßkonver­ ter kommenden Adresse mit ungerader Zahl.

10. Mustergenerator nach Anspruch 9, wobei die ersten Mittel zur Umwandlung der geradzahligen Daten die folgenden Bestandteile enthalten:

• 1. einen ersten Adreßfunktionsgenerator zur Erzeu­ gung eines ersten Umwandlungssignals in Abhän­ gigkeit von der vom Adreßkonverter kommenden geradzahligen Adresse;
• 2. einen ersten Umwandler, der die geradzahligen Daten vom ersten Datengenerator sowie die ersten Umwandlungssignale vom ersten Adreßfunktionsge­ nerator empfängt und die geradzahligen Daten entsprechend dem ersten Umwandlungssignal umwan­ delt;
• 3. eine erste Datentopologie-Kontrolleinheit zur Erzeugung eines ersten Topologie-Umwandlungssi­ gnals in Abhängigkeit der vom Adreßkonverter kommenden geradzahligen Adresse, wobei die Topo­ logie einem Ladungs-/Entladungszustand im Prüf­ ling entspricht; sowie
• 4. einen ersten Topologie-Umwandler, der die gerad­ zahligen Daten vom ersten Umwandler sowie das erste Topologie-Umwandlungssignal von der ersten Datentopologie-Kontrolleinheit empfängt und die geradzahligen Daten entsprechend dem ersten To­ pologie-Umwandlungssignal umwandelt;

und wobei die zweiten Mittel zur Umwandlung der Da­ ten mit ungerader Zahl die folgendem Bestandteile umfassen:

• 1. einen zweiten Adreßfunktionsgenerator zur Erzeu­ gung eines zweiten Umwandlungssignals in Abhän­ gigkeit von der vom Adreßkonverter kommenden Adresse mit ungerader Zahl,
• 2. einen zweiten Umwandler, der die Daten mit un­ gerader Zahl vom zweiten Datengenerator sowie das zweite Umwandlungssignal vom zweiten Adreßfunktionsgenerator empfängt und die Daten mit ungerader Zahl entsprechend dem zweiten Um­ wandlungssignal umwandelt;
• 3. eine zweite Datentopologie-Kontrolleinheit zur Erzeugung eines zweiten Topologie-Umwandlungssi­ gnals in Abhängigkeit von der vom Adreßkonverter kommenden Adresse mit ungerader Zahl; sowie
• 4. einen zweiten Topologie-Umwandler, der die Daten mit ungerader Zahl vom zweiten Umwandler sowie das zweite Topologie-Umwandlungssignal von der zweiten Datentopologie-Kontrolleinheit empfängt und die Daten mit ungerader Zahl entsprechend dem zweiten Topologie-Umwandlungssignal umwan­ delt.

11. Mustergenerator nach Anspruch 9, wobei der erste Adreßkonverter Mittel zur Erzeugung einer die gerad­ zahlige Adresse bildenden ersten Adressdatenkette umfaßt und die folgenden Bestandteile aufweist:

• 1. eine erste Adreßschiebeeinheit, die eine emp­ fangene Adresse bei jedem Prüftakt T um zwei er­ höht;
• 2. einen ersten Adreßdatenketten-Konverter zur Um­ wandlung einer empfangenen Adresse in die erste Adreßdatenkette in einer vom Prüfling bestimmteh Form; sowie
• 3. eine erste Adreßauswahleinheit zum wahlweisen Erzeugen der die geradzahlige Adresse bildenden ersten Adreßdatenkette;

und wobei der zweite Adreßkonverter Mitteln zur Er­ zeugung einer die Adresse mit ungerader Zahl bilden­ den zweiten Adreßdatenkette umfaßt und die folgenden Bestandteile aufweist:

• 1. eine zweite Adreßschiebeeinheit, die eine emp­ fangene Adresse bei jedem Prüftakt T um zwei er­ höht;
• 2. einen zweiten Adreßdatenketten-Konverter zur Um­ wandlung einer empfangenen Adresse in die zweite Adreßdatenkette in einer vom Prüfling bestimmten Form; sowie
• 3. eine zweite Adreßauswahleinheit zum wahlweisen Erzeugen einer die Adresse mit ungerader Zahl bildenden zweiten Adreßdatenkette.

12. Halbleiterprüfsystem zum Prüfen eines Halbleiter- Speicherbauteils durch Zuführen eines Prüfmusters zu einem zu prüfenden Speicherbauteil und Bewerten von Ausgangsdaten des Speicherbauteils, enthaltend

• 1. einen Sequenzgenerator zur Erzeugung von Se­ quenzdaten mit einem Prüftakt T, welche zum Be­ trieb eines Mustergenerators zur Erzeugung eines Prüfmusters auf der Grundlage eines Prüfpro­ gramms dienen;
• 2. einen Adreßgenerator, der die Sequenzdaten emp­ fängt und ein Adreßsignal mit dem Prüftakt T er­ zeugt, welches dem Prüfling zugeführt werden soll;
• 3. einen Datengenerator, der die Sequenzdaten emp­ fängt und Schreibdaten erzeugt, die im Prüfling gespeichert werden, wobei der Datengenerator die folgenden Bestandteile enthält:
  • 1. einen ersten Datengenerator zur Erzeugung ge­ radzahliger Schreibdaten;
  • 2. einen zweiten Datengenerator zur Erzeugung von Schreibdaten mit ungerader Zahl;
  • 3. einen ersten Adreßkonverter, der das Adreßsi­ gnal vom Adreßgenerator empfängt und eine sich bei jedem Prüftakt T um zwei erhöhende geradzahlige Adresse entweder in einem Über­ lappungsmodus oder einem Sequenzmodus er­ zeugt, wobei der Modus vom Prüfling bestimmt wird;
  • 4. einen zweiten Adreßkonverter, der das Adreß­ signal vom Adreßgenerator empfängt, um eine sich bei jedem Prüftakt T um zwei erhöhende Adresse mit ungerader Zahl entweder im Über­ lappungsmodus oder im Sequenzmodus zu erzeu­ gen, wobei der Modus vom Prüfling bestimmt wird;
  • 5. erste Mittel zur Umwandlung der vom ersten Datengenerator kommenden geradzahligen Daten in Abhängigkeit der vom Adreßkonverter kom­ menden geradzahligen Adresse; und
  • 6. zweite Mittel zur Umwandlung der vom zweiten Datengenerator kommenden Daten mit ungerader Zahl in Abhängigkeit von der vom Adreßkonver­ ter kommenden Adresse mit ungerader Zahl so­ wie
  • 7. einen Wellenformatierer, welcher die gerad­ zahligen Daten von den ersten Mitteln und die Daten mit ungerader Zahl von den zweiten Mit­ teln in paralleler Form empfängt und diese Daten zur Zuführung zum Prüfling in serieller Form kombiniert;
  • 8. einen Logikkomparator zum Vergleich der Aus­ gangsdaten des Prüflings mit SOLL-Wert-Daten und zur Erzeugung eines Fehlersignals, wenn zwischen den Ausgangsdaten und den SOLL-Wert- Daten eine Abweichung auftritt; sowie
  • 9. einen Fehlerspeicher zum Speichern des vom Logikkomparator stammenden Fehlersignals in einer Adresse, die der das Fehlersignal aus­ lösenden Adresse des Prüflings entspricht.

13. Halbleiterprüfsystem nach Anspruch 12, wobei die er­ sten Mittel zur Umwandlung der geradzahligen Daten die folgenden Bestandteile enthalten:

• 1. einen ersten Adreßfunktionsgenerator zur Erzeu­ gung eines ersten Umwandlungssignals in Abhän­ gigkeit von der vom Adreßkonverter stammenden geradzahligen Adresse; sowie
• 2. einen ersten Umwandler, der die geradzahligen Daten vom ersten Datengenerator und das erste Umwandlungssignal vom ersten Adreßfunktionsgene­ rator empfängt und die geradzahligen Daten entsprechend dem ersten Umwandlungssignal umwan­ delt;
• 3. eine erste Datentopologie-Kontrolleinheit zur Erzeugung eines ersten Topologie-Umwandlungssi­ gnals in Abhängigkeit von der vom Adreßkonverter kommenden geradzahligen Adresse, wobei die Topologie einem Ladungs-/Entladungszustand im Prüfling entspricht; sowie
• 4. einen ersten Topologie-Umwandler, der die gerad­ zahligen Daten vom ersten Umwandler sowie das erste Topologie-Umwandlungssignal von der ersten Datentopologie-Kontrolleinheit empfängt und die geradzahligen Daten entsprechend dem ersten To­ pologie-Umwandlungssignal umwandelt;

und wobei die zweiten Mittel zur Umwandlung der Da­ ten mit ungerader Zahl die folgendem Bestandteile enthalten:

• 1. einen zweiten Adreßfunktionsgenerator zur Erzeu­ gung eines zweiten Umwandlungssignals in Abhän­ gigkeit von der vom Adreßkonverter stammenden Adresse mit ungerader Zahl,
• 2. einen zweiten Umwandler, der die Daten mit un­ gerader Zahl vom zweiten Datengenerator sowie das zweite Umwandlungssignal vom zweiten Adreßfunktionsgenerator empfängt und die Daten mit ungerader Zahl entsprechend dem zweiten Um­ wandlungssignal umwandelt;
• 3. eine zweiten Datentopologie-Kontrolleinheit zur Erzeugung eines zweiten Topologie-Umwandlungssi­ gnals in Abhängigkeit von der vom Adreßkonverter kommenden Adresse mit ungerader Zahl; sowie
• 4. einen zweiten Topologie-Umwandler, der die Daten mit ungerader Zahl vom zweiten Umwandler sowie das zweite Topologie-Umwandlungssignal von der zweiten Datentopologie-Kontrolleinheit empfängt und die Daten mit ungerader Zahl entsprechend dem zweiten Topologie-Umwandlungssignal umwan­ delt.

14. Halbleiterprüfsystem nach Anspruch 12, wobei der er­ ste Adreßkonverter Mittel zur Erzeugung einer die geradzahlige Adresse bildenden ersten Adreßdaten­ kette enthält und die folgenden Bestandteile umfaßt:

• 1. eine erste Adreßschiebeeinheit, die eine emp­ fangene Adresse bei jedem Prüftakt T um zwei er­ höht;
• 2. einen ersten Adreßdatenketten-Konverter zur Um­ wandlung einer empfangenen Adresse in die erste Adreßdatenkette in einer vom Prüfling bestimmten Form; sowie
• 3. eine erste Adreßauswahleinheit zum wahlweisen Erzeugen einer die geradzahlige Adresse bilden­ den ersten Adreßdatenkette;

und wobei der zweite Adreßkonverter Mitteln zur Er­ zeugung einer die Adresse mit ungerader Zahl bilden­ den zweiten Adreßdatenkette umfaßt und die folgenden Bestandteile enthält:

• 1. eine zweite Adreßschiebeeinheit, die eine emp­ fangene Adresse bei jedem Prüftakt T um zwei er­ höht;
• 2. einen zweiten Adreßdatenketten-Konverter zur Um­ wandlung einer empfangenen Adresse in die zweite Adreßdatenkette in einer vom Prüfling bestimmten Form; sowie
• 3. eine zweite Adreßauswahleinheit zum wahlweisen Erzeugen einer die Adresse mit ungerader Zahl bildenden zweiten Adreßdatenkette.

15. Halbleiterprüfsystem nach Anspruch 12, wobei es sich beim zu prüfenden Speicherbauteil um einen Synchron­ speicher, beispielsweise einen synchronen dynami­ schen Direktzugriffsspeicher (SDRAM), einen synchro­ nen statischen Direktzugriffsspeicher (SSRAM) bzw. einen dynamischen Rumbus-Direktzugriffsspeicher (RDRAM), handelt.