DE10250875A1 - Vorrichtung und Verfahren zum Konfigurieren einer integrierten Schaltung mit eingebettetem Speicher - Google Patents

Vorrichtung und Verfahren zum Konfigurieren einer integrierten Schaltung mit eingebettetem Speicher

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Abstract

Die vorliegende Erfindung betrifft eine Vorrichtung und ein Verfahren zum Konfigurieren einer integrierten Schaltung mit eingebettetem Speicher, wobei für eine jeweilige Gruppe von Speicherstellen innerhalb eines Speichers Testinformationen erhalten werden (91). Die Testinformationen werden zum Erzeugen von komprimierten Testinformationen hierbei komprimiert (92), wobei auf der Grundlage der komprimierten Testinformationen ein Austausch einer Gruppe von redundanten Speicherschaltungen durchgeführt wird (93), die einer zugehörigen Gruppe von Speicherstellen entspricht.

Description

  • Die vorliegenden Erfindung bezieht sich auf eine Vorrichtung und ein Verfahren zum Konfigurieren einer integrierten Schaltung mit eingebettetem Speicher und insbesondere auf eine Testvorrichtung und ein Testverfahren zum Durchführen eines beschleunigten Tests des eingebetteten Speichers mittels Datenkompression.
  • Zur Erzielung eines schnellen Produktausstoßes und einer hohen Ausbeute benötigen Standardspeicher wie z. B. Standard DRAMs (Dynamic Random Access Memory) oder eingebettete DRAM- Schaltungen intensive Tests. Ein DRAM-Speicher weist üblicherweise redundante Wortleitungen und Bitleitungen auf, die zum Reparieren von defekten Wortleitungen und Bitleitungen verwendet werden können. Die am meisten verbreiteten DRAM- Testprozeduren sind derart ausgestaltet, dass sie alle möglichen Speicherzellenfehler bzw. fehlerhaften Speicherzellen auffinden. Ein externer Tester sammelt alle diese erfassten Fehler in einer sogenannten Bitfehler-Karte bzw. "fail bit map". Der externe Tester verwendet diese Bitfehler-Karte zum Festlegen einer optimalen Verwendung der vorstehend genannten on-chip-Redundanz, um die erfassten Fehler bzw. Defekte zu reparieren.
  • Die Schnittstelle zwischen einem externen Tester und einem DRAM-Baustein (oder einem Baustein bzw. einer integrierten Schaltung mit einem eingebetteten DRAM-Speicher) weist zwei wesentliche Begrenzungsfaktoren auf. Ein begrenzender Faktor ist die maximale Taktfrequenz, die ein externer Tester einer integrierten Schaltung bzw. einem Baustein zuführen kann, wobei der andere begrenzende Faktor in der Anzahl von Pins bzw. Anschlüssen des Bausteins liegt, die für den externen Tester zur Verfügung stehen. Beim Testen eines eingebetteten Speichers, wie beispielsweise eines eingebetteten DRAM- Speichers, stellt die vorstehend beschriebene Begrenzung der Anzahl von Pins bzw. Anschlüssen das größere Problem dar. Derzeitige Technologien liefern beispielsweise sehr große und breite eingebettete DRAM-Speicher (z. B. bis zu 32 Mb mit einer Datenbreite von 256 Bit). Das Testen derartiger eingebetteter Speicherschaltungen wird zunehmend zum wesentlichsten kostentreibenden Faktor für die Gesamt-Chipkosten bzw. gesamten Bausteinkosten.
  • Fig. 1 zeigt eine zeitliche Darstellung für ein herkömmliches Testverfahren eines eingebetteten DRAM-Speichers innerhalb einer integrierten Schaltung, wie z. B. einer anwendungsspezifischen integrierten Schaltung (ASIC, Application Specific Integrated Circuit). Im Beispiel gemäß Fig. 1 ist ein 64-Bit DRAM-Datenbus und eine 16-Bit breite externe Testerschnittstelle dargestellt. Das Zeitdiagramm gemäß Fig. 1 zeigt eine Sequenz bzw. Folge von Lesezugriffen auf den eingebetteten DRAM, wobei zur Vereinfachung nur die zum Zugreifen auf den DRAM verwendete Spaltenadresse CADD (Column Address) dargestellt ist. Wie bereits vorstehend beschrieben wurde, besitzt der eingebettete DRAM-Speicher des Beispiels nach Fig. 1 einen 64-Bit Datenbus DQ [63 : 0], wobei zur Verringerung einer Anzahl von Pins bzw. Anschlüssen, die für den externen Testerzugriff benötigt werden, der interne 64-Bit Datenbus auf eine externe 16-Bit Tester-Schnittstelle DQ_EXT1 [15 : 0] gemultiplext ist. Demzufolge sind vier Taktzyklen bzw. Taktperioden des internen DRAM-Taktes CLK_INT notwendig, damit der externe Tester alle bei einem einzigen Lesezugriff auf den eingebetteten DRAM erzeugten 64 Datenbits durch den externen Tester ausgelesen werden können. Da der eingebettete DRAM-Speicher nur einen Zyklus bzw. eine Periode CLK_INT zum Durchführen seines 64-Bit Lesezugriffs benötigt, bleibt der DRAM für die verbleibenden drei Zyklen des internen DRAM- Taktes CLK_INT, die der externe Tester zum Auslesen aller 64 Bits benötigt, in einem Leerlaufzustand (idle mode).
  • Ein weiteres herkömmliches Beispiel ist in Fig. 2 dargestellt. Im Beispiel gemäß Fig. 2 ist die Aktivität auf dem 64-Bit DRAM-Datenbus DQ und auf der externen Tester-Schnittstelle DQ_EXT1 die gleiche wie in Fig. 1. Im Beispiel gemäß Fig. 2 verbleibt jedoch der DRAM für sieben Taktzyklen des internen DRAM-Taktes CLK_INT im Leerlaufzustand, da die Frequenz des internen DRAM-Taktes CLK_INT doppelt so hoch wie der externe Testertakt CLK_EXT ist. Demgegenüber besitzt im Beispiel gemäß Fig. 1 der externe Testertakt CLK_EXT die gleiche Frequenz wie der interne DRAM-Takt CLK_INT des eingebetteten DRAMs. Das Beispiel gemäß Fig. 2 verdeutlicht, dass der DRAM intern sehr leicht bei Taktfrequenzen arbeiten kann, die höher sind als die höchste Taktfrequenz, welche einem externen Tester zugeführt werden kann. Diese externe Testertaktfrequenz ist nämlich üblicherweise durch Faktoren wie z. B. einer Verdrahtung, einer verwendeten Anschlussfläche und parasitären Sonden bzw. Testernadeln (R, L, C) begrenzt. Obwohl der eingebettete DRAM, wie in Fig. 2 dargestellt ist, mit der zweifachen Taktfrequenz des externen Testers arbeiten kann, wird die Ausgangsdatenrate am Signalausgang DQ_EXT1 weiterhin durch den Takt CLK_EXT des externen Testers begrenzt. Der Unterschied, der durch die höhere interne Taktfrequenz gemäß Fig. 2 verursacht wird, besteht lediglich darin, dass der DRAM-Speicher zwischen jedem Lesezugriffs- Zyklus für sieben interne Taktzyklen in seinem Leerlaufzustand verbleiben muss.
  • Das Umwandeln bzw. Multiplexen von 64 Bit auf 16 Bit und die in den Fig. 1 und 2 dargestellten entsprechenden Leerlaufzustände begrenzen in nachteiliger Weise die Geschwindigkeit, mit der ein Speichertest durchgeführt werden könnte. Dies gilt sowohl für den Fall, dass der interne Speichertakt die gleiche Frequenz oder eine wesentlich höhere Frequenz als der Takt der Tester-Schnittstelle aufweist.
  • Der Erfindung liegt daher die Aufgabe zugrunde, eine Vorrichtung und ein Verfahren zum Konfigurieren einer integrierten Schaltung mit eingebettetem Speicher zu schaffen, wodurch die Testzeit zum Testen der eingebetteten Speicherschaltung verringert ist.
  • Erfindungsgemäß wird diese Aufgabe hinsichtlich des Verfahrens durch die Maßnahmen des Patentanspruchs 1 und hinsichtlich der Vorrichtung durch die Merkmale des Patentanspruchs 13 gelöst.
  • Insbesondere durch die Identifizierung einer Gruppe von Orten bzw. Stellen innerhalb eines Speichers und durch Komprimierung einer diesen Orten zugeordneten Fehlerinformation kann erfindungsgemäß die zum Testen von eingebetteten Speicherschaltungen notwendige Zeit verringert werden. Wenn die komprimierte Fehlerinformation einen Fehler anzeigt, der irgendeiner der Gruppe von Speicherstellen zugeordnet werden kann, so wird ersatzweise eine Gruppe von redundanten Speicherschaltungen, die entsprechend der Gruppe von Speicherstellen zugeordnet ist, verwendet bzw. ersetzt. Eine derartige Nutzung von komprimierten Fehlerinformationen ermöglicht in vorteilhafter Weise eine Reduzierung einer für den Test einer eingebetteten Speicherschaltung benötigten Zeit.
  • In den weiteren Ansprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
  • Die Erfindung wird nachstehend an Hand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben. Es zeigen:
  • Fig. 1 und 2 Zeit-Diagramme zur Veranschaulichung herkömmlicher Testverfahren zum Testen von eingebetteten Speicherschaltungen;
  • Fig. 3 ein vereinfachtes Blockschaltbild zur Veranschaulichung einer globalen Komprimierschaltung, wie sie im erfindungsgemäßen Testverfahren verwendet wird;
  • Fig. 4 eine vereinfachte Blockdarstellung zur Veranschaulichung von lokalen Komprimierschaltungen gemäß Fig. 3;
  • Fig. 5 eine vereinfachte Blockdarstellung zur beispielhaften Realisierung der lokalen Komprimierschaltung gemäß Fig. 4;
  • Fig. 6 eine vereinfachte Blockdarstellung zur Veranschaulichung einer erfindungsgemäßen Anordnung zum Durchführen eines Tests von eingebetteten Speichern;
  • Fig. 7 und 8 Zeit-Diagramme zur Veranschaulichung erfindungsgemäßer Testverfahren zum Testen von eingebetteten Speichern; und
  • Fig. 9 ein Flussdiagramm zur Veranschaulichung wesentlicher Verfahrensschritte beim Durchführen eines Tests in einer Anordnung gemäß Fig. 6.
  • Fig. 3 zeigt ein vereinfachtes Blockschaltbild eines Beispiels für eine globale Komprimierschaltung 101, wie sie zum erfindungsgemäßen Testen von eingebetteten Speichern verwendet wird. Gemäß Fig. 3 ist die globale Komprimierschaltung 101 an einem Adressbus und einem Datenbus der Speicherschaltung angeschaltet bzw. gekoppelt, wodurch von der Speicherschaltung verwendete Adressinformationen CADD und in der Speicherschaltung gespeicherte Dateninformationen DQ übertragen bzw. empfangen werden. Die globale Komprimierschaltung 101 ist ferner derart angeschlossen, dass sie erwartete Daten DQ_EXP empfangen kann, die mit dem auf dem Speicher-Datenbus empfangenen Daten bzw. Dateninformationen DQ verglichen werden. Gemäß Fig. 3 werden diese von der globalen Komprimierschaltung 101 empfangenen Adressinformationen CADD, Dateninformationen DQ und erwartete Dateninformationen DQ_EXT mit einem gemeinsamen Bezugszeichen 31 bezeichnet.
  • In einigen Ausführungsbeispielen besitzt der Speicher-Datenbus eine Breite von 64 Bits, so dass die globale Komprimierschaltung 101 64 Datenbits vom Speicher-Datenbus empfangen kann. Diese 64 Datenbits können beispielsweise einem Abschnitt eines Speicherfeldes (z. B. ein DRAM-Feld) mit 64 Reihen bzw. Zeilen und 1 Spalte entsprechen, welches durch die Speicherschaltung realisiert wird. Jedes der 64 empfangenen Datenbits wird jeweils einer von 64 lokalen Komprimierschaltungen 102 gemeinsam mit dem entsprechenden erwarteten Datenbit zugeführt. Jede lokale Komprimierschaltung 102 vergleicht sein empfangendes Datenbit DQ BIT mit dem zugehörigen erwarteten Datenbit DQ_EXP BIT, um ein Fehlerbit zu erzeugen, welches angibt, ob ein Fehler für diese spezielle Speicherzelle aufgetreten ist oder nicht. Jede lokale Komprimierschaltung 102 speichert das Fehlerbit mit dem zugehörigen Speicherdatenbit, welches es empfangen hat. Anschließend empfängt jede der 64 lokalen Komprimierschaltungen 102 ein weiteres Speicher-Datenbit (z. B. von einem weiteren Abschnitt mit 64 Zeilen und 1 Spalte, der an den Abschnitt mit den 64 Zeilen und einer Spalte angrenzt, aus dem die vorhergehenden Speicherdaten empfangen wurden) mit seinen zugehörigen erwarteten Datenbits, wobei die lokale Komprimierschaltung 102 wiederum das gespeicherte Datenbit DQ BIT mit dem erwarteten Datenbit DQ_EXP BIT zum Erzeugen eines weiteren Fehlerbits vergleichen, wobei das Fehlerbit wiederum in der gleichen Weise wie vorstehend beschrieben abgespeichert wird. Die 64 lokalen Komprimierschaltungen 102 wiederholen diesen Vergleichs- und Speicherprozess für eine vorbestimmte Anzahl von Datensätzen der vom Speicher empfangenen 64 Datenbits, wobei jeder Datensatz der 64 Datenbits, wie vorstehend beschrieben wurde, einen Abschnitt des Speicherfeldes bestehend aus 64 Zeilen × 1 Spalte aufweisen kann.
  • Sobald die 64 lokalen Komprimierschaltungen 102 den vorstehend beschriebenen Prozess zum Vergleichen der empfangenen Datenbits DQ BIT mit den erwarteten Datenbits DQ_EXP BIT und zum Abspeichern der Fehlerbits für eine vorbestimmte Anzahl von Datensätzen der gespeicherten Datenbits (jeder Datensatz enthält beispielsweise einen Abschnitt mit 64 Zeilen × 1 Spalte) von der Speicherschaltung empfangen hat, komprimiert jede lokale Komprimierschaltung 102 die gespeicherten Fehlerbits in ein einziges Bit. Demzufolge liefert die globale Komprimierschaltung 101 gemäß Fig. 3 ein 64-Bit Ausgangssignal DQ_CMPR, das die Testergebnisse für K × 64 Speicherzellen der Speicherschaltung darstellt, wobei K die Anzahl der 64- bit-Datensätze der Speicherdaten (z. B. der Anzahl von Spalten) darstellt, auf die der vorstehend beschriebene Vergleich der empfangenen Daten mit den erwarteten Daten und das Abspeichern der Fehlerbits durchgeführt wurde. Somit repräsentiert der Faktor K den Kompressions- bzw. Komprimierungsfaktor, wie er durch die globale Komprimierschaltung bzw. Kompressionsschaltung 101 realisiert wird.
  • Fig. 4 zeigt ein vereinfachtes Blockschaltbild eines Ausführungsbeispiels der lokalen Komprimierschaltungen 102 von Fig. 3. In Fig. 4 führt ein Datenkomparator 201 den vorstehend beschriebenen Vergleich der empfangenen Daten mit den erwarteten Daten durch, wobei ein Datenmultiplexer 202 das Vergleichsergebnis an ein ausgewähltes Datenlatch bzw. einen ausgewählten Datenzwischenspeicher aus einer Vielzahl von Datenlatches 203 bzw. Datenzwischenspeichern zum Abspeichern im ausgewählten Datenlatch weiterleitet bzw. weiterschaltet. Im Ausführungsbeispiel gemäß Fig. 4 wird der Datenmultiplexer 202 von den drei niedrigstwertigen Spalten-Adressbits CADD (2 : 0) (least significant three column address bits) eines DRAM-Speichers gesteuert. Da die Spalten-Adressbits sequenziell und zyklisch durch die acht Spaltenadressen wiederholt laufen, die acht angrenzenden Spalten des Speicherfeldes zugeordnet sind, werden acht Datenbits DQ BIT (von den entsprechenden acht Spalten) und ihre zugehörigen erwarteten Datenbits DQ_EXP BIT in einer Sequenz bzw. Folge von acht Vergleichsschritten im Datenkomparator 201 miteinander verglichen, wobei die resultierenden acht Vergleichsergebnisse (Fehlerbits) nacheinander bzw. sequenziell vom Datenmultiplexer 202 in ein jeweiliges der acht Datenlatches 203 weitergeleitet werden. Das in Fig. 4 dargestellte Ausführungsbeispiel weist demzufolge einen Kompressionsfaktor K = 8 auf.
  • Nach dem Abspeichern der acht Fehlerbits in ihren Datenlatches bzw. Datenzwischenspeichern 203 werden diese zwischengespeicherten Fehlerbits von einem weiteren Datenkomparator 204 miteinander verglichen, wodurch ein endgültiges komprimiertes Bit erzeugt wird, welches in einem weiteren Datenlatch bzw. Datenzwischenspeicher 206 gespeichert wird. Somit speichert das weitere Datenlatch 206 ein komprimiertes Datenbit, welches das Testergebnis für acht am Datenkomparator 201 sequenziell empfangene Datenbits darstellt, wobei die Spaltenadresse der Reihe nach durch die acht angrenzenden Spalten des DRAM-Speichers fortschreitet. In diesem Ausführungsbeispiel repräsentiert demzufolge ein jedes der von den 64 lokalen Komprimierschaltungen 102 gemäß Fig. 3 erzeugten 64 Datenbits komprimierte Testergebnisse, die acht unterschiedlichen Speicherzellen in acht benachbarten Spalten einer einzigen Zeile des Speicherfeldes zugeordnet sind. Demzufolge stellen die von der globalen Komprimierschaltung 101 gemäß Fig. 3 ausgegebenen 64 Bits von komprimierten Daten DQ_CMPR beispielsweise das Testergebnis für 64 Gruppen von acht benachbarten Speicherzellen dar (entsprechend beispielsweise einem Abschnitt von 64 × 8 Zellen des Speicherfeldes).
  • Fig. 5 zeigt ein vereinfachtes Blockschaltbild zur Veranschaulichung einer beispielhaften Realisierung der lokalen Komprimierschaltung 102 der Fig. 3 und 4. Gemäß Fig. 5 ist der Datenkomparator bzw. -vergleicher 201 als Exklusiv- ODER-Gatter realisiert, welches das gespeicherte Datenbit DQ BIT am Signaleingang 51 und das zugehörige erwartete Datenbit DQ_EXP BIT am Signaleingang 52 empfängt. Der Datenmultiplexer 202 wird gemäß Fig. 5 durch Inverter 202A, NAND-Gatter 202B und NOR-Gatter 202C realisiert, die gemäß Fig. 5 miteinander verschaltet sind. Die Datenzwischenspeicher bzw. Datenlatches 203 sind in Fig. 5 als D-Flipflops realisiert, wobei ihre D- Eingänge von den jeweiligen NOR-Gattern 202C angesteuert werden. Der weitere Datenkomparator 204 ist gemäß Fig. 5 durch vier NOR-Gatter 204A mit jeweils zwei Eingängen realisiert, wobei die zugehörigen Ausgänge die Eingänge eines NAND-Gatters 204B mit vier Eingängen ansteuern (, wodurch ein ODER-Gatter mit acht Eingängen realisiert ist). Jedes NOR- Gatter 204A wird von den Q-Ausgängen der D-Flipflops 203 angesteuert. Jede in irgendeinem Flipflop 203 zwischengespeicherte logische "Eins" (entsprechend einem vom Exklusiv-ODER- Gatter 201 erfassten Fehler) bewirkt demzufolge im NAND- Gatter 204B die Ausgabe einer logischen "Eins".
  • Das weitere Datenlatch 206 wird gemäß Fig. 5 durch einen Multiplexer 206A realisiert, dessen Ausgang den D-Eingang eines weiteren D-Flipflops 206B ansteuert. Die Eingänge des Multiplexers 206A werden jeweils vom NAND-Gatter 204B und vom Q-Ausgang des weiteren D-Flipflops 206B angesteuert. Der Q- Ausgang des weiteren D-Flipflops 206B entspricht dem komprimierten Datenbit DQ_CMPR BIT, wie es von der lokalen Komprimierschaltung 102 ausgegeben wird. Der Multiplexer 206A wird von einem Vergleichssignal COMPARE derart gesteuert, dass das Q-Ausgangssignal des weiteren D-Flipflops 206B grundsätzlich zum D-Eingang des weiteren D-Flipflops 206B zurückgeleitet wird, außer für den Fall, dass das Vergleichssignal COMPARE aktiv ist. Wenn das Vergleichssignal COMPARE aktiv ist, so wird das Ausgangssignal des NAND-Gatters 204B dem D-Eingang des weiteren D-Flipflops 206B zugeführt. Die Flipflops 203 und 206B gemäß Fig. 5 werden alle durch den internen Takt CLK_INT der eingebetteten Speicherschaltung getaktet, wobei alle Flipflops über ein Rücksetzsignal RESETn rücksetzbar sind.
  • Fig. 6 zeigt ein vereinfachtes Blockschaltbild zur Veranschaulichung einer erfindungsgemäßen Anordnung zum Testen von eingebetteten Speicherschaltungen. Die globale Komprimierschaltung 101 gemäß Fig. 3 empfängt Daten- und Adressinformationen 31 von einer eingebetteten Speicherschaltung 60 gemeinsam mit (nicht dargestellten) erwarteten Dateninformationen DQ_EXP. Der Kompressor bzw. die globale Komprimierschaltung 101 gibt komprimierte Fehlerbits an eine Multiplexerstufe 61 aus, die von einem Steuersignal der Testerschnittstelle in üblicher Weise zum Multiplexen der 64 komprimierten Fehlerbits DQ_CMPR auf 16 komprimierte Fehlerbits DQ_EXT6 der externen Testerschnittstelle gesteuert wird. Ein externer Tester 62, (dessen Anschlussgrenzen durch eine gestrichelte Linie 69 dargestellt sind) verwendet die komprimierten Fehlerbits DQ_EXT6 zum Festlegen einer optimalen Ersatz- bzw. Austausch-Strategie für die Bitleitungen in der Speicherschaltung 60. Anschließend liefert der externe Tester 62 die Ersatz- bzw. Austauschinformation über eine Leitung bzw. Schnittstelle 65 an einen Ersatz- bzw. Austausch-Handler 63, der vorzugsweise als on-chip-Austausch-Handler bereits auf dem Baustein ausgebildet ist. Der Austausch-Handler 63 kann herkömmliche Techniken zum Erzeugen eines Steuersignals 66 verwenden, welches in der Speicherschaltung 60 den Ersatz bzw. Austausch von Bitleitungen hervorruft, die mit einer der 64 Gruppen der K Speicherzellen, die durch 64 komprimierte Fehlerbits dargestellt werden, assoziiert bzw. zugeordnet sind. Beispielsweise kann der externe Tester 62 den Austausch-Handler 63 zum Ersetzen aller Bitleitungen anweisen, die mit irgendeiner Gruppe assoziiert sind, deren zugehöriges komprimiertes Fehlerbit eine logische "Eins" aufweist, (welches einen Fehler von zumindest einer der K Zellen innerhalb der Gruppe anzeigt).
  • Gemäß Fig. 6 ist die Speicherschaltung 60 ebenfalls zur Realisierung einer bidirektionalen Datenkommunikation mit einem oder mehreren Datenprozessoren 67 verschaltet, die innerhalb der gleichen integrierten Schaltung eingebettet sein kann, wie die Speicherschaltung 60. Ein derartiger Aufbau ist beispielsweise in anwendungsspezifischen integrierten Schaltungen (ASICs) üblich.
  • Fig. 7 zeigt ein Zeit-Diagramm zur Veranschaulichung eines zeitlichen Ablaufs von Operationen, wie sie durch die Vorrichtung gemäß Fig. 3 bis 6 durchgeführt werden kann. Im Beispiel gemäß Fig. 7 ist die Frequenz des internen Speichertaktes CLK_INT doppelt so hoch wie die Frequenz des externen Testertaktes CLK_EXT. Dies erlaubt den achtfachen Zugriff auf den 64-Bit Datenbus der eingebetteten Speicherschaltung während einer Zeitspanne (vier externe Testertaktzyklen), die zum Multiplexen von 64 komprimierten Fehlerbits DQ_CMPR auf die 16-Bit breite externe Testerschnittstelle DQ_EXT6 notwendig ist. Demzufolge veranschaulicht das Beispiel gemäß Fig. 7 die Arbeitsweise der spezifischen Implementierung gemäß Fig. 4 und 5, wobei K gleich 8 ist und acht Datenlatches 203 zum jeweiligen Zwischenspeichern des Ergebnisses von acht aufeinanderfolgenden Vergleichsoperationen zwischen empfangenen Daten und erwarteten Daten vorgesehen sind. Das Vergleichssignal COMPARE (siehe auch Fig. 5) ist während jedes achten Zyklus des internen Speichertaktes CLK_INT aktiv, wodurch der Ausgang des weiteren Datenkomparators 204 (siehe Fig. 4 und 5) im weiteren Datenlatch 206 zwischengespeichert werden kann. Das Signal DQ_EXP stellt die 64 erwarteten Datenbits dar, die den 64 Datenbits vom internen Speicher-Datenbus DQ [63 : 0] entsprechen. Die in Fig. 7 dargestellten Signale sind ebenfalls an ausgewählten Punkten in den Fig. 3 bis 6 dargestellt.
  • Die Fig. 8 zeigt ein Zeit-Diagramm zur Veranschaulichung eines weiteren Testverfahrens gemäß einem zweiten Ausführungsbeispiel der Erfindung. Die Fig. 8 ist vergleichbar mit Fig. 7, wobei jedoch im Ausführungsbeispiel gemäß Fig. 8 der interne Speichertakt CLK_INT die gleiche Frequenz aufweist, wie der externe Testertakt CLK_EXT. Demzufolge kann der 64-Bit interne Speicher-Datenbus viermal innerhalb der Zeitspanne gelesen werden, die für das Multiplexen von 64-Bit komprimierten Fehlerbits DQ_CMPR auf die 16 Bits der externen Testerschnittstelle DQ_EXT6 notwendig sind. In diesem Ausführungsbeispiel ist demzufolge der Kompressionsfaktor K = 4. Bei diesem Ausführungsbeispiel würden die lokalen Komprimierschaltungen 102 gemäß Fig. 4 und 5 lediglich einen 4-fach Multiplexer 202 und lediglich vier Datenlatches 203 benötigen, wobei lediglich die zwei niedrigstwertigen Bits CADD (1 : 0) der Spaltenadresse CADD zum Ansteuern des Datenmultiplexers 202 benötigt würden.
  • Aus der vorstehenden Beschreibung ist ersichtlich, dass der Kompressionsfaktor K vom Frequenzverhältnis zwischen dem internen Speichertakt CLK_INT und dem externen Testertakt CLK_EXT abhängt. Bei höheren internen Speichertakten CLK_INT kann demzufolge ein höherer Kompressionsfaktor K erreicht werden, obwohl hierbei ein größerer Multiplexer und eine höhere Anzahl von Datenlatches 203 in jeder lokalen Komprimierschaltung 102 benötigt werden. Wie an Hand der Fig. 7 und 8 dargestellt wurde, steht die Zeitspanne, die zum Testen einer eingebetteten Speicherschaltung benötigt wird, in direktem Zusammenhang zum Kompressionsfaktor K (K = 8 in Fig. 7 und K = 4 in Fig. 8). Demzufolge reduziert die Arbeitsweise gemäß Fig. 7 eine Testdauer um einen Faktor von 8 und eine Betriebsweise gemäß Fig. 8 verringert die Testdauer um einen Faktor von 4.
  • Fig. 9 zeigt ein Flussdiagramm zur Veranschaulichung wesentlicher Verfahrensschritte in einer Testvorrichtung gemäß Fig. 3 bis 6. Bei dem beispielhaften Verfahrensablauf gemäß Fig. 9 wird von einem Kompressionsfaktor von K und einem N-Bit breiten internen Speicher-Datenbus ausgegangen. In einem Verfahrensschritt 91 werden für N Gruppen von K Speicherzellen jeweils Bitfehlerinformationen komprimiert. In einem Schritt 92 werden alle Gruppen identifiziert, deren zugehörige komprimierte Bitfehlerinformation einen Fehler anzeigen. In einem Schritt 93 werden alle Bitleitungen einer im Schritt 92 identifizierten Gruppe ersetzt bzw. ausgetauscht. Anschließend werden die Verfahrensschritte in Schritt 91 bis 93 wiederholt durchgeführt.
  • Obwohl die vorstehende Erfindung an Hand spezieller Komprimierschaltungen und entsprechender Realisierungsmöglichkeiten beschrieben wurde, ist die Erfindung nicht darauf beschränkt. Sie umfasst in gleicher Weise alternative Funktionsschaltungen mit alternativen Realisierungsmöglichkeiten.

Claims (24)

1. Verfahren zum Konfigurieren einer Speichervorrichtung mit den Schritten:
Erhalten von Testinformationen für jeweils eine Gruppe von Speicherstellen innerhalb der Speichervorrichtung (91);
Komprimieren der Testinformationen zum Erzeugen von komprimierten Testinformationen (91); und
Austauschen der Gruppe von Speicherstellen durch eine zugehörige Gruppe von redundanten Speicherschaltungen auf der Grundlage der komprimierten Testinformationen (93).
2. Verfahren nach Patentanspruch 1, dadurch gekennzeichnet, dass der Schritt zum Erhalten der Testinformationen einen Schritt zum Vergleichen von in diesen Speicherstellen gespeicherten Informationen (DQ) mit zugehörigen erwarteten Informationen (DQ_EXP), die in den Speicherstellen abgespeichert werden sollen, durchgeführt wird.
3. Verfahren nach Patentanspruch 1 oder 2, dadurch gekennzeichnet, dass die Gruppe der Speicherstellen eine Gruppe von benachbarten Speicherzellen in einem DRAM- Speicherfeld darstellt.
4. Verfahren nach Patentanspruch 3, dadurch gekennzeichnet, dass die Gruppe der benachbarten Speicherzellen eine Gruppe von in einer einzigen Zeile des DRAM- Speicherfeldes angrenzenden Speicherzellen darstellt.
5. Verfahren nach einem der Patentansprüche 1 bis 4, dadurch gekennzeichnet, dass der Schritt zum Komprimieren der Testinformationen ein Speichern der Testinformationen für jede Speicherstelle in einer zugehörigen Zwischenspeicherstelle (203) aufweist.
6. Verfahren nach Patentanspruch 5, dadurch gekennzeichnet, dass die Testinformation für jede der Speicherstellen der Gruppe ein entsprechendes Bit aufweist, welches angibt, ob die zugehörige Speicherstelle einen Speichertest erfüllt oder nicht.
7. Verfahren nach Patentanspruch 6, dadurch gekennzeichnet, dass der Schritt zum Komprimieren der Testinformationen ein logisches Kombinieren von zwischengespeicherten Bits aufweist.
8. Verfahren nach Patentanspruch 7, dadurch gekennzeichnet, dass das logische Kombinieren eine ODER-Verknüpfung (204) der zwischengespeicherten Bits darstellt.
9. Verfahren nach einem der Patentansprüche 1 bis 8, dadurch gekennzeichnet, dass im Schritt zum Erhalten der Testinformationen für eine jede Speicherstelle einer Vielzahl von Gruppen von Speicherstellen Testinformationen erhalten werden; und
im Schritt zum Komprimieren der Testinformationen die Testinformationen jeweils in Abhängigkeit von jeder der Gruppe von Speicherstellen zum Erzeugen von komprimierten Testinformationen (DQ_CMPR) komprimiert werden.
10. Verfahren nach einem der Patentansprüche 1 bis 9, gekennzeichnet durch den weiteren Schritt Durchführen eines Zeit-Multiplexens der komprimierten Testinformationen (DQ_CMPR) zum Eingeben an einen Tester (62), der physikalisch von der Speichervorrichtung (60) getrennt ist.
11. Verfahren nach einem der Patentansprüche 1 bis 10, dadurch gekennzeichnet, dass im Austauschschritt einen Ersatz durch redundante Speicherschaltungen nur dann durchgeführt wird, wenn die komprimierten Testinformationen anzeigen, dass zumindest eine der Vielzahl von Gruppen der Speicherstellen fehlerhaft ist.
12. Verfahren nach einem der Patentansprüche 1 bis 11, dadurch gekennzeichnet, dass die Gruppe von Speicherstellen eine Gruppe von benachbarten Speicherzellen in einem DRAM-Speicherfeld darstellt, wobei im Austauschschritt redundante Bitleitungen, die jeweils den benachbarten Speicherzellen des DRAM-Speicherfeldes zugeordnet sind, ersatzweise verwendet werden.
13. Vorrichtung zum Konfigurieren eines Speichers mit:
einem Eingang (31) zum Empfangen von Testinformationen für je eine Gruppe von Speicherstellen innerhalb des Speichers (60);
einer an den Eingang (31) angeschalteten Kompressorvorrichtung (101) zum Komprimieren der Testinformationen und zum Erzeugen von komprimierten Testinformationen (DQ_CMPR); und
einer an die Kompressorvorrichtung (101) angeschalteten Austauschvorrichtung (62, 63) zum ersatzweisen Verwenden einer Gruppe von redundanten Speicherschaltungen, die jeweils der Gruppe von Speicherstellen zugeordnet sind, auf der Grundlage der komprimierten Testinformationen (DQ_CMPR).
14. Vorrichtung nach Patentanspruch 13, gekennzeichnet durch eine Vergleicherschaltung (201) mit einem Ausgang, der mit dem Eingang (31) verschaltet ist, einem ersten Eingang zum Empfangen von in den Speicherstellen gespeicherten Informationen (DQ) und einem zweiten Eingang zum Empfangen von entsprechenden erwarteten Informationen (DQ_EXP), die in den Speicherstellen gespeichert werden sollen, wobei die Vergleicherschaltung (201) zum Erzeugen der Testinformation am Ausgang der Vergleicherschaltung (201) einen Vergleichen der gespeicherten Information (DQ) mit der zugehörigen erwarteten Information (DQ_EXP) durchführen kann.
15. Vorrichtung nach Patentanspruch 13 oder 14, dadurch gekennzeichnet, dass die Kompressorvorrichtung (101) eine Speicherschaltung mit einer Vielzahl von Zwischenspeicherstellen (203) aufweist, wobei die Speicherschaltung zum Speichern der Testinformationen für jede der Speicherstellen in einer zugehörigen Stelle der Zwischenspeicherstellen (203) an den Eingang angeschaltet ist.
16. Vorrichtung nach einem der Patentansprüche 13 bis 15, dadurch gekennzeichnet, dass die Kompressorvorrichtung (101) eine Vermittlungsvorrichtung (202) zum Weiterleiten der Testinformationen für jede der Speicherstellen zu ihren entsprechenden Zwischenspeicherstellen (203) aufweist, die zwischen dem Eingang und der Speicherschaltung zwischengeschaltet ist.
17. Vorrichtung nach einem der Patentansprüche 15 bis 16, dadurch gekennzeichnet, dass die Testinformationen für jede der Speicherstellen der Gruppe ein zugehöriges Bit (DQ_CMPR BIT) darstellt, welches angibt, ob die zugeordnete Speicherstelle einen Speichertest erfüllt oder nicht.
18. Vorrichtung nach einem der Patentansprüche 13 bis 17, dadurch gekennzeichnet, dass die Kompressorvorrichtung (101) eine Logik (204) zum logischen Kombinieren der in den Zwischenspeicherstellen (203) gespeicherten Bits aufweist, die an die Speicherschaltung angeschaltet ist.
19. Vorrichtung nach einem der Patentansprüche 13 bis 18, dadurch gekennzeichnet, dass die Logik- Schaltung (204) ein ODER-Gatter darstellt.
20. Vorrichtung nach einem der Patentansprüche 13 bis 19, dadurch gekennzeichnet, dass der Eingang ferner Testinformationen für jede Speicherstelle einer Vielzahl von Gruppen der Speicherstellen aufweist, wobei die Kompressorvorrichtung (101) zum Erzeugen von komprimierten Testinformationen die Testinformationen jeweils in Abhängigkeit von jeder der Gruppen der Speicherstellen komprimiert.
21. Vorrichtung nach einem der Patentansprüche 13 bis 20, dadurch gekennzeichnet, dass ein Multiplexer (61) zwischen die Kompressorvorrichtung (101) und die Austauschvorrichtung (62, 63) zum Durchführen eines Zeit- Multiplexens der komprimierten Testinformationen (DQ_CMPR) geschaltet ist, die der Austausch-Vorrichtung (62, 63) zugeführt wird.
22. Vorrichtung nach einem der Patentansprüche 13 bis 21, dadurch gekennzeichnet, dass die Austausch- Vorrichtung (62, 63) nur in Abhängigkeit von einer Anzeige durch die komprimierten Testinformationen, wonach zumindest einer der Gruppen von Speicherstellen fehlerhaft ist, ein ersatzweises Einsetzen der redundanten Speicherschaltungen durchführt.
23. Vorrichtung nach einem der Patentansprüche 13 bis 22, dadurch gekennzeichnet, dass die Austausch- Vorrichtung einen Tester (62) aufweist, der in Abhängigkeit von den komprimierten Testinformationen festlegt, ob die redundanten Speicherschaltungen ersatzweise eingefügt werden sollen oder nicht.
24. Vorrichtung nach einem der Patentansprüche 13 bis 23, dadurch gekennzeichnet, dass die Gruppe von Speicherstellen eine Gruppe von benachbarten Speicherzellen eines DRAM-Speicherfeldes aufweist, wobei die redundanten Speicherschaltungen Bitleitungen darstellen, die jeweils den benachbarten Speicherzellen des DRAM-Speicherfeldes zugeordnet sind.
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