JP2013238926A - 信号処理回路およびそれを用いた試験装置 - Google Patents

Abstract

【課題】組み込みＣＰＵに対して少ない負担でメモリチェックを実行する。
【解決手段】メモリコントローラ６は、メモリ８と接続され、ＥＣＣ（ErrorCheckandCorrect）機能を有しない。組み込みＣＰＵ４は、メモリコントローラ６を介してメモリにアクセス可能に接続される組み込む。メモリチェック回路１０は、メモリコントローラ６を介してメモリにアクセス可能に接続され、組み込みＣＰＵ４の非動作期間にメモリ８にアクセスし、メモリ８に格納されるデータをチェックする。
【選択図】図３

Description

本発明は、信号処理回路に関する。

近年、多くの信号処理回路において、組み込みプロセッサ（Embedded Processor）が利用されている。図１は、本発明者が検討した信号処理回路の第１の構成を示すブロック図である。信号処理回路１００２ａは、組み込みＣＰＵ（Central Processing Unit）１００４、メモリコントローラ１００６、およびメモリ１００８を備える。メモリ１００８には、組み込みＣＰＵ１００４が実行すべきプログラムが格納される。組み込みＣＰＵ１００４は、メモリ１００８から命令をフェッチし、命令を実行し、必要に応じてその結果に応じたデータを自身のキャッシュ、あるいはメモリ１００８に書き込む。

メモリ１００８のデータは、宇宙線などの影響により意図せずに破壊される。これをソフトエラーと称する。図１（ａ）のメモリコントローラ１００６は、ＥＣＣ機能を有しない。この場合、組み込みＣＰＵ１００４は、メモリ１００８に格納されたデータが破壊された場合に、それに気づくことができない。たとえば、メモリ１００８に格納されるプログラム領域がソフトエラーによって破壊した場合、組み込みＣＰＵ１００４が誤動作し、組み込みＣＰＵ１００４が生成したデータが破壊した場合、間違った演算結果が得られることになってしまう。

この問題は、図１のメモリコントローラ１００６にＥＣＣ機能を実装することで解決される。図２は、本発明者が検討した信号処理回路の第２の構成を示すブロック図である。メモリコントローラ１００６はＥＣＣ機能を有しており、それによりソフトエラーが検出、訂正される。その結果、メモリ１００８のデータが正しい値に保たれ、組み込みＣＰＵ１００４の誤動作は防止できる。

しかしながら、ＥＣＣ処理を効率よく行うためには、システム１００２ｂ全体が当初の機能を実現するために必要なデータ領域に加えて、ＥＣＣ処理のための付加的なデータ領域が必要となる。一般的には、組み込みＣＰＵを用いるシステムにはローコスト化が要求される場合が多いが、ＥＣＣ機能を実装すると、メモリ１００８の容量および／または枚数が、ＥＣＣ処理を行わない図１の構成に比べて増大し、コストアップにつながる。具体的には、メモリの枚数の増大により、それらが実装されるプリント基板の面積が増え、またピン数が増大するためインタフェース回路のコストが増大する。

加えて、ＥＣＣ機能を利用すると、組み込みＣＰＵ１００４がメモリ１００８にアクセスするたびに、ＥＣＣ処理のための付加的なメモリアクセスが発生すること、それにともないメモリコントローラ１００６内でパス・フェイル判定が行われることにより、組み込みＣＰＵ１００４の１回のバスアクセスあたりのレイテンシが増大する。一般的に組み込みＣＰＵは、高性能ＣＰＵに比べて単位時間あたりの処理能力が劣り、したがってパフォーマンスとのトレードオフで、ＥＣＣ機能を利用することになる。

本発明はかかる状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、組み込みＣＰＵに対して少ない負担でメモリチェックを実行可能な信号処理回路の提供にある。

本発明のある態様は、信号処理回路に関する。信号処理回路は、メモリと、メモリと接続され、ＥＣＣ（Error Check and Correct）機能を有しないメモリコントローラと、メモリコントローラを介してメモリにアクセス可能に接続される組み込みプロセッサと、メモリコントローラを介してメモリにアクセス可能に接続され、組み込みプロセッサの非動作期間にメモリにアクセスし、メモリに格納されるデータをチェックするメモリチェック回路と、を備える。

この態様によると、組み込みプロセッサが動作していないとき、言い換えれば組み込みプロセッサによるメモリアクセスが発生しない期間にメモリチェックを行うため、組み込みプロセッサのメモリアクセス時のレイテンシを短縮でき、組み込みプロセッサに対する負担を低減できる。本明細書において、組み込みプロセッサとは、組み込みＣＰＵ（Central Processing Unit）、組み込みＭＰＵ（Micro Processing Unit）、ＦＰＧＡ（Field Programmable Gate Array）内蔵のプロセッサなど、それらに類するプロセッサをいう。

組み込みプロセッサは、動作期間か非動作期間かを示す制御信号を、メモリチェック回路に出力してもよい。この場合、メモリチェック回路は、プロセッサからの制御信号にもとづいて、メモリチェックを実行できる。

メモリチェック回路は、メモリに格納されるチェック対象のデータに所定の演算処理を施すことにより期待値を生成するステップと、所定のチェックサイクルごとに、メモリに格納されるデータに所定の演算処理を施すことにより評価値を生成し、評価値を期待値と比較するステップと、を組み込みプロセッサの非動作期間において実行してもよい。

メモリチェック回路は、期待値をメモリに書き込んでもよい。

別の態様において、メモリチェック回路は、期待値をメモリとは別に設けられたレジスタに書き込んでもよい。この場合、メモリチェックにともなうメモリアクセスを減らすことができる。

メモリチェック回路がチェック対象とするデータ領域は、設定可能であってもよい。これにより、さまざまなシステムに対応できる。

チェックサイクルは設定可能であってもよい。チェックサイクルを短くすれば信頼性を高めることができ、チェックサイクルを長くすれば、メモリチェックに割かれるリソースを抑制できる。

期待値および評価値は、チェック対象のデータのビットの和であってもよい。この場合、期待値を格納するために必要な記憶領域のサイズを小さくできる。

期待値および評価値は、チェック対象のデータそのものであってもよい。この場合、ビットごとの対比が可能となるため、正確なエラーチェックが可能となる。

チェック対象のデータの値が固定的である場合、メモリチェック回路は、メモリに最初にデータが書き込まれた後に１回、期待値を生成してもよい。

メモリチェック回路は、メモリに格納されたデータにエラーが検出されたとき、メモリに格納されたデータを正しい値に訂正可能に構成されてもよい。

メモリコントローラを介してメモリにアクセス可能に接続され、組み込みプロセッサが実行すべきプログラムをメモリに書き込むホストプロセッサをさらに備えてもよい。ホストプロセッサは、メモリチェック回路によってエラーが検出されると、プログラムをメモリに再度書き込んでもよい。
これにより、メモリのコンテンツを正常な状態に保つことができる。

本発明の別の態様は半導体デバイスの試験装置に関する。試験装置は、上述のいずれかの態様の信号処理回路を備える。これによれば、組み込みプロセッサの誤動作が抑制されるため、デバイスの正確な検査が可能となる。

なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、組み込みプロセッサに対して低負担でありかつ低コストな、信号処理回路を実現できる。

本発明者が検討した信号処理回路の第１の構成を示すブロック図である。 本発明者が検討した信号処理回路の第２の構成を示すブロック図である。 実施の形態に係る信号処理回路の構成を示すブロック図である。 メモリチェック回路によるメモリチェック処理を示すフローチャートである。 図５（ａ）〜（ｃ）は、期待値の生成に関するメモリの状態遷移を示す図である。 メモリチェック回路によるメモリチェック動作を示すタイムチャートである。 第２の変形例に係る信号処理回路の構成を示すブロック図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

図３は、実施の形態に係る信号処理回路２の構成を示すブロック図である。信号処理回路２は、組み込みＣＰＵ４、メモリコントローラ６、メモリ８、メモリチェック回路１０を備える。組み込みＣＰＵ４、メモリコントローラ６、メモリチェック回路１０の一部または全部は、ひとつの半導体チップあるいはモジュールに集積化されてもよい。

メモリ８は、組み込みＣＰＵ４が実行すべきプログラムや、組み込みＣＰＵ４のデータ処理によって生成される中間的なデータなどが格納される。また、メモリ８には、後述するメモリチェック回路１０により生成される期待値も格納される。

メモリコントローラ６は、メモリ８と接続される。メモリコントローラ６は、メモリ８以外の回路と、メモリ８とのインタフェース回路である。本実施の形態において、メモリコントローラ６はＥＣＣ（Error Check and Correct）機能を有しない。

組み込みＣＰＵ４は、メモリコントローラ６を介してメモリ８にアクセス可能に接続される。組み込みＣＰＵ４は、メモリ８に格納されたプログラムを読み出し、それを実行する。また組み込みＣＰＵ４は、必要に応じて中間的に生成されるデータをメモリ８に格納する。具体的には、組み込みＣＰＵ４が実行すべきプログラムは、メモリ８の固定領域に格納され、組み込みＣＰＵ４によって値が書き換えられるデータは、メモリ８の変動領域に格納される。

メモリチェック回路１０は、組み込みＣＰＵ４と同様に、メモリコントローラ６を介してメモリ８にアクセス可能に接続される。メモリチェック回路１０は、組み込みＣＰＵ４の非動作期間においてメモリ８にアクセスし、メモリ８に格納されるデータをチェックする。メモリチェック回路１０は、エラーを検出すると、それを組み込みＣＰＵ４あるいは外部のユニットに通知する割込信号Ｓ_ＥＲＲをアサートする。

組み込みＣＰＵ４は、時分割的に、動作期間と非動作期間を繰り返しており、いま現在、動作期間か非動作期間かを示す制御信号ＣＮＴを、メモリチェック回路１０に出力する。動作期間とは、組み込みＣＰＵ４がプログラムの命令を実行中であり、メモリアクセスが発生しうる期間である。また非動作期間とは、組み込みＣＰＵ４がプログラムの実行を停止しており、したがってメモリアクセスが発生し得ない期間であり、外部からの指示を待機しているアイドル状態に相当する。

以下、メモリチェック回路１０による具体的なメモリチェックの処理について説明する。
図４は、メモリチェック回路１０によるメモリチェック処理を示すフローチャートである。

信号処理回路２が起動すると、メモリ８のある領域に、組み込みＣＰＵ４が実行すべきプログラムがロードされ、また組み込みＣＰＵ４が利用可能なデータ領域が確保される（Ｓ１００）。

続いて、メモリ８に格納されるデータのうち、メモリチェック回路１０によるチェックの対象領域が指定される（Ｓ１０２）。チェック対象の領域、具体的にはその個数や範囲は、外部から任意に設定可能となっており、メモリ８にロードされるプログラムやデータの種類によって適宜変更される。

続いて、制御信号ＣＮＴにもとづいて、組み込みＣＰＵ４が動作期間か非動作期間かが判定される（Ｓ１０４）。そして動作期間であれば（Ｓ１０４のＹ）、待機する。組み込みＣＰＵ４が非動作期間であれば（Ｓ１０４のＮ）、メモリチェック回路１０は、チェック対象の領域のデータを読み出し、読み出したデータに所定の演算処理を施すことにより期待値を生成する（Ｓ１０６）。期待値は、メモリ８に最初にデータが書き込まれた後に１回生成され、その後は継続的に同じ値が使用される。

期待値の生成方法は特に限定されるものではない。たとえばメモリチェック回路１０は、チェック対象のデータに含まれるビットをすべて加算し、それらの和を期待値としてもよい。生成された期待値は、メモリ８に書き込まれる。

続いて、制御信号ＣＮＴにもとづいて、組み込みＣＰＵ４が動作期間か非動作期間かが判定される（Ｓ１０８）。そして動作期間であれば（Ｓ１０８のＹ）、待機する。組み込みＣＰＵ４が非動作期間であれば（Ｓ１０８のＮ）、メモリチェック回路１０は、チェック対象の領域のデータを読み出し、読み出したデータに、期待値を生成したときと同じ演算処理を施すことにより評価値を生成する（Ｓ１１０）。

続いてメモリチェック回路１０は、評価値を期待値と比較する（Ｓ１１２）。メモリ８のデータが破壊されていなければ、期待値と評価値は一致するはずである。期待値と評価値が一致していれば（Ｓ１１２のＹ）、処理Ｓ１０８に戻る。期待値と評価値が一致しない場合（Ｓ１１２のＮ）、エラーが検出される（Ｓ１１４）。エラーが検出された旨は、組み込みＣＰＵ４および／または別のユニットに通知され、必要な処理が行われる。

なお、メモリチェック回路１０によるメモリチェックの途中、具体的には処理Ｓ１１０やＳ１１２の途中で、組み込みＣＰＵ４の動作状態のフラグが立った場合には、その時点でメモリチェック回路１０はその処理を一旦中止し、非動作状態のフラグが立つまで待機する。その後、非動作状態のフラグが立つと、メモリチェック回路１０は、中断した処理を再開する。

メモリチェック回路１０は、所定のチェックサイクルごとに、評価値を生成し、期待値と比較する。チェックサイクルの長さは信号処理回路２の設計者が任意に設定可能である。

以上が信号処理回路２の構成である。続いてその動作を説明する。

図５（ａ）〜（ｃ）は、期待値の生成に関するメモリ８の状態遷移を示す図である。信号処理回路２の起動直後、図５（ａ）に示すようにメモリ８は空である。図５（ｂ）はメモリ８にプログラムがロードされた状態を示す。この例では、先頭の１ワードが、値変動領域であり、続く連続する１２８ワードが値固定領域となっている。

続いて、メモリチェック回路１０がチェック対象とするデータ領域が指定される。データ領域の個数および各データデータの長さ（ワード数）は任意に設定可能となっている。この例では、１２８ワードの値変動領域が、先頭の６４ワードと、それに続く６４ワードに分割され、それぞれがデータ領域Ａ、データ領域Ｂに設定される。続いて各データ領域Ａ、Ｂごとの期待値が生成され、図５（ｃ）に示すようにメモリ８の一部に格納される。

その後、メモリチェック回路１０は、図４の処理Ｓ１１０、Ｓ１１２を、所定のチェックサイクル毎に繰り返し実行し、データ領域Ａ、データ領域Ｂそれぞれのエラーの有無を検出する。

図６は、メモリチェック回路１０によるメモリチェック動作（Ｓ１１０、Ｓ１１２）を示すタイムチャートである。制御信号ＣＮＴはハイレベルが組み込みＣＰＵ４の動作状態に対応し、ローレベルが非動作状態に対応する。またメモリチェックのハイレベルは、メモリチェック処理（Ｓ１１０、Ｓ１１２）が行われている状態を示す。図６に示すように、期待値が生成された後は、組み込みＣＰＵ４の非動作期間において、所定のチェックサイクルＴｐごとに、メモリチェックが行われる。組み込みＣＰＵ４の動作期間中は、メモリチェックは行われない。

以上が信号処理回路２の動作である。続いてその利点を説明する。
図２に示すアーキテクチャでは、組み込みＣＰＵ４によるメモリアクセス時に、リアルタイム、ダイレクトにエラー検出、訂正を行うものであった。これに対して、実施の形態に係る信号処理回路２では、メモリチェック回路１０によるメモリチェックは、組み込みＣＰＵ４が動作していないとき、言い換えれば組み込みＣＰＵ４によるメモリアクセスが発生しない期間に集中的に行われる。この点において、信号処理回路２は、ノンダイレクトのメモリチェックを行っていると言える。その結果、組み込みＣＰＵ４のメモリアクセス時には、メモリチェックに関連するデータアクセスが発生しないため、レイテンシを短縮でき、組み込みＣＰＵ４の負担を低減できる。

また信号処理回路２によれば、従来のＥＣＣと比べて、エラーチェックのために必要な付加的なデータ領域を小さくできる。その結果、メモリの容量、枚数を低減でき、コストの増大も抑制できる。特に、高性能ＣＰＵを用いるシステムと比べて、組み込みＣＰＵ４を用いるシステムでは、コストおよび面積の観点からメモリの容量を最小限とする要求が強く、実施の形態に係る信号処理回路２はこうした用途に適している。

理想的には、メモリチェック回路１０は、メモリ８のすべてのデータを、チェック対象とすることが望ましいが、現実的にはメモリチェック回路１０の処理速度、すなわちスループットは有限であり、組み込みＣＰＵ４が非動作状態という限られた時間の中で、すべてのデータをチェックすることは難しい場合もある。この問題は、チェック対象とするデータ領域を任意に設定可能としたことにより解決される。たとえばメモリ８の容量が大きく、メモリチェック回路１０のリソースの観点からメモり８の全体をチェックすることが難しい場合には、壊れると深刻な影響を及ぼすデータ、別の観点からいえば、高い信頼性が要求されるデータを、優先的にチェック対象とすればよい。また、メモリ８にロードされるデータの配置が、信号処理回路２が実行するプログラムごとに大きく異なる場合もあるが、この場合にも、チェック対象のデータ領域を適切に設定できる。
したがって、チェック対象のデータ領域の柔軟な選択性によって、さまざまなシステムに対応できる。

加えて、メモリチェック回路１０は、チェックサイクルも設定可能となっている。したがって、メモリチェック回路１０の処理速度に余裕がある場合には、チェックサイクルを短くして信頼性を高めることができ、処理速度に余裕が無い場合には、チェックサイクルを長くすることができる。
またチェック対象として複数のデータ領域が設定される場合、高信頼性が要求されるデータ領域については、その他のデータ領域よりもチェックサイクルを相対的に短くすることも可能である。

最後に、信号処理回路２の用途を説明する。信号処理回路２は任意の信号処理システムに利用できるが、たとえば図３あるいは図７の信号処理回路２は、半導体試験装置（単に試験装置という）に利用できる。これにより、メモリ８のソフトエラーを検出し、検出された場合には適切な処理を実行することにより、組み込みＣＰＵ４の、ひいては試験装置全体の誤動作を防止できる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

（第１の変形例）
図３のメモリチェック回路１０は、メモリ８に発生したエラーを検出し、組み込みＣＰＵ４等に通知するのみであった。第１の変形例において、メモリチェック回路１０は、メモリ８に格納されたデータにエラーが検出されたとき、メモリ８に格納されたデータを正しい値に訂正可能に構成される。すなわちメモリチェック回路１０に、ＥＣＣ機能が実装される。メモリ８には、期待値に加えて、エラー訂正のための冗長なビットなど、ＥＣＣに必要なデータが格納される。

メモリチェック回路１０は、メモリチェックの結果、エラーが検出されると、誤り訂正を行い、正しいデータをメモリ８に書き戻す。第１の変形例においても、メモリチェック回路１０によるメモリ８へのアクセスは、組み込みＣＰＵ４の非動作期間に限定して行われるため、組み込みＣＰＵ４のメモリアクセスのレイテンシを短縮できる。

（第２の変形例）
図７は、第２の変形例に係る信号処理回路２ａの構成を示すブロック図である。信号処理回路２ａは、図３の信号処理回路２に加えてホストＣＰＵ１２をさらに備える。
ホストＣＰＵ１２は、メモリコントローラ６を介してメモリ８にアクセス可能に接続される。ホストＣＰＵ１２は、組み込みＣＰＵ４が実行すべきプログラムをメモリ８にロードする。そして、ホストプロセッサ１２は、メモリチェック回路１０によってエラーが検出されると、プログラムをメモリ８に再度書き込む。この変形例によれば、エラー発生時に、メモリ８のデータを正しい値に書き戻すことができる。

この変形例において、ホストＣＰＵ１２は、メモリ８のどのアドレスに、いかなるデータがロードされるかを知っている。そこで、ホストＣＰＵ１２は、メモリチェック回路１０がチェック対象とするデータ領域を指定するデータＳ１、および／または、チェックサイクルを指定するデータを生成し、メモリチェック回路１０に送信してもよい。この構成によれば、メモリチェック回路１０によるメモリチェック処理を最適化できる。

（第３の変形例）
実施の形態では、一旦生成した期待値を持続的に使用する場合を説明したが、チェックサイクルよりも低いレートで、定期的に更新するようにしてもよい。

（第４の変形例）
実施の形態では、期待値は、チェック対象のデータ領域のビット和であったが、本発明はそれには限定されない。たとえばチェック対象のデータ領域のデータそのものを、期待値および評価値として利用してもよい。この場合、必要なメモリ容量の増大と引き替えに、エラー検出の精度を高めることができる。

（第５の変形例）
実施の形態では、メモリチェック回路１０のメモリチェック中に、組み込みＣＰＵ４が動作状態に遷移した場合に、メモリチェックを中断する場合を説明したが、それとは反対に、途中の処理が完了するまで、組み込みＣＰＵ４のメモリアクセスを待たせてもよい。

（第６の変形例）
実施の形態では、メモリチェック回路１０は、組み込みＣＰＵ４からの制御信号ＣＮＴにもとづいて、組み込みＣＰＵ４の動作状態の有無を判定したが、本発明はそれには限定されない。図７の信号処理回路２ａにおいて、組み込みＣＰＵ４の動作状態がホストＣＰＵ１２によって制御される場合には、制御信号ＣＮＴをホストＣＰＵ１２によって生成してもよい。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。

１…試験装置、２…信号処理回路、４…組み込みＣＰＵ、６…メモリコントローラ、８…メモリ、１０…メモリチェック回路、１２…ホストＣＰＵ。

Claims (14)

1. メモリと、
   前記メモリと接続され、ＥＣＣ（Error Check and Correct）機能を有しないメモリコントローラと、
   前記メモリコントローラを介して前記メモリにアクセス可能に接続される組み込みプロセッサと、
   前記メモリコントローラを介して前記メモリにアクセス可能に接続され、前記組み込みプロセッサの非動作期間に前記メモリにアクセスし、前記メモリに格納されるデータをチェックするメモリチェック回路と、
   を備えることを特徴とする信号処理回路。
2. 前記組み込みプロセッサは、動作期間か非動作期間かを示す制御信号を、前記メモリチェック回路に出力することを特徴とする請求項１に記載の信号処理回路。
3. 前記メモリチェック回路は、
   前記メモリに格納されるチェック対象のデータに所定の演算処理を施すことにより期待値を生成するステップと、
   所定のチェックサイクルごとに、前記メモリに格納されるデータに前記所定の演算処理を施すことにより評価値を生成し、前記評価値を前記期待値と比較するステップと、
   を前記組み込みプロセッサの非動作期間において実行することを特徴とする請求項１または２に記載の信号処理回路。
4. 前記メモリチェック回路は、前記期待値を前記メモリに書き込むことを特徴とする請求項３に記載の信号処理回路。
5. 前記メモリチェック回路は、前記期待値を前記メモリとは別のレジスタに書き込むことを特徴とする請求項３に記載の信号処理回路。
6. 前記メモリチェック回路がチェック対象とするデータ領域は設定可能であることを特徴とする請求項１から５のいずれかに記載の信号処理回路。
7. 前記チェックサイクルは設定可能であることを特徴とする請求項３から６のいずれかに記載の信号処理回路。
8. 前記期待値および前記評価値は、チェック対象のデータのビットの和であることを特徴とする請求項３から５のいずれかに記載の信号処理回路。
9. 前記期待値および前記評価値は、チェック対象のデータそのものであることを特徴とする請求項３から５のいずれかに記載の信号処理回路。
10. チェック対象のデータの値が固定的である場合、前記メモリチェック回路は、前記メモリに最初にデータが書き込まれた後に１回、前記期待値を生成することを特徴とする請求項３から５のいずれかに記載の信号処理回路。
11. 前記メモリチェック回路は、前記メモリに格納されたデータにエラーが検出されたとき、前記メモリに格納されたデータを正しい値に訂正可能に構成されることを特徴とする請求項１から１０のいずれかに記載の信号処理回路。
12. 前記メモリコントローラを介して前記メモリにアクセス可能に接続され、前記組み込みプロセッサが実行すべきプログラムを前記メモリに書き込むホストプロセッサをさらに備え、
    前記ホストプロセッサは、前記メモリチェック回路によってエラーが検出されると、前記プログラムを前記メモリに再度書き込むことを特徴とする請求項１から１１のいずれかに記載の信号処理回路。
13. 前記メモリコントローラを介して前記メモリにアクセス可能に接続され、前記組み込みプロセッサが実行すべきプログラムを前記メモリに書き込むホストプロセッサをさらに備え、
    前記ホストプロセッサは、前記組み込みプロセッサが動作期間か非動作期間かを示す制御信号を、前記メモリチェック回路に出力することを特徴とする請求項１から１２のいずれかに記載の信号処理回路。
14. 請求項１から１３のいずれかに記載の信号処理回路を備えることを特徴とする試験装置。

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