CN103389921A - 信号处理电路以及使用了该信号处理电路的试验装置 - Google Patents

信号处理电路以及使用了该信号处理电路的试验装置 Download PDF

Info

Publication number
CN103389921A
CN103389921A CN2013101692857A CN201310169285A CN103389921A CN 103389921 A CN103389921 A CN 103389921A CN 2013101692857 A CN2013101692857 A CN 2013101692857A CN 201310169285 A CN201310169285 A CN 201310169285A CN 103389921 A CN103389921 A CN 103389921A
Authority
CN
China
Prior art keywords
mentioned
storer
signal processing
processing circuit
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2013101692857A
Other languages
English (en)
Inventor
坂本满祐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantest Corp
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
Publication of CN103389921A publication Critical patent/CN103389921A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Debugging And Monitoring (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

本发明提供信号处理电路及试验装置。以较少负担对嵌入式CPU执行存储检查。存储控制器（6）与存储器（8）连接，并且不具有ECC(Error Check and Correct：错误检查和纠正)功能。嵌入式CPU（4）通过存储控制器（6）以能够访问的方式与存储器连接而嵌入。存储检查电路（10）通过存储控制器（6）以能够访问的方式与存储器连接，在嵌入式CPU（4）的非动作期间访问到存储器（8），检查存储到存储器（8）的数据。

Description

信号处理电路以及使用了该信号处理电路的试验装置
技术领域
本发明涉及一种信号处理电路。
背景技术
近年来，在很多信号处理电路中利用了嵌入式处理器(Embedded Processor)。图1是表示本发明人所研究的信号处理电路的第一结构的框图。信号处理电路1002a具备嵌入式CPU(Central Processing Unit：中央处理器)1004、存储控制器1006以及存储器1008。在存储器1008中存储了要由嵌入式CPU1004执行的程序。嵌入式CPU1004从存储器1008获取命令而执行命令，根据需要将与其结果相应的数据写入到自身的超高速缓冲存储器或者存储器1008。
存储器1008的数据由于宇宙射线等的影响而无意地被破坏。将该现象称为软错误。图1的存储控制器1006不具有ECC功能。在该情况下，嵌入式CPU1004在存储在存储器1008中的数据被破坏的情况下无法察觉到该破坏。例如，在存储在存储器1008中的程序区域被软错误破坏的情况下，嵌入式CPU1004进行错误动作，在由嵌入式CPU1004生成的数据被破坏的情况下，得到错误的运算结果。
发明内容
该问题通过对图1的存储控制器1006安装ECC功能来解决。图2是表示本发明人所研究的信号处理电路的第二结构的框图。存储控制器1006具有ECC功能，由此检测、纠正软错误。其结果，存储器1008的数据保持正确的值，从而能够防止嵌入式CPU1004的错误动作。
然而，为了高效率地进行ECC处理，除了系统1002b整体用于实现初始的功能所需的数据区域以外，需要用于进行ECC处理的附加的数据区域。通常，在很多情况下在使用嵌入式CPU的系统中要求低成本化，但是当安装ECC功能时，存储器1008的容量及/或个数比不进行ECC处理的图1的结构相比增加，从而导致成本上升。具体地说，随着存储器的个数增加，安装这些存储器的印刷基板的面积增加，并且针数增加，因此接口电路的成本增加。
除此以外，当利用ECC功能时，每次嵌入式CPU1004访问存储器1008时，产生用于进行ECC处理的附加的存储器访问，随之在存储控制器1006内进行路径故障判断，由此嵌入式CPU1004的每一次总线访问的等待时间增加。通常，嵌入式CPU与高性能CPU相比，每个单位时间的处理能力差，因而通过与性能之间的折衷选择，利用ECC功能。
本发明是鉴于上述状况而完成的，其某一方式的例示性目的之一是提供一种能够以较小负担对嵌入式CPU执行存储检查的信号处理电路。
本发明的一个方式涉及一种信号处理电路。信号处理电路具备：存储器；存储控制器，与存储器连接，并且不具有错误检查和纠正（ECC：Error Check andCorrect)功能；嵌入式处理器，通过存储控制器以能够访问的方式与存储器连接；以及存储检查电路，通过存储控制器以能够访问的方式与存储器连接，并且在嵌入式处理器的非动作期间访问到存储器，并检查存储到存储器的数据。
根据该方式，在嵌入式处理器没有进行动作时，换言之在没有产生嵌入式处理器的存储器访问的期间进行存储检查，因此能够缩短嵌入式处理器的存储器访问时的等待时间，从而能够减小对嵌入式处理器的负担。在本说明书中，所谓嵌入式处理器是指嵌入式CPU(Central Processing Unit：中央处理器)、嵌入式MPU(Micro Processing Unit：微处理器)、内置有FPGA(Field Programmable GateArray：现场可编程门阵列)的处理器等与这些类似的处理器。
嵌入式处理器也可以将表示是动作期间还是非动作期间的控制信号输出到存储检查电路。在该情况下，存储检查电路能够根据来自处理器的控制信号来执行存储检查。
存储检查电路也可以在嵌入式处理器的非动作期间执行以下步骤：通过对存储在存储器内的检查对象的数据实施预定的运算处理来生成预期值；以及按照每个预定的检查周期，对存储在存储器内的数据实施预定的运算处理，由此生成评价值，并将评价值与预期值进行比较。
存储检查电路也可以将预期值写入到存储器。
在其它方式中，存储检查电路也可以将预期值写入到与存储器分开设置的寄存器。在该情况下，能够减少随着存储检查而进行的存储器访问。
作为存储检查电路的检查对象的数据区域也是能够设定的。由此，能够与各种系统对应。
检查周期也是能够设定的。如果缩短检查周期则能够提高可靠性，如果延长检查周期，则能够抑制分配至存储检查的资源。
预期值及评价值也可以为检查对象的数据的比特之和。在该情况下，能够减小用于存储预期值所需的存储区域的尺寸。
预期值及评价值也可以为检查对象的数据本身。在该情况下，能够进行每个比特的对比，因此能够进行正确的错误检查。
在检查对象的数据的值为固定的情况下，存储检查电路也可以在对存储器最初写入数据之后生成一次预期值。
存储检查电路也可以构成为在存储在存储器内的数据被检测出有错时，能够将存储在存储器内的数据纠正为正确的值。
还可以具备主处理器，该主处理器通过存储控制器以能够访问的方式与存储器连接，并将要由嵌入式处理器执行的程序写入到存储器。若由存储检查电路检测出错误，则主处理器将程序再次写入到存储器。
由此，能够将存储器的存储信息保持为正常的状态。
本发明的其它方式涉及一种半导体设备的试验装置。试验装置具备上述任一方式的信号处理电路。由此，嵌入式处理器的错误动作得到抑制，因此能够进行设备的正确的检查。
此外，将上述结构要素的任意组合、本发明的结构要素和表现在方法、装置、系统等之间相互进行替换而得到的方案也作为本发明的方式而有效。
根据本发明的某一方式，能够实现对嵌入式处理器低负担且低成本的信号处理电路。
附图说明
图1为表示本发明人所研究的信号处理电路的第一结构的框图。
图2为表示本发明人所研究的信号处理电路的第二结构的框图。
图3为表示实施方式所涉及的信号处理电路的结构的框图。
图4为表示由存储检查电路进行的存储检查处理的流程图。
图5的(a)～(c)为表示与预期值的生成有关的存储器的状态转变的图。
图6为表示由存储检查电路进行的存储检查动作的时间图。
图7为表示第二变形例所涉及的信号处理电路的结构的框图。
附图标记说明
1：试验装置；2：信号处理电路；4：嵌入式CPU；6：存储控制器；8：存储器；10：存储检查电路；12：主CPU。
具体实施方式
以下，参照附图说明本发明的优选实施方式。对各附图示出的相同或者同等的结构要素、部件、处理标注相同的附图标记，适当地省略重复的说明。另外，实施方式仅是例示，并不限定发明，实施方式所述的所有特征、其组合不一定必须是发明的本质性特征。
图3是表示实施方式所涉及的信号处理电路2的结构的框图。信号处理电路2具备嵌入式CPU4、存储控制器6、存储器8以及存储检查电路10。嵌入式CPU4、存储控制器6、存储检查电路10的一部分或者全部也可以集成至一个半导体芯片或者模块。
存储器8存储要由嵌入式CPU4执行的程序、通过嵌入式CPU4的数据处理生成的中间数据等。另外，在存储器8中还存储由后述的存储检查电路10生成的预期值。
存储控制器6与存储器8连接。存储控制器6为存储器8以外的电路与存储器8的接口电路。在本实施方式中，存储控制器6不具有ECC(Error Check andCorrect：错误检查和纠正)功能。
嵌入式CPU4通过存储控制器6以能够访问的方式与存储器8连接。嵌入式CPU4读出存储在存储器8中的程序并执行该程序。另外，嵌入式CPU4根据需要将中间生成的数据存储到存储器8。具体地说，要由嵌入式CPU4执行的程序被存储到存储器8的固定区域，由嵌入式CPU4重写值的数据被存储到存储器8的变动区域。
存储检查电路10与嵌入式CPU4同样地通过存储控制器6以能够访问的方式与存储器8连接。存储检查电路10在嵌入式CPU4的非动作期间访问到存储器8，检查存储在存储器8中的数据。存储检查电路10若检测出错误，则断言将该错误通知给嵌入式CPU4或者外部单元的中断信号SERR。
嵌入式CPU4分时地反复动作期间和非动作期间，将表示当前是动作期间还是非动作期间的控制信号CNT输出到存储检查电路10。所谓动作期间是指嵌入式CPU4处于执行程序的命令过程中且能够产生存储器访问的期间。另外，所谓非动作期间是指嵌入式CPU4停止执行程序因而不会产生存储器访问的期间，相当于等待来自外部的指示的空闲状态。
以下，说明由存储检查电路10进行的具体的存储检查的处理。图4是表示由存储检查电路10进行的存储检查处理的流程图。
若信号处理电路2启动，则在存储器8的某一区域内输入要由嵌入式CPU4执行的程序，并且，确保能够由嵌入式CPU4利用的数据区域(S100)。
接着，指定存储在存储器8中的数据之中由存储检查电路10进行的检查的对象区域(S102)。检查对象的区域、具体而言其个数、范围能够从外部任意地设定，根据输入到存储器8的程序、数据的种类而适当地变更。
接着，根据控制信号CNT来判断嵌入式CPU4是动作期间还是非动作期间(S104)。然后，如果是动作期间(S104的“是”)，则待机。如果嵌入式CPU4为非动作期间(S104的“否”)，则存储检查电路10读出检查对象的区域的数据，并对读出的数据实施预定的运算处理，由此生成预期值(S106)。预期值在存储器8中最初写入数据之后生成一次，之后继续使用相同的值。
预期值的生成方法并不特别限定。例如，存储检查电路10也可以相加全部检查对象的数据所包含的比特，并将这些比特之和作为预期值。所生成的预期值被写入到存储器8。
接着，根据控制信号CNT，判断嵌入式CPU4是动作期间还是非动作期间(S108)。然后，如果是动作期间(S108的“是”)，则待机。如果嵌入式CPU4为非动作期间(S108的“否”)，则存储检查电路10读出检查对象的区域的数据，并对读出的数据实施与生成了预期值时相同的运算处理，由此生成评价值(S110)。
接着，存储检查电路10将评价值与预期值进行比较(S112)。如果存储器8的数据没有被破坏，则预期值与评价值应该一致。如果预期值与评价值一致(S112的“是”)，则返回到处理S108。在预期值与评价值不一致的情况下(S112的“否”)，检测出错误(S114)。检测出错误的意思被通知给嵌入式CPU4及/或其它单元，进行所需的处理。
此外，在由存储检查电路10进行的存储检查过程中、具体而言处理S110、S112的过程中，在设立嵌入式CPU4的动作状态的标志的情况下，存储检查电路10在该时刻暂且中止其处理，待机直到设立非动作状态的标志。之后，当设立非动作状态的标志时，存储检查电路10重新开始中断的处理。
存储检查电路10按照每个预定的检查周期来生成评价值，并与预期值进行比较。信号处理电路2的设计者能够任意地设定检查周期的长度。
上述结构为信号处理电路2的结构。接着，说明其动作。
图5的(a)～(c)是表示与预期值的生成有关的存储器8的状态转变的图。在信号处理电路2刚启动之后，如图5的(a)所示存储器8为空。图5的(b)示出对存储器8输入了程序的状态。在本例中，开头的1字为值变动区域，接着连续的128字为值固定区域。
接着，指定存储检查电路10作为检查对象的数据区域。数据区域的个数和各数据数据的长度(字数)能够任意地设定。在本例中，128字的值变动区域被分割为开头的64字以及接在该64字的64字，分别被设定为数据区域A、数据区域B。接着，生成每一个数据区域A、B的预期值，并且如图5的(c)所示，存储到存储器8的一部分。
之后，存储检查电路10按照每个预定的检查周期来反复执行图4的处理S110、S112，检测在数据区域A、数据区域B各自中是否存在错误。
图6是表示由存储检查电路10进行的存储检查动作(S110、S112)的时间图。控制信号CNT的高电平与嵌入式CPU4的动作状态相对应，低电平与非动作状态相对应。另外，存储检查的高电平表示存储检查处理(S110、S112)正在进行的状态。如图6所示，在生成预期值之后，在嵌入式CPU4的非动作期间，按照每个预定的检查周期Tp来进行存储检查。在嵌入式CPU4的动作期间中不进行存储检查。
上述为信号处理电路2的动作。接着，说明其优点。
在图2所示的体系结构中，在由嵌入式CPU4进行存储器访问时，实时地、直接地进行错误检测、纠正。与此相对，在实施方式所涉及的信号处理电路2中，由存储检查电路10进行的存储检查在嵌入式CPU4不进行动作时、换言之嵌入式CPU4的存储器访问没有产生的期间集中地进行。在这一点，可以说信号处理电路2进行非直接存储检查。其结果，在嵌入式CPU4的存储器访问时，不产生与存储检查有关的数据访问，因此能够缩短等待时间，从而能够减小嵌入式CPU4的负担。
另外，根据信号处理电路2，与以往的ECC相比，能够缩小用于错误检查所需的附加的数据区域。其结果，能够降低存储器的容量、个数，还能够抑制成本增加。特别是，与使用高性能CPU的系统相比，在使用嵌入式CPU4的系统中，根据成本和面积的观点，强烈要求将存储器的容量设为最小限度，实施方式所涉及的信号处理电路2适合于这种用途。
理想而言，存储检查电路10最好将存储器8的所有数据设为检查对象，但是实际上存储检查电路10的处理速度、即生产率是有限的，还有时在嵌入式CPU4处于非动作状态这种有限的时间内难以检查所有数据。该问题通过能够任意地设定作为检查对象的数据区域来解决。例如在存储器8的容量大、根据存储检查电路10的资源的观点难以检查存储器8整体的情况下，将若被破坏则带来严重影响的数据、根据其它观点来说要求高可靠性的数据优先设为检查对象即可。另外，输入到存储器8的数据的配置还有时按照每个由信号处理电路2执行的程序而大不同，但是即使在该情况下，也能够适当地设定检查对象的数据区域。
因而，根据检查对象的数据区域的灵活的选择性，能够与各种系统对应。
除此以外，存储检查电路10还能够设定检查周期。因而，在存储检查电路10的处理速度充足的情况下，能够缩短检查周期而提高可靠性，在处理速度不充足的情况下，能够延长检查周期。
另外，在设定多个数据区域作为检查对象的情况下，与其它数据区域相比，还能够将要求高可靠性的数据区域的检查周期相对地缩短。
最后，说明信号处理电路2的用途。信号处理电路2能够利用于任意的信号处理系统，例如图3或者图7的信号处理电路2能够利用于半导体试验装置(简称为试验装置)。由此，检测存储器8的软错误，在检测出的情况下，通过执行适当的处理，能够防止嵌入式CPU4以及试验装置整体的错误动作。
以上，根据实施方式说明了本发明。本实施方式为例示，本领域技术人员应该理解能够对这些各结构要素、各处理工艺的组合进行各种变形例，而且这种变形例也包含于本发明的范围内。以下，说明这种变形例。
(第一变形例)
图3的存储检查电路10仅对发生于存储器8的错误进行检测并通知给嵌入式CPU4等。在第一变形例中，存储检查电路10构成为在存储在存储器8中的数据被检测出有错时，能够将存储在存储器8中的数据纠正为正确的值。即，在存储检查电路10中安装有ECC功能。在存储器8中除了存储预期值以外，还存储用于进行错误纠正的冗余位等、ECC所需的数据。
存储检查电路10在进行了存储检查的结果，若检测出错误，则进行错误纠正，将正确的数据回写到存储器8。即使在第一变形例中，存储检查电路10向存储器8的访问限定于嵌入式CPU4的非动作期间而进行，因此能够缩短嵌入式CPU4的存储器访问的等待时间。
(第二变形例)
图7是表示第二变形例所涉及的信号处理电路2a的结构的框图。信号处理电路2a除了具备图3的信号处理电路2以外还具备主CPU12。
主CPU12通过存储控制器6以能够访问的方式与存储器8连接。主CPU12将要由嵌入式CPU4执行的程序输入到存储器8。然后，当由存储检查电路10检测出错误时，主处理器12将程序再次写入到存储器8。根据本变形例，在发生错误时，能够将存储器8的数据回写为正确的值。
在本变形例中，主CPU12知道在存储器8的哪一个地址中输入什么样的数据。因此，主CPU12也可以生成指定存储检查电路10作为检查对象的数据区域的数据S1及/或指定检查周期的数据，并发送到存储检查电路10。根据该结构，能够使由存储检查电路10进行的存储检查处理优化。
(第三变形例)
在实施方式中，说明了持续使用已经生成的预期值的情况，但是也可以按照低于检查周期的比率定期地进行更新。
(第四变形例)
在实施方式中，预期值为检查对象的数据区域的比特之和，但是本发明并不限定于此。例如也可以将检查对象的数据区域的数据本身用作预期值和评价值。在该情况下，替代所需的存储器容量的增加，能够提高检测错误的精度。
(第五变形例)
在实施方式中，说明了在存储检查电路10的存储检查中嵌入式CPU4转变为动作状态的情况下中断存储检查的情况，但是与此相反，也可以使嵌入式CPU4的存储器访问等待至过程中的处理完成为止。
(第六变形例)
在实施方式中，存储检查电路10根据来自嵌入式CPU4的控制信号CNT来判断嵌入式CPU4的动作状态的有无，但是本发明并不限定于此。在图7的信号处理电路2a中，在嵌入式CPU4的动作状态由主CPU12控制的情况下，也可以使用主CPU12生成控制信号CNT。
根据实施方式来说明了本发明，但是，实施方式仅是示出本发明的原理、应用，在实施方式中，在不脱离权利要求书所规定的本发明的思想的范围内能够进行多个变形例、配置的变更。

Claims (14)

1.一种信号处理电路，其特征在于，具备：
存储器；
存储控制器，与上述存储器连接，并且不具有错误检查和纠正功能；
嵌入式处理器，通过上述存储控制器以能够访问的方式与上述存储器连接；以及
存储检查电路，通过上述存储控制器以能够访问的方式与上述存储器连接，并且在上述嵌入式处理器的非动作期间访问到上述存储器，并检查存储到上述存储器的数据。
2.如权利要求1所述的信号处理电路，其特征在于，
上述嵌入式处理器将表示是动作期间还是非动作期间的控制信号输出到上述存储检查电路。
3.如权利要求1或2所述的信号处理电路，其特征在于，
上述存储检查电路在上述嵌入式处理器的非动作期间执行以下步骤：
通过对存储在上述存储器内的检查对象的数据实施预定的运算处理来生成预期值；以及
按照每个预定的检查周期，对存储在上述存储器内的数据实施上述预定的运算处理，由此生成评价值，并将上述评价值与上述预期值进行比较。
4.如权利要求3所述的信号处理电路，其特征在于，
上述存储检查电路将上述预期值写入到上述存储器。
5.如权利要求3所述的信号处理电路，其特征在于，
上述存储检查电路将上述预期值写入到与上述存储器不同的寄存器。
6.如权利要求1或2所述的信号处理电路，其特征在于，
作为上述存储检查电路的检查对象的数据区域是能够设定的。
7.如权利要求3所述的信号处理电路，其特征在于，
上述检查周期是能够设定的。
8.如权利要求3所述的信号处理电路，其特征在于，
上述预期值及上述评价值为检查对象的数据的比特之和。
9.如权利要求3所述的信号处理电路，其特征在于，
上述预期值及上述评价值为检查对象的数据本身。
10.如权利要求3所述的信号处理电路，其特征在于，
在检查对象的数据的值为固定的情况下，上述存储检查电路在对上述存储器最初写入数据之后生成一次上述预期值。
11.如权利要求1或2所述的信号处理电路，其特征在于，
上述存储检查电路构成为在存储在上述存储器内的数据被检测出有错时，能够将存储在上述存储器内的数据纠正为正确的值。
12.如权利要求1或2所述的信号处理电路，其特征在于，
还具备主处理器，该主处理器通过上述存储控制器以能够访问的方式与上述存储器连接，并将要由上述嵌入式处理器执行的程序写入到上述存储器，
若由上述存储检查电路检测出错误，则上述主处理器将上述程序再次写入到上述存储器。
13.如权利要求1或2所述的信号处理电路，其特征在于，
还具备主处理器，该主处理器通过上述存储控制器以能够访问的方式与上述存储器连接，并将要由上述嵌入式处理器执行的程序写入到上述存储器，
上述主处理器将表示上述嵌入式处理器是动作期间还是非动作期间的控制信号输出到上述存储检查电路。
14.一种试验装置，其特征在于，
具备权利要求1或2所述的信号处理电路。
CN2013101692857A 2012-05-11 2013-05-09 信号处理电路以及使用了该信号处理电路的试验装置 Pending CN103389921A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012109897A JP2013238926A (ja) 2012-05-11 2012-05-11 信号処理回路およびそれを用いた試験装置
JP2012-109897 2012-05-11

Publications (1)

Publication Number Publication Date
CN103389921A true CN103389921A (zh) 2013-11-13

Family

ID=49534200

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2013101692857A Pending CN103389921A (zh) 2012-05-11 2013-05-09 信号处理电路以及使用了该信号处理电路的试验装置

Country Status (5)

Country Link
US (1) US20130305000A1 (zh)
JP (1) JP2013238926A (zh)
KR (1) KR101478907B1 (zh)
CN (1) CN103389921A (zh)
TW (1) TW201346529A (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6020611B2 (ja) * 2015-01-20 2016-11-02 トヨタ自動車株式会社 車両データのリモート収集システム
JP6717059B2 (ja) * 2016-06-06 2020-07-01 オムロン株式会社 制御システム
KR101964454B1 (ko) * 2016-12-09 2019-04-01 주식회사 뉴스젤리 데이터에 내재된 문제점 제거를 통한 데이터 정제 장치 및 방법
US12093131B2 (en) 2023-01-17 2024-09-17 Silicon Motion, Inc. Interface circuit, memory controller and method for calibrating signal processing devices in an interface circuit
TWI812571B (zh) * 2023-01-18 2023-08-11 慧榮科技股份有限公司 介面電路與記憶體控制器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030088815A1 (en) * 2001-11-05 2003-05-08 Thomas Boehler Using data compression for faster testing of embedded memory
US20030131307A1 (en) * 2002-01-10 2003-07-10 Taylor Richard D. System and method of recovering from soft memory errors
US20060190789A1 (en) * 2000-11-13 2006-08-24 Omar Kebichi Synchronization point across different memory BIST controllers
CN101101794A (zh) * 2006-07-07 2008-01-09 Arm有限公司 存储器测试

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH054265U (ja) * 1991-07-03 1993-01-22 横河電機株式会社 メモリ装置
JPH05158811A (ja) * 1991-12-04 1993-06-25 Nec Eng Ltd データ処理装置の障害検出方式

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060190789A1 (en) * 2000-11-13 2006-08-24 Omar Kebichi Synchronization point across different memory BIST controllers
US20030088815A1 (en) * 2001-11-05 2003-05-08 Thomas Boehler Using data compression for faster testing of embedded memory
US20030131307A1 (en) * 2002-01-10 2003-07-10 Taylor Richard D. System and method of recovering from soft memory errors
CN101101794A (zh) * 2006-07-07 2008-01-09 Arm有限公司 存储器测试

Also Published As

Publication number Publication date
TW201346529A (zh) 2013-11-16
KR20130126513A (ko) 2013-11-20
KR101478907B1 (ko) 2014-12-31
JP2013238926A (ja) 2013-11-28
US20130305000A1 (en) 2013-11-14

Similar Documents

Publication Publication Date Title
US7200770B2 (en) Restoring access to a failed data storage device in a redundant memory system
US8812931B2 (en) Memory system with ECC-unit and further processing arrangement
US7487397B2 (en) Method for cache correction using functional tests translated to fuse repair
EP1848001B1 (en) Soft error location and sensitivity detection for programmable devices
US10606696B2 (en) Internally-generated data storage in spare memory locations
US8020053B2 (en) On-line memory testing
US9529667B2 (en) DRAM error correction event notification
US9583216B2 (en) MBIST device for use with ECC-protected memories
US20120137168A1 (en) Method for protecting data in damaged memory cells by dynamically switching memory mode
CN103119554A (zh) 提供平台无关的存储器逻辑
US20150067437A1 (en) Apparatus, method and system for reporting dynamic random access memory error information
CN103389921A (zh) 信号处理电路以及使用了该信号处理电路的试验装置
US9275757B2 (en) Apparatus and method for non-intrusive random memory failure emulation within an integrated circuit
US20140328132A1 (en) Memory margin management
US20190019569A1 (en) Row repair of corrected memory address
KR101141487B1 (ko) 집적 메모리 제어기의 결함 메모리 디바이스들과의 투과성 동작 인에이블링
JP6290934B2 (ja) プログラマブルデバイス、エラー保持システム、及び電子システム装置
KR20160143940A (ko) 저장 장치 및 그것을 내장한 메인 보드 및 그것의 자가 진단 방법
US9575862B1 (en) Integrated circuits with error handling capabilities
CN113608720A (zh) 一种抗单粒子翻转的星载数据处理系统及方法
US9230687B2 (en) Implementing ECC redundancy using reconfigurable logic blocks
US9720756B2 (en) Computing system with debug assert mechanism and method of operation thereof
EP2641174B1 (en) Classifying a criticality of a soft error and mitigating the soft error based on the criticality
US7533293B2 (en) Systems and methods for CPU repair
EP4127932A1 (en) Targeted repair of hardware components in a computing device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20131113