JP2015201813A - プログラマブルゲートアレイ - Google Patents
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Abstract
【解決手段】プログラミング可能な論理回路を有するプログラマブルゲートアレイであって、論理回路が設定されるコンフィグレーションメモリと、前記コンフィグレーションメモリ内のソフトエラーを正常化する対策回路とを備え、前記対策回路は、前記コンフィグレーションメモリに発生するソフトエラーによって発生する二次障害から復旧するためのエラー訂正を実行し、前記エラー訂正の後に前記論理回路に保持される値を回復する。
【選択図】図1
Description
図1は、第1実施例のソフトエラー対策回路6を示す構成図である。
第2実施例では、論理回路部のフリップフロップの再設定をより簡易にできる回路の例を説明する。
第3実施例では、再設定の頻度を軽減するため、エラーが発生した箇所が、コンフィグレーションメモリ2の中で論理回路部として使用されている領域であると判定され、かつエラー訂正が完了したときのみ、論理回路部5のフリップフロップ(データ保持機能)12の値を再設定する回路の例を説明する。
第4実施例では、再設定の頻度をさらに低減するため、再設定が必要な論理回路部を特定し、特定された論理回路部(領域)のみを再設定する回路の例を説明する。
第5実施例では、再設定の対象領域の判定を容易にするため、論理回路部5に使用する領域をコンフィグレーションメモリ2内の定められた実装領域に設計段階で予め固定し、当該固定された領域内でエラーを検出して、訂正した場合に、再設定をする回路の例を説明する。
第6実施例では、第1実施例に加え、ソフトエラー訂正が可能な場合と不可能な場合とで異なる方法で再設定を行う例を説明する。
2 コンフィグレーションメモリ
3 コンフィグレーションメモリ制御部
4 構成データメモリ
5 論理回路部群
6 ソフトエラー対策回路
7 再設定制御部
8 再設定データメモリ
9A アドレス線
9B データ線
10 基本回路モジュール
11 組合せ論理部
12 フリップフロップ
13 設定部
14 エラー検出・訂正・該当フラグ
15 読出しアドレス及び制御信号
16 アドレス及び再設定データ
17 アドレスと制御信号
18 再設定データ
19〜22 論理回路部
23 条件保持信号
24 条件信号
25 タイミング信号
26 クロック
27 配線接続交点
28 パストランジスタ
29 リセット
30 使用領域
31 未使用領域
32 エラーアドレス
33 アドレステーブル
34 論理回路部
35 再設定が必要な特定の論理回路部
Claims (7)
- プログラミング可能な論理回路を有するプログラマブルゲートアレイであって、
論理回路が設定されるコンフィグレーションメモリと、
前記コンフィグレーションメモリ内のソフトエラーを正常化する対策回路とを備え、
前記対策回路は、
前記コンフィグレーションメモリに発生するソフトエラーによって発生する二次障害から復旧するためのエラー訂正を実行し、
前記エラー訂正の後に前記論理回路に保持される値を回復することを特徴とするプログラマブルゲートアレイ。 - 請求項1記載のプログラマブルゲートアレイであって、
前記対策回路は、前記論理回路に保持すべき値を再設定することによって、前記論理回路に保持される値を回復することを特徴とするプログラマブルゲートアレイ。 - 請求項1記載のプログラマブルゲートアレイであって、
前記対策回路は、前記エラー訂正の後に前記論理回路に保持される値を初期状態に戻すことによって、前記論理回路に保持される値を回復することを特徴とするプログラマブルゲートアレイ。 - 請求項1から3の何れか一つに記載のプログラマブルゲートアレイであって、
前記対策回路は、
前記ソフトエラーが発生した箇所が前記コンフィグレーションメモリの中で論理回路として使用されている領域かを判定し、
前記ソフトエラーが発生した箇所がコンフィグレーションメモリの中で論理回路として使用されている領域である場合、当該論理回路に保持される値を再設定することを特徴とするプログラマブルゲートアレイ。 - 請求項1から3の何れか一つに記載のプログラマブルゲートアレイであって、
前記対策回路は、
前記ソフトエラーが発生した箇所が所定の領域かを判定し、
前記ソフトエラーが発生した箇所が所定の領域である場合、当該論理回路に保持される値を再設定することを特徴とするプログラマブルゲートアレイ。 - 請求項1から3の何れか一つに記載のプログラマブルゲートアレイであって、
前記論理回路は予め決められた実装領域を使用するものであって、
前記対策回路は、
前記ソフトエラーが発生した箇所が前記実装領域かを判定し、
前記ソフトエラーが発生した箇所が前記実装領域である場合、当該論理回路に保持される値を再設定することを特徴とするプログラマブルゲートアレイ。 - 請求項1から3の何れか一つに記載のプログラマブルゲートアレイであって、
前記対策回路は、
前記ソフトエラーの訂正が可能かを判定し、
前記ソフトエラーの訂正が可能である場合、請求項1から3の何れか一つに記載の方法によって前記論理回路に保持される値を再設定し、
前記ソフトエラーの訂正が不可能である場合、全ての前記論理回路を初期化することを特徴とするプログラマブルゲートアレイ。
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JP2014080980A JP2015201813A (ja) | 2014-04-10 | 2014-04-10 | プログラマブルゲートアレイ |
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2014
- 2014-04-10 JP JP2014080980A patent/JP2015201813A/ja active Pending
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