JP5935319B2 - 回路エミュレーション装置、回路エミュレーション方法及び回路エミュレーションプログラム - Google Patents
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Description
11 エミュレータ
12 エミュレータデザイン
13 テストプログラム
14 記憶装置
15 エミュレータデザイン
16 メモリ
510 コンピュータ
511 CPU
512 RAM
513 ROM
514 二次記憶装置
515 可換媒体記憶装置
516 インターフェース
520 ディスプレイ装置
521 キーボード
522 マウス
523 通信装置
Claims (12)
- 回路の動作を模擬するエミュレータ部と、
模擬対象の前記回路が物理的なメモリから読み出したデータの情報ビット及び冗長ビットの全てがゼロの場合に、前記冗長ビットを所定のビットパターンで置き換える置換部と、
前記情報ビットと置き換えた前記所定のビットパターンとを前記読み出したデータとして前記回路に供給する供給部を有することを特徴とする回路エミュレーション装置。 - 前記所定のビットパターンは、情報ビットが全てゼロであるデータに対する冗長ビットのビットパターンであることを特徴とする請求項1記載の回路エミュレーション装置。
- 前記回路エミュレーション装置はさらに、
前記回路が前記メモリから読み出した前記データの前記情報ビット及び前記冗長ビットのうち少なくとも1ビットがゼロでない場合、前記情報ビットと前記冗長ビットとを前記読み出したデータとして前記回路に供給する供給部を有することを特徴とする請求項1又は2記載の回路エミュレーション装置。 - 前記回路エミュレーション装置はさらに、
前記メモリの内容を前記回路エミュレーション装置に接続される記憶装置に記録し且つ前記記憶装置から前記メモリの内容を前記メモリに復元する場合、前記メモリに格納されるデータのうち全ビットがゼロであるデータを除いた全てのデータを前記記憶装置に記録する復元部を有することを特徴とする請求項1乃至3何れか一項記載の回路エミュレーション装置。 - 回路エミュレータが、
回路の動作を模擬し、
模擬対象の前記回路が物理的なメモリから読み出したデータの情報ビット及び冗長ビットの全てがゼロの場合に、前記冗長ビットを所定のビットパターンで置き換え、
前記情報ビットと置き換えた前記所定のビットパターンとを前記読み出したデータとして前記回路に供給することを特徴とする回路エミュレーション方法。 - 前記所定のビットパターンは、情報ビットが全てゼロであるデータに対する冗長ビットのビットパターンであることを特徴とする請求項5記載の回路エミュレーション方法。
- 前記回路エミュレーション方法はさらに、
前記回路エミュレータが、
前記回路が前記メモリから読み出した前記データの前記情報ビット及び前記冗長ビットのうち少なくとも1ビットがゼロでない場合、前記情報ビットと前記冗長ビットとを前記読み出したデータとして前記回路に供給することを特徴とする請求項5又は6記載の回路エミュレーション方法。 - 前記回路エミュレーション方法はさらに、
前記回路エミュレータが、
前記メモリの内容を前記回路エミュレータに接続される記憶装置に記録し且つ前記記憶装置から前記メモリの内容を前記メモリに復元する場合、前記メモリに格納されるデータのうち全ビットがゼロであるデータを除いた全てのデータを前記記憶装置に記憶することを特徴とする請求項5乃至7何れか一項記載の回路エミュレーション方法。 - 回路エミュレーションプログラムにおいて、
回路エミュレータに、
回路の動作を模擬させ、
模擬対象の前記回路が物理的なメモリから読み出したデータの情報ビット及び冗長ビットの全てがゼロの場合に、前記冗長ビットを所定のビットパターンで置き換えさせ、
前記情報ビットと置き換えた前記所定のビットパターンとを前記読み出したデータとして前記回路に供給させることを特徴とする回路エミュレーションプログラム。 - 前記所定のビットパターンは、情報ビットが全てゼロであるデータに対する冗長ビットのビットパターンであることを特徴とする請求項9記載の回路エミュレーションプログラム。
- 前記回路エミュレーションプログラムはさらに、
前記回路エミュレータに、
前記回路が前記メモリから読み出した前記データの前記情報ビット及び前記冗長ビットのうち少なくとも1ビットがゼロでない場合、前記情報ビットと前記冗長ビットとを前記読み出したデータとして前記回路に供給させることを特徴とする請求項9又は10記載の回路エミュレーションプログラム。 - 前記回路エミュレーションプログラムはさらに、
前記回路エミュレータに、
前記メモリの内容を前記回路エミュレータに接続される記憶装置に記録し且つ前記記憶装置から前記メモリの内容を前記メモリに復元する場合、前記メモリに格納されるデータのうち全ビットがゼロであるデータを除いた全てのデータを前記記憶装置に記憶させることを特徴とする請求項9乃至11何れか一項記載の回路エミュレーションプログラム。
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US20040054877A1 (en) * | 2001-10-29 | 2004-03-18 | Macy William W. | Method and apparatus for shuffling data |
US20060064508A1 (en) * | 2004-09-17 | 2006-03-23 | Ramesh Panwar | Method and system to store and retrieve message packet data in a communications network |
US7562271B2 (en) * | 2005-09-26 | 2009-07-14 | Rambus Inc. | Memory system topologies including a buffer device and an integrated circuit memory device |
JP2009064238A (ja) * | 2007-09-06 | 2009-03-26 | Hitachi Ulsi Systems Co Ltd | メモリシステム |
US7991605B1 (en) * | 2008-06-06 | 2011-08-02 | Cadence Design Systems, Inc. | Method and apparatus for translating a verification process having recursion for implementation in a logic emulator |
US8001432B2 (en) * | 2008-11-20 | 2011-08-16 | Lsi Corporation | Uninitialized memory detection using error correction codes and built-in self test |
US8176294B2 (en) * | 2009-04-06 | 2012-05-08 | Red Hat Israel, Ltd. | Reducing storage expansion of a virtual machine operating system |
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