KR100198521B1 - 어드레스 패턴 발생기 - Google Patents

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KR100198521B1
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겐이치 후지사키
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오우라 히로시
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Abstract

SDRAM의 버스트 길이를 시험 중에 교체하고, 인터리브 모드와 순차적 모드를 시험 중에 교체할 수 있고, 칼럼 어드레스를 Y 어드레스 발생부 1개를 발생시키는 어드레스 발생기를 제공한다. 이를 위하여, 하위 Y 어드레스 신호(예를 들어 Y0-2), Z 어드레스 신호(예를 들어 Z0-2) 및 동작 모드제어 신호(예를 들어 C0)를 선택 출력하는 어드레스 선택기(40)와, 일정한 변환 테이블 내용을 출력하는 변환 메모리(50)의 출력(B0-2) 및 하위 Y 어드레스 신호(Y0-2)를 버스트 길이 제어 신호(예를 들어 BS0-2)에 따라서 선택 출력하는 멀티플렉서(60)를 설치하여 구성한다. 다른 실시 예로서, 카운터(91)와, 배타적 논리합게이트(93)와, 각 출력 신호를 선택하는 멀티플렉서(94)를 설치하여 구성해도 좋다.

Description

어드레스 패턴 발생기
제1도는 본 발명의 실시예1을 도시하는 어드레스 패턴 발생기의 블록도.
제2도는 어드레스 선택기(40)에서의 어드레스 선택 할당예를 도시한 도면.
제3도는 변환 메모리(50)의 어드레스 할당예를 도시한 도면.
제4도는 칼럼 어드레스의 비트에 대한 저스트 길이 제어의 관계를 도시한 도면.
제5도는 멀티플렉서(60)의 구성예를 도시한 도면.
제6도는 실시예 2에 의한 어드레스 패턴 발생기의 블록도.
제7도는 버스트 어드레스 비트(B0-B2)의 Y 어드레스 비트로의 인터럽트의 관계를 도시한 도면.
제8도는 종래의 반도체 메모리 시험 장치에서의 순차적 모드의 어드레스 발생 방법과 버스트 길이의 차이에 의한 칼럼 어드레스의 할당의 차이를 도시한 도면.
제9도는 인터리브 모드의 어드레스 발생을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
10 : X 어드레스 발생부 20 : Y 어드레스 발생부
30 : Z 어드레스 발생부 40 : 어드레스 선택기
50 : 변환 메모리 60, 94, 95 : 멀티플렉서
70, 92 : 레지스터 90 : 명령 메모리
91 : 카운터 93 : 배타적 논리합 게이트
본 발명은 피측정 소자를 시험하기 위한 시험 패턴 발생기에 관한 것으로서, 특히, 동기 DRAM의 버스트 전송용 어드레스 발생을 행하는 어드레스 패턴 발생기에 관한 것이다.
일반적으로, 반도체 시험 장치에서는 각종 피측정 소자를 측정할 필요가 있으며, 그 측정을 위한 시험 패턴을 발생시킬 필요가 있다. 피측정 소자는 고속화가 행해지고 있으며, 그 중의 1개로서 동기 DRAM이 있다.
동기 DRAM(SDRAM)이란 종해의 DRAM 대신에 연속 액세스를 고속으로 처리하는 메모리이고, 연속 액세스를 고속으로 처리하기 위해서 특수한 구조를 가지고, 100M 바이트/초 이상에서의 판독/기록을 가능하게 하는 것이다. 연속 액세스의 고속화를 위해, SDRAM의 판독/기록은 전부 버스트 방식으로 행해진다. 이것은 동일 로우, 어드레스 상의 데이터를 2, 4, 8 워드 등의 블록 단위로 연속하여 판독, 기록하는 방식이다. 또한, 그 액세스는 블록의 개시 어드레스를 부여하는 것만으로 이후의 어드레스는 SDRAM 내부에서 동작 모드에 따라서 자동적으로 발생되고, 고속화되고 있다.
SDRAM은 다음과 같은 특징을 가진다.
1. 내부가 2개의 뱅크로 분리되어 있고, 뱅크를 교체함으로써 고속 액세스가 가능하다.
2. 모드 레지스터에 의해 버스트 전송시의 어드레싱과 버스트 길이를 교체할 수 있다.
3. 어드레스, 데이터가 클록 동기식이다.
또한, 버스트 전송시의 어드레스 순서는 CPU 로부터의 어드레스 순서에 의해 순차적 모드와 인터리브 모드의 2종류가 있다. 각각 버스트 시작 어드레스에 대하여 다음과 같은 순서로 메모리 내부에서 자동적으로 어드레스를 발생시킨다.
순차적 모드는 버스트 시작 어드레스와 내부 카운터의 가산에 의해 어드레스 발생이 행해진다.
인터리브 모드는 버스트 시작 어드레스와 내부 카운터의 배타적 논리합에 의해 어드레스 발생이 행해진다.
이러한 SDRAM용 시험 패턴 발생 장치의 예로서 예를 들어 일본 특허 출원평 6-73893의 기술이 있다. 이 기술은 SDRAM용 패턴 발생을 전용의 랩 변환부를 부가하여 발생하거나 또는 랩 어드레스로 변환하는 방법을 부가하여 패턴 발생을 용이하게 행할 수 있다. SDRAM용 시험 패턴 발생 장치 및 방법을 제공하는 것이다. 이를 위한 구성으로서 2종류의 데이터를 패턴 발생기로부터 입력하여 일정한 논리 회로 정보에 의해 변환시켜 출력하는 랩 변환 수단을 설치하여 장치를 구성하고 있다. 또한, 패턴 발생기로부터 칼럼, 어드레스(예를 들면 Z0-Z2)의 데이터를 입력하고, 일정한 논리식으로 변환 어드레스를 출력하여 SDRAM용 시험 패턴 발생 방법을 구성하고 있다.
일반적으로, 피시험 메모리의 내부 셀의 불량 해석을 행하기에는 피시험 메모리에 부여하는 어드레스뿐만 아니라 피시험 메모리 내부에서 자동적으로 발생되는 버스트 어드레스에 대해서도 어드레스 발생을 할 수 없으면 안된다.
제8도의 종래의 반도체 메모리 시험 장치에서의 순차적 모드의 어드레스 발생 방법과 버스트 길이의 차이에 의한 칼럼 어드레스의 할당의 차이를 도시한다. 버스트 어드레스는 버스트 시작 어드레스를 Z의 초기치 격납 레지스터(31)에 격납하고 Z의 어드레스 연산부(32)에서 증분하여 발생시킨다. 칼럼 어드레스는 포맷터(35)에 의해 Z 어드레스(버스트 어드레스)를 Y 어드레스에 인터럽트하는 형태로 발생된다. 로우 어드레스는 X 어드레스 발생부(10)에서 발생된다. 이와 같이 포맷터로 칼럼 어드레스를 할당하여 시험을 행하기 때문에, 버스트 길이의 설정을 변경하는 경우, 전체 칼럼 어드레스에 대하여 어드레스 할당을 재설정하지 않으면 안된다. 포맷터에서의 재설정은 시험 중에 행할 수 없으므로, 버스트 길이를 시험 중에 실시간으로 변경하는 시험을 할 수 없다고 하는 결점이 있다.
제9도에 인터리브 모드의 어드레스 발생 방법을 도시한다. Y 어드레스 발생부(20)는 초기치 격납 레지스터(211, 212)와 어드레스 연산부(22)와 산술 논리 연산부(23)에 의해 구성된다. 이 경우 버스트 어드레스는 어드레스 발생기의 산술논리 연산부(23)의 배타적 논리합 연산을 실행하여 발생시킨다. 버스트 시작 어드레스는 초기치 0을 레지스터(212)에 로드하고, 어드레스 연산부(22)에서 증분하여 발생된다. 버스트 어드레스는 어드레스 연산부(22)와 레지스터(211)와의 배타적 논리합을 산술논리 연산부(23)에서 취하여 발생된다.
상기의 각 시험 방법에서는 순차적 모드와 인터리브 모드의 시험은 각각의 패턴으로 나누지 않으면 시험할 수 없다. 따라서 시험용 패턴 작성이 번잡하게 되는 문제도 있다. 이와 같이 종래의 어드레스 발생기는 버스트 길이를 시험 중에 실시간으로 변경할 수 없으며, 또 순차적으로 모드와 인터리브 모드의 동작 모드를 시험 중에 실시간으로 변경할 수 없는 결점이 있었다.
본 발명의 목적은 이들 결점을 해소하여 SDRAM의 버스트 전송이 버스트 길이를 시험 중에 교체할 수 있고, 또한, 인터리브 모드와 순차적 모드를 시험 중에 교체할 수 있는 어드레스 발생기를 제공하는 것을 제1목적으로 한다. 또 제2목적으로서, 칼럼 어드레스를 Y, Z 어드레스 발생부의 2개가 아니고, Y 어드레스 발생부 1개로 발생시키는 어드레스 발생기를 제공하는 것을 목적으로 한다.
본 발명에 의한 실시예 1은 다음과 같이 구성한다.
피측정 소자를 시험하기 위한 어드레스 패턴 발생기에 있어서, Y 어드레스 발생부(20)로부터의 하위 Y 어드레스 신호(예를 들어 Y0-2), Z 어드레스 발생부(30)로부터의 Z 어드레스 신호(예를 들어 Z0-2) 및 명령 메모리(90)로부터의 동작 모드 제어 신호(예를 들어 C0)를 선택 출력하는 n비트로 이루어진 어드레스 선택기(40)를 설치한다. 그리고 상기 n비트의 어드레스 선택기(40)의 출력을 어드레스 신호로서 일정한 변환 테이블 내용을 출력하는 변환 메모리(50)를 설치한다. 그리고, 상기 변환 메모리(50)의 출력인 버스트 어드레스(예를 들어 B0-2) 및 상기 Y 어드레스 발생부(20)로부터의 하위 Y 어드레스 신호(예를 들어 Y0-2)를 명령 메모리(90)로부터의 버스트 길이 제어 신호(예를 들어 BS0-2)에 따라서 각 비트마다 선택 출력하는 멀티플렉서(60)를 설치하여 어드레스 패턴 발생기를 구성한다.
또한, 본 발명에 의한 실시예 2는 다음과 같이 구성한다.
피측정 소자를 시험하기 위한 어드레스 패턴 발생기에 있어서, 명령 메모리(90)로부터의 제어 신호에 의해 순차적 모드이 경우는 Y 어드레스 발생부(20)로부터의 하위 Y 어드레스 신호 (예를 들어 Y0-2)를 로드하고, 인터리브 무드의 경우는 고정치(#0)를 로드하는 카운터(91)를 설치한다. 그리고, 상기 카운터(91)의 출력 신호를 1입력단에 부여하고, Y 어드레스 발생부(20)로부터의 하위 Y 어드레스 신호(예를 들어 Y0-2)를 다른 입력단에 부여하는 배타적 논리합 게이트(98)를 설치한다. 그리고, 명령 메모리(90)로부터의 제어 신호에 의해 순차적 모드의 경우는 상기 카운터(91)의 출력 신호를, 인터리브 모드의 경우는 상기 배타적 논리합 게이트(93)의 출력 신호를 선택하는 멀티플렉서(94)를 설치한다. 그리고, 명령 메모리(90)로부터의 제어 신호에 의해 데이타 비트가 1인 경우는 상기 멀티플렉서(94)의 출력 신호를 선택하고, 데이타 비트가 0인 경우는 Y 어드레스 발생부(20)로부터의 하위 Y 어드레스 신호를 비트마다 선택하는 멀티프렉서(95)를 설치하여 어드레스 패턴 발생기를 구성한다.
본 발명의 실시예 1에 의하면, 버스트 길이의 최대치의 변환 데이터를 변환 메모리에 설정해 두기 때문에, 시험 중 임의로 명령 메모리의 제어로 제어용 레지스터(70)의 설정을 변경시키는 것에 의해 버스트 길이의 변환이 가능하다. 또한, 본실시예 1에서는 순차적 모드와 인터리브 모드로 버스트 어드레스의 발생의 차이를 변환 메모리(50)에서 행하기 때문에, 순차적 모드와 인터리브 모드로 버스트 어드레스 발생의 시험 어드레스 발생 프로그램을 공통화할 수 있다.
또한, 본 발명의 실시에 2에 의하면, SDRAM에 인가하는 /CAS를 로우로하는 타이밍에 동기하여 카운터(91)에 명령 메모리(90)로부터의 제어 신호에 의해 SDRAM이 순차적 모드인 경우는 하위 Y 어드레스 신호를, 인터리브 모드인 경우는 (#0)을 로드한다. 단지, 실제의 타이밍 관계는 피측정 메모리로부터의 출력 신호에 맞추어 발생된다. 그리고 SDRAM이 클록의 입력에 의해 내부에서 버스트 어드레스를 발생하는 것과 동기하여 어드레스 발생기내의 카운터(91)도 +1동작을 행한다. 이 +1동작에 의해 Y 어드레스의 하위에 SDRAM의 내부에서 발생하고 있는 버스트 어드레스와 같은 것이 인터럽트하게 된다. 또한, 시험 중 SDRAM 측의 버스트 길이의 변경을 행할 때, 어드레스 발생기의 레지스터(92)에 같은 버스트 길이를 지정하는 데이타를 설정한다. 이와 같이, 시험중 SDRAM 측의 버스트 타입의 변경을 행할때, 어드레스 발생기의 멀티플렉서(94)의 선택 신호를 명령 메모리(90)로부터의 제어 신호로 전환하는 것으로 순차적 또는 인터리브의 타입 전환이 행해진다. 따라서, SDRAM의 시험 중 임의로 버스트 길이와 버스트 타입의 변경이 가능하다. 또한, 칼럼 어드레스를 Y 어드레스 발생부(20)의 1개로 발생시키므로, 종래와 같이 Y, Z 어드레스 발생부의 2개로 발생시키는 경우보다 어드레스 발생의 프로그램의 작성이 용이하다.
본 발명의 제1실시예를 도면을 참조하여 설명한다.
제1도는 본 발명의 실시예 1을 도시하는 어드레스 패턴 발생기의 블록도이다. 제1도에 도시된 바와 같이, 어드레스 선택기(40), 변환 메모리(50), 멀티플렉서(60), 제어용 레지스터(70)를 부가하여 어드레스 패턴 발생기를 구성하고 있다. 버스트 시작 어드레스 Y 어드레스 발생부(20)애서 발생하고, 내부 카운터 어드레스는 Z 어드레스 발생부(30)에서 발생하고 있다.
제2도에 어드레스 선택기(40)에서의 어드레스 선택 할당예를 도시한다. 어드레스 선택기(40)는 어드레스 포인터(41), 디코더(42), 레지스터(431, 432, 433), 멀티플렉서(441, 442)에 의해 구성된다. 레지스터(431, 432, 433)는 변환 메모리 (50)의 어드레스 비트수와 동일한 비트수(n)를 가지며, 어드레스 포인터(41)와 디토더(42)에 의해 출력된 변환 메모리 어드레스 비트를 선택하고, 선택 데이터를 각 레지스터(431,432,433)에 격납한다. 각 레지스터(431,432,433)로부터의 선택 신호(S1, S2, S3)에 의해 Y 어드레스나 Z 어드레스 등으로부터 변환 메모리 어드레스를 선택한다.
제3도에 변환 메모리(50)의 어드레스 할당예를 도시한다. 본 예에서는 변환 메모리 어드레스(n)는 7비트로 구성되어 있다. 따라서, 멀티플렉스(441, 442)는 7개로 구성할 수 있다. 본 예에서는 Y 어드레스와 Z 어드레스 외에, 순차적 모드와 인터리브 모드를 전환하기 위한 동작 모드 제어 신호를 할당항다. 동작 모드제어 신호(780)(예를 들어 C0)는 제어용 레지스터(70)로부터 공급된다. 또 변환메모리(50)의 어드레스의 선택 데이터는 시험 개시전에 미리 레지스터에 설정해 둔다.
변환 메모리(50)에는 변환 테이블로서 순차적 모드와 인터리브 보드의 각각의 최대 버스트 길이의 어드레스 순서를 미리 개별 어드레스에 기록해 둔다. 예를 들어 버스트 길이는 2, 4, 8이 있는 경우, 버스트 길이 8의 순서에 관해서 순차적 모드와 인터리브 모드의 발생 패턴을 각각 기록해 둔다.
또한, 버스트 길이 4의 순서는 버스트 길이 8의 순서에 대하여 2진으로 생각하면 하위의 2비트 순서와 동일하게 된다. 동일하게, 버스트 길이 2의 순서는 버스트 길이 8의 순서에 대하여 2진으로 생각하면 하위의 1비트의 순서와 동일하게 되므로, 결국 최대의 버스트 길이의 어드레스 순서를 변환 메모리(50)에 격납해두고, 제어하는 비트 길이를 변경한 것으로 어드레스 변환이 가능하다.
제3도에서는 변환 메모리(50)에 버스트 어드레스(Y0-Y2), 카운터 어드레스(Z0-Z2), 동작 모드 제어 신호(C0)에 따라서 변환된 버스트 어드레스 발생예를 도시한다. 예를 들어 순차적 모드(동작 모드 제어 신호 C0=0)에서는, 버스트 어드레스 Y0-Y2=0인 경우, Z0-Z2=0 이면 면환 메모리 어드레스 A0-A6=0에 소망의 발생 데이터를 기록한다. 이와 같이, 각 어드레스에 해당하는 발생 패턴을 기록해둔다. 동일하게, 인터리브 모드(동작 모드 제어 신호 C0=1)용 변환 데이터도 변환 메모리(50)에 기록해둔다. SDRAM의 시험 중에 변환 메모리가 이들 어드레스(Y0-Y2, Z0-Z2, C0)에서 액세스되었을 때, 변환 메모리의 독출 데이터가 버스트 어드레스로서 출력된다. 이렇게 하여 순차적 모드와 인터리브 모드에서의 버스트 어드레스의 발생이 가능하다.
제어용 레지스터(70)는 명령 메모리(90)의 어드레스 연산 영역(80)에 기술되는 동작 모드 제어 데이터와 버스트 길이 제어 데이터를 래치한다. 레지스터를 갖는 이유는 동작 모드와 버스트 길이의 설정을 명령 메모리 내에서 전환하지 않는 한 동일한 설정 내에서의 시험이 가능하고, 모든 사이클에 대하여 동작 모드를 기술하지 않고 끝나는 장점이 있기 때문이다. 이 제어용 레지스터(70)의 출력 중 동작 모드 제어 신호(780)(예를 들어 C0)는 어드레스 선택기(40)에 부여되므로, 시험 중에 임의로 순차적 모드와 인터리브 모드의 전환이 가능하다.
제4도에 칼럼 어드레스의 비트에 대한 버스트 길이 제어의 관계를 도시한다. 제어는 제어용 레지스터(70)의 출력인 버스트 길이 제어 신호(770)(예를 들어 BS0-BS2)가 멀티플렉서(60)에 부여되고, 칼럼 어드레스 하위3비트가 이 제어 신호(BS0-BS2)에 의해 비트마다 Y 어드레스(Y0-Y2)와 변환 메모리(50)로부터의 버스트 어드레스(B0-B2)를 교체한다.
제5도에 멀티플렉서(60)의 구성예를 도시한다. 동작은 버스트 길이가 8일 때, BS0-BS2의 3비트를 모두 1로 하여 버스트 어드레스 B0-B2를 선택한다. 버스트 길이가 4일 때는 BS2를 0으로, BS1을 1로, BS0을 1로 설정함으로써, 칼럼 어드레스 비트의 0은 버스트 어드레스의 B0를, 칼럼 어드레스의 비트의 1은 버스트 어드레스의 B1을, 칼럼 어드레스 비트의 2는Y 어드레스의 Y2를 선택한다. 동일하게, 버스트 길이가 2일 때, BS2를 0으로, BS1을 0으로, BS0을 1로 설정함으로써, 칼럼 어드레스 비트의 0은 버스트 어드레스의 B0을, 칼럼 어드레스 비트의 1은 Y 어드레스의 Y1을, 칼럼 어드레스 비트의 2는 Y 어드레스의 Y2를 선택한다.
이상에 의해 버스트 길이의 최대치의 변환 데이터를 변환 메모리에 설정해두고, 시험 중 임의로 명령 메모리의 제어로 제어용 레지스터(70)의 설정을 변경시키는 것으로 버스트 길이의 변환이 가능하다. 또한, 본 실시예에서는 순차적 모드와 인터리브 모드로 버스트 어드레스의 발생의 차이를 변환 메모리(50)에서 행하기 때문에, 순차적 모드와 인터리브 모드로 버스트 어드레스 발생의 시험 어드레스 발생의 프로그램을 공통화할 수 있는 장점도 가지고 있다. 즉, 모드마다 서로 다른 프로그램을 작성할 필요가 없다.
본 발명의 제2실시예를 도면을 참조하여 설명한다.
상기 제1실시예에 있어서는 발생 어드레스의 순서는 변환 메모리(50)내에 변환 테이블로서 기억시키고, 발생시키고 있다. 그러나, 이 변환부를 하기와 같이 구성해도 좋다.
제6도는 실시예 2에 의한 어드레스 패턴 발생기의 블록도를 도시한다. 제7도는 버스 어드레스 비트(B0-B2)의 Y 어드레스 비트로의 인터럽트의 관계를 도시한다.
제6도에 도시된 바와 같이, 카운터(91)는 본 예에서는 3비트로 구성하고 있으며, 명령 메모리(90)로부터의 제어 신호로 순차적 모드의 경우 Y 어드레스 발생부(20)로부터의 하위 어드레스 신호(725)(Y0-Y2)를 로드한다. 로드 후 카운터는 SDRAM의 동작에 동기하여 증분(+1) 동작을 행한다.
멀티플렉서(94)는 명령 메모리(90)로부터의 제어 신호에 의해 순차적 모드인 경우는 카운터(91)측의 신호를, 인터리브 모드인 경우는 배타적 논리합 게이트(93)측의 신호를 선택하고, 버스트 어드레스(750)(B0-B2)로서 출력을 행한다.
레지스터(92)는 본 예의 경우 3비트로 구성되고, 명령 메모리(90)로부터의 제어 신호로 값이 설정되며, 그 출력(770)(예를 들어 RD0-RD2)은 멀티플렉서(95)의 선택 입력이 비트 대응으로 접속된다.
멀티플렉서(95)는 레지스터(92)의 데이터 비트가 1인 경우는 멀티플렉서(94)측의 신호를 선택하고, 0인 경우는 Y 어드레스 발생부(20)측의 신호를 선택한다. 이것에 의해, 레지스터(92)와 멀티플렉서 (95)에서 제7도와 같이 Y 어드레스 비트의 인터럽트 제어가 행해진다.
본 실시예 2에 의한 동작은 다음과 같이 행한다. SDRAM의 시험을 개시하여 SDRAM의 내부 모두 레지스터에 버스트 길이를 설정할 때, 어드레스 발생부내의 레지스터(92)에 동일한 버스트 길이를 지정하는 데이타를 설정한다. SDRAM이 내부 모드 레지스터에 버스트 타입을 설정할 때는 어드레스 발생기내의 명령 메모리(90)에 교체 명령을 격납한다.
다음에, SDRAMDP 인가하는를 로우로 하는 타이밍에 동기하여 카운터(91)에 명령 메모리(90)로부터의 제어 신호에 의해 SDRAM이 순차적 모드인 경우는 하위 Y 어드레스 신호를, 인터리브 모드인 경우는( #0)을 로드한다. 단지, 실제의 타이밍 관계는 패턴 발생기에서 발생된 신호가 SDRAM에 인가되는 관계이지만, SDRAM의 동작에 주목한 쪽이 이해하기 쉬우므로 SDRAM의 동작 중심으로 표현하고 있다. 이후 동일하다.
그리고, SDRAM이 클록의 입력에 의해 내부에서 버스트 어드레스를 하는 것과 동기하여 어드레스 발생기내의 카운터(91)도 +1 동작을 행한다. 이 +1 동작에 의해 Y 어드레스의 하위에 SDRAM의 내부에서 발생하고 있는 버스트 어드레스와 동일한 것이 인터럽트된다.
또한, 시험 중 SDRAM 측의 버스트 길이의 변경을 행할 때, 어드레스 발생기의 레지스터(92)에 동일한 버스트 길이를 지정하는 데이터를 설정한다. 이것에 의해 예를 들어, 버스트 길이=8로부터 4로 변경된 경우, 멀티플렉서(94)의 출력(750)(예를 들어 B0-B2)은 변경되지 않지만, 멀티플렉서(95)에 의해 칼럼 어드레스 비트 2에는 그것까지의 B2 대신에 Y2가 출력되게 되어 버스트 어드레스는 (B0-B1)의 2비트가 된다.
이와 같이, 시험 중 SDRAM 측의 버스트 타입의 변경을 행할 때, 어드레스 발생기의 멀티플렉서(94)의 선택 신호를 명령 메모리(90)로부터의 제어 신호(840)로 교체하는 것으로 순차적 및 인터리브의 타입 전환이 행해진다.
상술한 바와 같이, SDRAM의 시험 중 임의로 버스트 길이와 버스트 타입의 변경이 가능하다. 또한, 칼럼 어드레스를 Y 어드레스 발생부(20)의 1개로 발생시키므로, 종래와 같이 Y, Z 어드레스 발생부의 2개로 발생시키는 경우보다 어드레스 발생 프로그램의 작성이 용이하다.
또, 상술한 각 실시예에 있어서 버스트 길이=8 워드까지인 경우를 설명하고 있지만, 전체 워드인 경우에는 카운터, 레지스터, 멀티플렉서 등을 필요 비트수까지 확장함으로써 대응할 수 있다.
이와 설명한 바와 같이, 본 발명에 의한 제1 및 제2실시예를 구성함으로써 다음에 기재하는 효과를 가진다. SDRAM의 버스트 전송의 버스트 길이를 시험 중에 교체할 수 있으며, 또한 인터리브 모드와 순차적 모드를 시험 중에 교체할 수 있는 어드레스 발생기를 제공할 수 있다. 그리고 칼럼 어드레스 Y, Z 어드레스 발생부의 2개가 아니고, Y 어드레스 발생부 1개로 발생시키는 어드레스 발생기를 제공할 수 있다.

Claims (5)

  1. 피측정 소자를 시험하기 위한 어드레스 패턴 발생기에 있어서, Y 어드레스 발생부(20)로부터의 하위 Y 어드레스 신호(725), Z 어드레스 발생부(30)로부터의 Z 어드레스 신호(730) 및 명령 메모리(90)로부터 동작 모드 제어 신호(780)를 선택 출력하는 n비트로 이루어진 어드레스 선택기(40)와; 상기 n비트의 어드레스 선택기(40)의 출력을 어드레스 신호로서 일정한 변환 테이블 내용을 출력하는 변환 메모리(50)와; 상기 변환 메모리(50)의 출력인 버스트 어드레스(750) 및 상기 Y 어드레스 발생부(20)로부터의 하위 Y 어드레스 신호(725)를 명령 메모리(90)로부터의 버스트 길이 제어 신호(770)에 따라서 각 비트마다 선택 출력하는 멀티플렉서(60)를 구비하고, 실시간으로 모드 동작을 변경할 수 있는 것을 특징으로 하는 어드레스 패턴 발생기.
  2. 제1항에 있어서, 상기 어드레스 선택기(40)는, 어드레스 포인터(41)와 디코더(42)에 의해 선택 데이터를 격납하는 n비트수로 이루어진 레지스터(431, 432, 433)와, 상기 각 레지스터 출력값에 따라서 Y 어드레스 발생부(20)로부터의 하위 Y 어드레스 신호(725), Z 어드레스 발생부(30)로부터의 Z 어드레스 신호(730) 및 명령 메모리(90)로부터의 동작 모드 제어 신호(780)를 선택 출력하는 n비트로 이루어진 멀티플렉서(441, 442)로 이루어진 것을 특징으로 하는 어드레스 패턴 발생기.
  3. 피측정 소자를 시험하기 위한 어드레스 패턴 발생기에 있어서, 명령 메모리(90)로부터의 제어 신호(830)에 이해 순차적 모두인 경우는 Y 어드레스 발생부(20)로부터의 하위 Y 어드레스 신호(725)를 로드하고, 인터리브 모드인 경우는 고정치(#0)를 로드하는 카운터 (91)와; 상기 카운터(91)의 출력 신호를 1입력단에 부여하고, Y 어드레스 발생부(20)로부터의 하위 Y 어드레스 신호(725)를 다른 입력단에 부여하는 배타적 논리합 게이트(93)와; 명령 메모리(90)로부터의 제어 신호(840)에 의해 순차적 모드인 경우는 상기 카운터(91)이 출력 신호를, 인터리브 모드인 경우는 상기 배타적 논리합게이트(93)의 출력 신호를 선택하는 멀티플렉서(94)와; 명령 메모리(90)로부터의 제어 신호(770)에 의해 데이터 비트가 1인 경우는 상기 멀티플렉서(94)의 출력 신호를 선택하고, 데이터 비트가 0인 경우는 Y 어드레스 발생부(20)로부터의 하위 Y 어드레스 신호(725)를 비트마다 선택하는 멀티플렉서(95)를 구비하고, 실시간으로 모드 동작을 변경할 수 있는 것을 특징으로 하는 어드레스 패턴 발생기.
  4. 제1항 또는 제2항에 있어서, 상기 명령 메모리(90)로부터의 각 신호(790, 850)를 래치하는 각 레지스터(70, 92)를 추가로 포함하고, 상기 명령 메모리(90)로부터의 각 신호는 상기 레지스터(70, 92)의 출력으로부터 공급되는 신호(780, 770)인 것을 특징으로 하는 어드레스 패턴 발생기.
  5. 제 3항에 있어서, 상기 명령 메모리(90)로부터의 각 신호(790, 850)를 래치하는 각 레지스터(70, 92)를 추가로 포함하고, 상기 명령 메모리(90)로부터의 각 신호는 상기 레지스터(70, 92)의 출력으로 공급되는 신호(780, 770)인 것을 특징으로 하는 어드레스 패턴 발생기.
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