WO2009150819A1 - 試験モジュール、試験装置および試験方法 - Google Patents

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WO2009150819A1
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detection
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timing
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秋田徳則
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株式会社アドバンテスト
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31725—Timing aspects, e.g. clock distribution, skew, propagation delay

Definitions

  • the present invention relates to a test module, a test apparatus, and a test method.
  • the present invention relates to a test module, a test apparatus, and a test method for performing phase correction on an input signal of an output signal output from an output terminal of a device under test.
  • This application is related to the following Japanese application. For designated countries where incorporation by reference of documents is permitted, the contents described in the following application are incorporated into this application by reference and made a part of this application.
  • the test apparatus performs a test of a device under test (DUT: Device Under Test) to be tested based on a test program.
  • the test program is to compare the instruction to be executed by the test equipment with the test pattern output to each terminal of the device under test or the output pattern output from each terminal of the device under test. Including.
  • the number of cycles from the input of the test pattern to the output of the output pattern corresponding to the test pattern may not be specified or may be indefinite.
  • the test apparatus detects that the device under test has output a predetermined header pattern, and outputs it after a specific cycle from the header pattern. It is desirable to provide a function (hunt function) for comparing the output pattern to be compared with the expected value pattern.
  • Patent Document 1 discloses a test apparatus and a test method for comparing the output of an output pattern sequence in synchronization with reading of an expected value pattern sequence.
  • the test apparatus includes a header pattern detection unit that detects whether or not the header pattern sequence is output from the device under test when a detection start instruction that instructs the detection start of the header pattern sequence is executed, and a header pattern A timing adjustment unit that causes the expected value pattern and the output pattern to be synchronized and input to the expected value comparison unit in the same cycle when a column is detected; JP 2006-10651 A
  • a header pattern is given to the DUT, an output pattern from the DUT is accumulated, and a specific pattern corresponding to the header pattern is detected.
  • the accumulated amount of the output pattern from the DUT is required to be at least the length of the header pattern, and it is required to take into account a hunt delay that sufficiently exceeds the required phase shift amount.
  • a test pattern generation unit that generates a test pattern given to a device under test, and a device under test when the test pattern is given to the device under test
  • An expected value pattern generation unit that generates an expected value pattern expected as a response indicated by the, and a pattern comparison unit that compares an output pattern output from the device under test when the test pattern is given to the device under test with an expected value pattern
  • a specific pattern detection unit that detects a specific pattern output as a response to the specific test pattern from the output pattern, and detects the timing at which the specific pattern is detected The timing detector and the output pattern based on the timing detected by the timing detector.
  • a phase adjusting unit that adjusts to fit the down phase to the phase of the expected pattern, the test modules with are provided.
  • a specific pattern detection unit that detects a specific pattern output as a response of a specific test pattern from a device under test that outputs an output pattern that responds to a given test pattern, and detects a timing at which the specific pattern is detected Based on the timing detected by the timing detection unit and the timing detection unit, a phase adjustment unit that adjusts the phase of the output pattern to match the phase of the expected value pattern expected as a response of the device under test with respect to the test pattern;
  • the specific pattern detection unit includes an input data storage unit that sequentially stores output pattern data as input data, a match detection unit that detects a match between the input data stored in the input data storage unit and the specific pattern, and a match detection unit And a result storage unit for sequentially storing the detection results.
  • the input data storage unit can store the input data for each detection cycle
  • the match detection unit can detect the match between the input data and the specific pattern for each detection cycle
  • the result storage unit sequentially detects the detection results for each detection cycle. Can be stored.
  • the timing detection unit can detect the timing at which the specific pattern is detected from the bit position of the result storage unit indicating that the detection results match in the detection result for each detection cycle stored in the result storage unit.
  • the input data storage unit may be a latch circuit having the number of stages corresponding to the length of the specific pattern
  • the match detection unit may be a parallel number comparison circuit corresponding to the length of the specific pattern
  • the result storage unit A pipeline circuit having the number of stages corresponding to the maximum delay of the specific pattern may be used.
  • a test pattern generation unit that generates a test pattern given to the device under test, and an expectation expected as a response of the device under test when the test pattern is given to the device under test
  • An expected value pattern generation unit that generates a value pattern, a pattern comparison unit that compares an output pattern output from the device under test when the test pattern is given to the device under test, and an expected value pattern;
  • a specific pattern detection unit that detects a specific pattern output as a response to the specific test pattern from the output pattern
  • a timing detection unit that detects timing when the specific pattern is detected
  • a timing detection unit Output pattern phase based on the timing detected by the expected value pattern
  • a phase adjusting unit that adjusts to conform to the phase, the test apparatus equipped with is provided.
  • test apparatus equipped with the above test module.
  • a test pattern generation stage for generating a test pattern given to the device under test, and an expectation expected as a response of the device under test when the test pattern is given to the device under test
  • An expected value pattern generation stage for generating a value pattern, a pattern comparison stage for comparing an output pattern output from the device under test when the test pattern is given to the device under test, and an expected value pattern;
  • a specific pattern detection stage for detecting a specific pattern output as a response to the specific test pattern from the output pattern
  • a timing detection stage for detecting a timing when the specific pattern is detected
  • the phase of the output pattern is expected based on the timing detected by Test method comprising: a phase adjustment step, the adjust to match the value pattern phase is provided.
  • the specific pattern detection stage detects the specific pattern output as the response of the specific test pattern from the device under test that outputs the output pattern that responds to the given test pattern, and detects the timing when the specific pattern is detected
  • a phase adjustment stage that adjusts the phase of the output pattern to match the phase of the expected value pattern expected as a response of the device under test with respect to the test pattern based on the timing detected in the timing detection stage.
  • the specific pattern detection stage includes an input data storage stage that sequentially stores output pattern data as input data, a coincidence detection stage that detects a match between the input data stored in the input data storage stage and the specific pattern, and a coincidence detection stage A result storage step of sequentially storing the detection results in the result storage unit.
  • the input data storage stage stores the input data for each detection cycle
  • the coincidence detection stage detects the match between the input data and the specific pattern for each detection cycle
  • the result storage stage results in the detection result for each detection cycle. You may store sequentially in a storage part.
  • the timing detection stage may detect the timing at which the specific pattern is detected from the bit position of the result storage unit indicating that the detection results match in the detection results for each detection cycle stored in the result storage stage.
  • the structure of the test module 10 is shown.
  • the configuration of the hunt compare unit 148 is shown.
  • An example of the header pattern detection unit 210 is shown.
  • the timing of the process by which an expected value pattern sequence and an output pattern sequence are compared is shown.
  • test modules 100 DUT 102 Main memory 104 Instruction memory 106 Test pattern memory 108 Expected value pattern memory 110 Digital capture memory 112 Central pattern control unit 114 Pattern list memory 116 Vector generation control unit 120 Central capture control unit 122 Pattern result memory 130 Channel block 140 Channel pattern generation unit 142 Sequential Pattern Generation Unit 144 Format Control Unit 146 Sequential Pattern Generation Unit 148 Hunt Compare Unit 150 Fail Capture Control Unit 152 Fail Capture Memory 160 Timing Generation Unit 170 Driver 180 Comparator 200 Header Pattern Storage Unit 210 Header Pattern Detection Unit 220 Alignment Unit 230 Expected value comparison unit Timing adjustment unit 250 selector 260 an error notification unit 310 input data storage unit 320 match detector 330 result storage unit 340 result selecting section 350 selects the result storage unit
  • FIG. 1 shows the configuration of the test module 10.
  • the test module 10 is a test apparatus that tests the DUT 100 including one or a plurality of terminals, and includes a main memory 102, a central pattern control unit 112, and a plurality of channel blocks 130.
  • the main memory 102 stores the test program of the DUT 100 and records an output pattern output from the DUT 100 as a result of executing the test program.
  • the main memory 102 includes an instruction memory 104, a plurality of test pattern memories 106, a plurality of expected value pattern memories 108, and a digital capture memory 110.
  • the instruction memory 104 stores each instruction included in the test program.
  • Each of the plurality of test pattern memories 106 is provided corresponding to each terminal of the DUT 100, and stores a test pattern string used for each terminal in association with each instruction, during an instruction cycle period for executing the instruction.
  • the test pattern sequence includes a plurality of test patterns to be sequentially output to the terminals of the DUT 100 during the instruction cycle.
  • the test pattern memory 106 corresponds to each instruction and corresponds to a 32-bit signal output during one instruction cycle.
  • a test pattern sequence including 32 test patterns to be stored is stored.
  • Each of the plurality of expected value pattern memories 108 is provided corresponding to each terminal of the DUT 100, and stores an expected value pattern string used during an instruction cycle period for executing the instruction in association with each instruction.
  • the expected value pattern sequence includes a plurality of expected value patterns to be sequentially compared with a plurality of output patterns sequentially output from the terminals of the DUT 100 during the instruction cycle.
  • the digital capture memory 110 records an output pattern output from the DUT 100 as a result of executing the test program.
  • the instruction memory 104, the plurality of test pattern memories 106, the plurality of expected value pattern memories 108, and / or the digital capture memory 110 may be provided by being divided into separate memory modules that constitute the main memory 102. These may be provided as different storage areas in the same memory module.
  • the central pattern control unit 112 is connected to the main memory 102 and the plurality of channel blocks 130, and performs a process common to each terminal of the DUT 100.
  • the central pattern control unit 112 includes a pattern list memory 114, a vector generation control unit 116, a central capture control unit 120, and a pattern result memory 122.
  • the pattern list memory 114 stores the start / end address of the routine in the instruction memory 104, the start address of the test pattern in the test pattern memory 106, and the expected value pattern in the expected value pattern memory 108 for each of the main routine or each subroutine of the test program. Stores the start address, etc.
  • the vector generation control unit 116 functions as a sequential control unit together with the sequential pattern generation unit 146, and sequentially executes instructions included in the test program of the DUT 100 for each instruction cycle. More specifically, the vector generation control unit 116 sequentially reads out each instruction from the start address to the end address from the pattern list memory 114 and executes them sequentially for each routine.
  • the central capture control unit 120 receives the pass / fail judgment results for each terminal of the DUT 100 from each channel block 130 and totals the pass / fail judgment results of the DUT 100 for each routine.
  • the pattern result memory 122 stores the quality determination result of the DUT 100 for each routine.
  • Each of the plurality of channel blocks 130 is provided corresponding to each terminal of the DUT 100.
  • Each channel block 130 includes a channel pattern generation unit 140, a timing generation unit 160, a driver 170, and a comparator 180.
  • the channel pattern generation unit 140 generates a test pattern sequence or an expected value pattern sequence used for testing the terminal, and compares the output pattern sequence and the expected value pattern sequence of the DUT 100.
  • the channel pattern generation unit 140 includes a sequential pattern generation unit 142, a format control unit 144, a sequential pattern generation unit 146, a hunt / compare unit 148, a fail capture control unit 150, and a fail capture memory 152.
  • the sequential pattern generation unit 142 may function as a test pattern generation unit together with the vector generation control unit 116.
  • the sequential pattern generation unit 142 generates a test pattern given to the DUT 100 that is a device under test.
  • the sequential pattern generation unit 142 receives from the vector generation control unit 116 the start address of the test pattern sequence to be output corresponding to the routine to be executed. Then, the sequential pattern generation unit 142 reads the test pattern sequence from the test pattern memory 106 in order from the start address corresponding to each instruction cycle, and sequentially outputs it to the format control unit 144.
  • the format control unit 144 converts the test pattern sequence into a format for controlling the driver 170.
  • the sequential pattern generation unit 146 may function as an expected value pattern generation unit together with the vector generation control unit 116.
  • the sequential pattern generator 146 generates an expected value pattern expected as a response indicated by the device under test when the test pattern is given to the device under test.
  • the sequential pattern generation unit 146 receives the start address of the expected value pattern sequence from the vector generation control unit 116 corresponding to the routine to be executed. Then, the sequential pattern generation unit 146 reads the expected value pattern from the expected value pattern memory 108 in order from the start address corresponding to each instruction cycle, and sequentially outputs the expected value pattern to the hunt / compare unit 148 and the fail capture control unit 150.
  • the hunt compare unit 148 compares the output pattern output from the DUT 100 with the expected value pattern when the test pattern is given to the DUT 100.
  • the hunt compare unit 148 inputs the output pattern sequence output from the DUT 100 via the comparator 180 and compares it with the expected value pattern sequence.
  • the hunt compare unit 148 starts the comparison with the expected value pattern string on the condition that a specific header pattern string is output from the DUT 100 for the output pattern string output from the DUT 100 at an indefinite timing. It may have a function.
  • the hunt / compare unit 148 may start detection of the header pattern sequence on condition that a detection start instruction for starting detection of an output pattern sequence that matches the header pattern sequence is executed.
  • the hunt function for example, the hunt compare unit 148 compares the output pattern sequence with the expected value pattern sequence based on the time required from the start of detection of the header pattern sequence to the detection of the header pattern sequence. Adjust timing.
  • the fail capture control unit 150 receives information on match / mismatch between the output pattern sequence of the DUT 100 and the expected value pattern sequence from the hunt compare unit 148, and generates a pass / fail judgment result of the DUT 100 for the terminal.
  • the fail capture memory 152 stores fail information including the result of the hunt processing by the hunt / compare unit 148 or the value of the output pattern that does not match the expected value.
  • the timing generation unit 160 generates a timing at which the driver 170 outputs each test pattern in the test pattern sequence, and a timing at which the comparator 180 takes in the output pattern of the DUT 100.
  • the driver 170 outputs each test pattern output from the format control unit 144 in the channel pattern generation unit 140 to the DUT 100 at the timing specified by the timing generation unit 160.
  • the comparator 180 acquires the output pattern output from the terminal of the DUT 100 at the timing specified by the timing generation unit 160 and supplies the output pattern to the hunt / compare unit 148 and the digital capture memory 110 in the channel block 130.
  • channel pattern generation unit 140 has a function of the sequential pattern generation unit 142 and the sequential pattern generation unit 146 instead of the configuration in which the sequential pattern generation unit 142 and the sequential pattern generation unit 146 described above are separately provided.
  • a configuration including a sequential pattern generation unit may be employed.
  • FIG. 2 shows the configuration of the hunt / compare unit 148.
  • the hunt compare unit 148 includes a header pattern storage unit 200, a header pattern detection unit 210, an alignment unit 220, an expected value comparison unit 230, a timing adjustment unit 240, a selector 250, and an error notification unit 260. .
  • the header pattern storage unit 200 stores a plurality of header pattern sequences.
  • the header pattern detection unit 210 determines whether a detection start instruction for instructing the start of detection of an output pattern sequence that matches the header pattern sequence has been executed.
  • the detection start instruction includes an instruction to select a header pattern string to be detected from the header pattern storage unit 200.
  • the header pattern detection unit 210 may be an example of a specific pattern detection unit. When a specific test pattern is given to the DUT 100, the header pattern detection unit 210 detects a specific pattern output as a response to the specific test pattern from the output pattern. When a detection start command is executed, the header pattern detection unit 210 selects a header pattern string to be detected from the header pattern storage unit 200 based on the detection start command. Then, the header pattern detection unit 210 detects whether or not an output pattern sequence that matches the header pattern sequence is output from the DUT 100 for the header pattern sequence selected based on the detection start command. Specifically, the header pattern detection unit 210 detects an output pattern sequence that matches the header pattern sequence from the output signal of the comparator 180.
  • the timing adjustment unit 240 may have a function of a timing detection unit that detects the timing at which the specific pattern is detected. When an output pattern sequence that matches the header pattern sequence is detected, the timing adjustment unit 240 outputs an output pattern based on the time elapsed from the start of detection of the header pattern sequence until the header pattern sequence is detected.
  • a parameter for adjusting the output timing of the column is set in the alignment unit 220. For example, the timing adjustment unit 240 may set the phase shift amount for shifting the output pattern sequence in the alignment unit 220. By appropriately setting the amount of phase shift, the output pattern sequence and the expected value pattern sequence can be synchronized.
  • the alignment unit 220 may be an example of a phase adjustment unit.
  • the alignment unit 220 may adjust the phase of the output pattern to match the phase of the expected value pattern based on the timing detected by the timing detection unit.
  • the alignment unit 220 inputs the output pattern sequence output from the DUT 100 from the comparator 180.
  • the alignment unit 220 shifts the input output pattern sequence by the phase shift amount set by the timing adjustment unit 240 and sends it to the expected value comparison unit 230 and the selector 250.
  • the alignment unit 220 may output the output pattern sequence as it is without shifting the phase when the header pattern sequence is not detected.
  • the alignment unit 220 includes a plurality of cascaded flip-flops and a selector that selects and outputs one of the outputs of the plurality of flip-flops.
  • the first stage flip-flop sequentially inputs the output pattern sequence.
  • the selector selects and outputs the output of any flip-flop based on the phase shift amount set by the timing adjustment unit 240.
  • the alignment part 220 can make variable the number of the flip-flops through which an output pattern passes, and can match the timing of an output pattern sequence and an expected value pattern sequence.
  • the expected value comparison unit 230 compares the output pattern sequence input from the alignment unit 220 with the expected value pattern sequence input from the sequential pattern generation unit 146 when the header pattern sequence is detected, and sequentially compares the comparison results with the selector. Send to 250.
  • the selector 250 inputs the comparison result by the expected value comparison unit 230 and sends it to the fail capture control unit 150.
  • the selector 250 sends the output pattern sequence input from the alignment unit 220 to the fail capture control unit 150.
  • the error notification unit 260 has failed to detect the header pattern sequence when the output pattern sequence that matches the header pattern sequence is not detected within a predetermined period after the detection of the header pattern sequence is started. This is notified to the user of the test module 10. As a result, the user can appropriately know the occurrence of an error in which the header pattern sequence cannot be detected, and the cause of the occurrence of the error by examining the output pattern sequence stored in the fail capture memory 152 until the error occurs. Can be pursued easily.
  • FIG. 3 shows an example of the header pattern detection unit 210.
  • the header pattern detection unit 210 includes an input data storage unit 310, a match detection unit 320, a result storage unit 330, a result selection unit 340, and a selection result storage unit 350.
  • the input data storage unit 310 sequentially stores output pattern data as input data.
  • the input data storage unit 310 stores input data for each detection cycle.
  • the input data storage unit 310 may be a latch circuit having the number of stages corresponding to the length of the specific pattern.
  • the coincidence detection unit 320 detects the coincidence between the input data stored in the input data storage unit and the specific pattern.
  • the coincidence detection unit 320 detects the coincidence between the input data and the specific pattern for each detection cycle.
  • the coincidence detection unit 320 may be a parallel number of comparison circuits corresponding to the length of the specific pattern.
  • the result storage unit 330 sequentially stores the detection results of the coincidence detection unit.
  • the result storage unit 330 sequentially stores detection results for each detection cycle.
  • the result storage unit 330 may be a pipeline circuit having the number of stages corresponding to the maximum delay of the specific pattern.
  • the result selection unit 340 may be an example of a timing detection unit.
  • the result selection unit 340 detects the timing at which the specific pattern is detected from the bit position of the result storage unit 330 indicating that the detection results match in the detection result for each detection cycle stored in the result storage unit 330.
  • the result selection unit 340 detects the head of the header pattern at the timing of the detection command when the processing for the hunt delay is completed. For example, assuming that the number of bits in one cycle is 40, when the head of the header is detected at the fourth bit of the fifth cycle from the detection instruction, the selection result, that is, the amount of phase shift is 163 UI. When a plurality of header patterns are detected, the earliest phase data is selected as the detection result.
  • the selection result storage unit 350 stores the selection result selected by the result selection unit 340.
  • the selection result stored in the selection result storage unit 350 is provided to the timing adjustment unit 240 as a phase shift amount.
  • FIG. 4 shows the timing of processing in which the expected value pattern sequence and the output pattern sequence are compared.
  • the vector generation control unit 116 executes each instruction by an instruction execution pipeline of a plurality of stages including an instruction execution stage for executing an instruction and a comparison stage for comparing an output pattern with an expected value pattern. More specifically, in the instruction execution stage, the vector generation control unit 116 receives a plurality of instructions including a PKTST instruction instructing the start of detection of the header pattern string and a PKTEND instruction instructing the end of detection of the header pattern string. Execute sequentially for each instruction cycle.
  • the PKTST instruction is an example of a detection start instruction
  • the PKTEND instruction is an example of a detection end instruction.
  • the sequential pattern generation unit 146 sequentially reads the expected value pattern corresponding to the instruction from the expected value pattern memory 108 for each of the plurality of instructions. For example, the sequential pattern generation unit 146 reads ED1 that is an expected value pattern corresponding to the PKTST instruction. Further, the sequential pattern generation unit 146 reads ED2 that is an expected value pattern corresponding to the NOP instruction next to the PKTST instruction.
  • the comparison stage is executed after the instruction execution stage, the timing at which the expected value pattern string is input to the comparison stage is delayed from the timing at which the corresponding instruction is executed in the instruction execution stage.
  • the comparator 180 acquires the output pattern output from the terminal of the DUT 100 and supplies it to the hunt compare unit 148. For example, the comparator 180 sequentially acquires the output pattern sequences D1, D2, D3,... Dn, Dn + 1, and Dn + 2 and supplies them to the hunt / compare unit 148.
  • the alignment unit 220 shifts the phase of the output pattern sequence by the phase shift amount set by the timing adjustment unit 240 and outputs it to the expected value comparison unit 230.
  • the timing adjustment unit 240 sets an appropriate phase shift amount in the alignment unit 220, so that ED1, ED2 at the timing when the expected value pattern sequences ED1, ED2, and ED3 are input to the comparison stage. , And adjustment to input the output pattern sequences D1, D2, D3 to be compared with ED3 to the comparison stage. Similarly, the timing adjustment unit 240 compares the output pattern sequences Dn, Dn + 1, and Dn + 2 to be compared with EDn, EDn + 1, and EDn + 2 at the timing when the expected value pattern sequences EDn, EDn + 1, and EDn + 2 are input in the comparison stage. Let the stage input. As a result, the timing adjustment unit 240 can cause each expected value pattern and an output pattern to be compared with the expected value pattern to be input to the expected value comparison unit 230 in the same cycle in synchronization.
  • the expected value pattern and the output pattern can be appropriately synchronized even when the output pattern output start timing from the DUT 100 is indefinite.
  • the timing adjustment unit 240 performs setting so as not to shift the output pattern by the expected value comparison unit 230.
  • the expected value comparison unit 230 outputs the input output pattern sequence as it is to the expected value comparison unit 230 without shifting the phase.
  • the sequential pattern generation unit 146 reads the expected value pattern sequences EDm, EDm + 1, and EDm + 2.
  • the comparison stage is executed after the instruction execution stage, the timing at which the expected value pattern string is input to the comparison stage is delayed from the timing at which the corresponding instruction is executed in the instruction execution stage.
  • the comparator 180 sequentially acquires the output pattern sequences Dm, Dm + 1, and Dm + 2 and supplies them to the hunt / compare unit 148.
  • the alignment unit 220 outputs the output pattern sequence to the expected value comparison unit 230 without shifting the phase.
  • the expected value comparison unit 230 compares the output pattern Dm + 1 and the expected value pattern EDm, and writes the comparison result Rm in the fail memory.
  • the timing adjustment unit 240 when the PKTEND instruction is executed, the timing adjustment unit 240 returns the phase shift amount set in the alignment unit 220 to the state before the header pattern detection. As a result, the timing adjustment unit 240 can cause the expected value comparison unit 230 to input an expected value pattern associated with a certain instruction and an output pattern acquired from the DUT 100 when the instruction is executed. . Thereby, it is possible to control whether or not the expected value pattern and the output pattern are synchronized with respect to only part of the test of the DUT 100.

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Abstract

　ハントにおける一致検出回路の並列数を抑制する。 　与えられた試験パターンに応答する出力パターンを出力する被試験デバイスから特定の試験パターンの応答として出力される特定パターンを検出する特定パターン検出部と、特定パターンが検出されたタイミングを検出するタイミング検出部と、タイミング検出部が検出したタイミングに基づき、出力パターンの位相を、試験パターンに対する被試験デバイスが示す応答として期待される期待値パターンの位相に適合するよう調整する位相調整部と、を備えた試験モジュールが提供する。

Description

試験モジュール、試験装置および試験方法
　本発明は、試験モジュール、試験装置および試験方法に関する。特に本発明は、被試験デバイスの出力端子から出力される出力信号の入力信号に対する位相補正を実施する試験モジュール、試験装置および試験方法に関する。なお、本出願は、下記の日本出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
　特願２００８－１５２１９１　　出願日　２００８年０６月１０日
　試験装置は、試験対象となる被試験デバイス（ＤＵＴ：　Ｄｅｖｉｃｅ　Ｕｎｄｅｒ　Ｔｅｓｔ）の試験を、試験プログラムに基づいて行う。試験プログラムは、命令サイクル毎に、試験装置が実行すべき命令と、被試験デバイスの各端子に対して出力する試験パターンまたは被試験デバイスの各端子から出力された出力パターンと比較する期待値パターンとを含む。
　被試験デバイスによっては、試験パターンを入力してから当該試験パターンに対応して出力パターンを出力するまでのサイクル数が特定されていない場合あるいは、不定である場合が有り得る。このような被試験デバイスが出力する出力パターンを期待値パターンと比較する場合、試験装置は、被試験デバイスが予め定められたヘッダパターンを出力したことを検出し、ヘッダパターンから特定サイクルの後に出力される比較対象の出力パターンと期待値パターンとを比較する機能（ハント機能）を備えることが望ましい。
　たとえば特許文献１には、出力パターン列の出力を、期待値パターン列の読出しに同期させて比較する試験装置および試験方法が開示されている。当該試験装置には、ヘッダパターン列の検出開始を指示する検出開始命令が実行された場合に、ヘッダパターン列が被試験デバイスから出力されるか否かを検出するヘッダパターン検出部と、ヘッダパターン列が検出された場合に、期待値パターンと出力パターンとを同期して同一サイクルにおいて期待値比較部に入力させるタイミング調整部とを備える。
特開２００６－１０６５１号公報
　従来、ハント機能の実現を目的としたＤＵＴ出力の移相は、ヘッダパターンをＤＵＴに与え、そのＤＵＴからの出力パターンを蓄積して、ヘッダパターンに対応する特定パターンを検出していた。ここでＤＵＴからの出力パターンの蓄積量は、少なくともヘッダパターンの長さ以上が要求され、求められる移相量を十分超えるハントディレイ分を加味することが求められる。ヘッダパターンの長さにハンドディレイを加えた全ビットについて一斉に一致検出を実施する場合、ハントディレイが大きくなると、一致検出回路の並列数が大きくなり回路規模が増大する問題があった。
　上記課題を解決するために、本発明の第１の形態においては、被試験デバイスに与えられる試験パターンを生成する試験パターン生成部と、試験パターンが被試験デバイスに与えられた場合に被試験デバイスが示す応答として期待される期待値パターンを生成する期待値パターン生成部と、試験パターンが被試験デバイスに与えられることにより被試験デバイスが出力する出力パターンと期待値パターンとを比較するパターン比較部と、被試験デバイスに特定の試験パターンを与えた場合に、出力パターンから特定の試験パターンに対する応答として出力される特定パターンを検出する特定パターン検出部と、特定パターンが検出されたタイミングを検出するタイミング検出部と、タイミング検出部が検出したタイミングに基づき出力パターンの位相を期待値パターンの位相に適合するよう調整する位相調整部と、を備えた試験モジュールが提供される。
　また、与えられた試験パターンに応答する出力パターンを出力する被試験デバイスから特定の試験パターンの応答として出力される特定パターンを検出する特定パターン検出部と、特定パターンが検出されたタイミングを検出するタイミング検出部と、タイミング検出部が検出したタイミングに基づき、出力パターンの位相を、試験パターンに対する被試験デバイスが示す応答として期待される期待値パターンの位相に適合するよう調整する位相調整部と、を備えた試験モジュールが提供される。
　特定パターン検出部は、出力パターンのデータを入力データとして順次格納する入力データ格納部と、入力データ格納部に格納された入力データと特定パターンとの一致を検出する一致検出部と、一致検出部の検出結果を順次格納する結果格納部と、を有することができる。入力データ格納部は、入力データを検出サイクルごとに格納でき、一致検出部は、検出サイクルごとに入力データと特定パターンとの一致を検出でき、結果格納部は、検出サイクルごとの検出結果を順次格納できる。タイミング検出部は、結果格納部に格納された検出サイクルごとの検出結果において、検出結果が一致したことを示す結果格納部のビット位置から特定パターンが検出されたタイミングを検出できる。入力データ格納部は、特定パターンの長さに相当する段数のラッチ回路であってよく、一致検出部は、特定パターンの長さに相当する並列数の比較回路であってよく、結果格納部は、特定パターンの最大ディレイに相当する段数のパイプライン回路であってよい。
　本発明の第２の形態においては、被試験デバイスに与えられる試験パターンを生成する試験パターン生成部と、試験パターンが被試験デバイスに与えられた場合に被試験デバイスが示す応答として期待される期待値パターンを生成する期待値パターン生成部と、試験パターンが被試験デバイスに与えられることにより被試験デバイスが出力する出力パターンと期待値パターンとを比較するパターン比較部と、被試験デバイスに特定の試験パターンを与えた場合に、出力パターンから特定の試験パターンに対する応答として出力される特定パターンを検出する特定パターン検出部と、特定パターンが検出されたタイミングを検出するタイミング検出部と、タイミング検出部が検出したタイミングに基づき出力パターンの位相を期待値パターンの位相に適合するよう調整する位相調整部と、を備えた試験装置が提供される。
　また、上記試験モジュールを備えた試験装置が提供される。
　本発明の第３の形態においては、被試験デバイスに与えられる試験パターンを生成する試験パターン生成段階と、試験パターンが被試験デバイスに与えられた場合に被試験デバイスが示す応答として期待される期待値パターンを生成する期待値パターン生成段階と、試験パターンが被試験デバイスに与えられることにより被試験デバイスが出力する出力パターンと期待値パターンとを比較するパターン比較段階と、被試験デバイスに特定の試験パターンを与えた場合に、出力パターンから特定の試験パターンに対する応答として出力される特定パターンを検出する特定パターン検出段階と、特定パターンが検出されたタイミングを検出するタイミング検出段階と、タイミング検出段階で検出したタイミングに基づき出力パターンの位相を期待値パターンの位相に適合するよう調整する位相調整段階と、を備えた試験方法が提供される。
　また、与えられた試験パターンに応答する出力パターンを出力する被試験デバイスから、特定の試験パターンの応答として出力される特定パターンを検出する特定パターン検出段階と、特定パターンが検出されたタイミングを検出するタイミング検出段階と、タイミング検出段階で検出したタイミングに基づき、出力パターンの位相を、試験パターンに対する被試験デバイスが示す応答として期待される期待値パターンの位相に適合するよう調整する位相調整段階と、を備えた試験方法が提供される。
　特定パターン検出段階は、出力パターンのデータを入力データとして順次格納する入力データ格納段階と、入力データ格納段階で格納された入力データと特定パターンとの一致を検出する一致検出段階と、一致検出段階の検出結果を結果格納部に順次格納する結果格納段階と、を有してよい。入力データ格納段階は、入力データを検出サイクルごとに格納し、一致検出段階は、検出サイクルごとに入力データと特定パターンとの一致を検出し、結果格納段階は、検出サイクルごとの検出結果を結果格納部に順次格納してよい。タイミング検出段階は、結果格納段階で格納された検出サイクルごとの検出結果において、検出結果が一致したことを示す結果格納部のビット位置から特定パターンが検出されたタイミングを検出してよい。
　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
試験モジュール１０の構成を示す。 ハント・コンペア部１４８の構成を示す。 ヘッダパターン検出部２１０の一例を示す。 期待値パターン列及び出力パターン列が比較される処理のタイミングを示す。
　　１０　試験モジュール
　１００　ＤＵＴ
　１０２　メインメモリ
　１０４　命令メモリ
　１０６　試験パターンメモリ
　１０８　期待値パターンメモリ
　１１０　デジタルキャプチャメモリ
　１１２　セントラルパターン制御部
　１１４　パターンリストメモリ
　１１６　ベクタ生成制御部
　１２０　セントラルキャプチャ制御部
　１２２　パターンリザルトメモリ
　１３０　チャネルブロック
　１４０　チャネルパターン生成部
　１４２　シーケンシャルパターン生成部
　１４４　フォーマット制御部
　１４６　シーケンシャルパターン生成部
　１４８　ハント・コンペア部
　１５０　フェイルキャプチャ制御部
　１５２　フェイルキャプチャメモリ
　１６０　タイミング生成部
　１７０　ドライバ
　１８０　コンパレータ
　２００　ヘッダパターン格納部
　２１０　ヘッダパターン検出部
　２２０　アラインメント部
　２３０　期待値比較部
　２４０　タイミング調整部
　２５０　セレクタ
　２６０　エラー通知部
　３１０　入力データ格納部
　３２０　一致検出部
　３３０　結果格納部
　３４０　結果選択部
　３５０　選択結果格納部
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、試験モジュール１０の構成を示す。試験モジュール１０は、一つ又は複数の端子を備えるＤＵＴ１００を試験する試験装置であり、メインメモリ１０２と、セントラルパターン制御部１１２と、複数のチャネルブロック１３０とを備える。
　メインメモリ１０２は、ＤＵＴ１００の試験プログラムを格納し、試験プログラムを実行した結果としてＤＵＴ１００が出力する出力パターンを記録する。メインメモリ１０２は、命令メモリ１０４と、複数の試験パターンメモリ１０６と、複数の期待値パターンメモリ１０８と、デジタルキャプチャメモリ１１０とを有する。
　命令メモリ１０４は、試験プログラムに含まれる各命令を格納する。複数の試験パターンメモリ１０６のそれぞれは、ＤＵＴ１００の各端子に対応して設けられ、各命令に対応付けて、当該命令を実行する命令サイクル期間中に用いる試験パターン列を端子毎に格納する。
　ここで試験パターン列は、命令サイクル期間中にＤＵＴ１００の端子に対して順次出力するべき複数の試験パターンを含む。例えば、試験モジュール１０が１命令サイクル当たり３２ビットの信号をＤＵＴ１００に対して出力する場合、試験パターンメモリ１０６は、各命令に対応付けて、１命令サイクル期間中に出力する３２ビットの信号に対応する３２個の試験パターンを含む試験パターン列を格納する。
　複数の期待値パターンメモリ１０８のそれぞれは、ＤＵＴ１００の各端子に対応して設けられ、各命令に対応付けて、当該命令を実行する命令サイクル期間中に用いる期待値パターン列を格納する。ここで、期待値パターン列は、命令サイクル期間中にＤＵＴ１００の端子から順次出力される複数の出力パターンと順次比較されるべき複数の期待値パターンを含む。デジタルキャプチャメモリ１１０は、試験プログラムを実行した結果ＤＵＴ１００が出力する出力パターンを記録する。
　以上において、命令メモリ１０４、複数の試験パターンメモリ１０６、複数の期待値パターンメモリ１０８、及び／又はデジタルキャプチャメモリ１１０は、メインメモリ１０２を構成する別個のメモリモジュールに分割して設けられてもよく、同一のメモリモジュール内の異なる記憶領域として設けられてもよい。
　セントラルパターン制御部１１２は、メインメモリ１０２及び複数のチャネルブロック１３０に接続され、ＤＵＴ１００の各端子に共通の処理を行う。セントラルパターン制御部１１２は、パターンリストメモリ１１４と、ベクタ生成制御部１１６と、セントラルキャプチャ制御部１２０と、パターンリザルトメモリ１２２とを有する。
　パターンリストメモリ１１４は、試験プログラムのメインルーチンあるいは各サブルーチンのそれぞれについて、命令メモリ１０４における当該ルーチンの開始／終了アドレス、試験パターンメモリ１０６における試験パターンの開始アドレス、期待値パターンメモリ１０８における期待値パターンの開始アドレス等を格納する。ベクタ生成制御部１１６は、シーケンシャルパターン生成部１４６と共にシーケンシャル制御部として機能し、命令サイクル毎に、ＤＵＴ１００の試験プログラムに含まれる命令を順次実行する。より具体的には、ベクタ生成制御部１１６は、ルーチン毎に、開始アドレスから終了アドレスまでの各命令をパターンリストメモリ１１４から順次読み出して、順次実行する。
　セントラルキャプチャ制御部１２０は、ＤＵＴ１００の各端子毎の良否判定結果を各チャネルブロック１３０から受けて、各ルーチン毎のＤＵＴ１００の良否判定結果を集計する。パターンリザルトメモリ１２２は、各ルーチン毎のＤＵＴ１００の良否判定結果を格納する。
　複数のチャネルブロック１３０のそれぞれは、ＤＵＴ１００の各端子に対応して設けられる。各チャネルブロック１３０は、チャネルパターン生成部１４０と、タイミング生成部１６０と、ドライバ１７０と、コンパレータ１８０とを有する。
　チャネルパターン生成部１４０は、当該端子の試験に用いる試験パターン列又は期待値パターン列を生成し、ＤＵＴ１００の出力パターン列及び期待値パターン列の比較を行う。チャネルパターン生成部１４０は、シーケンシャルパターン生成部１４２と、フォーマット制御部１４４と、シーケンシャルパターン生成部１４６と、ハント・コンペア部１４８と、フェイルキャプチャ制御部１５０と、フェイルキャプチャメモリ１５２とを含む。
　シーケンシャルパターン生成部１４２は、ベクタ生成制御部１１６と共に試験パターン生成部として機能してよい。シーケンシャルパターン生成部１４２は、被試験デバイスであるＤＵＴ１００に与えられる試験パターンを生成する。シーケンシャルパターン生成部１４２は、実行するルーチンに対応して出力すべき試験パターン列の開始アドレスを、ベクタ生成制御部１１６から受信する。そして、シーケンシャルパターン生成部１４２は、各命令サイクルに対応して当該開始アドレスから順に試験パターンメモリ１０６から試験パターン列を読み出して、順次フォーマット制御部１４４へ出力する。フォーマット制御部１４４は、試験パターン列を、ドライバ１７０を制御するためのフォーマットに変換する。
　シーケンシャルパターン生成部１４６は、ベクタ生成制御部１１６と共に期待値パターン生成部として機能してよい。シーケンシャルパターン生成部１４６は、試験パターンが被試験デバイスに与えられた場合に被試験デバイスが示す応答として期待される期待値パターンを生成する。シーケンシャルパターン生成部１４６は、実行するルーチンに対応して、期待値パターン列の開始アドレスをベクタ生成制御部１１６から受信する。そして、シーケンシャルパターン生成部１４６は、各命令サイクルに対応して当該開始アドレスから順に期待値パターンメモリ１０８から期待値パターンを読み出して、順次ハント・コンペア部１４８及びフェイルキャプチャ制御部１５０へ出力する。
　ハント・コンペア部１４８は、試験パターンがＤＵＴ１００に与えられることによりＤＵＴ１００が出力する出力パターンと期待値パターンとを比較する。ハント・コンペア部１４８は、コンパレータ１８０を介してＤＵＴ１００が出力した出力パターン列を入力し、期待値パターン列と比較する。ここでハント・コンペア部１４８は、ＤＵＴ１００から出力されるタイミングが不定の出力パターン列については、ＤＵＴ１００から特定のヘッダパターン列が出力されたことを条件として期待値パターン列との比較を開始するハント機能を有してよい。この場合、ハント・コンペア部１４８は、ヘッダパターン列に一致する出力パターン列の検出を開始する検出開始命令が実行されたことを条件として、ヘッダパターン列の検出を開始してもよい。ハント機能によって、ハント・コンペア部１４８は、例えば、ヘッダパターン列の検出を開始してからヘッダパターン列が検出されるまでに要した時間に基づいて、出力パターン列を期待値パターン列と比較するタイミングを調整する。
　フェイルキャプチャ制御部１５０は、ＤＵＴ１００の出力パターン列及び期待値パターン列の一致／不一致の情報をハント・コンペア部１４８から受けて、当該端子についてのＤＵＴ１００の良否判定結果を生成する。フェイルキャプチャメモリ１５２は、ハント・コンペア部１４８によるハント処理の結果あるいは期待値と不一致となった出力パターンの値等を含むフェイル情報を格納する。
　タイミング生成部１６０は、ドライバ１７０が試験パターン列内の各試験パターンを出力するタイミング、及び、コンパレータ１８０がＤＵＴ１００の出力パターンを取り込むタイミングを生成する。ドライバ１７０は、タイミング生成部１６０により指定されたタイミングにおいて、チャネルパターン生成部１４０内のフォーマット制御部１４４により出力される各試験パターンをＤＵＴ１００へ出力する。コンパレータ１８０は、タイミング生成部１６０により指定されたタイミングにおいて、ＤＵＴ１００の端子から出力された出力パターンを取得し、チャネルブロック１３０内のハント・コンペア部１４８及びデジタルキャプチャメモリ１１０へ供給する。
　なお、チャネルパターン生成部１４０は、以上に示したシーケンシャルパターン生成部１４２及びシーケンシャルパターン生成部１４６を別個に設ける構成に代えて、シーケンシャルパターン生成部１４２及びシーケンシャルパターン生成部１４６の機能を有する共通のシーケンシャルパターン生成部を備える構成を採ってもよい。
　図２は、ハント・コンペア部１４８の構成を示す。ハント・コンペア部１４８は、ヘッダパターン格納部２００と、ヘッダパターン検出部２１０と、アラインメント部２２０と、期待値比較部２３０と、タイミング調整部２４０と、セレクタ２５０と、エラー通知部２６０とを有する。ヘッダパターン格納部２００は、複数のヘッダパターン列を格納する。ヘッダパターン検出部２１０は、ベクタ生成制御部１１６から受けた信号に基づいて、ヘッダパターン列に一致する出力パターン列の検出開始を指示する検出開始命令が実行されたか否かを判断する。ここで、検出開始命令は、検出対象のヘッダパターン列をヘッダパターン格納部２００から選択する指示を含む。
　ヘッダパターン検出部２１０は、特定パターン検出部の一例であってよい。ヘッダパターン検出部２１０は、ＤＵＴ１００に特定の試験パターンを与えた場合に、出力パターンから特定の試験パターンに対する応答として出力される特定パターンを検出する。ヘッダパターン検出部２１０は、検出開始命令が実行された場合に、検出開始命令に基づいて、検出対象のヘッダパターン列をヘッダパターン格納部２００から選択する。そして、ヘッダパターン検出部２１０は、検出開始命令に基づいて選択したヘッダパターン列について、そのヘッダパターン列と一致する出力パターン列がＤＵＴ１００から出力されるか否かを検出する。具体的には、ヘッダパターン検出部２１０は、コンパレータ１８０の出力信号の中から、ヘッダパターン列と一致する出力パターン列を検出する。
　タイミング調整部２４０は、特定パターンが検出されたタイミングを検出するタイミング検出部の機能を有してよい。タイミング調整部２４０は、ヘッダパターン列と一致する出力パターン列が検出された場合に、ヘッダパターン列の検出を開始してからヘッダパターン列が検出されるまでに経過した時間に基づいて、出力パターン列の出力タイミングを調節するパラメータをアラインメント部２２０に設定する。例えば、タイミング調整部２４０は、出力パターン列を移相させる移相量をアラインメント部２２０に設定してもよい。この移相量を適切に設定することにより、出力パターン列及び期待値パターン列を同期させることができる。
　アラインメント部２２０は、位相調整部の一例であってよい。アラインメント部２２０は、タイミング検出部が検出したタイミングに基づき出力パターンの位相を期待値パターンの位相に適合するよう調整してよい。アラインメント部２２０は、ＤＵＴ１００から出力された出力パターン列をコンパレータ１８０から入力する。そして、アラインメント部２２０は、入力した出力パターン列を、タイミング調整部２４０により設定された移相量だけ移相させて、期待値比較部２３０及びセレクタ２５０に送る。なお、アラインメント部２２０は、ヘッダパターン列が未検出の場合には、出力パターン列を移相させることなくそのまま出力してもよい。
　より具体的には、アラインメント部２２０は、縦続接続された複数のフリップフロップと、複数のフリップフロップの何れかの出力を選択して出力するセレクタとを有する。そして、初段のフリップフロップは、出力パターン列を順次入力する。セレクタは、タイミング調整部２４０により設定された移相量に基づいて、何れかのフリップフロップの出力を選択して出力する。これにより、アラインメント部２２０は、出力パターンが通過するフリップフロップの数を可変とすることができ、出力パターン列及び期待値パターン列のタイミングを合わせることができる。
　期待値比較部２３０は、ヘッダパターン列が検出された場合に、アラインメント部２２０から入力した出力パターン列と、シーケンシャルパターン生成部１４６から入力した期待値パターン列とを比較し、比較結果を順次セレクタ２５０に送る。セレクタ２５０は、ヘッダパターン列が検出された場合には、期待値比較部２３０による比較結果を入力してフェイルキャプチャ制御部１５０に送る。一方、セレクタ２５０は、ヘッダパターン列が検出されていない場合には、アラインメント部２２０から入力した出力パターン列をフェイルキャプチャ制御部１５０に送る。
　エラー通知部２６０は、ヘッダパターン列の検出を開始してから予め定められた期間内に、そのヘッダパターン列と一致する出力パターン列が検出されなかった場合に、ヘッダパターン列の検出に失敗した旨を試験モジュール１０の利用者に通知する。これにより、利用者は、ヘッダパターン列を検出できないエラーの発生を適切に知ることができると共に、フェイルキャプチャメモリ１５２に格納された、エラー発生までの出力パターン列を調べることによりそのエラーの発生原因を容易に追究できる。
　図３は、ヘッダパターン検出部２１０の一例を示す。ヘッダパターン検出部２１０は、入力データ格納部３１０、一致検出部３２０、結果格納部３３０、結果選択部３４０および選択結果格納部３５０を備える。
　入力データ格納部３１０は、出力パターンのデータを入力データとして順次格納する、入力データ格納部３１０は、入力データを検出サイクルごとに格納する。入力データ格納部３１０は、特定パターンの長さに相当する段数のラッチ回路であってよい。
　一致検出部３２０は、入力データ格納部に格納された入力データと特定パターンとの一致を検出する。一致検出部３２０は、検出サイクルごとに入力データと特定パターンとの一致を検出する。一致検出部３２０は、特定パターンの長さに相当する並列数の比較回路であってよい。
　結果格納部３３０は、一致検出部の検出結果を順次格納する。結果格納部３３０は、検出サイクルごとの検出結果を順次格納する。結果格納部３３０は、特定パターンの最大ディレイに相当する段数のパイプライン回路であってよい。
　結果選択部３４０は、タイミング検出部の一例であってよい。結果選択部３４０は、結果格納部３３０に格納された検出サイクルごとの検出結果において、検出結果が一致したことを示す結果格納部３３０のビット位置から特定パターンが検出されたタイミングを検出する。
　結果選択部３４０は、ハントディレイ分の処理が終了したところで検出命令のタイミングでヘッダパターンの先頭を検出する。たとえば１サイクルのビット数が４０であったと仮定すると、検出命令から５サイクルの４ビット目でヘッダの先頭を検出した場合には、選択結果すなわち移相量は１６３ＵＩになる。なお、複数のヘッダパターンが検出された場合、検出結果として最も早い位相のデータを選択する。
　選択結果格納部３５０は、結果選択部３４０が選択した選択結果を格納する。選択結果格納部３５０に格納された選択結果は、移相量としてタイミング調整部２４０に提供される。
　図４は、期待値パターン列及び出力パターン列が比較される処理のタイミングを示す。ベクタ生成制御部１１６は、命令を実行する命令実行段階と、出力パターンを期待値パターンと比較する比較段階とを有する複数の段階の命令実行パイプラインにより、各々の命令を実行する。より具体的には、命令実行段階において、ベクタ生成制御部１１６は、ヘッダパターン列の検出開始を指示するＰＫＴＳＴ命令と、そのヘッダパターン列の検出終了を指示するＰＫＴＥＮＤ命令とを含む複数の命令を、命令サイクル毎に順次実行する。ここで、ＰＫＴＳＴ命令は、検出開始命令の一例であり、ＰＫＴＥＮＤ命令は、検出終了命令の一例である。
　シーケンシャルパターン生成部１４６は、複数の命令の各々について、当該命令に対応する期待値パターンを期待値パターンメモリ１０８から順次読み出す。例えば、シーケンシャルパターン生成部１４６は、ＰＫＴＳＴ命令に対応する期待値パターンであるＥＤ１を読み出す。また、シーケンシャルパターン生成部１４６は、ＰＫＴＳＴ命令の次のＮＯＰ命令に対応する期待値パターンであるＥＤ２を読み出す。ここで、比較段階は命令実行段階より後に実行されるので、比較段階に期待値パターン列が入力されるタイミングは、命令実行段階において対応する命令が実行されるタイミングより遅れる。
　比較段階において、コンパレータ１８０は、ＤＵＴ１００の端子から出力された出力パターンを取得し、ハント・コンペア部１４８へ供給する。例えば、コンパレータ１８０は、出力パターン列Ｄ１、Ｄ２、Ｄ３、・・・Ｄｎ、Ｄｎ＋１、及びＤｎ＋２を順次取得してハント・コンペア部１４８へ供給する。アラインメント部２２０は、この出力パターン列を、タイミング調整部２４０により設定された移相量だけ移相させて、期待値比較部２３０に出力する。
　より具体的には、タイミング調整部２４０は、アラインメント部２２０に適切な移相量を設定することにより、比較段階に期待値パターン列ＥＤ１、ＥＤ２、及びＥＤ３が入力されるタイミングにおいて、ＥＤ１、ＥＤ２、及びＥＤ３と比較されるべき出力パターン列Ｄ１、Ｄ２、Ｄ３を比較段階に入力させる調整を行う。同様に、タイミング調整部２４０は、比較段階に期待値パターン列ＥＤｎ、ＥＤｎ＋１、及びＥＤｎ＋２が入力されるタイミングにおいて、ＥＤｎ、ＥＤｎ＋１、及びＥＤｎ＋２と比較されるべき出力パターン列Ｄｎ、Ｄｎ＋１、Ｄｎ＋２を比較段階に入力させる。これにより、タイミング調整部２４０は、各々の期待値パターンと、その期待値パターンと比較されるべき出力パターンとを同期して同一サイクルにおいて期待値比較部２３０に入力させることができる。
　このように、本実施例における試験モジュール１０によれば、ＤＵＴ１００から出力パターンの出力が開始されるタイミングが不定な場合であっても、期待値パターン及び出力パターンを適切に同期させることができる。
　ベクタ生成制御部１１６がＰＫＴＥＮＤ命令を実行した場合において、タイミング調整部２４０は、期待値比較部２３０により出力パターンを移相させない設定を行う。これにより、期待値比較部２３０は、入力した出力パターン列を移相させることなくそのまま期待値比較部２３０に出力する。より具体的には、ＰＫＴＥＮＤ命令実行後に、シーケンシャルパターン生成部１４６は、期待値パターン列ＥＤｍ、ＥＤｍ＋１、及びＥＤｍ＋２を読み出す。ここで、比較段階は命令実行段階より後に実行されるので、比較段階に期待値パターン列が入力されるタイミングは、命令実行段階において対応する命令が実行されるタイミングより遅れる。
　比較段階において、コンパレータ１８０は、出力パターン列Ｄｍ、Ｄｍ＋１、及びＤｍ＋２を順次取得してハント・コンペア部１４８へ供給する。アラインメント部２２０は、この出力パターン列を移相させることなく期待値比較部２３０に出力する。この結果、期待値比較部２３０は、出力パターンＤｍ＋１及び期待値パターンＥＤｍを比較して比較結果Ｒｍをフェイルメモリに書き込む。
　以上のように、ＰＫＴＥＮＤ命令が実行された場合には、タイミング調整部２４０は、アラインメント部２２０に設定した移相量をヘッダパターン検出前の状態に戻す。この結果、タイミング調整部２４０は、ある命令に対応付けられた期待値パターンと、その命令の実行時にＤＵＴ１００から取得された出力パターンとを、同一サイクルにおいて期待値比較部２３０に入力させることができる。これにより、ＤＵＴ１００の試験の一部のみに対して、期待値パターン及び出力パターンを同期させるか否かを制御できる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

Claims (10)

  1. 　与えられた試験パターンに応答する出力パターンを出力する被試験デバイスから特定の試験パターンの応答として出力される特定パターンを検出する特定パターン検出部と、
    　前記特定パターンが検出されたタイミングを検出するタイミング検出部と、
    　前記タイミング検出部が検出したタイミングに基づき、前記出力パターンの位相を、前記試験パターンに対する前記被試験デバイスが示す応答として期待される期待値パターンの位相に適合するよう調整する位相調整部と、
    　を備えた試験モジュール。
  2. 　前記特定パターン検出部は、
    　前記出力パターンのデータを入力データとして順次格納する入力データ格納部と、
    　前記入力データ格納部に格納された前記入力データと前記特定パターンとの一致を検出する一致検出部と、
    　前記一致検出部の検出結果を順次格納する結果格納部と、
    　を有する請求項１に記載の試験モジュール。
  3. 　前記入力データ格納部は、前記入力データを検出サイクルごとに格納し、
    　前記一致検出部は、前記検出サイクルごとに前記入力データと前記特定パターンとの一致を検出し、
    　前記結果格納部は、前記検出サイクルごとの検出結果を順次格納する、
    　請求項２に記載の試験モジュール。
  4. 　前記タイミング検出部は、前記結果格納部に格納された前記検出サイクルごとの検出結果において、前記検出結果が一致したことを示す前記結果格納部のビット位置から前記特定パターンが検出されたタイミングを検出する、
    　請求項３に記載の試験モジュール。
  5. 　前記入力データ格納部は、前記特定パターンの長さに相当する段数のラッチ回路であり、
    　前記一致検出部は、前記特定パターンの長さに相当する並列数の比較回路であり、
    　前記結果格納部は、前記特定パターンの最大ディレイに相当する段数のパイプライン回路である、
    　請求項２から請求項４の何れかに記載の試験モジュール。
  6. 　請求項１から請求項５の何れかに記載の試験モジュールを備えた試験装置。
  7. 　与えられた試験パターンに応答する出力パターンを出力する被試験デバイスから、特定の試験パターンの応答として出力される特定パターンを検出する特定パターン検出段階と、
    　前記特定パターンが検出されたタイミングを検出するタイミング検出段階と、
    　前記タイミング検出段階で検出したタイミングに基づき、前記出力パターンの位相を、前記試験パターンに対する前記被試験デバイスが示す応答として期待される期待値パターンの位相に適合するよう調整する位相調整段階と、
    　を備えた試験方法。
  8. 　前記特定パターン検出段階は、
    　前記出力パターンのデータを入力データとして順次格納する入力データ格納段階と、
    　前記入力データ格納段階で格納された前記入力データと前記特定パターンとの一致を検出する一致検出段階と、
    　前記一致検出段階の検出結果を結果格納部に順次格納する結果格納段階と、
    　を有する請求項７に記載の試験方法。
  9. 　前記入力データ格納段階は、前記入力データを検出サイクルごとに格納し、
    　前記一致検出段階は、前記検出サイクルごとに前記入力データと前記特定パターンとの一致を検出し、
    　前記結果格納段階は、前記検出サイクルごとの検出結果を前記結果格納部に順次格納する、
    　請求項８に記載の試験方法。
  10. 　前記タイミング検出段階は、前記結果格納段階で格納された前記検出サイクルごとの検出結果において、前記検出結果が一致したことを示す前記結果格納部のビット位置から前記特定パターンが検出されたタイミングを検出する、
    　請求項９に記載の試験方法。
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