JP2781305B2 - マルチポートｒａｍを含む論理シミュレーション方式 - Google Patents
マルチポートｒａｍを含む論理シミュレーション方式Info
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- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
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Description
【０００１】
【産業上の利用分野】本発明は、マルチポートＲＡＭを
含む論理回路のシミュレーション方式に関する。
含む論理回路のシミュレーション方式に関する。
【０００２】
【従来の技術】マルチポートＲＡＭは、複数の読出・書
込ポートを有するＲＡＭであり、それぞれのポートから
異なったアドレスを同時にアクセスして、その書込およ
び読出が可能な機能を有している。
込ポートを有するＲＡＭであり、それぞれのポートから
異なったアドレスを同時にアクセスして、その書込およ
び読出が可能な機能を有している。
【０００３】この種のマルチポートＲＡＭは、ＬＳＩの
内蔵ＲＡＭとして使用される頻度が高く、その一例を図
２の概念図で示す。図２では、それぞれの書込ポート
（ＷＲＩＴＥ ＰＯＲＴ）に書込アドレス（ＷＡＤＤ
Ｒ）、書込データ（ＷＤＡＴＡ）およびイネーブル（Ｗ
Ｅ）の３種類の入力端子を有し、データポート（ＤＡＴ
Ａ ＰＯＲＴ）には読出アドレス（ＲＡＤＤＲ）の入力
端子と、データ読出（ＤＯＵＴ）の出力端子とを有して
いる。
内蔵ＲＡＭとして使用される頻度が高く、その一例を図
２の概念図で示す。図２では、それぞれの書込ポート
（ＷＲＩＴＥ ＰＯＲＴ）に書込アドレス（ＷＡＤＤ
Ｒ）、書込データ（ＷＤＡＴＡ）およびイネーブル（Ｗ
Ｅ）の３種類の入力端子を有し、データポート（ＤＡＴ
Ａ ＰＯＲＴ）には読出アドレス（ＲＡＤＤＲ）の入力
端子と、データ読出（ＤＯＵＴ）の出力端子とを有して
いる。
【０００４】ところで、ＬＳＩで構成された論理回路で
は通常、論理回路が正確に動作するか否かを検査するた
めに、シミュレータを用いてメモリへの書込、読出動作
をシミュレーションする必要がある。
は通常、論理回路が正確に動作するか否かを検査するた
めに、シミュレータを用いてメモリへの書込、読出動作
をシミュレーションする必要がある。
【０００５】この種のメモリを含んだ論理回路をシミュ
レーションする技術としては、特開昭６３−２０４４４
２号公報に記載された技術が知られている。
レーションする技術としては、特開昭６３−２０４４４
２号公報に記載された技術が知られている。
【０００６】
【発明が解決しようとする課題】しかし、前記公報をは
じめとして従来技術におけるシミュレータは、メモリプ
リミティブとして一対の入力ポートおよび出力ポートを
有するシングルポートのＲＡＭのみを含む論理回路を対
象していた。そのために、複雑な動作をする前記マルチ
ポートＲＡＭを含んだ論理回路のシミュレーションは困
難であった。
じめとして従来技術におけるシミュレータは、メモリプ
リミティブとして一対の入力ポートおよび出力ポートを
有するシングルポートのＲＡＭのみを含む論理回路を対
象していた。そのために、複雑な動作をする前記マルチ
ポートＲＡＭを含んだ論理回路のシミュレーションは困
難であった。
【０００７】したがって、シミュレーション対象の論理
回路にマルチポートＲＡＭを含んでいる場合には、当該
ＲＡＭ部分のみを切り離してその入力側の論理回路と出
力側の論理回路とに分割して評価する等の方法を採らざ
るを得なかった。
回路にマルチポートＲＡＭを含んでいる場合には、当該
ＲＡＭ部分のみを切り離してその入力側の論理回路と出
力側の論理回路とに分割して評価する等の方法を採らざ
るを得なかった。
【０００８】本発明は前記課題に鑑みてなされたもので
あり、このようなマルチポートＲＡＭを含む論理回路に
対しても、シミュレータによるシミュレーションを可能
とする技術を提供することにある。
あり、このようなマルチポートＲＡＭを含む論理回路に
対しても、シミュレータによるシミュレーションを可能
とする技術を提供することにある。
【０００９】
【課題を解決するための手段】本発明は、マルチポート
ＲＡＭを含む論理回路を評価する際に、前記マルチポー
トＲＡＭについて複数のメモリプリミティブによって各
入出力ポートを擬似的に実現することによって、マルチ
ポートＲＡＭの動作を再現し、シミュレータによるシミ
ュレーションを可能とした。
ＲＡＭを含む論理回路を評価する際に、前記マルチポー
トＲＡＭについて複数のメモリプリミティブによって各
入出力ポートを擬似的に実現することによって、マルチ
ポートＲＡＭの動作を再現し、シミュレータによるシミ
ュレーションを可能とした。
【００１０】
【作用】前記マルチポートＲＡＭを構成する各メモリプ
リミティブ１ａ，１ｂ間のベースアドレスを一致させる
ことにより、前記マルチポートＲＡＭの再現が可能であ
る。
リミティブ１ａ，１ｂ間のベースアドレスを一致させる
ことにより、前記マルチポートＲＡＭの再現が可能であ
る。
【００１１】このとき、入力側メモリプリミティブ１ａ
の書込イネーブル信号の変化を主力側のメモリプミティ
ブの入力変化として伝えてやることにより、シミュレー
タ２に対してイベント発生を通知でき、出力側プリミテ
ィブが最新のメモリ内容を読み出して出力することがで
き、シミュレータ２においてイベント法アルゴリズムに
よる評価が可能となる。
の書込イネーブル信号の変化を主力側のメモリプミティ
ブの入力変化として伝えてやることにより、シミュレー
タ２に対してイベント発生を通知でき、出力側プリミテ
ィブが最新のメモリ内容を読み出して出力することがで
き、シミュレータ２においてイベント法アルゴリズムに
よる評価が可能となる。
【００１２】また、入力側メモリプリミティブ１ａを出
力側メモリプリイティブ１ｂよりも小さいレベルで定義
することにより、入力側メモリプリミティブ１に対して
書込動作が行われた後に出力側メモリプリイティブ１ｂ
からの出力データを評価することになるため、評価の序
列に矛盾を生じることなくレベルソート法アルゴリズム
による評価が可能となる。
力側メモリプリイティブ１ｂよりも小さいレベルで定義
することにより、入力側メモリプリミティブ１に対して
書込動作が行われた後に出力側メモリプリイティブ１ｂ
からの出力データを評価することになるため、評価の序
列に矛盾を生じることなくレベルソート法アルゴリズム
による評価が可能となる。
【００１３】
（実施例１）従来技術の図２で説明したマルチポートＲ
ＡＭを、メモリプリミティブで擬似的に再現したモデル
を示したものが図５である。
ＡＭを、メモリプリミティブで擬似的に再現したモデル
を示したものが図５である。
【００１４】同図において、マルチポートＲＡＭは入力
側にｎ個の入力側メモリプリミティブ１ａを有し、出力
側にｍ個の出力側メモリプリミティブ１ｂを有してい
る。各メモリプリミティブ１ａ，１ｂは、図３に示すよ
うに、入力側にアドレス（ＡＤＲＳ）、データ入力（Ｄ
Ｉ）、書込イネーブル（−ＷＥ）およびチップセレクト
（−ＣＳ）を有しており、出力側にデータ出力（ＤＯ）
を有している。
側にｎ個の入力側メモリプリミティブ１ａを有し、出力
側にｍ個の出力側メモリプリミティブ１ｂを有してい
る。各メモリプリミティブ１ａ，１ｂは、図３に示すよ
うに、入力側にアドレス（ＡＤＲＳ）、データ入力（Ｄ
Ｉ）、書込イネーブル（−ＷＥ）およびチップセレクト
（−ＣＳ）を有しており、出力側にデータ出力（ＤＯ）
を有している。
【００１５】各メモリプリミティブ１はそれぞれに割り
当てられたベースアドレスを有している。すなわち、こ
のようなメモリプリミティブ１を用いてシミュレーショ
ンを行う場合には、メモリプリミティブ１に記憶させる
値は専用のメモリ（実メモリ）に蓄えるが、一つの回路
モデルの中で、メモリプリミティブ１は複数個モデル化
することができる。これに対して値を記憶させておく実
メモリは連続するアドレス空間に存在しているので、ま
ずそれぞれのメモリプリミティブ１を実メモリのアドレ
ス空間上のどのアドレス範囲に割り当てるかを決めなく
てはならない。つまり、この実アドレスの先頭を示すの
がベースアドレスである。
当てられたベースアドレスを有している。すなわち、こ
のようなメモリプリミティブ１を用いてシミュレーショ
ンを行う場合には、メモリプリミティブ１に記憶させる
値は専用のメモリ（実メモリ）に蓄えるが、一つの回路
モデルの中で、メモリプリミティブ１は複数個モデル化
することができる。これに対して値を記憶させておく実
メモリは連続するアドレス空間に存在しているので、ま
ずそれぞれのメモリプリミティブ１を実メモリのアドレ
ス空間上のどのアドレス範囲に割り当てるかを決めなく
てはならない。つまり、この実アドレスの先頭を示すの
がベースアドレスである。
【００１６】したがって、図４に示すようにシミュレー
タ２には加算器３からなるアドレス生成回路を有してお
り、メモリプリミティブ１の入力アドレス（ＡＤＲＳ）
と、このメモリプリミティブ１に設定されたベースアド
レス（ＢＡＤＲＳ）とを加算することにより実メモリへ
のアドレスを算出するようになっている。
タ２には加算器３からなるアドレス生成回路を有してお
り、メモリプリミティブ１の入力アドレス（ＡＤＲＳ）
と、このメモリプリミティブ１に設定されたベースアド
レス（ＢＡＤＲＳ）とを加算することにより実メモリへ
のアドレスを算出するようになっている。
【００１７】ところで、シングルポートＲＡＭの場合、
評価対象となるＲＡＭ毎にベースアドレスは異なるが、
図５に示すようなマルチポートＲＡＭの場合、論理シミ
ュレーションを実行する場合には、マルチポートＲＡＭ
を擬似的に構成する、各メモリプリミティブ１のベース
アドレスは一致させなくてはならない。
評価対象となるＲＡＭ毎にベースアドレスは異なるが、
図５に示すようなマルチポートＲＡＭの場合、論理シミ
ュレーションを実行する場合には、マルチポートＲＡＭ
を擬似的に構成する、各メモリプリミティブ１のベース
アドレスは一致させなくてはならない。
【００１８】また、イベント法による論理シミュレーシ
ョンを実行する場合、書込等のイベントが発生する度に
その変化を評価するが、この場合、入力側メモリプリミ
ティブ１ａにおけるイベント発生を出力側メモリプリミ
ティブ１ｂに伝えなければならない。
ョンを実行する場合、書込等のイベントが発生する度に
その変化を評価するが、この場合、入力側メモリプリミ
ティブ１ａにおけるイベント発生を出力側メモリプリミ
ティブ１ｂに伝えなければならない。
【００１９】図５において、各メモリプリミティブ１は
アドレス入力（ＷＡＤＤＲ１〜ｎ）、データ入力（Ｄ
Ｉ）、チップセレクト（−ＣＳ）および書込イネーブル
（−ＷＥ）の各入力端子を有している。入力側メモリプ
リミティブ１では、チップセレクト（−ＣＳ）には常
に”０”、すなわち全てのチップが選択されている状態
に保持している。
アドレス入力（ＷＡＤＤＲ１〜ｎ）、データ入力（Ｄ
Ｉ）、チップセレクト（−ＣＳ）および書込イネーブル
（−ＷＥ）の各入力端子を有している。入力側メモリプ
リミティブ１では、チップセレクト（−ＣＳ）には常
に”０”、すなわち全てのチップが選択されている状態
に保持している。
【００２０】また、前記入力側メモリプリミティブ１ａ
と出力側メモリプリミティブ１ｂとの間には、各入力側
メモリプリミティブ１ａへの書込イネーブル（−ＷＥ）
の論理積を出力側メモリプリミティブ１ｂのデータ入力
（ＤＩ）に出力する論理積ゲート（負論理の場合：ＡＮ
Ｄ）が設けられている。
と出力側メモリプリミティブ１ｂとの間には、各入力側
メモリプリミティブ１ａへの書込イネーブル（−ＷＥ）
の論理積を出力側メモリプリミティブ１ｂのデータ入力
（ＤＩ）に出力する論理積ゲート（負論理の場合：ＡＮ
Ｄ）が設けられている。
【００２１】前記入力側メモリプリミティブ１の書込イ
ネーブル（−ＷＥ）は負論理となっているから、通常時
は”１”である。したがって、全ての入力側メモリプリ
ミティブ１が書込を行っていないときには論理積が成立
し論理積ゲート（ＡＮＤ）より”１”が出力されてい
る。
ネーブル（−ＷＥ）は負論理となっているから、通常時
は”１”である。したがって、全ての入力側メモリプリ
ミティブ１が書込を行っていないときには論理積が成立
し論理積ゲート（ＡＮＤ）より”１”が出力されてい
る。
【００２２】出力側メモリプリミティブ１では、チップ
セレクト（−ＣＳ）には常に”０”が入力されてチップ
が選択された状態に維持されている。また、全ての書込
イネーブル（−ＷＥ）には”１”が入力されており、出
力側メモリプリミティブ１ｂは読出専用となっている。
したがって、出力側メモリプリミティブ１ｂではデータ
入力（ＤＩ）がどのように変化しても出力（ＤＯＵＴ１
〜ｎ）には影響はない。
セレクト（−ＣＳ）には常に”０”が入力されてチップ
が選択された状態に維持されている。また、全ての書込
イネーブル（−ＷＥ）には”１”が入力されており、出
力側メモリプリミティブ１ｂは読出専用となっている。
したがって、出力側メモリプリミティブ１ｂではデータ
入力（ＤＩ）がどのように変化しても出力（ＤＯＵＴ１
〜ｎ）には影響はない。
【００２３】次に、図５のマルチポートＲＡＭのモデル
を使用したイベント法によるシミュレーション方法を説
明する。まず、このマルチポートＲＡＭを構成する各メ
モリプリミティブ１間では実メモリ上のベースアドレス
が一致しており、入力側メモリプリミティブ１ａと、こ
れと対となっている出力側メモリプリミティブ１ｂとの
間でアドレスが不一致になることはない。
を使用したイベント法によるシミュレーション方法を説
明する。まず、このマルチポートＲＡＭを構成する各メ
モリプリミティブ１間では実メモリ上のベースアドレス
が一致しており、入力側メモリプリミティブ１ａと、こ
れと対となっている出力側メモリプリミティブ１ｂとの
間でアドレスが不一致になることはない。
【００２４】ここで、たとえばＰＯＲＴ−１を構成する
入力側第１メモリプリミティブ１１ａとＰＯＲＴ−ｎを
構成する入力側第ｎメモリプリミティブ１２ａとに対し
て、それぞれ異なったアドレスに対してデータが同時に
書き込まれたとする。
入力側第１メモリプリミティブ１１ａとＰＯＲＴ−ｎを
構成する入力側第ｎメモリプリミティブ１２ａとに対し
て、それぞれ異なったアドレスに対してデータが同時に
書き込まれたとする。
【００２５】シミュレータ２上は第１メモリプリミティ
ブ１１ａと第ｎメモリプリミティブ１２ａとが順番（順
序は不定）に評価される。これによりＷＤＡＴＡ１の値
とＷＤＡＴＡｎの値がそれぞれのアドレスに書き込まれ
る。
ブ１１ａと第ｎメモリプリミティブ１２ａとが順番（順
序は不定）に評価される。これによりＷＤＡＴＡ１の値
とＷＤＡＴＡｎの値がそれぞれのアドレスに書き込まれ
る。
【００２６】前記書込動作に際して、入力側メモリプリ
ミティブ１のＷＥ１およびＷＥｎの信号は”１”→”
０”となるから、論理積ゲート（ＡＮＤ）の論理積は不
成立となり、各出力側メモリプリミティブ１へのデータ
入力（ＤＩ）は、”１”→”０”に変化する。
ミティブ１のＷＥ１およびＷＥｎの信号は”１”→”
０”となるから、論理積ゲート（ＡＮＤ）の論理積は不
成立となり、各出力側メモリプリミティブ１へのデータ
入力（ＤＩ）は、”１”→”０”に変化する。
【００２７】シミュレータ２では、出力側メモリプリミ
ティブ１１ｂへのデータ入力（ＤＩ）の変化によってイ
ベントの発生を検出し、このときのデータ出力（ＤＯＵ
Ｔ１〜ｎ）を評価し、最新のメモリ内容を出力する。こ
れにより書き込みアドレスと読み出しアドレスが一致し
た場合でも、直前に書き込まれた値を読み出すことがで
きる。
ティブ１１ｂへのデータ入力（ＤＩ）の変化によってイ
ベントの発生を検出し、このときのデータ出力（ＤＯＵ
Ｔ１〜ｎ）を評価し、最新のメモリ内容を出力する。こ
れにより書き込みアドレスと読み出しアドレスが一致し
た場合でも、直前に書き込まれた値を読み出すことがで
きる。
【００２８】次に、図６および図７によって具体的なマ
ルチポートＲＡＭを想定した評価の例を説明する。１Ｗ
／２Ｒ型のマルチポートＲＡＭを含む論理回路として、
図６に示した入出力信号および真理値表にしたがう回路
モデルを想定する。
ルチポートＲＡＭを想定した評価の例を説明する。１Ｗ
／２Ｒ型のマルチポートＲＡＭを含む論理回路として、
図６に示した入出力信号および真理値表にしたがう回路
モデルを想定する。
【００２９】この回路モデルでは、アドレス入力（ＡＤ
ＤＲ１）に書込用のアドレスを与えるとともにデータ出
力（ＤＯＵＴ１）の読出用のアドレスを与えている。Ａ
ＤＤＲ１とＡＤＤＲ２とが一致しない場合で、書込イネ
ーブル（−ＷＥ）が”Ｈ”の場合（読出モード）の時に
はＤＯＵＴ１，ＤＯＵＴ２からはそれぞれＡＤＤＲ１，
ＡＤＤＲ２の内容が出力される。また、書込イネーブル
（−ＷＥ）が”Ｌ”の場合（書込モード）の時にはＤＯ
ＵＴ１からは書き込まれた内容、ＤＯＵＴ２からはＡＤ
ＤＲ２の内容が出力される。
ＤＲ１）に書込用のアドレスを与えるとともにデータ出
力（ＤＯＵＴ１）の読出用のアドレスを与えている。Ａ
ＤＤＲ１とＡＤＤＲ２とが一致しない場合で、書込イネ
ーブル（−ＷＥ）が”Ｈ”の場合（読出モード）の時に
はＤＯＵＴ１，ＤＯＵＴ２からはそれぞれＡＤＤＲ１，
ＡＤＤＲ２の内容が出力される。また、書込イネーブル
（−ＷＥ）が”Ｌ”の場合（書込モード）の時にはＤＯ
ＵＴ１からは書き込まれた内容、ＤＯＵＴ２からはＡＤ
ＤＲ２の内容が出力される。
【００３０】なお、同モデルでは、ＡＤＤＲ１とＡＤＤ
Ｒ２とが一致した場合、すなわち同一のアドレスが同時
にアクセスされた場合には、その結果は保証されないこ
ととしている。シミュレータ２ではこのようにＡＤＤＲ
１とＡＤＤＲ２とに同一のアドレス値が入力された場
合、ＤＯＵＴ１およびＤＯＵＴ２に”Ｘ”を出力して警
告を促すこととする。
Ｒ２とが一致した場合、すなわち同一のアドレスが同時
にアクセスされた場合には、その結果は保証されないこ
ととしている。シミュレータ２ではこのようにＡＤＤＲ
１とＡＤＤＲ２とに同一のアドレス値が入力された場
合、ＤＯＵＴ１およびＤＯＵＴ２に”Ｘ”を出力して警
告を促すこととする。
【００３１】図７は、前記図６に示した回路モデルを具
体的に実現した例であり、マルチポートＲＡＭの本体部
分は図５に示したメモリプリミティブ１の組み合わせで
実現できる。
体的に実現した例であり、マルチポートＲＡＭの本体部
分は図５に示したメモリプリミティブ１の組み合わせで
実現できる。
【００３２】同図において、ＡＤＤＲ１は書込ポート
（ＷＲＩＴＥ ＰＯＴＥ−１）および第１読出ポート
（ＲＥＡＤ ＰＯＲＴ１）に入力されるとともに、排他
論理和ゲート（ＥＯＲ１，２）に入力される。そしてＡ
ＤＤＲ２は第２読出ポート（ＲＥＡＤ ＰＯＲＴ２）に
入力されるとともに、前記排他論理和ゲート（ＥＯＲ
１，２）に入力される。ＡＤＤＲ１とＡＤＤＲ２の排他
論理和出力は論理和ゲート（ＯＲ１）を通じて論理積ゲ
ート（ＡＮＤ１〜４）に入力され、この論理積ゲート
（ＡＮＤ１〜４）ではこれらと第１読出ポート（ＲＥＡ
Ｄ ＰＯＲＴ１）と第２読出ポート（ＲＥＡＤ ＰＯＲ
Ｔ２）との論理積をとって論理和ゲート（ＯＲ２，３）
を通じて出力する。
（ＷＲＩＴＥ ＰＯＴＥ−１）および第１読出ポート
（ＲＥＡＤ ＰＯＲＴ１）に入力されるとともに、排他
論理和ゲート（ＥＯＲ１，２）に入力される。そしてＡ
ＤＤＲ２は第２読出ポート（ＲＥＡＤ ＰＯＲＴ２）に
入力されるとともに、前記排他論理和ゲート（ＥＯＲ
１，２）に入力される。ＡＤＤＲ１とＡＤＤＲ２の排他
論理和出力は論理和ゲート（ＯＲ１）を通じて論理積ゲ
ート（ＡＮＤ１〜４）に入力され、この論理積ゲート
（ＡＮＤ１〜４）ではこれらと第１読出ポート（ＲＥＡ
Ｄ ＰＯＲＴ１）と第２読出ポート（ＲＥＡＤ ＰＯＲ
Ｔ２）との論理積をとって論理和ゲート（ＯＲ２，３）
を通じて出力する。
【００３３】この回路モデルは図６の真理値表にしたが
った動作を行う。すなわち、ＡＤＤＲ１とＡＤＤＲ２の
アドレス値が異なるときには−ＷＥが”Ｌ”となると、
ＥＯＲ１およびＥＯＲ２の排他論理和が成立し、ＯＲ１
を通じてＡＮＤ１およびＡＮＤ３に”１”が入力されこ
れらのゲートが開かれる。この状態で第１読出ポートか
らＡＤＤＲ１の値がＡＮＤ１→ＯＲ１を通じてＤＯＵＴ
１として出力される。一方、第２読出ポートからＡＤＤ
Ｒ２の値がＡＮＤ３→ＯＲ２を通じてＤＯＵＴ２として
出力される。
った動作を行う。すなわち、ＡＤＤＲ１とＡＤＤＲ２の
アドレス値が異なるときには−ＷＥが”Ｌ”となると、
ＥＯＲ１およびＥＯＲ２の排他論理和が成立し、ＯＲ１
を通じてＡＮＤ１およびＡＮＤ３に”１”が入力されこ
れらのゲートが開かれる。この状態で第１読出ポートか
らＡＤＤＲ１の値がＡＮＤ１→ＯＲ１を通じてＤＯＵＴ
１として出力される。一方、第２読出ポートからＡＤＤ
Ｒ２の値がＡＮＤ３→ＯＲ２を通じてＤＯＵＴ２として
出力される。
【００３４】また、書込イネーブル（−ＷＥ）が”Ｈ”
となると第１読出ポート（ＲＥＡＤＰＯＲＴ１）からは
書込データがそのままＡＮＤ１→ＯＲ１を通じてＤＯＵ
Ｔ１として出力される。
となると第１読出ポート（ＲＥＡＤＰＯＲＴ１）からは
書込データがそのままＡＮＤ１→ＯＲ１を通じてＤＯＵ
Ｔ１として出力される。
【００３５】一方、ＡＤＤＲ１とＡＤＤＲ２のアドレス
値が一致している場合には、ＥＯＲ１およびＥＯＲ２の
排他論理和が不成立となるため、ＯＲ１からは”０”が
出力されＡＮＤ１およびＡＮＤ３はゲートが閉じられ
る。またＯＲ１の出力を反転して入力するＡＮＤ２およ
びＡＮＤ４ではゲートが開き、”Ｘ”がそれぞれＡＮＤ
２→ＯＲ１を通じてＤＯＵＴ１として、またＡＮＤ４→
ＯＲ２を通じてＤＯＵＴ２として出力される。
値が一致している場合には、ＥＯＲ１およびＥＯＲ２の
排他論理和が不成立となるため、ＯＲ１からは”０”が
出力されＡＮＤ１およびＡＮＤ３はゲートが閉じられ
る。またＯＲ１の出力を反転して入力するＡＮＤ２およ
びＡＮＤ４ではゲートが開き、”Ｘ”がそれぞれＡＮＤ
２→ＯＲ１を通じてＤＯＵＴ１として、またＡＮＤ４→
ＯＲ２を通じてＤＯＵＴ２として出力される。
【００３６】このように、図５のようなメモリプリイテ
ィブの組み合わせでマルチポートＲＡＭを擬似的に実現
することにより、図７に示すようなマルチポートＲＡＭ
を含む回路の論理シミュレーションが可能となる。
ィブの組み合わせでマルチポートＲＡＭを擬似的に実現
することにより、図７に示すようなマルチポートＲＡＭ
を含む回路の論理シミュレーションが可能となる。
【００３７】図９は、論理回路のシミュレーション手順
をフロー図で示している。すなわち、シミュレーション
対象論理回路が与えられると（ステップ９０１）、シミ
ュレーションモデルが生成され（９０２）、次にマルチ
ポートＲＡＭの部分が前述のようにメモリプリミティブ
で構成されたモデルに変換され（９０３）、これらのモ
デルがシュミレータ１にロードされて（９０４）、シミ
ュレーションが実行される（９０５）。
をフロー図で示している。すなわち、シミュレーション
対象論理回路が与えられると（ステップ９０１）、シミ
ュレーションモデルが生成され（９０２）、次にマルチ
ポートＲＡＭの部分が前述のようにメモリプリミティブ
で構成されたモデルに変換され（９０３）、これらのモ
デルがシュミレータ１にロードされて（９０４）、シミ
ュレーションが実行される（９０５）。
【００３８】なお、前記シミュレーション対象論理回路
中にマルチポートＲＡＭを含まずにシングルポートＲＡ
Ｍのみである場合には、ステップ９０３のマルチポート
ＲＡＭモデルの変換はスキップしてよい。 （実施例２）図５は、イベント法を前提としたマルチポ
ートＲＡＭのモデルを示したが、図８はシミュレーショ
ン論理としてレベルソート法を用いた場合のメモリプリ
ミティブ１の組み合わせ例である。
中にマルチポートＲＡＭを含まずにシングルポートＲＡ
Ｍのみである場合には、ステップ９０３のマルチポート
ＲＡＭモデルの変換はスキップしてよい。 （実施例２）図５は、イベント法を前提としたマルチポ
ートＲＡＭのモデルを示したが、図８はシミュレーショ
ン論理としてレベルソート法を用いた場合のメモリプリ
ミティブ１の組み合わせ例である。
【００３９】同図において、図５で用いていた論理積ゲ
ート（ＡＮＤ）が省略されており、出力側メモリプリミ
ティブ１のデータ入力（ＤＩ）とチップセレクト（−Ｃ
Ｓ）とが短絡されて、両入力が”０”で固定されてい
る。
ート（ＡＮＤ）が省略されており、出力側メモリプリミ
ティブ１のデータ入力（ＤＩ）とチップセレクト（−Ｃ
Ｓ）とが短絡されて、両入力が”０”で固定されてい
る。
【００４０】レベルソート法は、下位の回路から上位の
回路の順にシミュレーションを順次実行していく評価ア
ルゴリズムであるが、入力側メモリプリミティブ１ａ
は、出力側メモリプリミティブ１ｂよりも下位のレベル
で定義されており（たとえばレベル”ｍ”）、出力側メ
モリプリミティブ１ｂはこれよりも上位のレベル（たと
えばレベル”ｍ＋１”）で定義されている。
回路の順にシミュレーションを順次実行していく評価ア
ルゴリズムであるが、入力側メモリプリミティブ１ａ
は、出力側メモリプリミティブ１ｂよりも下位のレベル
で定義されており（たとえばレベル”ｍ”）、出力側メ
モリプリミティブ１ｂはこれよりも上位のレベル（たと
えばレベル”ｍ＋１”）で定義されている。
【００４１】入力側メモリプリミティブ群１ａと出力側
メモリプリミティブ群１ｂとをこのように定義しておく
ことによって、必ず入力側メモリプリミティブ群１ａに
書込動作を行った後に出力側メモリプリミティブ群１ｂ
に対して読出動作を行うことが保証され、書込動作前に
読出動作を行ってしまうことによるシミュレーションの
誤評価を防止できる。
メモリプリミティブ群１ｂとをこのように定義しておく
ことによって、必ず入力側メモリプリミティブ群１ａに
書込動作を行った後に出力側メモリプリミティブ群１ｂ
に対して読出動作を行うことが保証され、書込動作前に
読出動作を行ってしまうことによるシミュレーションの
誤評価を防止できる。
【００４２】
【発明の効果】本発明によれば、メモリプリミティブを
用いて擬似的にマルチポートＲＡＭを再現することによ
り、このようなマルチポートＲＡＭを含む論理回路のシ
ミュレーションが可能となった。
用いて擬似的にマルチポートＲＡＭを再現することによ
り、このようなマルチポートＲＡＭを含む論理回路のシ
ミュレーションが可能となった。
【図１】本発明の原理図
【図２】マルチポートＲＡＭのポート構成例を示す説明
図
図
【図３】メモリプリミティブを示す説明図
【図４】アドレス生成回路を示す説明図
【図５】マルチポートＲＡＭをメモリプリミティブで擬
似的に再現したブロック図
似的に再現したブロック図
【図６】マルチポートＲＡＭの端子図およびその真理値
表
表
【図７】マルチポートＲＡＭを含む回路モデル例を示す
図
図
【図８】レベルソート法を用いる場合のメモリプリミテ
ィブの組み合わせ例を示すブロック図
ィブの組み合わせ例を示すブロック図
【図９】シミュレーション手順を示すフロー図
１・・メモリプリミティブ ２・・シミュレータ ３・・加算器
Claims (3)
- 【請求項１】 ２以上の入力アドレスポートと２以上の
出力データポートとを備えたマルチポートＲＡＭを含む
論理回路をシミュレータによって評価するシミュレーシ
ョン装置であって、 単一の入力アドレスポートと単一の出力データポートと
を有するメモリプリミティブによって前記マルチポート
ＲＡＭの個々のポートを擬似的に実現するために、 前記入力アドレスポートとして配置された入力側メモリ
プリミティブ群に入力される書込イネーブル信号の変化
を捕捉して、出力側メモリプリミティブ群の入力データ
状態を変化させることによりシミュレータにイベント発
生を通知し、当該出力側メモリプリミティブ群の出力デ
ータを評価することを特徴とするマルチポートＲＡＭを
含む論理シミュレーション装置。 - 【請求項２】 前記入力側メモリプリミティブ群と出力
側メモリプリミティブ群との間に、全ての入力側メモリ
プリミティブへの書込イネーブル信号を入力してこの論
理積を出力する論理債ゲートを備え、当該論理積ゲート
の出力を個々の前記出力側メモリプリミティブのデータ
入力端子に出力することを特徴とする請求項１記載のマ
ルチポートＲＡＭを含む論理シミュレーション装置。 - 【請求項３】 マルチポートＲＡＭの入力アドレスポー
トとして入力側メモリプリミティブ群を配置し,出力ア
ドレスポートとして前記入力アドレスポートと同期して
アドレス入力が行われる出力側メモリプリミティブ群を
配置し、 シミュレータにおいて前記入力側メモリプリミティブ群
を前記出力側メモリプリミティブ群よりも低いレベルに
定義し、 前記入力側メモリプリミティブ群への書込を実行した後
に、前記出力側メモリプリミティブ群からの出力データ
を評価することを特徴とする請求項１記載のマルチポー
トＲＡＭを含む論理シミュレーション装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4116230A JP2781305B2 (ja) | 1992-05-08 | 1992-05-08 | マルチポートｒａｍを含む論理シミュレーション方式 |
| US08/054,258 US5511011A (en) | 1992-05-08 | 1993-04-30 | Method and apparatus for logic simulation of logic system including multi-port memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4116230A JP2781305B2 (ja) | 1992-05-08 | 1992-05-08 | マルチポートｒａｍを含む論理シミュレーション方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05314203A JPH05314203A (ja) | 1993-11-26 |
| JP2781305B2 true JP2781305B2 (ja) | 1998-07-30 |
Family
ID=14682055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4116230A Expired - Fee Related JP2781305B2 (ja) | 1992-05-08 | 1992-05-08 | マルチポートｒａｍを含む論理シミュレーション方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5511011A (ja) |
| JP (1) | JP2781305B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592634A (en) * | 1994-05-16 | 1997-01-07 | Motorola Inc. | Zero-cycle multi-state branch cache prediction data processing system and method thereof |
| AU2002255723A1 (en) * | 2002-03-14 | 2003-11-17 | Unisys Corporation | System, and method for resource usage estimation |
| US7539608B1 (en) * | 2002-05-10 | 2009-05-26 | Oracle International Corporation | Techniques for determining effects on system performance of a memory management parameter |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5036473A (en) | 1988-10-05 | 1991-07-30 | Mentor Graphics Corporation | Method of using electronically reconfigurable logic circuits |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4587625A (en) * | 1983-07-05 | 1986-05-06 | Motorola Inc. | Processor for simulating digital structures |
| US4862347A (en) * | 1986-04-22 | 1989-08-29 | International Business Machine Corporation | System for simulating memory arrays in a logic simulation machine |
| JPS63204441A (ja) * | 1987-02-20 | 1988-08-24 | Fujitsu Ltd | 論理シミユレ−シヨン専用プロセツサの処理方式 |
| JPH0690713B2 (ja) * | 1988-01-18 | 1994-11-14 | 日本電気株式会社 | メモリｉｃシミュレータ |
-
1992
- 1992-05-08 JP JP4116230A patent/JP2781305B2/ja not_active Expired - Fee Related
-
1993
- 1993-04-30 US US08/054,258 patent/US5511011A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5036473A (en) | 1988-10-05 | 1991-07-30 | Mentor Graphics Corporation | Method of using electronically reconfigurable logic circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05314203A (ja) | 1993-11-26 |
| US5511011A (en) | 1996-04-23 |
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