JPS5878253A - 自動観察検査システム用のデ−タ修正装置及びその方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は一般に自動観察検査システム（ｍａｃｈｌｎ・
ｖｉｓｉｏｎ　５ｙｓｔ＠ｍ　）に係り、特に）この自
動観察検査システムに使用される実時間データ修正装置
及び方法に係る。

ａ次元又は３次元物品を自動的に検査するような工業用
の自動検査機として１マシンビジヨン”を利用すること
に関して和尚の開発研究が行なわれている。一般に、現
在入手できる自動観察検査システムは、ビデオカメラか
らのグレイスケールのピクセルデータ流をコ進データ流
に変換し、そしてｌフレームの２進ビデオ（儂）データ
を像バッファに記憶するように作動する。次いで、この
記憶されたコ進儂は、像処理システムにおいて、通常は
先ずデータ圧縮のために継続長さに基くエンコード個処
理を受け、次いでこの継続長さに基いてエンコード化さ
れたデータをハードウェア又はソフトウェア処理装置で
複数の像解析アルゴリズムに従って処理することによっ
て儂が処理される。

この儂処理段階ハ、儂の本質的な特徴、例えば面積、境
界、重心、像要素の数、像要素の位置、大きさ、等々を
取り出すのに用いられる。

予めプログラムされた自動部品検査作業を自動観察検査
システムで行なう際の速度は、処理されねばならない偉
データの複雑さと、部〜品の良否を統計学的に確実に判
断するように比較を行なう目的で偉データかド取り出す
ねばならない像特徴の個数とによって大きく左右される
。構造の複雑な部品の検査に自動観察検査システムを使
用した場合にＦｉ偉処理時間が長くか＼るので、このよ
うな使用は市場性という点で魅力的なものでないことが
多い。又、例えば部品の検査や部品の方向づけを行なう
ロデットマニピュレータの手足を目で見てサーが制御す
るような別の使用目的に自動観察検査システムを利用す
ることも考えられるが〜複雑なシーンの分析に長い像処
理時間を必要とすることがその実現化の妨げとなってい
る。

そこで、本発明の主たる目的は、改良された自動観察検
査システムを提供することである。

本発明の別の目的は、自動観察検査システムの像データ
を改善する実時間のデータ修正装置及び方法を提供する
ことである。

本発明の更に別の目的は、自動観察検査システムに任意
の形状及び複雑さのデータ受は容れ窓を確立する実時間
データ修正装置及び方法を提供することである。

本発明の更に別の目的は、自動部品検査用の自動観察検
査システムの偉データ処理時間を短縮する実時間データ
修正装置及び方法を提供することである。

本発明の１つの特徴によれば、観察されるシーンに対し
て予め選択された関係を有する画素即ちピクセルの配列
体に対応する直列儂データ流を形成しそしてこの像デー
タ流に付随する個々のフォーマット信号流を形成するよ
うな像形成手段を備えた像データ処理システムにおいて
上記の目的が達成される。像データ修正手段も設けられ
てお９、この手段は、上記の像データ流及びこれに付随
するフォーマット信号流を同期をとって個々に遅延する
ような多段デジタル遅延手段を備えている。

上記の偉データ修正手段は、更に、遅延手段に接続され
た機能プロセッサ手段も備えており、この機能プロセッ
サ手段は、遅延手段の少なくとも１つの段から像データ
流の少なくとも７部分を取り出し、この取り出された像
データ流の７部分を予め選択されたアルゴリズム機能に
基いて処理して、修正された儂データ流を形成し、そし
てこの修正された儂データ流を遅延手段の次の段に再挿
入する。像データ修正手段の出力には、上記の修正され
た像データ流を利用する像利用手段が設けられている。

像データ修正手段の機能プロセッサ手段は、／実施例に
おいては、上記の取り出された像データ流を受ける機能
プロセッサを備えており、このプロセッサは予め選択さ
れたアルゴリズムに基いてこのデータ流と少なくとも第
２のデータ流とを処理して、修正されたーデータ流を形
成する。更に、機能プロセッサ手段は、像データ流と同
期して機能プロセッサへ修正子データ流を供給する修正
子データソースも備えている。

像データワードの１つに各々関連した複数個の予め選択
された修正子データワードを記憶するメモリ手段と、こ
のメモリ手段から修正子データワードを読み出しそして
それに関連したビデオデータワーＰの到来と同期して機
能プロセッサへ修正子データワードを与える手段とを備
えた修正子データソースを用いることにより、像ピクセ
ルに各各対応するピット長さｎの次々のデータワードよ
り成る像データ流を像形成手段が形成するようなシステ
ムに本発明装置を適用することができる。

ピット長さｎ＝／、即ちコ進（白黒）ｇＩＩデータ流の
場合には、修正子データソースを形成するメモリ手段は
ランダムアクセスメモリを備え、修正子データビットを
読み出して機能プロセッサへ与える手段は、修正子デー
タワードを受は取って記憶するようにメモリ手段に接続
されたバッファ記憶手段と、この／量ツファ記憶手段に
接続されていてここから修正子データワードを受は板り
そして修正子データワードの次々のビットを１回に１つ
づつ機能プロセッサへ送るようなシフトレジスタとを備
えている。メモリからバッファ記憶手段へワードを読み
出すようにメモリをアドレスするアドレス回路手段も設
けられている。フォーマット信号流から少なくとも１つ
のフォーマット信号を受け、機能プロセッサに与えられ
る像データ流の対応ビットと同期して次々の修正子デー
タビットを機能プロセッサに与えるようにアドレス回路
手段、バッファレジスタ手段及びシフトレジスタ手段を
制御する制御回路手段も設けられている。

像データワードのピット長さｎが２以上であるようなシ
ステムに適用された時には、次のｎ及びｍビットワード
より成る第７及び第２のデータ流を処理する機能プロセ
ッサが用いられる。この場合、メモリ手段は、修正子デ
ータ流の各々のｍビット修正子データワードの／ピット
を各々記憶するｍ個のランダムアクセスメモリ手段を備
えている。従って、修正子データワードを読み出して与
える手段は、各々のランダムアクセスメモリ手Ｓに接続
されていてここからの修正子データワードを受は取って
記、憶する個々のバッファ記憶手段と、各々のバッファ
記憶手段に接続されていてここからの修正子データワー
ドを受は取ってこのワードの次々のビットを１度に１つ
づつ機能プロセッサへ送るような個々のシフトレジスタ
とを備えている。各々のメモリを同時にアドレスしてメ
モリからそれに関連したバッファ、記憶手段へワードを
読み出すアドレス回路手段が設けられていると共に、少
なくとも１つのフォーマット信号を受は取り、像データ
流の対応データワードと同期して機能！ロセツサヘ次々
の修正子データワード’５＝与、するようにアドレス回
路手段、各々のバッファレジスタ手段及び各々のシフト
レジスタ手段を制御する制御回路手段も設けられている
。

本発明の１つの特徴によれば、機能プロセッサは７機能
のプロセッサであるか、或いは複数個の選択可能なアル
ゴリズムの１つに基いて像データ流及び修正子データ流
を処理するプログラム式の機能プロセッサである。本シ
ステムは、更に、プログラム式の機能レジスタによって
実行されるアルゴリズムの１つを選択する機能選択手段
も備えている。

本発明に用いられるメモリ手段は、ビデオ（像データ流
の各ビクセルに対応する修正子データを各６有した複数
個の修正子メモリデータ平面を含む。

この場合、アドレス回路手段は、メモリ手段から読み出
されて機能プロセッサへ与えられるべき修正子メモリデ
ータ平面の１つを選択するように少なくとも１つの選択
可能なメモリアドレスビットをメモリ手段へ供給する少
なくとも１つのセント可能なメモリレベルレノスタを備
えている。

本発明の別の特徴によれば、ピクセルの配列体より成る
直列像データ流及びこれに付随する個々のフォーマット
信号流を実時間で処理する方法において上記の目的が達
成される。この方法は、像データ流及びフォーマット信
号流を複数個の段において同期をとって個々に遅延する
という段階を含む、これらので、どタル遅延段の少なく
とも１つから偉データ流の少なくともｌＳ分が取り出さ
れ、この取り出された像データ流は予め選択されたアル
ゴリズム機能に基いて処理され、修正された儂データ流
が形成される。その後、この修正された像データ流は、
それに関連した遅延されたフォーマット信号と並列に且
つこれと同期をとってデータ信号路へ再挿入される。

本発明の別の特徴によれば、像データ流及びこれに付随
するフォーマット信号流を多数の段において同期をとっ
て個々に遅延し、その後、これら遅延段の少なくとも１
つから像データ流の少なくとも７部分を取り出すように
して直列儂データを実時間処理する方法が提供される。

然し乍ら、この方法は、像データ流と時間的に同期して
修正子データ流を取り出し、次いで、この覗り出された
像データ流及び修正予備データ流を予め選択されたアル
ゴリズム機能に基いて処理し、修正された儂データ流を
形成することを含む。その後、この修正された像データ
流は、それに関連した遅延されたフォーマット信号と並
列に且つこれと同期をとってデータ信号路へ再挿入され
る。

本発明の効果は、一般に、実時間で儂データを修正して
、多数の観点の１つにおいて像データを改善できること
である。コ進ビデオデータを使用していて物体検査装置
に使用される自動観察検査システムにおいては、検査さ
れる物体に関するそれまでの知識及びその特徴に基いた
ビデオデータを著しく簡単化するように本発明の像デー
タ修正の考え方を用いることができる。例えば、検査作
業にとって重要ではないような不規則形状の複雑な偉領
域は、本発明を用いると、窓によって偉データから除去
される。これにより、像処理システムは窓によって除去
された複雑な偉領域を１調査”ひいては分析しなくても
よいので、像処理速度が実質的に増加される。像処理時
間が増すことは即ち全検査作業の処理能力の増加につな
がる。例えば、びんやゲルトにおけるラベルの有無やそ
の整列状態の適否を検知することに関する検査作業にお
いては、ラベル内の文字が像全体の中の複雑な部分を占
め、この複雑な部分の処理に相当な時間がか＼る。然し
乍ら、文字は検査作業にとって重要ではない。本発明は
、ラベルがもしあればその輪郭のみを像データとして処
理するようにラベルの文字領域を窓によって除去するこ
とができる。

これは像処理速度を大巾に高くシ、従って各物体の検査
に要する時間を大巾に短縮する。

別の検査を行なう場合には、部品の個々の特徴の位置が
特定の裕度ゾーン内にあるかどうかを決定することが必
要である。本発明の装置及び方法を用いると、物体の特
徴に対して許容できる幾何学的な裕度ゾーンを表わす裕
度冑スクを記憶ことことができる。この記憶されたマス
クデータの反転データと論理積をとることによってビデ
オ偉データを機能的に論理処理すると、この記憶された
マスクデータの裕度ゾーンに入らないようなビデオデー
タのピクセルを除く空白像領域が形成される。この解決
策では、複雑な像処理を行なわずに良／否規準に対して
部品を検査することができる。

又、この解決策では、修正されたビデオデータ流が黒ピ
クセルに対応する。実質的な数の論理ｌデータビットを
ｄむかどうかに基いて、観察される部品の良否を単に決
めることもできる。コ進論理値ｌ及びＯを黒又は白のピ
クセスに関係づけ、即ち／が黒ピクセル又は白ピクセル
に゛等しいとするいかなる規定を用いてもよいことを理
解されたい。

又、本発明は、正常の物体の像に比較的厳密に匹敵する
かどうかについて、比較的複雑な固定物体を検査する場
合に・も、便利に利用でざる。この場合、実時間の機能
処理に用いられる修正子メモリ面は正常の物体の像であ
る。機能プロセッサにＸＯＲ機能を周込ると、修正され
たビデオデータ流はビデオデータビットの論理値とこれ
に対応する修正子データビットの論理値とに差があると
ころだけ黒のピクセルを含むことになる。この修正され
たビデオデータのｇＩは、差のレベルがその部品を不良
品とするに充分なものであるかどうかを決定するように
素早く分析することができる。

本発明の特定の適用例を以下に詳細に説明する。

一般に、本発明の装置及び方法は現存の自動観察検査シ
ステムの技術を実質的に拡張するものであると共に、市
場性という点で魅力のある種々のシステムの適用範囲を
広げるものと考えられる。像処理速度の改善により検査
の処理能力が高まり、これは自動観察検査システムを自
動部品検査に適用した場合の投資／利益比において大き
な要因となる。更に、本発明の一般的な考え方により、
ダレイスケールの像データ処理の自動観察検査システム
適用が早められる。ビデオデータビット速度でグレイス
ケールシー夕あ修正を何回も行なうことができ、従って
、ダレイスケール儂に対して実質的なビデオデータの改
善が得られる。

本発明のその他の目的、特徴及び効果は、添、１図面を
参照した以下の詳細な説明より明らかとなろう。

さて第１図には、本発明によ′る像データ修正装置を自
動観察検査システム内に一般的に配置したところが示さ
れている。図示された！うに、像データ修正装置１５は
自動部品検査システム１０のカメラインターフェイス回
路１Ｂと、儂バッファ１６との間に配置される。第１図
に示された自動観察検査システム１０の全構造体は、カ
リフォルニア州、パロ　アルドのＭａｃｈｌｎｅ　Ｉｎ
ｔｅｌｌ１ｇ＠ｎｃａＣｏｒｐｏｒａｔｉｏｎから入手
できるＶＳ−１００Ｍａｃｈｉｎｅ　Ｖｉｓｉｏｎ　Ｓ
ｙｓｔｅｍに用いられた特定の構造体である。然し乍ら
、本発明の像データ修正装置社実質上いかｈる自動観察
検査システムにも適用できると共に、ビデオデータ出力
及び個々のフォーマット信号出力を有するカメラインタ
ーフェイスと、自動観察検査システムに設けられた像バ
ッファ又は儂記憶手段との間に一般的に配置されること
を理解されたい。第１図に示されたように、７台以上の
ＴＶカメラ１１及び１ｚがカメラインターフェイス回路
１８に接続される。カメラインターフェイス回路１８の
主たる機能は、利用さるべき１台のカメラからのデータ
を選択しそしてこの選択されたカメラに対応するフォー
マット及びビデオデータを出力パス２２に出力すること
である。ｖｓ−１００システムにおいては、カメライン
ターフェイス回路がダレイスケールデータをユ進ビデオ
データ流に変換しそしてこれを出力パス２ｚの信号ライ
ンの１つを紅て偉データ修正装置１５へ出力する。

然し乍ら、本発明の像データ修正装置は、グレイスクー
ルの像処理を行なうであろう将来の自動観察検査システ
ムにも利用できることを理解されたい。この形式のシス
テムにおいては、カメラインターフェイス回路１８の出
力が、偉データの各ピクセルごとに多ビツトワードを構
成する。本発明は、コ進ビデオデータシステム及びグレ
イスケールビデオデータシステムの両方と、その各々の
場合に用いられる像データ修正装置の構造及び機能とに
ついて一般的に説明する。

像データ修正装置１５Ｆｉ、これに送られるフォーマッ
ト信号情報とビデオデータ流とに対して別別に作動する
。一般に、以下で詳細に述べるように、像データ修正装
置によって受信されたフォーマット信号は種々のデジタ
ル遅延段を介して遅延され、所定の時間だけ遅延される
以外は何の変更も受けずに像データ修正装置の出力に現
われる。

像データ修正装置へのビデオデータ入力も、遅延された
フォーマット信号と同期をとるためにｌっ以上のデジタ
ル遅延段を介して送られるが、ビデオデータは所定の機
能に基いて１度にｌピクセルづつデータを操作する目的
でデジタル遅延段の７つ以上の位置から取り出され、修
正されたビデオデータ流が形成される。この修正された
ビデオデータ流は、データ修正回路内の多段デジタル遅
延構成体を経て送られる信号のデジタル遅延路へ再挿入
される。この再挿入は、修正されたビデオデータ流がそ
れに関連する遅延されたフォーマット信号と並列に且つ
これと同期して像データ修正装置１５から出力されるよ
うに、適当な遅延段において行なわれる。

ゝ゛＼、 ＼ 像データ修正装置１５からパス２８へ送られた出力信号
は偉・々ツファ回路１６へ送られ、ここで上記の修正さ
れた偉データが１つ以上のバッファメモリ構成体に記憶
される。偉データ修正装置１５へ入力されたビデオデー
タ流に対して多数の並列又は直列のデータ修正機能を行
なったり、２つ以上の修正されたビデオデータ流が偉デ
ータ修正装置１５から出力されて個別の偉バッファに記
憶さｎたりすることも本発明の範囲内である。修正され
た偉データが儂バッファ１６に記憶された後は、この記
憶された像データが出力パス構成体２４を経て像処理装
置１フヘ読み込まれる。一般に、像処理装置１７は、先
ず初めに、継続長さに基くエンコード化のような成る形
式のデータ圧縮技術によって像データを処理し、次いで
、このエンコード化されたデータは複数個の儂分析アル
プリズムに基いてハードウェア、ソフトウェア、又はハ
ードウェア兼ソフトウェアの処理装置で処理され、儂の
本質的な特徴が抽出される。以下に述べるように、成る
場合には、像バッファ１６から取り出されたデータに適
用される像処理アルゴリズムは、本発明の装置を物体の
検査に適用した時にその良否の判断會得るように非常に
すばやく処理できるような非常に簡単なアルゴリズムで
ある。

又、成る場合には、修正された像を像バッファに記憶す
ることを省略し、修正されたビデオデータが到来する時
にこのデータを処理することもできる。

第７図に示されたように、カメラインターフェイス回路
１Ｂ、像バッファ１６、像処理装置１　？。

及び像表示兼使用者インターフェイス回路１８はカメラ
インターフェイス兼ビデオ像制御ハス１９によって接続
される。一般に、この制御パスは、相互接続さ扛た回路
の多数の作動を制御するようにビデオ像情報及び制御信
号を送るのに用いられる０例えば、このパスは、アナロ
グビデオデータ及び記憶さ扛たデジタルビデオデータ會
ビデオモニタ１４へ送る作動を制御する。儂表示兼使用
考インターフェイス回路１８は、一般に、像処理装置１
７へ送られる遅延された像入力及び使用者が選択した入
力に対し、データ、アドレス及び制御パス２１ｔ−介し
て使用者による制御を実行するととのできる種々の解決
手段の７つを表わしている。

データ、アドレス及び制御パス２１は、像処理装置１７
と偉データ修正装置１５との間の両方向通信全果たす、
以下で明らかとなるように、本発明の成る簡単化された
態様においては、この通信が不要である。

第２図は本発明による儂データ修正装置のｌ実施例の機
能回路ブロック図である。個々の入力パス１０１及び１
０２１はカメラインターフェイス回路からのフォーマッ
ト信号及びビデオデータ信号全各々供給する。これら２
本の個々のパスを経て送られる信号はデジタルバッファ
兼同期回路１１０によって受信さｎ５該回路はこれらの
信号をデジタル遅延型記憶手段に声々に緩衝記憶する。

出力パス１１１は遅延されたフォーマット信号ｔデジタ
ル遅延回路１１０へ送り、ここでフォーマット信号は所
定時間だけ再び遅延されて出力ｉＪス１２１へ送られる
。

遅延されたビデオデータ信号はデジタルバッファ兼同期
回路１１０の出力からパス１１２に現われ、そして修正
子機能論理回路１８０へ送られる。

この修正子機能プロセッサ回路１８０からパス１８１に
送られる出力は修正されたビデオデータ流を表わしてお
り、これはデジタルバッファ兼同期回路１４０によって
受信される。このデジタルバッファ兼同期回路１４０は
、パス１２１の遅延されたフォーマット信号と、パス１
８１の修正されたビデオデータ信号とを個々に遅延し且
つこれら信号の同期をとる。出力パス１４１の信号は遅
延されたフォーマット信号でありそして出カッ譬ス１４
２の信号は遅延され修正されたビデオデータ信号である
。デジタル遅延回路１２０は、修正子機能プロセッサ１
８０がビデオデータに対してその作動を行なうのＫｌ！
する時間と実質的に同じ時間だけフォーマット信号を遅
延させる。従って、パス１２１の遅延されたフォーマッ
ト信号及びノ々ス１８１の修正されたビデオデータ信号
Ｕ−４いに実質的に同期される。デジタル・ｆソファ兼
同期回路１４０は、パス１４１の遅延さ扛たフォーマッ
ト信号と、パス１４２の修正さ扛たビデオデータ信号と
が同期されて儂ノ９ツファへ入力されることを更に確保
するように作動する。

修正子機能ゾロセッサ１８０は、ノ々ス１１２１の遅延
されたビデオデータと、修正子メモリ１５０からパス１
５１ｔ−経て送られる修正子データ出力とに対して作動
する。修正子メモ１Ｊ１５０から修正子機能プロセッサ
１８０へのデータ供給金制御するため、メモ・　、′ド
レス兼制御回路１６０カー設けられている。？・、・メ
モリアドレス兼制御回路１６０は、パス１６１１経てフ
ィートノぐツクされる遅延されたフォーマット信号な用
（・て、修正子メモリ１５０のアドレス作動を制御し、
修正子機能論理回路１８０へ送られる修正子メモリのデ
ータが、その時修正子機能プロセッサＩＳＯへ送られる
尚該儂データピクセルに対応するようにする。

修正子メモリ１５０及びメモリアドレス兼制御回路１６
０は、パス１１１の遅延されたビデオデータ信号と同期
して機能回路１８０へ対応修正子データを入力するデー
タソースを構成する。

第一図は、専用の自動観察検査作業に適した固定データ
構成となるように修正子メモリ１５０に予め書き込みす
るような本発明による像データ修正装置の簡単な態様を
示している。この場合、修正子メモリ１５０は修正子デ
ータ構成体内蔵の１ノードオンリメモリ（ＲＯＭ）であ
る。或（（は又、修正子メモリ１５０は、色々な自動観
察検査作業に適した形態にデータ構成体を変えられるよ
うなプログラム可能なＲＯＭでもよい。

第３図は、プログラム可能なデータ、アドレス及び制御
１１０回路２８０により像処理コンピュータシステムの
中央処理ユニット（ＣＰＬＩ）によって制御される修正
子メモリ読み取り―書き込み構成体會含み、プログラム
可能な機能プロセッサ２８０を用いた本発明の更に複雑
な実施例を示している。この実施例にお（１て、デジタ
ルバッファ兼同期回路ｚ１０、デジタル表示回路２２０
、及びデジタル・々ソファ兼同期回路２４０は第２図実
施例の対応回路と実質的に同様に働く、従って、ここで
はこれら回路の作動を再び説明する必要がなかろう。

第３図に示された装置は、メモリ読み取り一書き込みレ
ジスタ兼論理回路Ｚ７０ｔ−備えており、これにより傷
処理システムのＣＰＵは新たなデータを修正子メモリ２
５０へ書き込みできると共に、修正子メモリ２８０から
データ會読み取ってそこに記憶さｎたデータ構成を照合
することができる。

更に、ｃｐｕは、プログラム可能なＩ１０ポート２８０
からパス２８２を経てロードされる状態レジスタ２９０
から状態レジスタ制御ノ々スを経て送られる機能制御信
号により、プログラム可能な機能プロセッサ２８０で実
行さるべき機能の選択を制御することができる。状態レ
ジスタ２９０會用いると、プログラム可能な機能オロセ
ツサ２８０で実行さるべき機能に対する複雑な制御、並
びにメモリ２５θ内の多数の修正°゛子メモリ平面の中
の作動平面に対する制御を行なうことができる。又、メ
モＩＪ　２５０が機能プロセッサ２１３０のデータ要求
に応じていない間にメモリ２５０内の１つ以上のメモリ
平面からのデータの読み取り及びそこへの書き込みを時
分割ｃｐｕ制御によって行なうこともできる。この複雑
々装置の実施例は第ざ図ないし第１１Ｉ図に示されてお
り、これについては以下で詳細に述べる。

”第３図に示されたように・ゾ０グラ４可能な機能プロ
セッサ２８０は、入力パス２１２からのビデオデータな
複数の機能に基いて処理し、そして２つ以上の個々の修
正済みデータ流を並列出力パス、例えばパス２８１及び
２８２に出力する。この場合、バッファ兼同期回路２４
０は修正済みデータ流の各々に対してデジタル遅延回路
の能力を有していなければならず、そ扛に対応して少な
くとも２つの修正済みビデオデータ出力パス２４２及び
２４Ｂ會有する。ビデオデータ流を多数の機能に基いて
並列に処理することに加えて、本発明の装置は、元のビ
デオデータ流が先ず初めに１つの機能に基いて修正され
次いでこの修正さ−れた出力ビデオデータ流が１つ以上
の更に別の機能プロセッサへ送られて更にデータが修正
されるような機能プロセッサのタンデム構成体に容易に
適用できることが明らかであろう。このような機能プロ
セッサのタンデム構成体は、第３図に示された回路の中
で各々の機能プロセッサを支持するのに必要な部分を複
数個設けることによって得ることができる。

第１図は、修正子メモリがランダムアクセスメモリであ
りそして修正子機能プロセッサ２８８がコ進ビデオデー
タに対して作動する場合に修正子メモリ會アドレス及び
制御する１つのやり方會示している。第９図に示された
構成体は、修正子メモリ２５２からのデータビットにｌ
ワードづつバッファレジスタ２５８へ読み出すことを含
む。ノ４ツファレジスタ２５Ｂのデータ内容はシフトレ
ジスタ２５４へロードされ、そしてシフトレジスタ２５
４は修正子データピッ）ｔ−７度に１つづつデータライ
ン２５５′ｔ−経て修正子機能プロセッサ２８８へ与え
るように制御される。メモリアドレス回路２６２及び制
御回路２６８は、修正子メモリ２５２へ送られるメモリ
アドレスを変更し、そのメモリアドレスのデータ音バッ
ファレジスタ２５Ｂヘロードし、バッファレジスタ２５
８からのデータをシフトレジスタ２５４ヘロードし、そ
してシフトレジスタ２５４から修正子機能プロセッサ２
８３へ個々のデータビットをシフトするという制御シー
ケンス全果たすように働く。この制御作動はパス２６１
ｔ−経て受けたフォーマット信号により同期され、修正
子機能プロセッサ２８８へ送られる修正子データビット
は、ライン１１２を経て修正子機能ｆ０セッサ２８８へ
送られる当該ビデオデータビットと同期してこの機能プ
ロセッサに到達するようにされる。特定の制御回路及び
メモリアドレス回路については第３図ないし第１ｑ図を
参照して以下で詳細に説明する。

第Ｓ図は、個々のデータビット金それに対”応するビデ
オデータビットと同期して修正子機能プロセッサ２８Ｂ
に送るように直列の修正子メモリ２５！Ｓｔ−用いた別
の実施例を示している。本発明においては、高速ＣＣＯ
メモリのような直列メモリ管用いて、このメモリの出力
を修正子機能グロセッサへ直結することができる。制御
回路２６４Ｖこよって直列メモリを制御する場合には、
ライン２６１に経てフィードバックされるフォーマット
信号を用いて直列メモリのビットの読み出しをそｎに対
応するコ進ビデオデータと同期させることが一般に含ま
する。第３図に示さｒた直列メモリ及び制御器の特定の
実施例は普通の論理設計者に良く知らｎたものであり、
ここで゛は詳細に説明する必要がなかろう。第３図に示
さ扛た型式の全コンピュータ制御式読み取り・書き込み
システムに直列メモリの考え方を組み込むことも普通の
回路設計者に良く知られている。然し乍ら、このように
実施する場合には、修正子データを修正子機能プロセッ
サ２８０へ供給する際にメモリが占有さ扛ない時間中に
ＣＰＵ０下で直列メモリの書き込み及び読み取りを行な
わねばならないことが必要となる。

第６図は第９図に示されたコ進ビデオデータに対する実
施例をグレイスケールのビデオデータへと拡張したもの
ｔ示している。第６図に示された装置においては、個々
のランダムアクセスメモリ２５５と通信するバッファレ
ジスタ及びシフトレジスタの構成体によってｍビットの
修正子データが修正子機能プロセッサ２８４へ供給さ扛
る。この場合は、各々のランダムアクセスメモリの出力
ごとに１つづつのバッファレジスタ２５６の並列構成体
が使用さ扛る。そ扛に対応するシフトレジスタ２５７の
配列体が設けら扛ていて、ｍビットワードの個々のビッ
トが修正子機能！ロセツサ２Ｂ４へシフトさ扛る。メモ
リアドレス回路２６２及び制御回路９６Ｂは何ら変更す
る必要がない。メモリアドレス及びその制御出力はメモ
リ、バッファレジスタ及びシフトレジスタの並列構成体
へ共通に供給される。

第７図は本発明のグ阿スケールビデオデータの実施例に
直列メモリを用いたところを示している。この場合は、
複数個の直列メモリ２５５が用いらｎｌその各々はｍビ
ットの修正子データワードのｌピッ）を修正子機能プロ
セッサ２８４へ送る。この多ビツトダレイスケール実施
例の制御回路２６４４’ｍ、第Ｓ図に示した単ｌピット
実施例の場合の制御回路と同じものである。修正子デー
タビットのピット数は各々のグレイスケールビデオデー
タワードのビット数と同じであるが、成る場合には、こ
れより少数又は多数の修正子データピラトラ用いるのが
実際的である。

修正♀機能プロセッサ２Ｂ４は、ビデオデータワードの
値と修正子データワードの値と會所定の論理機能に基い
て単に比較するだけであるような静的な論理回路で構成
されてもよいし、或いは送ら扛たビデオデータワード及
び修正子データワードに対して多数の演算作動の１つを
実行できる複雑な高速演算プロセッサで構成されてもよ
（Ｓ、修正子機能プロセッサが実行する機能の幾つかを
以下に挙げる。

ｌ　２つの入力ワードの加算 ユ、入力ワードの一方から他方の減算 ３、　入力ワードの一方による他方の除算ｔ　人力ワー
ドの一方と他方の乗算 左　大きな値を有するワードの出カ ム　小さな値を有するワードの出力 上記の機能／ないしりは、カメラにより観察さｒるシー
ンの照明の非均一性又はカメラのセンサの応答の空間的
な非均一性ケ補正するのに使用できる。又、これらの機
能はλつの像の比較にも使用できる。機能Ｓ及び６はグ
レイレベルのレンジを予め選択さ扛た像領域内に限定す
るのに使用できる。

更に、修正子機能プロセッサ２８４は、２つのビデオワ
ードに対して簡単な比較作動を行なって、一方の選択さ
れたワードが他方よりも大きいか小さいかをその値によ
って指示する１つのデータビット出力を形成してもよい
し、或いは２つのワードが等しいか又は等しくないか又
は規定数の量的レベル内でほぼ等しいかどうかを単に指
示する１つのデータビット出力管形成してもよい。これ
らの機能は、位置により変化するスレッシュホールドを
有するコ進像會形成するのに使用できるし、或いは２つ
の偉を比較してその相違を捜すのにも使用できる。要約
すれば、２つの入力信号に対していかなる演算又は論理
機能も実行でき、本発明においては、修正子機能プロセ
ッサがビデオデータ及び入力修正子データの周波数で作
動できｎば、いかなる演算又は論理機能も実行できる。

さて、第３図ないし第１１図を参照し、本発明による儂
データ修正装置の７実施例を詳細に説明する。先ず初め
に第９図上説明すれば、この実施例では、カメラインタ
ーフェイス回路から送られる２進ビデオデータ流及びダ
つの個々のフォーマット信号が処理されることが明らか
であろう。ｑつの個々のフォーマット信号は、ビデオデ
ータ有効信号Ｖ　　Ｄ　　ＶＬＤ　　Ｈ，フレーム（コ
マ）終了信号ＥＯＦ　　Ｈ，ライン（走査線）終了信号
ＥＯＬＨ１及びフレームスタート信号ＯＤＤ　　ＦＲＰ
　　Ｈである。添付図面及びその説明全体を通じて、論
理信号の終りのＨに真の高信号レベルを指示するのに用
いられる。Ｈで終わらない信号は真の低信号レベルを有
するものとする。

第９図に示されたように、カメラインターフェイス回路
からのビデオデータ信号ＶＤＨ並びにダつのフォーマッ
ト信号は多段デジタル遅延構成体８１０に送られる。Ｖ
ＤＨ信号及びｑつのフォーマット信号は第１の遅延段ａ
ｌｌにおいて同期さ扛る。この第１の遅延段８１１の出
力からは１遅延さ扛たビデオデータ信号Ｖ　　Ｄ　　Ｐ
／Ｈが取り出され、この信号はプログラム可能な関数発
生器８２０へ送られる。この関数発生器はこの実施例で
はデジタルマルチプレクサ回路として実施さ扛た特定の
プログラム可能な機能論理構成体である。このプログラ
ム可能な機能プロセッサ構成体は以下で詳細に述べる。

第１の遅延段８１１からのｑつのフォーマット信号は第
２の遅延段８１２へ送られ、そしてここから第３の遅延
段８１Ｂへ送られる。又、こｎらの遅延段８１１゜８１
２及び８１８は、システムの他部分で使用される幾つか
の論理信号の遅延信号全形成するのにも用いられること
に注意されたい。こｒｔは単に集積回路部品をそのまま
使用するために行なわれるものであり、これらの遅延機
能は遅延信号音用いる論理回路に対して局所的に実行す
ることができる。プログラム可能な関数発生器８２０の
出力の修正済みビデオデータ出力Ｖ　　Ｄ　　ＭＯＤ　
　Ｈは、λつの遅延段を通過したフォーマット信号と同
期さ扛るように第３の遅延段８１Ｂへ′再挿入される。

この第３の遅延段８１Ｂの出力は、同期のとらｎたフォ
ーマット信号及び修正済みビデオデータ信号ヲ儂バッフ
ァに与える。

第１２図を説明すれば、２つのメモリ区分８５１及び８
５２の形態で実施された修正子メモリ８５０が示されて
おり、各メモリ区分は１６に×ｌピットメモリとして各
々構成された３個の１６にビットダイナミックＲＡＭ’
ｉ含んでいる。

各区分の３個のＲＡＭの各々はｇビットのデータを出力
し、ＲＡＭ区分１３５１からの出力はメモリデータライ
ンＭＤＯ−７でありそしてメモリ区分８５２からの出力
はメモリデータラインＭＤｆｆ−／６である。２つの個
々のメモリデータパスＭＤＯ−７及びＭＤｇ−７６はノ
寸ソファレジスタ回路８４０のコ個のｇピットノ々ツフ
ァレジスタに情報會送る。バッファレジスタ８４０の１
６ビツト出カババス８４１に経てシフトレジスタ８８０
へ送られる。

第３図を説明すｎば、修正子メモリ８５０からバッファ
レジスタ８４０へデータを読み出すだめの修正子メモリ
３５０のアドレス作動は、ピクセルアドレス回路８６０
において実行さ扛る。ピクセルアドレス回路８６０はワ
ードカウンタ８６４と、ライン（走査線）カウンタとし
て働くｌ対のカウンタ８６２及び８６８とを備えている
。修正子データを読み出すための最上位アドレスビット
は、後述の状態レジスタ制御パスＳＲＣＢｕｓ　　のＶ
ＭＡＳに　０及びＶ　　ＭＡＳＫ　　／信号によって与
えられる。又、第３図には制御論理回路８７０も示さ扛
ており、この回路はピクセルアドレス回路８６０のアド
レスカウンタのリセット作動及び増加全制御すると共に
、シフトレジスタ８８０のロード作動及びシフト作動も
制御する。バッファレジスタ８４０のメモリサイクル要
求を与える更に別の制御論理回路が、メモリサイクル景
求フリッグーフロツ！構成体８９０の７部分として第１
３図に示されている。要求フリツゾーフロツ！構成体８
９０は、第７３図に示された全メモリサイクル要求兼制
御構成体の１部分である。この構成体は、メモリ要求ラ
ッチ兼優先順位エンコード回路４１Ｏ、メモリサイクル
選択テコード回路４２０及びメモリシーケンサ回路４８
０も備えている。

ピクセルアドレス回路８６０及び制御−回路８７０の作
動は、回路の論理作動の時間シーケンスを示した第１６
図のタイミング図上参照することによって最も良く理解
できよう。第１６図に示さｎた最初の３つの信号はカメ
ラインターフェイス回路から受は取られる弘つのフォー
マット信号の中の３つである。フレームスター）　信号
０ＤＤＦＲＰ　　Ｐ／　　Ｈは第１遅延段８１１ｔ−通
過した後のフレームスタート信号管表わしている。ライ
ン終了信号ＥＯＬ　　Ｐ／　　Ｈも第１遅延段を通過し
た後のライン終了信号會表わしてりる。ビデオデータク
ロック信号ＶＤＶＬＤＨＵ、タイミング図の第９行目に
ＶＤ）Ｉと示されたビデオデータ全件なうビクセルクロ
ック會表わしている。各ピクセルデータビットの周期は
約２００ナノ秒であり、各遅延段８１１，８１２及びｆ
３１Ｂのデジタル遅延は約ＳＯナノ秒である。従って、
ｖＯＰ／　　Ｈと示されたタイミング図の第Ｓ行目の信
号は、約ＳＯナノ秒即ちビット周期の約／／ＩＩだけ遅
延さ扛たＶＤＨ信号に相当する。同様に、Ｖ　　Ｄ　　
Ｐ３　Ｈと示さ扛たタイミング図の第６行目の信号は、
約／ＳＯナノ秒即ちビット周期の３７’Ｉだけ遅延され
た第３遅延段後のビデオデータ上表わしている。その次
に示さ扛た信号は、第３の遅延段の後のビデオデータ有
効クロックＶＤＶＬＤＰ３　である。然し乍ら、これは
第９図に示されたインバータ８１４の出力における真の
低レベルクロックを表わしている。タイミング図の第３
行目の信号ＶＤＶＬＤＰ９Ｈは、第ｑの遅延段全通過し
た後の全部で２００ナノ秒遅延さｎたビデオデータ有効
信号全表わして（・る。

以下で明らかとなるように、タイミング図の第７行目及
び第３行目の信号は互いに論理積がとらへ第１の遅延段
８１１からの各ビデオデータビットの開始に先縁が一致
するようなビデオシフトクロックが形成さ扛る。

第９図に示されたように、＠／の遅延段８１１の出力か
らのＯＤＤ　　ＦＲＰ　　Ｐ／　　Ｈ信号は、ＥＯＬＰ
／　　Ｈ信号と共に、ピクセル制御論理回路８７０のゲ
ート８？７への入力として供給される。

時間Ｔ／において、ＯＤＤ　　ＦＲＰ　　Ｐ／　　Ｈ信
号は高レベルとなり、ラインスタート信号ＬＮ　　ＳＴ
Ｈを形成する。又、ＯＤＤ　　ＦＲＰ　　Ｐ／　　Ｈ信
号はゲート８８０にも供給され、ラインカウンタ８６２
のリセット信号會形成する。状態レノスタ回路（第１Ｏ
図）からの行うリヤ゛可能化信号ＲＯＷＣＬＲＥＮＢ　
　Ｈはこの作動を行なえるように高レベルにセットされ
ている。

ラインスタート信号ＬＮ　ＳＴＨはワードカウンタ３６
４をリセットし、そしてこの信号は第１５図のバッファ
レジスタ要求フリッゾーフロッ！４００にも供給されて
、このフリッノーフロッゾをセットすると共に、ノクツ
ファレジスタ要求信号ＢＲＲＥＱを形成し、これはバッ
ファレジスタのメモリ要求サイクルを開始させる。ＬＮ
　　ＳＴ傷信号ビデオスタートフリツデーフロッデ３７
９をセットシ、第１６図に示されたＶ　　５ＴＡＲＴ　
　Ｈ信号を形成する。このＶ　　５ＴＡＲＴ　　Ｈ信号
はゲート３７６及びインバータ３８１を経て送られて、
シフトレジスタロード信号ＳＲＬＤがシフトレジスタ３
３０に与えられる。Ｖ　　５ＴＡＲＴ　　Ｈ信号はゲー
ト３７２にも送られて、このダートがノぐツファレジス
タ実行遅延信号８ＲＯＮ　　ＤＬＹ　　ＨＫ応答で−る
ようにし、この信号はバッファレジスタ要求メモリサイ
クルが完了した後に成る遅延間隔をおいて現われる。Ｖ
　　５ＴＡＲＴ　信号はこの時にビクセルカウンタ３７
５をリセットする。

成る時点において、第１３図に示されたメモリサイクル
制御回路は、この時どんなメモリサイクルが実行されて
いても、信号ＬＮ　　ＳＴ　　Ｈにより形成されたバッ
ファレジスタ要求を完了させる。

この時には、メモリサイクルスタート信号Ｍ　　ＣＹＣ
Ｓ７が優先順位エンコード回路４１２の出力に発生され
、ｆ−）４１３への次のマスタークロックＡ’ルスの際
に、全てのメモリ要求がメモリ要求ラッチ４１１ヘラツ
チされる。バッファレジスタ要求には優先順位エンコー
ド回路４１２において最も高い優先順位が与えられるの
で、バッファレジスタ要求に応じるようにされると共に
バッファレジスタメモリサイクルが実行される。優先順
位エンコード回路４１２からのサイクル選択信号はサイ
クル選択デコード回路４２１でデコードされて、バッフ
ァレジスタサイクル出力信号８ＲＣＹＣが発生され、こ
れは第８図のピクセルアドレス回路３６０のｆ−）３６
５及び３６６へ送られる。

これにより、ｒ−）３６５及び３６６は、第１５図のメ
モリシーケンサ回路４３０からメモリアドレスマルチデ
レクス信号が受信された時にこれに応答でき、ラインカ
ウンタ３６２．３６３及びワードカウンタ３６４からア
ドレスラインＭＡＯ−６にアドレスピットを出力させる
。

Ｍ　　ＣＹＣＳＴ優先順位エンコード回路４１２からの
メモリサイクルスタート信号は、第９図に示された第２
の遅延段３１２の５０ナノ秒遅延段に送られ、メモリシ
ーケンサ４３０の作動を開始するメモリサイクル実行信
号ＭＥＭ　　ＣＹＣＧｏ　　Ｈが発生される。メモリシ
ーケンサ４３０は成る時間シーケンスで出力信号を発生
する。第１の出力檜号はメモリ行アドレスストローブ信
号Ｍ　　ＲＡＳであり、これは第１２図の修正子メモリ
３５０へ送られ、第８図に示されたピクセルアドレス回
路３６０からの最初の７個のアドレスピットを受は入れ
るようにダイナミックＲＡＭに命令する。その短時間後
に、メモリアドレスマルチデレクス信号が発生され、こ
れはピクセルアドレス回路３６０へ送られて、ワードカ
ウンタ３６４の出力及びラインカウンタ３６３の下半分
を作動可能にする。これらのカウンタはダイナミックＲ
ＡＭに７個のアドレスピットを出力し、これらはＲＡＭ
にラッチされる。その後、メモリアドレスマルチデレク
ス信号Ｍ　　Ａ　　ＹＩＸによってラインカウンタ３６
２及び３６３並び［３状態駆動装置３６１から上位７個
のアドレス信号が読み出される時に、メモリ列アドレス
信号Ｍ　　ＣＡＳが現われる。修正子メモリ３５０内の
ダイナミックＲＡＭは、両方のアドレス信号を受信する
と、メモリデータバスＭＤＯ−７及びＭＯＳ−１６を経
てバッファレジスタ３４０へ有効メモリデータを出力す
る。次いで、メモリサイクルクリヤ信号Ｍ　　ＣＹＣＣ
ＬＲ及びメモリ優先順位可能化信号Ｍ　　ＰＲＥＮＢが
現われ、サイクル選択デ：Ｉ−ト回路４２２はバッファ
レジスタ実行信号ＳＲＯＮを出力することができる。こ
の信号ＳＲＯＮは第９図の第１遅延段３１１へ入力とし
て供給されると共に、バッファレジスタ３４０ヘロード
信号として供給される。従って、第１６図のタイミング
図の時間■２において、信号ＢＲＯＮが現われた時に、
修正子メモリ３５０からの１６本のデータ線路上のデー
タがバッファレジスタ３４０−＼ロードされる。又、信
号８ＲＯＮはバッファレジスタ要求フリッゾーフロップ
４００をリセットすると共に、ワードカウンタ３６４を
増加して、ワード０と示された第１のワードがバッファ
レジスタ３４０にロードされたことを指示する。

約５０ナノ秒後に、時間Ｔ３において、バッファレジス
タ実行遅延信号８ＲＤＮ　　ＤＬＹ　　Ｈが第１６図に
示されたように現われる。第９図の＠２の遅延段３１２
の出力からのこの信号は、ＶＳＴＡＲＴ　　Ｈ信号によ
って作動可能処されているゲート３７２へ送られる。従
って、第１のビデオシフトクロック信号Ｖ　　５ＨＦＴ
　　ＣＬＫが発生される。この信号Ｖ　　ＳＨＦ工　Ｃ
ＬＫはピクセルカウンタ３７５のタイミングをとるが、
ｙ　５ＴＡＲＴ信号がこのカウンタをリセット状態に保
持しているのでこのカウンタに対して何の作用も与えな
い。又、ｙ　　５ＨＦＴ　　ＣＬに信号はシフトレジス
タ３３０にも送られて、バッファレジスタ３４０からの
１６ピットデータワードをロードさせる。又、ＶＳｌ−
ＩＦＴ　　ＣＬＫ　　Ｆｉｆ１ｇ１５図のバッファレジ
スタ要求フリップ−フロップ４００にも送られる。５Ｒ
ＬＤ　　Ｈ信号は真であるから、Ｖ　　５ＨＦＴ　　Ｃ
ＬＫ信号ａパツ７アレノスタ要求フリッ７＃−２０ツ！
をセットし、第２のバッファレジスタ要求サイクルを開
始させる。かくて、第２０ノ９ツフアレジスタ要求メモ
リサイクルが実行され、時間Ｔ４に第２の８ＲＤＮ信号
が発生され、これは修正子メモリの第２ワードをバッフ
ァレジスタ３４０ヘロードさせ、パツ７アレジスタフリ
ップ−フリップ４００をリセットし、そしてワードカウ
ンタ３６４を増加させて、第２ワード即ちワードｌがパ
ツ７アレゾスタ３４０に記憶されたことを指示°する。

又、時間Ｔ３において、Ｖ　　５ＨＦＴ　　ＣＬＫ信号
はビデオスタートフリツデーフロツｆ３７９をリセット
する。従って、時間Ｔ４の短時間後に、８ＲＯＮ　　Ｄ
ＬＹ　　Ｈ信号が現われた時には、第２のビデオシフト
クロック信号は発生されない。

時間Ｔａ１ｃおいて、第１の遅延段３１１の出力には第
１のビデオデータビットが現われる。関数発生器３２ｏ
Ｆｉ７フトレジスタ３３０がらの第１ピツト出力に基い
てこの第１データビツトに対して作動する。説明の明瞭
化のため、Ｖ　　Ｄ　　ＭＯＤ／。

Ｐ３　　Ｈ信号は、Ｖ　　ＯＰＩ　　Ｈを非修正で遅延
させたものとして示されている。

時間Ｔ６において、Ｖ　　Ｄ　　ＶＬＤ　　Ｐ３　　Ｈ
信号及びＶ　　Ｄ　　ＶＬＤ　　Ｐ４　　Ｈ信号の一致
した高レベル状ｓＫよ）、第２　（ＩＤ　Ｖ　５ＨＦＴ
　ＣＬＫ　信号が発生される。この信号はシフトレジス
タ３３０のタイミングをとり、その第２ビツトを関数発
生器３２０へ与えると共にビクセルカウンタ３７５を増
加させる。関数発生器３２０は遅延段３１１がらの第２
のビデオデータビット出力と、シフトレジスタ３３０か
らの第２の修正子データビット出力とに対して作動し、
第３の遅延段３１３へＶ　　Ｄ　　ＭＯＤＨ信号を与え
る。

時間Ｔ６とＴ′Ｉとの間には、Ｖ　　Ｄ　　ＶＬＤ　　
Ｐ３信号及びＶ　　Ｄ　　ＶＬＤ　　Ｐ４　　Ｈ信号の
次々の一致した高レベル状態によって１４個の更に別の
ＶＳＨＦＴ　　ＣＬＫ　　信号が発生され、その各々は
ビクセルカウンタ３７５のタイミングをとると共に、シ
フトレジスタ３３０からの次の修正子データビットを関
数発生器３２０ヘシフトする。１６個のデータ及び修正
子ビットが作用した後、ピクセルカウンタ３７５Ｆ１１
６個のピクセルをカウントしていて、桁上げ信号を発生
し、これによりシフトレジスタ３３０へＳＲＬＤ信号が
送られ、従って時間Ｔ７ＩＣ次のＶ　　５ＨＦＴ　　Ｃ
Ｌに）中ルスが現われると、バッファレジスタ３４０の
第２のデータワードがシフトレジスタ３３Ｇへロードさ
れる。

従って、この第２ワード中の第１の修正子データビット
がシフトレジスタ３３０の出力において関数発生器へ与
えられ、関数発生器は第１７番目のビデオデータビトト
忙対して作動される。更に、第１７番目のＶ　　５ＨＦ
Ｔ　　ＣＬＫ　／４ルス及び５ＲＬＤ信号の一致により
、パッファレソスタ要求フリツゾーフロヅプ４００がセ
ット１されて第３のバッファレジスタ要求メモリサイク
ルを開始させる。

従って、時間７８において、８ＲＯＮ信号が現われると
、ノ々ツファレジスタ３４０に第５の修正子データワー
ド即ちワード２がロードされ、ワードカウンタ３６４が
増加され、ワード２がバッファレジスタにロードされた
ことを指示する。

１６個のＶ　　５ＨＦＴ　　ＣＬＫパルスをカウントし
、ノ９ツファレジスタ３４０２＞−らシフトレジスタ３
３０へ修正子データワードを転送し、そして新たなバッ
ファレジスタ要求メモリサイクルを開始するというこの
シーケンスは、１６個の修正子メモリワードまで続けら
れる。カメラインターフェイス回路からの最後のデータ
ビットの終りに（段３１１の遅延の後に）、第１６図の
時間Ｔ９に示されたようにＥＯＬ　　ＰＩ　　Ｈ信号が
現われる。このＥＯＬＰｉ　　Ｈ信号はライン（走査線
）０がらラインｌへとラインカウンタ３６２及び３６３
のタイミングをとる。又、ＥＯＬ　　ＰＩ　　Ｈ信号に
よってＬＮ　　ＳＴ倍信号発生し、これにより、時間Ｔ
ＩとＴ６との関［０００ＦＲＰ　　ＰＩ　　Ｈ信号によ
り行なわれたものと同じ作動シーケンスが時間Ｔ９と７
１４との間に行なわれる。その唯一の相違点は、時間Ｔ
Ｉにおいては、ラインカウンタがリセットされたが、時
間Ｔ９にお込ては、ＥｏＬＰＩ　　Ｈ信号によってライ
ンカウンタが増加されることである。その他の全ての点
については、作動シーケンスが同じである・このタイミ
ングシーケンスは、１つのビデオフレームを完成スるよ
うに２５６本のビデオデータ走査線まで続けられる。

本発明は１６にピットのダイナミックＲＡＭの使用に限
定されるものでもないし、修正子メモリとパンファレジ
スタとシフトレジスタとの間に１６ビツト修正子ワード
の転送を用いることに限定されるものでもないことを理
解されたい、第８図ないし第１４図に示された実施例で
ｌｌ１１６ピツトワードの転送を用いるのが便利である
が、その理由は、メモリ回路がパツファレソスタ要求サ
イクルに応じる必要がな１時に実質的な時間窓が与えら
れ、この時間窓中に、偉処理回路のＣＰＵが、ビデオデ
ータの修正に使用されない修正子メモリのメモリ平面に
対してデータ読み取り及び書き込み作動を行なうことが
できるからである。例えば、プログラム可能なＲＯＭ又
は固定のＲＯＭを修正子データメモリとして用いた本発
明の別の態様におりては、修正子メモリとパッファレノ
スタとシフトレジスタとの間の転送にもつと短いワード
を使用できる。この場合に必要なことは、修正子ワー、
ドを機能プロセッサ回路へ与えるためにこのワードをシ
フトレジスタヘロードすることが必要になる時よりも充
分に前にこのワードをパッファレソスタへ読み込むだけ
の時間をメモリ制御回路が得るに充分な程メモリサイク
ル時間がワード長さよりも短いことだけである。

第８図に示された特定の論理回路を用いて実行されるも
のと同じ機能を果たすようにピクセル制御論理回路３７
０を実施する方法は他にも色々あることが論理設計の当
業者に明らかであろう。

関数発生器３２０は、３個のマルチプレクス制御端子＾
、８及びＣと、８個のデータ人力０−７とを有するマル
チプレクサ回路を用いて実施されたプログラム可能な関
数発生器である。以下の表１は、＾Ｎ０１ＯＲ及びＸＯ
Ｒ論理を選択的に実行できるプログラム可能な論理関数
発生器としてのマルチプレクサの作動を説明するのに有
用なものである。

先ず初め４Ｃ，Ｆ　　ＳＥＬ　　１　　及びＦ　　ＳＥ
Ｌ　　２　信号が両方とも論理０である時のマルチプレ
クサの作動について考えることＫする。この場合、端子
ＡへのＶ　　Ｄ　　ＰＩ　　Ｈ信号人力の論理値は、入
力端子ＡＯと１との間でのマルチプレクサの出力の切換
えを制御する。これらＣ入力端子はプルアップＰ（論理
高即ち４）及びアースＧ（論珊低即ち０）の電圧を各々
有している。マルチプレクサはその出力の論理状態を反
転する。従って、ｖＯＰＩ　Ｈの値が口である場合は、
データ入力端子０が選択され、この端子のビット値は１
であるが、反転された出力０が発生される。これに対し
、ＶＣ）ＰＩＨの論理レベルが１である場合には端子１
が選択され、この端子は論理Ｏｔ−有するが、これは反
転されて論理１となる。従って、Ｆ　　５ＥＬＯ及びＦ
　　ＳＥＬ　　１　　が両方とも０であれば、マルチプ
レクサ３２０はその出力ＫＶ　　Ｄ　　ＰＩ　　Ｈ信号
のビットｍを繰り返すだけである。

第２の機能選択状態は、Ｆ　ＳＥＬ　Ｏが論理１で、Ｆ
　ＳＥＬ　１が論理０の場合である。この場合は、ＶＤ
　ＰＩ　Ｈ信号がデータ人力２か３かを選択し、データ
人力２はＰであシ、そして入力３は修正子ビデオ高レベ
ルＭＶＨである。従って、Ｖ　Ｄ　ＰＩ　Ｈの値が論理
０である時は、端子２のＰ入力が出力に送られ、反転さ
れて論理０となる。Ｖ　Ｄ　ＰＩ　Ｈが論理１である時
は、マルチプレクサの反転出力はＭＶＨが論理１であれ
ば論理０であり、ＭＶＨが論理０であれば論理１である
。従って、マルチプレクサ３２０は論理ＡＮＤ機能を果
たし、Ｖ　Ｄ　Ｐｉ　Ｈ入力とＭＶＬとの論理積がとら
れる（反転のため）。

この論理ＡＮＤ機能は、入力端子３のＭＶを用いること
によりＭＶＨに対して容易に実行できる。

Ｆ　ＳＥＬ　Ｏが論理０でありそしてＦ　ＳＥＬ　１が
論理１である時には、端子＾のｖＰ　ＰＩ　Ｈ信号はデ
ータ入力端子４又は５を選択する。データ入力端子４は
ＭＶであシ、端子５はアースＧである。従って、ＶＯＰ
ＩＨが＃理０である時は、マルチプレクサの反転出力は
ＭＶが論理１であれた論理０であり、ＭＶが論理０であ
れば論理１である。ＶＯＰＩ　Ｈが論理１である場合に
は、端子５が選択され、反転出力は論理１である。従っ
て、マルチプレクサ３２０の出力はＶ　Ｃ）　ＰｌＨと
ＭＶＨとの論理ＯＲを構成する。

Ｆ　ＳＥＬ　Ｏ及びＦ　ＳＥＬ　１が両方とも論理１で
ある時は、Ｖ　Ｄ　ＰＩ　Ｈ入力がデータ入力端子６又
は７を選択する。入力端子６はＭＶを有し、入力端子７
はＭＶＨ’ｉ有する。ＶＤＰＩＨが論理０である時ハ、
マルチプレクｔの反転出力はＭＶが１であれば論理０で
あプ、ＭＶが０であれば論理１である。これに対し、Ｖ
　ＯＰＩ　Ｈが１である場合には、マルチプレクサの反
転出力はＭＶ）４が論理１であれば論理０であり、ＭＶ
Ｈが論理口であれば論理１である。従って、マルチプレ
クサ３２０は入力Ｖ　Ｄ　ＰＩ　Ｈ及びＭＶＨに対しＸ
ＯＲ機能を果たす。

基本的に、ＸＯＲ機能は、２つの入力ピットが異なつ九
論理値を有する時は論理１出力を発生し、そして２つの
入力ピットが同じ値を有する時には論理０を発生する。

マルチプレクサ３２０が果たす！ログラム可能な論理機
能は、論理ダートの通常の構成忙お匹て機能選択信号を
単にデコードして適当なｒ−）の出力を選択しそれをビ
デオデータ修正出力３２１へ送ることによっても実行で
きることが明らかであろう。又、マルチプレクサでプロ
グラム０Ｔ能な関数発生器を構成した場合には静的論理
型の関数発生器を構成した場合にも、更に別の機能選択
ビットを用いることによって更に別の機能論理を実行す
るところまで拡張できることが明らかであろう、又、Ｐ
％Ｇ％ＭＶ％及びＭＶＨ信号を色々な構成でデータ端子
へ接続するだけで、上記した以外の種々の論理機能を果
たせることも明らかであろう。更に、ＭＶの単１鍮理信
号をマルチプレクサの制御端子＾に接続すれば、Ｖ　Ｄ
　Ｐｌ　　の補数論理信号をマルチプレクサのデータ入
力端子に供給できることも明らかであろう。然し乍ら、
シフトレノスタ３３０からは既に補数出力信号ＭＶが得
られるので、第９図に示された形態で信号を接続するの
が便利である。

さて＠１０図を参照し、ＣＰＵと儂データ修正を装置と
の間でアドレス、データ及び制御情報をやり取シできる
ようにするプログラム可能な基本的な＋７０ポ一ト構成
体について説明する。第１０図に示された特定の＋７０
構成体はＯｌｇｌｔａｌＥｑｕｌｐｍｅｎｔ　Ｃｏｒｐ
ｏｒａｔｉｏｎから入手で龜るＬ！！７１１マイクロコ
ンピユータに対するものであり、これはＱパスプロトコ
ルと称するものを用いている。

Ｑパスプロトコルの実ｍｃは、トランシーバ回路４４０
及びプロトコルチップ４５０の使用が含まれる。トラン
シーツ９回路はＱパスのデータライ／と、１・量スと称
する内部パスとの間で通信を行なう、Ｑパスの、？スデ
ータ及びアドレスライン８ＤＡＬはマルチグレクスされ
たデータ及びアドレス情報をトランシー・量とやプ取り
する。ｌｚｆスは状態レジスタ、アドレスレジスタ及び
メモリデータレジスタに対しデータを両方向分配形式で
やり取シする。

プロトコルチップ４５０は、・特定の作動１１０テート
を決定する種々の制御信号や、プロトコルチップの出力
で真となる制御信号と共に、Ｑ−４スから幾つかのＢＯ
＾Ｌ信号を受は取る。７”Ｏ）コルチン″ｆ４５０から
の出力信号は、この装置に対する１１０ポートアドレス
がＢＣＡＬ信号に存在することを示すトランシーツ１チ
ツ！４４０からのＭＡＴＣＨ信号によって作動可能にさ
れる。プロトコルチップからの出力信号は、出力下位バ
イト信号（ＯＵＴＬＢ＼出力上位バイト信号（０ＬｊＴ
）１Ｂ　）、選択０信号（ＳＥＬ　Ｏ）、選択２信号（
ＳＥＬ　２　）及び選択４信号（ＳＥＬ　４　）である
、ＳＥＬ　０１ＳＥＬ２及びＳＥＬ　４個号はｆ−）４
６１へ送られ、パス作動可能化信号Ｂｕｓ　ＥＮ　が形
成される。ｒ−）４６１からの仁のＢｕｓ　ＥＮ　信号
は１対のｆ−）４６２及び４６３へ送られ、これらダー
トはプロトコルチツｆ４５０のＩＮＷＤ端子からも入力
を受ける。この論理構成体全体はＩ１０ポートが送信モ
ードであるか受信モードであるか＝ｆ＆定する。

送信（ＸＭＴ）及び受信（ＲＥＣ及びＲＥＣ）４）信４
１１）７ンシ一ノ量回路４４０ヘフイードパツクサｔｔ
、、＋ノｆストＱ−４スとの間のデータ及びアドレス情
報の転送方向を制御する。ゲート４６４は、装置がデー
タ書き込み要求又はデータ読み取り要求のいずれかを処
理している時にプロトコルチップ４５０がＣＰｕからの
新友な命令に芯じるのを防止するための閉鎖信号ＬＯＣ
に一０ＬＩＴをプロトコルチップ４５０へ発生する。

プロトコルチップのＳＥＬ　０１ＳＥＬ　２及びＳＥＬ
　４出力は、ｃｐｕが要求する特定のＩ　／　０機能を
決定する。ＳＥＬ　　Ｏｌ１０ｗ１！−）は、第１０図
の状態レジスタ回路４７０の状態レジスタへのデータの
書き込み及び状態レジスタからのデータの読み取りに機
能的に関連していることが明らかであろう。ＳＥＬ　　
２個号は、アドレス情報をコンピュータアドレス回路４
９０へ書き込むための＋７０制御に関連し、コンピュー
タアドレス回路の部分は第１１図及び第１４図の両方に
示されている。

５ＥＬ２１１０ｆ！−トはアドレスデータをＣＰｕへ読
み戻すことも含む。ＳＥＬ　４個号は、第１２図に示さ
れた書き込みレジスタ回路５３０へのＣｕＰデータ書き
込み及び第１２図に示されたデータ読み取りレジスタ回
路５５０からのＣｕ−データ読み取りに関連している。

先ず初めに、第１０図に示され良状態レジスタ回路４７
０へ制御情報を書き込むＳＥＬ　　ｇ　　ｒ／。

ポートの機能について考えることにする。第１０図に示
されたように、２つの状態レジスタ区分４７１及び４７
３があり、その各々は１パス信号線路の６本を受は入れ
る６個の個々のレジスタを有している。　ＳＥＬ　Ｏが
真であシそして０ＵＴＨＢ及びＯυＴ　　Ｌ８の両方が
真である時には、ゲート４７２及び４７４が１パスの状
態レジスタ制御ビットを状態レジスタ４７１及び４７３
ヘタイミングをとって入力する。ｃｐｕは、プロトコル
チップ４５０からＳＥＬ　　Ｏ信号及びＸＭＴ信号を出
力させて？−）４７５を作動可能にし３状態駆動装置４
７６をオンにしてこれが状態レジスタ４７１及び４７３
の出力ｔ−１パスに送シ返すようにさせることにより、
状態レジスタへの状態レジスタ制御ビットの書き込みが
適正であるかどうかを照合することができる。トラ／シ
ーツ曹は送信モードにあシ、状態レジスタの出力ビット
は照合のためにＱ　／ｆスを経てＣＰｕへ送り返される
。

状態レジ、スタ区分４７３のＸ方の２つのレジスタは機
能選択制御ピノ）ＳＥＬ　　ＯＨ及びＦ　５ＥＬ４Ｈを
含み、これらは状態レノスタ制御ＳＲＣ／ｆスに出力さ
れ、第９図の機能プロセッサ回路３２０へ送うれる。こ
れら２つのビットの目的は既に述べた。レノスタ区分４
７３の次の２つの状態レジスタは上位ビデオマスクアド
レスビットＶ　ＭＡＳにＯＨ及びＶ　ＭＡＳＫ　Ｉ　Ｈ
を含み、これらはＳＲＣ・量スに出力され、第８図に示
されたピクセルアドレス回路３６０の３状態駆動装置３
６０へ送られる。状態レジスタ区分４７３の上方の２つ
のレジスタはＰ　ＭＡＳにＯＨ及びＰ　ＭＡＳに１Ｈビ
ットを含み、これらは５Ｒｃ−ｓスを経て第１１図のコ
ンピュータメモリアドレス兼制御回路４９０の３状態駆
動装置４９４へ送られる。

Ｖ　ＭＡＳＫ　ＯＨ及びＶＭＡＳＫＩＨビニｙトは、４
１正子メモリ３５０からバッファレジスタ３４０及びシ
フトレジスタ３３０へ読み出しを行なうためにピクセル
アドレス回路によって修正子メモリの４つのメモリ平面
のどれをアドレスするかを制御する。

Ｐ　ＭＡｓにＯＨ及びＰ　ＭＡＳに１Ｈビツトは、書き
込み又は読み取り作動のためにコ／ピユータアドレス回
路４９０Ａによって修正子メモリのどのメモリ平面をア
ドレスするかを制御する。

状態レノスタ区分４７１は、修正子メモリ３５０に対す
るコンピュータの読み取り又は書き込み作動中にコンピ
ュータアドレスカウンタの自動増加を制御する制御ピッ
）　ＩＮｃ　ＩＩＤ　Ｈ及びＩＮｃ　ＷＲＨを含んだ２
つの状態レジスタを備えている。１！に、状態レジスタ
区分４７１は、行うリヤ可能化ＲＣＬＲＥＮＢ　Ｈと称
する制御ビラトラ含む状態レジスタも備えており、この
制御ビットはリニアなカメラが使用された時に用いられ
、第８図のピクセルアドレス制御論理回路のラインカウ
ンタをリセットする。状態レノスタ区分４７１はＣ３Ｒ
１３及びＣ５Ｒ１４と示された２つのビットを含む状態
レジスタも備えている。又、状態レジスタ区分４７１は
、コンピュータがデータ書き込み争読み取りレジスタに
対して単１ワードモード転送を行なうか或いはデータ読
み取シ・書き込みレジスタに対して個々の８ピツトバイ
トの転送を行なうことができるように第１４図に示され
た両立性モード論理回路をセットする制御ビットＣＭＰ
Ｔ　ＭＤ　Ｈを含む両立性モードレジスタも備えている
。両立性モードの目的は、像バッファとデータ読み取）
・書き込みレジスタとの間゛での像のデータの直接的な
やり取りをｃｐｕで便利に制御できるようにすることで
ある。ＶＳ　１００　ｍａａｈｌｎｅ　Ｖｌｓｌｏｎ　
５ｙｓｔ＠ｍにおいては、偉バッファが８ピツトノ々イ
トの転送を用いており、両立性モードは、像ノ１ツファ
と修正子メモリのメモリ平面との間でのデータのやり取
りをソフトウェアで容易に制御できるようにする。

さて、第１１図のコンピュータアドレスカウンタ４９１
及び４９２並びに第１４図の＾３フリツデーフロツゾヘ
アドレスを書き込む第１０図及び第１１図の回路の機能
作動について考えることにする。　ＳＥＬ　２が真であ
ＣすＸＭＴが偽である時には、ゲート５０１が作動可能
にされ、３状態アドレスカウンタ４９１及び４９２ヘロ
一ド信号が送られる。従って、１パス４−１５のアドレ
スデータは、ゲート４９５．４９７．４９８及び５００
を経て送られるＯＵＴ　　ＬＢ　及びＯＵＴ　　Ｈａ倍
信号よってタイξングがとられる３状態カウンタ４９１
及び４９２ヘロードされる。この時、　ＳＥＬ　２　Ｈ
及びＯＵＴ　ＬＢ　Ｈは第１４図において両方とも真で
あシ、従って１パス３Ｈのビット値に基いてｒ−ト５０
６及び５０７の一方又は他方に作動可能化信号が与えら
れる。従って、１パス３Ｈのビット値ハ＾δフリップ−
フロップ５０８がセットされるかリセットされるかを決
定する。以下で明らかとなるように、Ａ３フリツゾーフ
ロツゾは、装置が両立性モードにありそして１６ピツト
ワード転送ではなくて８ピツトバイト転送が用いられる
時にのみその役目を果たす。

ｃｐｕは、３状態カウンタ４９１及び４９２に現在記憶
されているアドレス値を読み出そうとする場合には、Ｓ
ＥＬ２信号を低レベルにセットすると共にＸＭＴ信号を
低レベルにセットして、ゲート５０２を作動可能にし、
出力可能化信号を５状態カウンタ４９１及び４９２へ送
シ、そして記憶され九カウント状態を８パス４−１５に
出力させて、第１０図のトランシーツ脅回路４４０を経
、Ｑパスを経てＣＰｕへ転送させる。グー）５０２（第
１１図）からのＲＤ　　＾信号は５状態駆動装置５０９
（第１４図）も作動可能にし、Ａ３の値を＋　ｅｕｓ　
３に出力させそしてＩ　ｌ５ＩＪＳ　Ｏ−２を低レベル
にする。

さて、修正子メモリ３５０への・１６ビツトデータの書
き込みを実行する第１０図、第１１図、第１２図及び第
１３図の回路の作動について考える。

コンピュータは、書き込みを行なおうとする修正子メモ
リ３５０内の特定位置に対するアドレスを３状態カウン
タ４９１及び４９２に既にセットしているものと仮定す
る。これは、アドレスの２つの上位ビットを修正子メモ
リ３５０ヘセツトするために状態レジスタ回路４７０の
Ｐ　ＭＡＳＫ　Ｏ及びＰ　ＭＡＳに１　レジスタをセッ
トしていることも含む。

先ず初めＫ、自動増加なしの°データ書き込みティ゛ク
ルについて考える。これを行なうためＫは、増加書き込
み状態レジスタがＣＰＵＫよって０の値にセットされ、
第１４図のゲート５１２の出力は作動不能にされる。又
、１６ビツトワード転送を用いた書き込みサイクルを実
行すべきであるから、両立性モードレジスタビットが論
理０罠セットされ、これによりゲート５２２は低レベル
出力信号ＨＩ　ＢＹ　ＥＮ　　を発生するよう圧される
。これによシ論理ゲート５６４はＤ　ＷＲＣＹＣ信号に
応答してＭＬＯＷＲＥＮ　信号を発生することができ、
この信号は第１２図の下位置き込みレジスタ５３１の出
力可能化端子及び修正子メモリ区分３５１の書き込み可
能化（ＷＥ）端子へ送られる。又、）４１　　ＢＹＥＮ
信号は第１２図のゲート５４４を作動不能にし、Ｄ　Ｗ
ＲＣＹＣＨ信号が第１２図の交換書き込みレジスタ５３
２の出力可能化端子を作動可能にするのを防止する。

データ書き込みサイクルを開始するために、ＣＰｕがデ
ータ書き込みアドレスを既にセットし九４のと仮定すれ
ば、コンピュータはＯＵＴ　Ｌａ　及ヒＯυＴ　Ｈｌｉ
ｌ　信号と共にプロトコルチップの８ＥＬ　４出力を真
値にセットする。第１２図のデータ書き込み論理回路＋
５４０を見れば、ＯＵＴ　ＨｅとＳＥＬ　４そしてＯＵ
Ｔ　ＬｉｉとＳＥＬ　４　　とが一致した真の状態にな
ると、両ｒ　−ト５４３及び５４５が作動可能にされ、
ロード高レベルデータＬＯＨＩＯＨ及びロード低レベル
データＬ［）　ＬＯＤ　）４信号が発生され、これらは
第１５図のデータ書き込み要求フリップ−フロッグ３９
４の入力にあるｒ　−）　３９３へ供給される。従って
、これらの信号はデータ書き込みフリラグ−フロップ３
９４をセットし、ＤＷＲＲＥＱ信号がメモリ要求ラッチ
４１１へ発生される。

更に、ＬＤ　ＬＯＤ　Ｈ及びＬＣ）　ＨＩ　ＯＨ信号は
ＩＩすｌ−１５の１６個のデータピラトラ上位置き込み
レジスタ５３３及び下位置き込みレジスタ５３１（各々
８ビツト）へタイミングをとって入力させる。

又、データの下位８ビツトは変換書き込みレジスタ５３
２へも入力されるが、ｒ−ト５４４の入力の出ＢＹ　Ｅ
Ｓ　信号の状態によシこのレジスタ５３２の出力可能化
（ＯＥ）入力は得られない。

メモリ要求ラッチ兼優先順位エンコード回路がデータ書
き込み要求に応じるべきであることｔ決定すると、Ｃ）
ＷＲＣＹＣ信号がサイクル選択デコード回路４２１の出
力に発生され、と九に続いてメモリシーケンサ４３０か
ら適当な一連の信号が発生される。ＯＷＲＣＹＣ信号が
第１４図のゲート５６４０入力及び第１２図のｆｆ−）
５４２の入力に送られると、下位置き込みレジスタ５３
１及び上位置色込みレジスタ５３３へ出力可能化（ＯＥ
）信号が発生され、そこに書き込まれたデータがメモリ
データ／ｆスを経て修正子メモリ３５００Å力へ与えら
れる。メモリシーケ／すがその行列アドレスストローブ
信号を出力した後、上位置き込みレジスタ５３３及び下
位置き込みレジスタ５３１からのデータが修正子メモリ
３５０のアドレスされた部分へ書き込まれる。

さて、各々の書き込みサイクル後にアドレスレジスタ回
路４９０＾の自動増加を行なうべきである場合の回路の
作動について考える。この場合は、状態レジスタ区分４
７１の増加書き込み状態ビットＩＮｃＷＲＨが論理１即
ち真の状態にセットされる。従って、データ書き込みサ
イクルの終）に、第１４図のｒ−ト５１２の入力にオイ
テ０ＷＲＤＮ信号が真になると、増加アドレス信号ＩＮ
ｃ　Ａが発生される。このＩＮｃ＾信号は第１３図のｒ
−）３９５及び３９６へ送られると共に、第１１図のゲ
ート４９５．４９６．４９８及び４９９へも送られる。

ＩＮｃ＾信彎は５状態アドレスカウンタ４９１及び４９
２へのクロック入力を形成し、これらカウンタを１カウ
ント増加させる。

データ書き込みサイクルに対してアドレスがセットされ
た時には、第１３図のデータ読み取シ要求フリツゾーフ
ロツプ３９８への入力の論理状態、即ち、ＳＥＬ　２、
ＯＵＴ　ＨＢ及びＯＵＴ　Ｌ８の組合わせＫよってデー
タ読み取シ要求が開始されたことに注意されたい、これ
によシ、データ読み取シ要求サイクルの終シに、データ
を読み取シレジスタ５５０ヘタイミングをとって入力さ
せるＤ　ＲＤ開信号が高レベルになった時に、アドレス
されたメモリ位置のデータが読み取シレジスタ５５０に
読み込まれる。同様に、データ書き込みサイクルの終シ
にＩＮｃ　Ａ信号が発生された時にも、データ読み′取
り求サイクルが開始される。これは、第１３図のｒ−ト
３９５及び３９６へのＩＮｃ　Ａ信号の供給によって示
される。従って、メモリ制御回路がデータ読み取シ要求
に応じた後は、３状態カウンタ４９１及び４９２の新た
なアドレスのデータがデータ読み取りサイクルの終シに
読み取りレジスタヘロードされる。次いで、コンピュー
タがこのデータを得ることができ、コンピュータがその
アドレスされたメモリ位置のデータを調べてこのデータ
を変更すべきであるかどうかを決定しようとする場合に
はデータ読み取りサイクルを開始させることができる。

さて、８ビツトバイトの転送を行なうように両立性モー
ド状態ビットがセットされた時の装置の作動について説
明する。２つの連続した８ビット書き込み作動によって
１６ビツトワードを転送すべき場合には、増加書″き込
み信号ＩＮｃ　ＷＲＨも真の状態にセットされることが
必要であるか、又はＣＰＵがアドレスレジスタ及び＾３
フリッグーフロツ！５０８に対してスつのメモリアドレ
ス書き込み作動を実行しなければならない。というのは
、Ａ３フリップ−フロツノ５０８は、メモリアドレスカ
ウント可能化信号Ｍ　Ａ　ＣＴ　ＥＮの論理レベルと、
上位バイト可能化信号ＨＩ　ＢＹ　ＥＨの状態を決定す
るダート５２２への入力ぐの両方を制御するからである
。これによシ、個々の８ビツトの各々に対する次々のデ
ータ書き込みサイクル中に下位置き込みレジスタ５３１
及び交換書き込みレジスタ５３２の出力可能化（ＯＥ）
端子を交互に付勢できる。従って、８ピットノ寸イトが
レジスタに書き込まれるたびに２これがレジスタ５３１
及び５３２の両方にロードされるが、最初の８ビツトバ
イトは最初のデータ書き込みサイクルの際に下位置き込
みレジスタ５３１から修正子メモリ３５０の下位の８ビ
ツト位置へ出力される。第２のｒ−夕書き込みティクル
の際に、第２の８ビツトｊ４イトが下位置き込みレジス
タ及び交換書き込みレジスタに書き込まれた後は、第２
のデータ書き込み信号が交換書き込みレジスタ５３２の
出力のみを作動可能にするように、増加アドレス信号Ｉ
Ｎｃ＾又はＣＰｕからの新たなアドレス省き込み信号が
＾３フリップーフロップ５０８の状態を変える。

又、Ａ３フリップ−フロツノは、各々のデータ書き込み
サイクルが完了した後に現われるＩＮｃ＾信号（自動増
加モードの場合）が、第２の書き込みサイクルが行なわ
れた後にのみ第１１図の３状態アドレスカウンタ４９１
及び４９２を増加させるように、メモリアドレスカウン
ト可能化信号ＭＡ　ＣＴ　ＥＮの論理値管制術する。こ
れは、下位置き込みレジスタ５３１及び変換書き込みレ
ジスタ５３２からの第１の８ビツトバイト及び第２の８
ビツトバイトを各々正しいメモリ位置へ順次に書き込む
ように、第１及び第２の書き込みサイクル中にメモリア
ドレスを同じアドレスに保持する。

両立性モードにおいては、アドレスデータをアドレスカ
ウンタ４９１，４９２及びＡ５フリップ−クロックへ書
き込み、次いで８ビツトデータワードを下位置・き込み
レジスタ５３１及び交換書き込みレジスタ５３２へ書き
込むことによシいかなるメモリアドレス位置への単１の
８ビツトの転送も実行できることを理解されたい。＾３
ビットの値は、アドレスされた適当なメモリ位置へ８ビ
ツトワードを書き込むために交換書き込みレジスタの出
力が作動町１３！にされるか又は下位置き込みレジスタ
の出力が作動可能にされる。かを制御する。

り論理回路５６０はコンピュータが読み取シレジスタの
データを読み取れるようにする。これらのＳＥＬ　４個
号及びＸＭＴ信号によりゲート５６１の出力には読み取
シデータ高レベル信号ＲＤ　Ｄ　Ｈが発生され、これに
よシ第１２図の下位読み取りレジスタ５５３及び上位読
み取）レジスタ５５１へＲＤ　ＬＯＤ及びＲＤ　Ｄ信号
が発生される。

読み取シ作動も両立性モードを用いて８ビツトバイトの
転送で行なわれ、＾３フリップーフロッグはコンピュー
タによシ形、感される次々の読み取りサイクル中に下位
読み取シレジスタ５５３及び交換読み取りレジスタ５５
２への出力可能化（０１）信号の次々の供給を制御する
。

修正子メモｌｊ　３５０にダイナミックＲＡＭを用いた
時にこの修正子メモリに対して実行しなければならない
別の作動はメモリ内容のリフレッシュ作動である。メモ
リ内のキャノタシタ構造体に記憶されたデータを失なわ
ないようにするためには規則的な間隔でリフレッシュ作
動を行なわねばなら々い。リフレッシュ作動を行なうた
めに１第１５図のリフレッシュタイマ３９１　ハＩＪフ
レッシュ要求フリツノーフロツノ３９２を周期的にセッ
トし、メモリエンコード兼制御回路４１０へＲＥＦＲＱ
　信号を供給する。このＲＥＦ　ＲＱ　信号は最も優先
順位の低い要求であり、メモリサイクル制御回路が他の
読み取り及び書き込み要求に応じていない時にリフレッ
シュサイクルが実行される。第１１図のリフレッシュア
ドレスカウンタ４８０は、ダイナミックＲＡＭメモリ内
のリフレッシュさるべき次のアドレスを保持・し続ける
。第１５図のサイクル選択デコード回路４２１の出力に
おいてＲＥＦ　ＣＹＣ信号が真になった時に、リフレッ
シュアドレスカウンタ４８０の出力が作動可能処される
。ＲＥＦＯＮ　　信号が現われると、リフレッシュアド
レスカウンタ４８０は次のカウントになシ、従って次の
リフレッシュメモリサイクルが行なわれる時にメモリの
次の行がリフレッシュされる。メモリの１つの行におけ
る全ての列が同時にリフレッシュされるので、リフレッ
シュアドレスカラ／り４８Ｇは７個のアドレスピットし
か出力しない、ダイナミックＲＡＭのリフレッシュサイ
クルには、特定の行のアドレスをセットし、次いでメモ
リのデータをメモリデータラインに自動的に出力しそし
てメモリへフィートノ＋ツクさせてｌ読み取シー書き込
み１作動を行なわせることが含まれる。このｌ読み取シ
ー書き込み？作動はメモリの区分がアドレスされた時に
いつでも行なわれるが、リフレッシュサイクルは、記憶
されたデータを維持するに充分な程頻繁にメモリの各区
分がリフレッシュされることを確保する。静的な高速Ｒ
ＡＭのような別の形式のランダムアクセスメモリヲ使用
できることを理解されたい。この場合は、静的なランダ
ムアク七スメモリが双安定装置にデータを記憶している
ので、リフレッシュサイクルは不要である。

制御、アドレス及びデータ信号に対するコンピユータ＋
１０インターフエイス回路の上記の説明は、％に％　Ｌ
ＳＩ　１１　　マイクロコンピュータに関するものであ
るが、別め製造業者から入手できる別のマイクロコンピ
ュータを用いた場合にも同じ機能を容易に実施できるこ
とを理解されたい。又、別のｃｐｕシステムの特定のパ
ス規定と両立し得るような特定の１１０インターフエイ
スチツプを用いて特定のプログラム可能な１１０機能を
異なったヤシ方で実施することもできる。使用される重
責な共通の機能は、状態レジスタへ情報を読み込むため
の１つのＩ１０ポート、コンピュータによシアクセスさ
れるアドレスカラ／りへアドレス情報ｔ−読み込むため
のｆａ２のＩ１０ポート、及び読み取シ兼書き込みレジ
スタに対してデータの読み取り及び書き込みを行なうた
めの第３の選択可能なＩ１０／−トである。ｌ１０ｙｌ
ｅ−）の規定によっては、データの読み取シ及び書き込
みに対して別々の＋１０ポートを用いることが必要であ
り、そして又、ｃｐｕのインターフェイス規定の１部分
として両方向性の１１０ポートが使えない場合には、ア
ドレス信号の書き込み及び読み取りに対して別々の１１
０ポートが必要とされる。然し乍ら、各々の場合、１パ
ス、＄−）制御パス及びＳＲＣパスの機能は一他のｃｐ
ｕと共に他の＋１０規定を用いても実施できるので、回
路の制御論理等の考え方は同じである。

さて、第１７図ないし第１９図を参照し、第８図ないし
第１４図に示された装置の入ＮＤ％ＯＲ及びＸＯＲ機能
の幾つかの利用例を説明する。第１７図は、部品の色々
な部分の幾何学的な位置が特定の幾何学裕度ゾーン内に
入るかどうかを決定することが所望される部品検査にＡ
ＮＤ機能を用いた場合を示している。鵬１７＾図に示さ
れた特定の場合には、多ピンコネクタ６００が示されて
おり、個々のピン６０１はビデオ像の黒領域として示さ
れている。この場合、第１７８図ＫＩマスクｌと称され
た儂は修正子メモリに記憶され、黒丸６１１の各々はそ
の関連コネクタピンの裕度ゾーンを表わしている。コネ
クタのハウジング６０２に対する裕度シー／６１２も設
けられている。カメラの視野内の揃った位電圧部品を保
持するための取り付は用具は、その幾何学形状に対応す
るマスク領域を用いて窓によシ除去することができる。

前記したようにプログラム可能な関数発生器をへＮｏ機
能にセットして本発明の装置を用いると、関数発生器に
おいて、第１７Ａ図のビデオ像からの個々のピクセルデ
ータビットと、第１７６図に示されたマスク６１００反
転１１に対応するデータビットとの論理積がとられる。

従って、マスク６１０の黒領域内に入るビデオデータ儂
の黒ピクセルは白ピクセルに反転され、第１７Ｃ図のｌ
ビデオ像領域−ｒスフＩ像には現われない。第１７Ｃ図
に示されたように、コネクタピン６０３に対応する儂ピ
クセルの１部は、＠１７１００ピ／６０３の像の１部が
第１７８図の特定のマスク裕度ゾーン６１３からはみ出
すので、黒となる。従って、゛、？ビデオ＾ＮＯマスク
Ｉ儂は部品の裕度ゾーンに入らない部分のみを示し、こ
の修正された儂は、このような変化が生じた部品領域を
分析するのに用いられる。修正された最終的な儂に実質
的な数の黒ピクセルが残っているかどうかということに
基いて単に良／否規準を確立することもできる。

もちろん、これは、修正された最終的な像が儂データ中
のノイズによる黒ビクセルを実質的な個数含まないこと
を仮定した上のことである。

第１８図は、本装置を用いた検査作業にとって関係のな
い儂細部を複雑な場面偉から除去するような本装置の別
の使い方を示している。この場合、検査物体６２０は文
字が書き込まれたラベル６２１を有するピン又は＆トル
である。検査作業は、ラベルの有無及びピンに対するラ
ベルの位置の適否を決定することである。従ってラベル
の文字は検査作業にとっては重要でない。然し乍ら、ラ
ベルの文字儂データの存在は、像処理時間に着しく影響
する。というのは、文字の各セグメントを継続長さに基
いてエンコード化処理しそして使用された儂分析アルプ
リズムによって処理しなければないからである０本発明
装置を用いれば、除去されるべきビデオ像領域、この場
合はラベル６２１０文字を取り巻く領域、に対応するデ
ータを修正子メモリにロードすることにより、ビデオ像
の重要でない細部をマスクで除去することができる。

プログラム可能な関数発生器をＯＲモードで用いると、
マスク６３０の黒領域６３１が、元のビデオ像における
ラベル６２２の輪郭に対応する輪郭６４２と共に、最終
的な１１６４０に現われる。

この修正された最終的な儂６４０は偉分析という点から
みれば相当に簡単化され、ラベル６２１の有無及びその
位置の適否を決定するように非常に迅速に処理すること
ができる。

第１９図は機能論理プロセッサのＸＯＲ機能を用いた本
発明装置の使い方を示している。この場合の検査作業は
、既知の良品である標準部品の幾何学形状と、検査さる
べき個々の試験部品とがどの程度一致しているかを判断
することである。この場合、マスクに対応する修正子メ
モリ平面を形成するために、標準部品に対応する第１ビ
デオ像を得て儂バッファに蓄積しそしてＣＰＵによって
修正子メモリの予め選択されたメモリ平面へ転送する。

次いで、カメラの視野内の同じ位置に置かれた試験部品
の偉を得て、ｌビデ第２Ｉ儂の各ビクセルと、ｌビデ第
１Ｉ像に対応する修正子メモリのデータとの排他的オア
をとり、ビット値の一致があるかどうかを判断する。ｌ
ビデ第２Ｉ像のビット値がｌビデ第１Ｉ像のビット値と
異なるところの各ピク±ルに対し、Ｉビデ第２ＸＯＲマ
スクＩ像が黒ピクセルを示す。

第１９Ａ図に示された特定例は半導体工業で使用される
リードフレーム部品の簡単な概略的な像である。この場
合、リードフレーム部品は非常に小さく、拡大レンズ又
は顕微鏡を用いて儂形成される蟲第１９Ａ図に示された
ように、標準部品６５０は規則的なリード形状を有する
が、第１９８図の試験部品６６０はリードの若干の部分
が色々な程度で欠けていたシ位置が曲っていたシする。

例えば、第１９８図のり−ド６６１の像では第１９Ａ図
の対応リード６５１の１部分が欠けている。同様に、ｌ
ビデ第２Ｉ像は、リード６６２．６６３及び６６４が第
１９＾図の対応リード６５２．６５３及び６５４の儂に
比べて位置が曲っていることを示している。第１９Ｃ図
に示された修正されたビデオ像は、第１９８図に示され
たＩビデ第２１６が第１９Ａ図に示されたｌビデ第１Ｉ
像と異なるところだけ黒ピクセルを含んでいる。従って
、最終儂６７０は、ｌビデ第２Ｉ像のリード６６１の欠
けた部分に対応する黒ピクセル領域６７１を含んでいる
。更に、儂６７０の黒領域６７２＾は、偉６６０のリー
ド６６２に存在しなｄＩピ′デ第１（マスク）Ｉ像のリ
ード６５２の像部分に対応する。更に、黒領域６７２Ｂ
は、第１９　Ａ４のリード６５２の儂に存在しない第１
９８図のり−ド６６２の像部分に対応する。

同様に、第１９Ｃ図の黒領域６７３の２つの部分は、第
１９Ａ図及び第１９８図のリード像６５３と６６３との
簡の相違部分に各々対応している。

又、第１９Ｃ図に示された修正された儂データ面６７０
の黒領域６７４゛は、第１９Ａ図のリード像６５４と第
１９１１図のリード＠６６４との相違部分に対応する。

第１９８図のｌビデ第２Ｉデータ像と、第１９Ａ図のＩ
マスクｌデータ儂の反転型との論理積をとるようにして
この相違検出機能を果たすように第１７図のＡＮＤ機能
を用いることもできることを理解されたい、この場合に
は、修正された像は、第１９＾図のＩマスク１律の黒ビ
クセル領域内に入らないｌビデ第２１データ像の部分の
みを含むことになる。

本発明の惨データ修正装置のこれらの例は本発明を例示
するものに過ぎず、本発明の装置及び方法をこれらに限
定するものではない。特に、本発明の原理は、２つの像
データ修正装置をタンデムに配置し、第１の偉データ修
正装置において、元のビデオデータに対して、成るプロ
グラム可能な機能処理作動を行なって、修正されたビデ
オデータ流を形成し、その後、この修正されたビデオデ
ータ流に対して第２のプログラム可能な機能処理作動を
行なうようなシステムにも適用できることを理解された
い。更に、元のビデオデータ流を２つの儂データ修正装
置の構成体によって並列に処理し、２つの修正されたビ
デオデータ流を並列に同時に形成して、２つの別々の像
バッファに記憶するか又は別々に処理できることも理解
されたい。

更に、機能処理作動を色々に組合わせて実行して、元の
ビデオ像及び所望ならば、修正されたビデオ像に対して
更に複雑な論理処理を行なえることも理解されたい。更
に、ビデオカメラ以外の傷形成手段を用いることもでき
ると共に、本発明は直列像データ流を形成するいかなる
儂形成手段にも適用できることも理解されたい。

【図面の簡単な説明】

第１図は本発明による儂データ修正装置のシステム内位
置を示す自動観察検査システムの一般的なブロック図、 第２図は本発明による儂データ修正装置の１つの態様を
示すブロック図、 第３図は本発明による儂データ修正装置の別の態様を示
すブロック図、 第４図及び第５図は２進ビデオデータに適用された本発
明による像データ修正装置の１部分の１０ツク図、 第６図及び第７図はグレイスケールビデオデータに適用
され九本発明による像データ修正装置の１部分のブロッ
ク図、 第８図ないし第１４図は本発明によるデータ修正装置の
１実施例を詳細に示す全システムブロック図１、 第１５図は第８図な−−シ第１４図の並べ方を示した図
、 第１６図は第８図ないし第１４図に示されたデータ修正
装置の成る観点からの作動を示す信号タイミング図、 第１７図ないし第１９図は本発明の儂データ修正装置及
び方法の適用例を示す図である。 １０・・・自動観察検査システム、１１．１２・・・テ
ービカメラ、１３・・・カメラインターフェイス回路、
１４・・・ビデオモニタ、１５・・・像データ修正装置
。 １６・・・儂バッファ、１７・・・像処理装置、１８・
・・像表示兼使用者インターフェイス回路、１９・・カ
メラインターフェイス兼ビデオ像制御パス、２１・・・
データ、アドレス及び制御パス、１０１，１０２・°°
入ツカパス１１１．１２１・・・出力パス、１１０・・
・デジタルバッファ兼同期回路、１２ｏ・・・デジタル
遅延回路、１１２・・・パス、１３ｏ・・・修正子機能
論理回路（修正子機能プロセッサ）、１４０・・・デ’
）Ｉｌルハッファ兼同期回路、１２１．１３１・・・パ
ス％１，４１．１４２・・・出力パス、１５ｏ・・・修
正子メモリ、１５１・・・パス、１６ｏ・・・メモリア
ドレス兼制御回路 図面の浄書（内容：）変更なし） ＦＩＧ、−１９Ａ　　ＦＩＧ、−１９８ＦＩＧ、−１９
Ｃ手続補正書（方式） ％式％ ３、　補正をする者 事件との関係　　出願人 名称　　　　　　マシーンインテリジェンス　コーポレ
ーノヨン４、代理人９

Claims (1)

1. 【特許請求の範囲】 （１）　　観察されるシーンに対して予め選択された関
   係を有するぎクセルの配列体に対応する直列儂データ流
   を形成しそしてこの偉データ流に付随する個々のフォー
   マット信号流を形成する像形成手段を備え、 更に、像データ修正手段を備え、この手段は、上記偉デ
   ータ流とこれに付随する上記フォーフット信号流との同
   期をとりながらこれらを個々に遅延する多段デジタル遅
   延手段と、この遅延手段の少なくとも１つの段から上記
   偉データ流の少なくとも１部分を取り出す手段と、この
   取り出された像データ流の１部分を予め選択されたアル
   ゴリズム機能に基いて処理して、修正された偉データ流
   を形成する手段と、この修正された偉データ流を上記遅
   延手段の次の段へ再挿入する手段とを含んでおり、 そして、更に、上記修正されたｇＩｆ″−夕流を利用す
   るように上記像データ修正手段に接続された偉利用手段
   を備えたことを特徴とする像データ処理システム。 ＋２１　　観察されるシーンのビクセルの配列体に対応
   する直列儂データ流を形成する像形成手段を備え、 更に、像データ修正手段を備え、この手段は、修正子デ
   ータ流のソースと、この修正子データ流及び上記像デー
   タ流を受は取ってこれら両方のデータ流を予め選択され
   たアルゴリズムに基いて実時間で処理して、修正された
   像データ流を形成する機能処理手段とを含み、 そして、更に、上記修正された像データ流を利用するよ
   うに上記偉データ修正手段に接続された像利用手段を備
   えたことを特徴とする像データ処理システム。 （３）　ピクセルの配列体より成る直列像データ流と、
   これに付随する個々のフォーマット信号流とを実時間で
   処理する方法において、 上記倭データ流及び上記フォーマット信号流を同期をと
   りながら多数の段で個々に遅延し、上記遅延段の少なく
   とも１つから上記像データ流の少なくとも７部分を取り
   出し、 この覗り出された偉データ流を予め選択されたアルゴリ
   ズム機能に基いて処理して、修正された儂データ流を形
   成し、そして 上記の修正された偉データ流を、それに関連した遅延さ
   れたフォーマット信号と並列に且つこれと同期してデー
   タ信号路へ再挿入することを特徴とする方法。 （４）　　ビクセルデータワード又はビットの配列体よ
   り成る直列儂データ流と、これに付随する個々のフォー
   マット信号流とを実時間で処理する方法において、 上記偉データ流及び上記フォーマット信号流を個々の同
   期デジタル遅一段で遅延し、上記遅延段の少なくとも７
   つから偉データ流の少なくとも１部分を取り出し、 上記儂データ流と時間的に同期された修正子データ流を
   導出し、 上記取り出された像データ流及び上記修正予備データ流
   を予め選択されたアルゴリズム機能に基いて処理して、
   修正された像データ流を形成し、そして 上記修正された像データ流を、遅延されたフォーマット
   信号流の遅延された関連フォーマット信号と並列に且つ
   これを同期してデータ信号路へ再挿入することを特徴と
   する方法。