DE69120301T2 - Speicherprüfgerät - Google Patents

Description

HINTERGRUND DER ERFINDUNG
• Die vorliegende Erfindung bezieht sich auf ein Halbleiterspeicher-Testgerät und insbesondere auf ein Speichertestgerät, das zusätzlich mit einer zum Testen von Speichern großer Kapazität geeigneten Funktion versehen ist.
• Ein dynamischer Speicher mit wahlfreiem Zugriff (DRAM) verwendet einen Differenzleseverstärker als eine Bitleseschaltung zum Auslesen von Speicherzellen. Wie beispielsweise in Fig. 1 gezeigt, sind vertikale Leitungen X1, X2, ..., die Wortleitungen genannt werden, entsprechend X-Adressen (Spaltenadressen) vorgesehen, und Paare von Horizontalleitungen (Y1a, Y1b), (Y2a, Y2b), ..., die Bitleitungen genannt werden, sind entsprechend Y-Adressen (Zeilenadressen) vorgesehen. Die gepaarten Bitleitungen (Y1a, Y1b), (Y2a, Y2b), ..., sind jeweils mit abwechselnden Speicherzellen MC einer Folge von X-Adressen derselben Y-Adresse verbunden, und die gepaarten Bitleitungen sind jeweils an einem Ende an einen nicht-invertierenden und einen invertierenden Eingang des entsprechenden von Leseverstärkern SA1, SA2, ... angeschlossen. Selbst wenn bei einer solchen Anordnung ein Logikwert "1" in eine gewünschte der Speicherzellen geschrieben wird, unterscheidet sich der von ihr ausgelesene Ausgangslogikwert abhängig davon, mit welchem der beiden Eingänge des Leseverstärkers die mit der gewünschten Speicherzelle MC verbunde Bitleitung verbunden ist. Angesichts dessen ist das DRAM so ausgebildet, daß in den Speicherzellen MC gespeicherte Daten immer mit dem korrekten Logikwert ausgelesen werden können, indem die Daten intakt [unverändert] oder nach Invertierung ihres Logikwerts gespeichert werden, abhängig davon, mit welcher der Bitleitungen des jeweiligen Paares die Speicherzellen MC verbunden sind. Solch eine Funktion des DRAMs wird nachfolgend als Invertierungsmerkmal bezeichnet. Während das obige Beispiel des Standes der Technik als einen Aufbau einsetzend beschrieben wurden, bei dem auf jede Y-Adresse über ein Paar Bitleitungen zugegriffen wird, kann der Stand der Technik manchmal einen Aufbau verwenden, bei dem auf jede X-Adresse über ein Paar Bitleitungen zugegriffen wird und sie über einen Differenzleseverstärker ausgelesen wird, oder eine Kombination dieser beiden Aufbauten.
• Mit Zunahme der Kapazität des DRAMs auf 4 MBits, 16, MBits usw., nimmt die Kopplungskapazität zwischen den Bitleitungen zu, während die Kapazität jeder Speicherzelle abnimmt, was das Signal/Rausch-Verhältnis beim Auslesen verringert. Als Lösung dieses Problems setzt der Stand der Technik ein verdrilltes Bitleitungssystem ein, bei dem Bitleitungen jedes an einen Differenzverstärker angeschlossenen Paares einander abwechselnd kreuzen, um das Kopplungsrauschen durch benachbarte Begleitungen zu verringern und dadurch das Signal/Rausch- Verhältnis zu erhöhen. Dieses Verfahren beinhaltet jedoch eine komplizierte Schreibsteuerung, weil Adressen, die nach Invertierung des Logikwerts von Daten zu schreiben sind und solche die intakt zu schreiben sind, in komplizierter Weise vermischt sind.
• Ein Test eines mit solch einem Invertierungsmerkmal ausgestatteten Speichers erfordert einen traditionellen Test, bei dem ein Testmustersignal, das sich aus einer Adresse und Daten zusammensetzt (die sich aus Testdaten und Erwartungsdaten zusammensetzen) an den im Test befindlichen Speicher angelegt werden, um in ihm die Testdaten an einer spezifizierten Adresse zu schreiben, und die Daten ausgelesen und auf Übereinstimmung mit den Erwartungsdaten geprüft werden, so wie einen Test, der unter der Bedingung erfolgt, daß Daten so in den Speicher geschrieben werden, daß ein Speicherbereich zum Halten von Polaritäts- oder Logikinvertierten Daten und ein Speicherbereich zum Halten von nicht-invertierten Daten die gleiche Polaritätsverteilung aufweisen können, oder der Bedingung, daß "1'en" oder "0'en" überall in die beiden Speicherbereich geschrieben werden.
• Solch ein Test könnte durch Modifizieren oder Revidieren eines Mustergeneratorprogramms des Mustergenerators ausgeführt werden, der das Testmuster erzeugt, jedoch ist die Modifizierung des Programms mühsam. Da außerdem im Test befindliche Speicher in ihren Spezifikationen nicht gleichmäßig sind und da der polaritätsinvertierte Datenspeicherbereich und der nicht-invertierte Datenspeicherbereich nicht fixiert sind, ist es außerdem mühsam, das Programm zu ändern, um die Spezifikationen zu erfüllen. Um dies zu vermeiden hat man bislang ein Testgerät vorgeschlagen, welches den polaritätsinvertierten Datenspeicherbereich des im Test befindlichen Speichers erkennt und die freie Auswahl erlaubt, ob beim Zugriff auf den invertierten Datenspeicherbereich die Polarität des Testdatensignals "invertiert" werden soll oder nicht.
• Fig. 2 zeigt ein Beispiel solch eines herkömmlichen Testgeräts. Die Bezugszahl 10 bezeichnet einen Mustergenerator, der einen Adressengenerator 11 und einen Datengenerator 12 zur Erzeugung von Testdaten und Erwartungswertdaten enthält. Ein Adressensignal AD, das von dem Adressengenerator 11 geliefert wird, wird an einen Adresseingangsanschluß eines im Test befindlichen Speichers 20 angelegt, um auf diesen zuzugreifen, und gleichzeitig wird das Testdatensignal TD von dem Datengenerator 12 an den Speicher 20 an der in Zugriff genommenen Adresse angelegt, um in ihn einzuschreiben oder aus ihm auszulesen. Eine von dem im Test befindlichen Speicher 20 ausgelesene Antwortausgabe OD wird einem Logikkomparator 30 geliefert, der die Ausgabe OD mit Erwartungswertdaten ED von dem Datengenerator 12 vergleicht und das Ergebnis des Vergleichs CR ausgibt. Wenn das Ergebnis des Vergleichs CR eine Fehlübereinstimmung anzeigt, wird entschieden, daß der im Test befindliche Speicher 20 fehlerhaft ist. In einigen Fällen wird das Ergebnis des Vergleichs CR in einem (nicht gezeigten) Fehlerspeicher zur Fehleranalyse von Speichern gespeichert.
• Polaritätsschalter 15 und 16 sind in einem Weg 13 des Testdatensignals TD von dem Generator 12 zu dem im Test befindlichen Speicher 20 so wie einem Weg der Erwartungswertdaten ED von dem Datengenerator 12 zu dem Logikkomparator 30 vorgesehen. Die Polaritätsschalter 15 und 16 werden von einem Polaritätssteuersignal CS gesteuert, das von einem Polaritätscontroller 40 geliefert wird, so daß die Polarität des Testdatensignals TD, das in den im Test befindlichen Speicher 20 einzuschreiben ist, für jeden adressierten Speicherbereich ausgewählt werden kann..
• Der Polaritätscontroller 40 setzt sich aus Invertierungsbereichsspeichern 41, 42 und 43, die zur Erkennung eines polaritätsinvertierten Datenspeicherbereichs des im Test befindlichen Speichers 20 vorgesehen sind, einem Invertierungsdatenregister 44 zur Bestimmung, ob die Polarität des Testdatensignals TD, das an den polaritätsinvertierten Datenspeicherbereich angelegt wird, und die Erwartungswertdaten ED zu invertieren sind oder nicht, und einem Invertierungsdatenselektor 45, der selektiv Invertierungsdaten ausgibt, welche in dem Invertierungsdatenregister 44 gespeichert sind.
• Bei diesem Beispiel werden X-, Y- und X-Adressensignale AX, AY und AZ verwendet, die an die drei Invertierungsbereichsspeicher 41, 42 bzw. 43 angelegt werden, um einzeln auf sie zuzugreifen.
• Beispielsweise ist ein Logikwert "1" vorab in den Invertierungsbereichsspeicher 41, 42 und 43 an Adressen gespeichert, die den polaritätsinvertierten Datenspeicherbereichen des im Test befindlichen Speichers 20 entsprechen. Es sei nun der Kürze halber angenommen, daß der im Test befindliche Speicher 20 eine Kapazität von 256 Bits habe, daß auf seine Speicherzellen jeweils unter Verwendung einer 4 Bit X-Adresse AX = X&sub0;X&sub1;X&sub2;X&sub3;, einer 4 Bit Y-Adresse AY = Y&sub0;Y&sub1;Y&sub2;Y&sub3; und keiner Z-Adresse zugegriffen wird. Man gehe davon aus, daß der gesamte Bereich des Speichers 20 in einen schraffierten polaritätsinvertierten Datenspeicherbereich INV und einen nicht ausgefüllten nicht polaritätsinvertierten Datenspeicherbereich NINV unterteilt ist, wie in Fig. 3 gezeigt. Wie aus Fig. 3 ersichtlich, ist in diesem Fall die X-Adresse AX in dem polaritätsinvertierten Datenspeicherbereich ausgedrückt durch AX = **11, wobei * eine "0" oder "1" ist, und die Y-Adresse AY ist ausgedrückt durch AY = **11. Demgemäß sind in dem X-Adressen-Invertierungsbereichsspeicher 41 "1'en" an Adressen "0011" bis "1111" vorab gespeichert, wie in Fig. 4A dargestellt, während in dem Y-Adressen-Invertierungsbereichsspeicher 42 "1'en" an Adressen "0011" bis "1111" vorab gespeichert sind, wie in Fig. 4B gezeigt. Wenn folglich eine Adresse in dem polaritätsinvertierten Datenspeicherbereich des im Test befindlichen Speichers 20 von dem Adressengenerator 11 ausgelesen wird, wird der Logikwert "1"V von jedem der Invertierungsbereichsspeicher 41, 42 und 43 ausgelesen.
• Aus den Invertierungsbereichsspeichern 41, 42 und 43 ausgelesene Datenteile x, y und z werden als ein 3 Bit-Wählsignal in den Invertierungsdatenselektor 45 eingegeben. Der Invertierungsdatenselektor 45 antwortet auf das 3 Bit-Wählsignal xyz mit der Auswahl und Ausgabe von Invertierungsdaten, die in dem Invertierungsdatenregister 44 vorab gespeichert sind, um zu bestimmen, ob das Testdatensignal zu invertieren ist oder nicht.
• Das Invertierungsdatenregister 44 kann beispielsweise von einem 8-Bit-Register gebildet werden. Wenn das Wählsignal xyz, das sich aus den aus den drei Invertierungsbereichsspeichern 41, 42 und 43 ausgelesenen Daten zusammensetzt, eines von "000" bis "111" ist, gibt der Invertierungsdatenselektor 45 das entsprechende des ersten bis achten Bits B&sub1; bis B&sub8; des invertierungsdatenregisters 44 aus, wie in Fig. 5 gezeigt. In dem Fall, wo der im Test befindliche. Speicher 20 den polaritätsinvertierten Datenspeicherbereich INV aufweist, wie in Fig. 3 gezeigt, liegt, wenn wenigsten eines der Datenteile oder Bits x und y, die von den X- und Y- Adressen AX und AY von den X- und Y-Adressen-Invertierungsbereichsspeichern 41 und 42, die in den Figuren 4A und 4B gezeigt sind, ausgelesen werden, eine "1" ist, die durch die X- und Y-Adressen AX und AY spezifizierte Speicherzelle innerhalb des polaritätsinvertierten Datenspeicherbereichs INV. Daher sind "1'en" an allen jenen Bitpositionen in dem Invertierungsdatenregister 44 vorab gespeichert, welche von dem Wählsignal xyz gewählt werden, in welchem wenigstens eines seiner Bits x und y auf "1" geht. So sind beispielsweise "0, 1, 1, 1, 0, 1, 1, 1" in dem in Fig. 5 gezeigten 8-Bit-Register 44 gespeichert. Das heißt, wenn das Wählsignal xyz entweder "000" oder "001" ist, wird das Invertierungsdatum "0" entweder des ersten oder des fünften Bits B&sub1; oder B&sub5; gewählt und den Polaritätsschaltern 15 und 16 geliefert. Wenn das Wählsignal xyz irgendeines von "100", "010", "110", "101", "011" und "111" ist, wählt der Invertierungsdatenselektor 45 das Invertierungsdatum "1" an einem entsprechenden des zweiten, dritten, vierten, sechsten, siebten und achten Bits B&sub2;, B&sub3;, B&sub4;, B&sub6;, B&sub7; und B&sub8; und liefert das Invertierungsdatum des Logikwerts "1" an die Polaritätsschalter 15 und 16.
• Die Polaritätsschalter 15 und 16 sind bei diesem Beispiel als von Exklusiv-ODER-Schaltungen gebildet dargestellt. Wenn sie mit dem Invertierungsdatum des Logikwerts "0" von dem Invertierungsdatenselektor 45 beliefert werden, werden das Testdatensignal TD und die Erwartungswertdaten ED von dem Datengenerator 12 intakt an den im Test befindlichen Speicher und den Logikkomparator 30 angelegt, ohne in ihrer Polarität (das heißt ihrem Logikwert) invertiert zu werden. Wenn sie andererseits das Invertierungsdatum mit dem Logikwert "1" erhalten, invertieren die Polaritätsschalter 15 und 16 die Polaritäten des Testdatensignals TD und der Erwartungswertdaten ED von dem Datengenerator 12, die an den im Test befindlichen Speicher 20 und den Logikkomparator 30 angelegt werden. Bei dem obigen Beispiel wird folglich das in den polaritätsinvertierten Datenspeicherbereich INV in Fig. 3 zu schreibende Testdatensignal TD in seinem Logikwert invertiert. Wie aus dem obigen hervorgeht, kann der polaritätsinvertierte Datenspeicherbereich INV des im Test befindlichen Speichers 20 geändert werden, indem Daten zur Vorabspeicherung in den X- und Y-Adressen-Invertierungsbereichsspeichern 41 und 42, die in den Figuren 4A und 4B gezeigt sind, modifiziert werden und/oder in dem Invertierungsdatenregister 44, das in Fig. 5 gezeigt ist, vorab zu speichernde Daten modifiziert werden. Im Beispiel des polaritätsinvertierten Datenspeicherbereichs INV von Fig. 3, findet die Polaritätsinvertierung in Bereichen statt, wo die hochwertigen beiden Bits X&sub2; und X&sub3; der X-Adresse AX = X&sub0;X&sub1;X&sub2;X&sub3; beide "1'en" sind, und Bereichen, wo die hochwertigen beiden Bits Y&sub2; und Y&sub3; der Y-Adresse AY = Y&sub0;Y&sub1;Y&sub2;Y&sub3; beide "1'en" sind. Demgemäß ist der polaritätsinvertierte Datenspeicherbereich INV durch Adressen AX, AY, AZ spezifiziert, die den folgenden logischen Ausdruck erfüllen:
• 1 = X&sub2; X&sub3; + Y&sub2; Y&sub3; ... (1)
• Bei dem herkömmlichen Halbleiterspeicher-Testgerät, das in Fig. 2 gezeigt ist, sind jedoch, wie durch das Beispiel des logischen Ausdrucks (1) dargestellt, die polaritätsinvertierten Datenspeicherbereiche, die spezifiziert werden können, lediglich auf einfache beschränkt, weil das Grundprinzip der Spezifizierung des polaritätsinvertierten Datenspeicherbereichs auf der Spezifizierung des X-Adressen-Polaritätsinvertierungsbereichs, des Y-Adressen-Polaritätsinvertierungsbereichs und des Z-Adressen-Polaritätsinvertierungsbereichs durch die X-Adresse AX, die Y- Adresse AY und die Z-Adresse AZ basiert (X&sub2; X&sub3; und Y&sub2; Y&sub3; in dem logischen Ausdruck in (1) beispielsweise), sowie auf der Auswahl einer Kombination der spezifizierten Bereiche (einer logischen Summe oder eines logischen Produkts, beispielsweise der logischen Summe von X&sub2; X&sub3; und Y&sub2; Y&sub3; bei dem oben erwähnten logischen Ausdruck). Beispielsweise kann der schraffierte polaritätsinvertierte Datenspeicherbereich in Fig. 6 spezifiziert werden durch Adressen, die den folgenden logischen Ausdruck (2) erfüllen, bei dem X&sub3; und Y&sub2; in dem logischen Ausdruck (1) vertauscht sind:
• 1 = X&sub2; Y&sub2; + X&sub3; Y&sub3; ... (2)
• Bei der in Fig. 2 gezeigten Vorrichtung ist es jedoch unmöglich, solch einen polaritätsinvertierten Datenspeicherbereich zu spezifizieren, wie er durch den logischen Ausdruck (2) ausgedrückt ist. Das heißt, ein polaritätsinvertierter Datenspeicherbereich, der durch einen logischen Ausdruck ausgedrückt ist, welcher wenigstens zwei von dem logischen UND zwischen den X-und Y-Adressen AX und AY, dem logischen UND zwischen den X- und Z-Adressen AX und AZ und dem logischen UND zwischen den Y- und Z-Adressen AY und AZ enthält, kann von Spezialfällen abgesehen, nicht spezifiziert werden.
• Der Stand der Technik erfordert als Invertierungsbereichsspeicher 41, 42 und 43 Speicher großer Kapazität, da sie eine Bitkapazität aufweisen müssen, die der Anzahl aller benutzten Adressen entspricht, welche durch die Adressenlänge der X-, Y- und Z-Adressensignale AX, AY und AZ bestimmt wird. Wenn beispielsweise die Adressensignale AX, AY und AZ 16 Bit sind, sind 64 KBit-Speicher für die X-, Y- und Z-Invertierungsbereichsspeicher 41, 42 und 43 erforderlich. Eine Z-Adresse mag manchmal nicht erforderlich sein und, falls benutzt, kann sie in vielen Fällen deutlich kürzer sein als die X- und Y-Adressen.
• Das Dokument DE-A-40 11 935 offenbart einen Teatsignalgenerator für integrierte Halbleiterspeicherschaltungen, die eine Vielzahl von Bitleitungspaaren umfassend eine erste und eine zweite Bitleitung aufweisen und eine Signalquelle zur Ausgabe erster und zweiter Spannungen mit einem ersten bzw. einem zweiten Pegel, wobei erste Schaltermittel vorgesehen sind, um die erste oder die zweite Spannung auszuwählen und sie an die ersten und zweiten Bitleitungen anzulegen, sowie zweite Schaltermittel zur Auswahl und Invertierung der ersten und zweiten Spannungen und zu deren Anlegen an die ersten und zweiten Bitleitungen.
ZUSAMMENFASSUNG DER ERFINDUNG
• Es ist eine Aufgabe der vorliegenden Erfindung, ein Speicher-Testgerät zu schaffen, das zum Testen von Speichern verwendet wird, in denen das Polaritätsinvertierungsmerkmal eingebaut ist, und das es ermöglicht, mit einem geringen Umfang an Hardware einen Bereich einer beliebigen Form zu spezifizieren.
• Diese Aufgabe wird mit einem Speichertestgerät gelöst, wie es im Anspruch 1 beansprucht ist.
• Spezielle Ausführungsformen der Erfindung sind Gegenstand der abhängigen Ansprüche.
• Bei dem Aufbau der vorliegenden Erfindung, sind die Bitpositionen in dem Adressensignal, welche den in der Polarität zu invertierenden Bereich definieren nach Maßgabe des im Test befindlichen Speichertyps in der Bitregisterschatung eingestellt. Die so in der Bitregisterschaltung eingestellten Bitdaten werden der Bitwählschaltung geliefert, durch welche eine vorbestimmte Anzahl von Bits, die in der Bitregisterschaltung eingestellt sind, extrahiert und als zusammengesetztes Adressensignal an den Bereichsinvertierungsspeicher geliefert werden. In dem Bereichsinvertierungsspeicher wird das Polaritätsinvertierungssignal an Adressen geschrieben, die dem Bereich des im Test befindlichen Speichers entsprechen, in den Daten nach Polaritätsinvertierung geschrieben werden.
• Wenn auf den Bereich des im Test befindlichen Speichers, der polaritätsinvertiert ist, zugegriffen wird, wird somit gemäß der vorliegenden Erfindung das Polaritätsinvertierungssignal aus dem Bereichsinvertierungsspeicher ausgelesen. Das Polaritätsinvertierungssignal wird an den Polaritätsinverter angelegt, durch den die Polarität des Datensignals, das von dem Datengenerator an den im Test befindlichen Speicher angelegt werden soll, invertiert wird.
• Gemäß der vorliegenden Erfindung braucht der Bereichsinvertierrungsspeicher keine große Kapazität aufzuweisen, da auf ihn unter Verwendung des zusammengesetzten Adressensignals zugegriffen wird, welches aus einer minimalen Anzahl von Bits aufgebaut ist, die zur Definierung des polaritätsinvertierten Datenspeicherbereichs des im Test befindlichen Speichers nötig sind, wie oben beschrieben. Durch Vorabspeichern des Polaritätsinvertierungssignals an einer gewünschten Adresse in dem Bereichsinvertierungsspeicher kann darüberhinaus das Polaritätsinvertierungssignal für irgendeinen Adressenbereich erzeugt werden. Ferner ermöglicht die Tatsache, daß solch ein Speichers großer Kapazität wie beim Stand der Technik nicht verwendet wird, eine Verringerung des verwendeten Hardware-Umfangs, und dies verringert die Herstellungskosten des Speichertestgeräts und erlaubt dessen Hochgeschwindigkeitsbetrieb.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
• Fig. 1 ist ein Diagramm zur Erläuterung von Bitleitungen eines mit einem Polaritätsinvertierungsmerkmal ausgestatteten DRAMs,
• Fig. 2 ist ein Blockdiagramm eines herkömmlichen Speichertestgeräts,
• Fig. 3 ist ein Diagramm, das ein Beispiel eines polaritätsinvertierten Datenspeicherbereichs zeigt,
• Fig. 4A ist ein Diagramm, das ein Beispiel von Daten zeigt, die in einem X-Adressen-Bereichsinvertierungsspeicher eingestellt sind,
• Fig. 4B ist ein Diagramm, das ein Beispiel von Daten zeigt, die in einem Y-Adressen-Bereichsinvertierungsspeicher eingestellt sind,
• Fig. 5 ist ein Diagramm, das ein Beispiel von Daten zeigt, die in einer Invertierungsdatenregisterschaltung eingestellt sind,
• Fig. 6 ist ein Diagramm, das ein anderes Beispiel des polaritätsinvertierten Datenspeicherbereichs zeigt,
• Fig. 7 ist ein Blockdiagramm, das eine Ausführungsform des Speichertestgeräts der vorliegenden Erfindung darstellt,
• Fig. 8 ist ein Diagramm, welches ein spezielles Betriebsbeispiel eines Polaritätscontrollers 40 in Fig. 7 zeigt, und
• Fig. 9 ist ein Diagramm, das ein Beispiel von Daten zeigt, die in einem Bereichsinvertierungsspeicher 48 gespeichert sind.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
• Fig. 7 zeigt in Blockform eine Ausführungsform der vorliegenden Erfindung, bei der die Teile, die solchen in Fig. 2 entsprechen, mit denselben Bezugszahlen versehen sind.
• Gemäß der vorliegenden Erfindung, ist bei dem Speichertestgerät, das mit dem Mustergenerator 10, dem Polaritätscontroller 40, dem Polaritätsinvertern 15 und 16 und dem Logikkomparator 30 zum Testen von Speichern mit dem Polaritätsinvertierungsmerkmal versehen ist, der Polaritätscontroller 40 von einer Bitregisterschatung 46, einer Bitwählschaltung 47 und einem Bereichsinvertierungsspeicher 48 gebildet.
• Alle Bits des Adressensignals AD (das sich aus den X-, Y- und Z-Adressen AX, AY und AZ zusammensetzt) von dem Adressengenerator 11 werden parallel an die Bitwählschaltung 47 angelegt, von der eine gewünschte Anzahl Bits an gewünschten Bitpositionen von allen Bits ausgewählt wird und als Antwort auf Wählsignale S ausgegeben werden, die von der Bitregisterschaltung 46 angelegt werden. In der Bitregisterschaltung 46 sind Bitdaten zur Ausgabe einer erforderlichen Anzahl von Wählsignalen S zum Spezifizieren der in der Bitwählschaltung 47 auszuwählenden Bitpositionen vorab gespeichert. Eine zusammengesetzte Adresse CA, die sich aus den von der Bitwählschaltung 47 ausgewählten Bits zusammensetzt, wird an den Bereichsinvertierungsspeicher 48 geliefert, um von diesem das Polaritätsinvertierungssteuersignal CS auszulesen, das an die Polaritätsinverter 15 und 16 angelegt wird.
• Fig. 8 zeigt ein spezielles Betriebsbeispiel des Polaritätscontrollers 40 in Fig. 7. Die Bitwählschaltung 47 ist aus einer vorbestimmten Anzahl n (wobei n eine ganze Zahl gleich oder größer als 2 ist) von Multiplexern 47&sub1; bis 47n aufgebaut, von denen jeder mit allen Bits des Adressensignals AD parallel beliefert wird. Die Bitregisterschatung 46 enthält n Register 46&sub1; bis 46n, in denen je Bitwähldaten gespeichert sind. Die Bitwähldaten in den Registern 46&sub1; bis 46n werden als Wählsignale S&sub1; bis Sn an Wählsteueranschlüsse SEL der entsprechenden Multiplexer 47&sub1; bis 47n geliefert, wodurch jeder Multiplexer ein gewünschtes Bit ausgibt, welches von allen Bits der eingegebenen Adresse AD spezifiziert wird. Die n Teile von Bitdaten, die selektiv von den Multiplexern 47&sub1; bis 47n ausgegeben werden, werden zu der zusammengesetzten Adresse CA kombiniert, welche an den Bereichsinvertierungsspeicher 48 angelegt wird, von welchem Invertierungssteuerdaten als das Polaritätsinvertierungssteuersignals CS ausgelesen werden.
• Als nächstes soll die Arbeitsweise des Speichertestgeräts der vorliegenden Erfindung, das in Fig. 7 gezeigt ist, unter Bezugnahme auf ein einfaches Beispiel beschrieben werden, wie dies bei dem in Fig. 2 dargestellten Beispiel des Standes der Technik der Fall war. Es sei angenommen, daß der im Test befindliche Speicher 20 ein 256 Bit-Speicher ist, der solch einen polaritätsinvertierten Datenspeicherbereich INV aufweist, wie er in Fig. 6 gezeigt ist. Es sei ferner angenommen, daß die Adresse AD für den Zugriff auf den Speicher 20 sich aus der 4 Bit X-Adresse AX = X&sub0;X&sub1;X&sub2;X&sub3; und der 4 Bit Y-Adresse AY = Y&sub0;Y&sub1;Y&sub2;Y&sub3; zusammensetzt und folglich die Z- Adresse nicht benutzt wird.
• Der polaritätsinvertierte Datenspeicherbereich INV, der in Fig. 6 gezeigt ist, kann durch jede Adresse spezifiziert werden, die den oben erwähnten logischen Ausdruck (2) erfüllt. Die zur Spezifizierung des polaritätsinvertierten Datenspeicherbereichs INV nötigen Bits sind daher nur X&sub2;, X&sub3;, Y&sub2;, und Y&sub3;, und diese Bits werden von der Bitwählschaltung 47 selektiv ausgegeben.
• Folglich beträgt die Anzahl von Multiplexern 47&sub1; bis 47n und Registern 46&sub1; bis 46n in Fig. 8 je wenigstens vier, und man nehme an, daß der Multiplexer und das Register entsprechend n in Fig. 8 nicht vorhanden seien. Die Multiplexer 47&sub1; bis 47&sub4; werden mit dem 8 Bit Adressensignal AD beliefert, und jeder wählt eines der acht Bits aus. Somit setzen sich die Wählsignale S&sub1; bis S&sub4; jeweils aus drei Bits zusammen. Die Register 46&sub1; bis 46n sind also 3 Bit Register. Die Multiplexer 47&sub1; bis 47&sub4; reagieren auf die Wählsignale S&sub1; bis S&sub4; mit der selektiven Ausgabe der Bits X&sub2;, X&sub3;, Y&sub2; bzw. Y&sub3;, die als die zusammengesetzte Adresse CA an den Bereichsinvertierungsspeicher 48 geliefert werden.
• In den Bereichsinvertierungsspeicher 48 sind "1'en" an allen Adressen geschrieben, die den logischen Ausdruck (2) erfüllen, wie in Fig. 9 gezeigt. In dem Fall folglich, wo die Bits X&sub2;, X&sub3;, Y&sub2; und Y&sub3; in dem 8 Bit Adressensignal AD = X&sub0;X&sub1;X&sub2;X&sub3;Y&sub0;Y&sub1;Y&sub2;Y&sub3;, das von dem Adressengenerator 11 erzeugt wird, den logischen Ausdruck (2) erfüllen, wird eine "1" aus dem Bereichsinvertierungsspeicher 48 ausgelesen und an die Polaritätsinverter 15 und 16 geliefert, von denen das Testdatensignal TD bzw. die Erwartungswertdaten ED mit invertiertem Logikwert ausgegeben werden. Als Folge wird der polaritätsinvertierte Datenspeicherbereich INV des im Test befindlichen Speichers 20 in derselben Logik beschrieben wie die anderen Bereiche, und der Logikwert der Erwartungswertdaten, der an den Logikkomparator 30 angelegt wird, wird ebenfalls invertiert.
• Das obige Beispiel wurde in Verbindung mit dem Speicher 20 beschrieben, der solch einen polaritätsinvertierten Datenspeicherbereich INV aufweist, wie er in Fig. 6 gezeigt ist, in dem Fall des polaritätsinvertierten Datenspeicherbereichs INV des in Fig. 3 gezeigten Speichers werden hingegen dieselben Bits X&sub2;, X&sub3;, Y&sub2; und Y&sub3; wie sie oben angegeben wurden, selektiv von den Multiplexern 47&sub1; bis 47&sub4; ausgegeben, und in dem Bereichsinvertierungsspeicher 48 sind "1'en" vorab in allen Bits der zusammengesetzten Adressen CA = X&sub2;X&sub3;Y&sub2;Y&sub3; gespeichert, die den logischen Ausdruck (1) erfüllen. Die Daten, die in den Bereichsinvertierungsspeicher 48 an den Adressen 0000 bis 1111 geschrieben sind, sind "0, 0, 0, 1, 0, 0, 0, 1, 0, 0, 0, 1, 1, 1, 1, 1".
• Der Polaritätscontroller 40 wurde oben der Kürze wegen unter der Annahme von n = 4 beschrieben. Es sollte aber berücksichtigt werden, daß selbst wenn der polaritätsinvertierte Datenspeicherbereich beispielsweise eines 16 MBit oder 32M Bit DRAMs, das von dem tatsächlichen Speichertestgerät getestet wird, komplizierte Form aufweist, 10 bis 12 Bits für den logischen Ausdruck ausreichen würden, der den komplizierten Bereich ausdrückt. Demgemäß wird der tatsächliche Wert von n im Bereich von 10 bis 12 gewählt. Selbst wenn n auf 12 gesetzt ist, beträgt die für den Bereichsinvertierungsspeicher 48 benötigte Kapazität nur 4 KBits, was sehr viel weniger ist als die Gesamtkapazität, die für die X-, Y- und Z-Bereichsinvertierungsspeicher in Fig. 2 erforderlich ist.
• Wie oben beschrieben, ermöglicht die vorliegende Erfindung die Spezifizierung eines polaritätsinvertierten Datenspeicherbereichs einer komplizierten Form, da der Polaritätscontroller 40 aus der Bitregisterschaltung 46, der Bitwählschaltung 47 und dem Bereichsinvertierungsspeicher 48 ausgebaut ist und da die für den logischen Ausdruck, welcher den polaritätsinvertierten Datenspeicherbereich ausdrückt, erforderlichen Bits frei von der eingegebenen Adresse mittels der Bitwählschaltung gewählt werden können. Darüberhinaus ermöglicht die vorliegende Erfindung eine wesentliche Verringerung der Herstellungskosten des Speichertestgeräts, weil die Bereichsinvertierungsspeicher 41, 42 und 43 (siehe Fig. 2) für die Adressensignale AX, AY und AZ nicht vorgesehen zu werden brauchen. Außerdem brauchen die Bereichsinvertierungsspeicher 41, 42 und 43 großer Kapazität, die im Stand der Technik verwendet werden, nicht benutzt zu werden, und der Bereichsinvertierungsspeicher 48, der bei der vorliegenden Erfindung eingesetzt wird, kann ein Speicher kleiner Kapazität sein, so daß die Arbeitsgeschwindigkeit des Speichertestgeräts der vorliegenden Erfindung erhöht werden kann.
• Es ist ersichtlich, daß viele Modifikationen und Variationen vorgenommen werden können, ohne den Rahmen des neuen Konzepts der vorliegenden Erfindung zu verlassen, wie er durch die anhängenden Ansprüche spezifiziert wird.

Claims (4)

1. Speichertestgerät zum Testen von Speichern, die einen polaritätsinvertierten Datenspeicherbereich aufweisen, umfassend

Adressengeneratormittel (11) zur Erzeugung eines Adressensignals (AD) zum Anlegen an einen im Test befindlichen Speicher (20),

Datengeneratormittel (12) zur Erzeugung eines Testdatensignals (TD) zum Anlegen an den im Test befindlichen Speicher synchron mit dem Adressensignal (AD) und zur Erzeugung eines Erwartungswertdatensignals (ED),

einen Polaritätsinverter (15), der auf ein Polaritätsinvertierungssignal (CS) anspricht, um die Polarität des an den im Test befindlichen Speicher (20) anzulegenden Testdatensignals (TD) zu invertieren, und einen Polaritätscontroller (40) zum Anlegen des Polaritätsinvertierungssignals an den Polaritätsinverter (15),

wobei der polaritätsinvertierte Datenspeicherbereich durch einen logischen Ausdruck an vorbestimmten Bits des Adressensignals (AD) definiert ist, und

wobei der Polaritätscontroller (40) enthält: Invertierungsspeichermittel (48), Registermittel (46) und Wählmittel (47) zur Erzeugung des Polaritätsinvertierungssignals (CS) als Antwort auf das Adressensignal (AD),

dadurch gekennzeichnet, daß

die Registermittel (46) eine Bitregisterschaltung umfassen, von der Bitdaten zum Spezifizieren vorbestimmter der Bits des Adressensignals (AD) speicherbar sind,

die Wählmittel (47) eine Bitwählschaltung umfassen zur selektiven Ausgabe, als eines zusammengesetzten Adressensignals (CA), jener Bits in dem Adressensignal (AD), die von den in der Bitregisterschaltung gesetzten Bitdaten spezifiziert werden, und

die Inversionsspeichermittel (48) einen Polaritätsinvertierungsdatenspeicher umfassen, auf den durch das zusammengesetzte Adressensignal (CA) zum Auslesen eines jeweiligen Polaritätsinvertierungsdatums als das Polaritätsinvertierungssignal zugegriffen wird.

2. Speichertestgerät nach Anspruch 1, bei dem die Bitwählschaltung (47) eine vorbestimmte Anzahl Multiplexer (47&sub1;-47n) enthält, von denen jeder mit dem Adressensignal (AD) beliefert wird und selektiv ein spezifiziertes der Bits in dem Adressensignal ausgibt.

3. Speichertestgerät nach Anspruch 1 oder 2, bei dem in dem Polaritätsinvertierungsdatenspeicher (48) der eine Logikwert an jeder zusammengesetzten Adresse (CA) gespeichert ist, die den logischen Ausdruck erfüllt.

4. Speichertestgerät nach Anspruch 1, 2 oder 3, ferner umfassend einen weiteren Polaritätsinverter (16) der mit dem Erwartungswertdatensignal (ED) beliefert wird und es intakt oder nach Umsetzung seiner Logik nach Maßgabe der Logik des Polaritätsinverterierungssignals (CS) ausgibt, und einen Logikkomparator (30) zur Durchführung eines logischen Vergleichs zwischen der Ausgabe des anderen Polaritätsinverters (16) und aus dem im Test befindlichen Speicher (20) ausgelesenen Daten sowie zur Ausgabe des Ergebnisses des logischen Vergleichs.