DE69126400T2

DE69126400T2 - Fehleranalysegerät für mit Redundanzschaltungen versehene Speicher

Info

Publication number: DE69126400T2
Application number: DE69126400T
Authority: DE
Inventors: Hisao Tsukakoshi
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-11-13
Filing date: 1991-11-13
Publication date: 1997-10-23
Anticipated expiration: 2011-11-14
Also published as: KR950013401B1; KR920010653A; EP0485976B1; US5363382A; EP0485976A3; DE69126400D1; JPH04177700A; EP0485976A2

Description

Hintergrund der Erfindung

Die vorliegende Erfindung betrifft eine Speicherfehler- Analysiervorrichtung, um zu analysieren, ob ein analysierter Speicher mit einer Redundanzschaltung fehlerhaft ist oder nicht, und ob ein Austauschen mit einer Redundanzschaltung möglich ist.
Allgemein führt eine Speicherfehler-Analysiervorrichtung eine individuelle Fehleranalyse für die Speicherzellen eines Speichers durch, der Redundanzschaltungen hat und der analysiert wird, und wenn eine fehlerhafte Speicherzelle vorhanden ist, wird eine Entscheidung getroffen, ob dieser Fehler durch eine Redundanzschaltung gerettet werden kann oder ob nicht. Fig. 1 zeigt eine bekannte Speicherfehler- Analysiervorrichtung. Diese Speicherfehler- Analysiervorrichtung ist mit einem Generator von algorithmischen Mustern 2 (hiernach als ALPG bezeichnet), einem vergleicher 4, und einem Fehleranalysierspeicher 8 (hiernach mit FAM bezeichnet) versehen. Zuerst werden Adressignale und Datensignale zum testen vom ALPG 2 an einen zu testenden Speicher (MUT) 50 gesendet, welches ein Speicher mit einer Redundanzschaltung ist, und ein Lesen wird durchgeführt, nachdem Daten in die Speicherzellen des MUT 50 geschrieben worden sind und in Übereinstimmung mit diesen Adressignalen. Dann werden die geschriebenen Daten durch den Vergleicher 4 verglichen und Fehlersignale werden an das FAM 8 gesendet, falls die zwei verschieden sind. Dieses FAM 8 hat einen Speicherbereich, der die gleiche Größe hat wie die Speicherzellenanordnung des MUT 50, und jeder der Speicherzellen des FAM 8 ist die gleiche Adresse zugewiesen wie einer dem MUT 50 entsprechenden Speicherzelle. Dann, wenn Fehlersignale von dem Vergleicher gesendet werden, wird das Datum "1" in das entsprechende Speicherelement des FAM 8 geschrieben. Genauer gesagt, wie zum Beispiel in Fig. 2 (a) gezeigt, wenn ein Fehler in einer Speicherzelle mit der Zeilenadresse X und der Spaltenadresse Y0 des MUT 50 vorhanden ist, dann wird, wie in Fig. 2 (b) gezeigt, das Datum "1" an die Zeilenadresse X&sub4; und die Spaltenadresse Y&sub0; der entsprechenden Speicherzelle geschrieben. Im folgenden wird die Adresse einer Speicherzelle mit der Zeilenadresse X und der Spaltenadresse Y einfach als (X, Y) bezeichnet. Auf die gleiche weise, wenn ein Fehler in Speicherzellen vorhanden ist, die die Adressen (X&sub1;, Y&sub1;) und (X&sub3;, Y&sub3;) im MUT 50 haben, dann werden Daten "1" in die Speicherzellen des FAM 8 beschrieben, die die Adressen (X&sub1;, Y&sub1;) und (X&sub3;, Y&sub3;) haben. Darüber hinaus werden die Speicherzellen des FAM 8 so initialisiert, daß Daten "0" vor dem Durchführen eines Analysevorgangs gespeichert werden.
Auf diese Weise werden die Adressignale und die Datensignale vom ALPG 2 als die Basis für ein Analysieren verwendet, ob oder ob nicht jede einzelne der Speicherzellen im MUT 50 einen Fehler aufweist, und zum schreiben von "1" in entsprechende Speicherzellen im FAM 8, wenn ein Fehler vorhanden ist. Die Daten, die in dieses FAM 8 geschrieben werden, werden als eine Basis für eine nicht in der Figur gezeigte Entscheidungsvorrichtung verwendet, um zu urteilen, ob das MUT 50 durch eine Redundanzschaltung gerettet werden kann oder ob nicht.
In einer bekannten Speicherfehler-Analysiervorrichtung, wie z.B. oben beschrieben, ist es notwendig, ein FAM 8 zu haben, das einen Messpeicher großer Kapazität hat, von der gleichen Größe wie das MUT 50, und so ist es nötig, ein FAM zu haben, das ein extrem großen Speicher aufweist, wenn Speicher großer Kapazität analysiert werden und wenn eine gleichzeitige Analyse von einer Mehrzahl von Speichern vorgenommen wird. Wenn z.B. sechzehn Speicher mit je einer Kapazität von 4 Mbits analysiert werden sollen, dann ist es nötig, ein FAM zu haben, das eine Minimalkapazität von 64 Mbits hat. Dann, wenn die Kapazität des FAM 8 größer wird, tritt das Problem einer großen Vergrößerung der Entscheidungszeit dafür auf, ob ein Retten durch eine Redundanzschaltung möglich ist oder ob nicht.
In C. Evans, Testing Repairable RAMs und Mostly Good Memories, IEEE Test Conference 1981, wird eine Methode beschrieben, bei der in einem Zeilen- und/oder Spalten-Redundanzschema eine Speicherfehlerkarte in einer reduzierten Version gespeichert wird, indem ganze Spalten bzw. Zeilen auf ein Adressfolge-RAM zugeordnet werden.
Ein Verfahren, um eine Halbleiter-Speichervorrichtung zu reparieren, wird in der US-A- 4627053 beschrieben. Das Testergebnis eines Speichertests wird in einer Speicherfehlerkarte gespeichert. Für den Reparaturvorgang werden fehlerhafte Bits in Zeilen und Spalten gezählt und eine reduzierte Fehlerbitmatrix wird erzeugt. Zuerst wird jedoch ein zeitaufwendiges Aufzeichnen des Gerätfehlermusters in der Speicherfehlerkarte durchgeführt.
Die EP-A- 0125 633 beschreibt, die für das Speichertesten benötigte Zeit zu verringern, indem während eines Testens nur für eine Reparaturentscheidung nötige Daten gespeichert werden. Bei diesem Verfahren werden die Orte von fehlerhaften Bits in einer komprimierten Datenmatrix gespeichert.

Zusammenfassung der Erfindung

Im Licht der mit der bekannten Vorrichtung verbundenen Probleme hat die vorliegende Erfindung die Aufgabe, eine Speicherfehler-Analysiervorrichtung bereitzustellen, die die Speicherkapazität des FAM verringern kann und die auch die Entscheidungszeit verringern kann, ob eine Rettung möglich ist oder ob nicht.
Die Speicherfehler-Analysiervorrichtung der vorliegenden Erfindung ist mit den Merkmalen nach Anspruch 1 versehen. Bei der Speicherfehler-Analysiervorrichtung der vorliegenden Erfindung und mit dem in Anspruch 1 beschriebenen Aufbau, führt die Adresszuweisungsvorrichtug eine Adresszuweisung aus, das heißt, eine Adresskomprimierung für den Fehleranalysierspeicher, so daß eine Mehrzahl von Speicherzellen des MUT auf der Basis einer vorbestimmten Regel einer der Speicherzellen des Fehleranalysierspeichers entsprechen, und wenn zumindest eine Speicherzelle der Mehrzahl von Speicherzellen fehlerhaft ist, dann wird Fehlerinformation in die dem Fehleranalysierspeicher entsprechende Speicherzelle geschrieben. Durch Ausführen von Adresskomprimierung wird die für das FAM nötige Größe kleiner als die in der bekannten Vorrichtung benötigte und dadurch ist es möglich, die Entscheidungszeit für ein Fehlerretten zu vermindern.
Gemäß der vorliegenden Erfindung, wie oben beschrieben, ermöglicht das Durchführen von Adresskomprimierung durch den Fehleranalysierspeicher, daß die Kapazität des FAM vermindert wird und ermöglicht auch, daß die für eine Entscheidung für ein Fehlerretten benötigte Zeit verkürzt wird.

Kurze Beschreibung der Zeichnungen

In den angefügten Figuren zeigen:
Fig. 1 ein Blockdiagramm,. das den Aufbau einer bekannten Speicherfehler-Analysiervorrichtung veranschaulicht;
Fig. 2 eine Ansicht, die den Betrieb einer bekannten Speicherfehler-Analysiervorrichtung beschreibt;
Fig. 3 ein Blockdiagramm des Aufbaus eines ersten Ausführungsbeispiels einer Speicherfehler-Analysiervorrichtung gemäß der vorliegenden Erfindung;
Fig. 4 eine Ansicht, die das Schreiben von Fehlerinformation in einen Fehleranalysierspeicher (FAM) gemäß der vorliegenden Erfindung beschreibt;
Fig. 5 eine Ansicht, die eine Adresszuweisung gemäß der vorliegenden Erfindung beschreibt;
Fig. 6 ein Blockdiagramm des Aufbaus eines zu testenden Speichers (MUT), das durch die vorliegende Erfindung analysiert wird;
Fig. 7 ein Blockdiagramm des Aufbaus eines zweiten Ausführungsbeispiels einer Speicherfehler-Analysiervorrichtung gemäß der vorliegenden Erfindung;
Fig. 8 eine Ansicht, die den Betrieb eines zweiten Ausführungsbeispiels einer Speicherfehler-Analysiervorrichtung gemäß der vorliegenden Erfindung beschreibt; und
Fig. 9 eine Ansicht, die den Betrieb eines dritten Ausführungsbeispiels einer Speicherfehler-Analysiervorrichtung gemäß der vorliegenden Erfindung beschreibt.

Genaue Beschreibung der bevorzugten Ausführungsbeispiele

Fig. 3 zeigt ein Blockdiagramm des Aufbaus eines ersten Ausführungsbeispiels einer Speicherfehler-Analysiervorrichtung gemäß der vorliegenden Erfindung. Die Speicherfehler- Analysiervorrichtung dieses Ausführungsbeispiels ist die in Fig. 1 gezeigte bekannte Speicherfehler-Analysiervorrichtung, die neu mit einer Adresszuweisungsvorrichtung 6 versehen ist. Diese Adresszuweisungsvorrichtung.6 empfängt Signale von der ALPG 2 und führt eine Adresszuweisung in bezug auf den FAM 8 aus. Diese Adresszuweisung wird durchgeführt auf der Basis der Anzahl von Zeilen und Spalten, die geschaltet werden, wenn eine fehlerhafte Zeile oder eine fehlerhafte Spalte des MUT 50 geschaltet werden, für eine redundante Zellenzeile oder eine redundante Zellenspalte. Dies ist in den Fig. 5 und Fig. 6 gezeigt.
Fig. 6 zeigt das MUT 50 und dieses MUT 50 hat eine Speicherzellenanordnung 51, eine Zeilenredundanzschaltung 52 und eine Spaltenredundanzschaltung 53. Wenn die Zellenreihe der Speicherzellenanordnung 51, für die die Zeilenadresse 2X und die Spaltenadresse 2Y ist, fehlerhaft ist, und die Zellenzeile, für die die Zeilenadresse 2X ist, mit der Redundanzzellenzeile 52a der Zeilenredundanzschaltung 52 ersetzt wird, und zur gleichen Zeit die Zellenzeile, für die die Zeilenadresse 2X+1 ist, mit der anderen Redundanzzellenzeile 52b der Redundanzschaltung 52 ersetzt wird, und wenn die Spaltenzeile, für die die Spaltenadresse 2Y ist, mit der Redundanzzellenspalte 53a der Spaltenredundanzschaltung 53 ersetzt wird, die Zellenspalte, deren Spaltenadresse 2Y+1 ist, zur gleichen Zeit auch mit der anderen Redundanzzellenspalte 53b der Spalteredundanzschaltung 53 ersetzt wird, dann ist die Anzahl der zur gleichen Zeit ersetzten Zeilen und Spalten je 2.
Fig. 5 zeigt die Adresszuweisung des FAM 8 für diesen Fall. Den zwei durchgehenden Zellenzeilen X2i, X2i+1 (i=0,1 ....) der Speicherzellenanordnung 51 des MUT 50 werden Adressen so zugewiesen, daß sie den Zellenzeilen Xi des FAM 8 entsprechen, und den zwei durchgehenden Zellenzeilen Y2i, Y2i+1 (i=0,1 ....) der Speicherzellenanordnung 51 des MUT 50 werden Adressen so zugewiesen, daß die Zellenzeilen Yi des FAM 8 entsprechen. Genauer gesagt, wie z.B. in Fig. 5 gezeigt, jede Speicherzelle, für die die Adresse der Zellenreihe 51 (X&sub4;, Y&sub2;), (X&sub4;, Y&sub4;), (X&sub5;, Y&sub2;) und (X&sub5;, Y&sub3;) ist, wird zugewiesen, so daß sie der Speicherzelle des FAM 8 entspricht, deren Adresse (X&sub2;, Y&sub1;) ist. Demzufolge ist es möglich, eine Adresskomprimierung zu erhalten. Wenn die Adresse der Zellenzeile Y oder der Zellenzeile X der Speicherzellenanordnung 51 des MUT 50 in einer binären Schreibweise ausgedrückt wird, wie AnAn-1 ... A&sub1;A&sub0; (Ai (i = 0, ... n), wobei A entweder 0 oder 1 ist), dann kann die niedrigste Ordnung vernachlässigt werden, die binären An An-1... Ai können als die Adresse entsprechend der Zellenzeile oder Zellenspalte des FAM 8 erhalten werden.
Das Folgende ist eine Beschreibung einer Fehleranalyse unter Verwendung eines FAM für das die Adresszuweisung so ist, wie es in Hinblick auf Fig. 4 durchgeführt worden ist. Nun, wie in Fig.4 gezeigt, ist die Speicherzellenanordnung 51 des MUT 50 an Adressen (X&sub1;, Y&sub1;), (X&sub4;, Y&sub1;), (X&sub5;, Y&sub1;), (X&sub0;, Y&sub4;), (X&sub0;, Y&sub5;) und (X&sub1;, Y&sub5;) fehlerhaft. Wenn dieses auftritt, ist die Speicherelle mit der Adresse (X&sub0;, Y&sub0;) fehlerhaft und so, auch dann wenn die Speicherzellen der Speicherzellenanordnung 51 mit den Adressen (X&sub0;, Y&sub0;), (X&sub1;, Y&sub0;) und (X&sub0;, Y&sub1;) nicht fehlerhaft sind, werden Daten "1" in die Speicherzelle des FAM 8 mit der entsprechende Adresse geschrieben. Dann sind die Adressen (X&sub0;, Y&sub4;), (X&sub1;, Y&sub4;), (X&sub0;, Y&sub5;) und (X&sub1;, Y&sub5;) fehlerhaft und so werden Daten "1" in die Speicherzelle des FAM 8 mit der entsprechenden Adresse geschrieben.
Nachdem eine Fehleranalyse auf diese Weise durchgeführt worden ist, werden die in das FAM 8 geschriebenen Daten als eine Basis für die Entscheidungsvorrichtung (nicht in der Figur angezeigt) verwendet, um zu urteilen, ob daß MUT 50 gerettet werden kann oder nicht. Wenn z.B. Daten wie in Fig. 4 (b) gezeigt in das FAM 8 geschriebenen sind, ist die für ein Retten notwendige Anzahl von Zeilenredundanzschaltungen und Spaltenredundanzschaltungen je eins und somit ist ein Retten möglich.
Gemäß des ersten wie oben beschriebenen Ausführungsbeispiels wird die Größe des notwendigen Bereichs des FAM 8 ungefähr ein viertel der herkömmlich benötigten. Und eine Entscheidungszeit für ein Fehlerretten kann auf einen kleinen Abfragebereich reduziert werden.
Darüber hinaus wurde in dem oben beschriebenen Ausführungsbeispiel die Beschreibung für ein gleichzeitiges Ersetzen für zwei Zeilen und zwei Spalten gegeben, wenn jedoch die Anzahl von Zeilen und die Anzahl von Spaten für ein gleichzeitiges Ersetzen je (≥1) und n (≥1) ist (mit der Ausnahme, daß m = n = 1), dann ist es möglich, die Adresszuweisung auf die gleiche Weise durchzuführen, und die Größe des notwendigen Bereichs des FAM wird zu 1/(m x n) der herkömmlich benötigten,
Fig. 7 zeigt den Aufbau eines zweiten Ausführungsbeispiels der Speicherfehler-Analysiervorrichtung gemäß des zweiten Aus führungsbeispiels. Die Speicherfehler-Analysiervorrichtung dieses zweiten Ausführungsbeispiels ist die Speicherfehler- Analysiervorrichtung des ersten Ausführungsbeispiels, und in Fig. 3 gezeigt, und ist neu mit einem Fehleranalysierspeicher (FAM) 10 versehen. Dieses FAM 10 hat einen Speicherbereich der gleichen Größe wie das MUT 50, das analysiert wird, und wenn ein Fehler in der Speicherzelle mit der Adresse (X, Y) der Speicherzellenanordnung 51 des MUT 50 auftritt, werden die Fehlersignale von dem Vergleicher 4 verwendet, als die Basis dafür, die Daten "1" in die Speicherzelle, die die Adresse (X, Y) hat und der Speicheranordnung des FAM 10 entspricht, zu schreiben. Genauer gesagt, wie in Fig. 8(a) gezeigt, wenn Fehler in den Speicherzellenadressen der Speicherzellenanordnung 51 des MUT 50 vorhanden sind, und die Adressen (X&sub2;, Y&sub1;), (X&sub2;, Y&sub2;), (X&sub4;, Y&sub4;), (X&sub4;, Y&sub5;), (X&sub5;, Y&sub4;) und (X&sub5;, Y&sub5;) haben, dann werden Daten "1" in die entsprechende Speicheranordnung des FAM 10 geschrieben mit den Adressen (X&sub2;, Y&sub1;), (X&sub2;, Y&sub2;), (X&sub4;, Y&sub4;), (X&sub4;, Y&sub5;), (X&sub5;, Y&sub4;) und (X&sub5;, Y&sub5;). Darüber hinaus führt zu diesem Zeitpunkt das FAM 10 eine Adresskomprimierung durch und die Daten "1" werden in die Speicherzellen geschrieben, die die Adressen (X&sub1;, Y&sub0;), (X&sub1;, Y&sub1;) und (X&sub2;, Y&sub2;).
In diesem zweiten Ausführungsbeispiel wird das FAM 8, das Fehlerinformation enthält, die einer Adresskomprimierung unterzogen worden ist, für eine Entscheidung verwendet, ob eine Rettung unter Verwendung der Redundanzschaltungen möglich ist oder ob nicht, und das FAM 10, das die keiner Adresskomprimierung unterzogene Adressinformation enthält, wird bei der Ausgabe der Feldkarte und ähnlichem für eine Fehleranalyse verwendet. Es ist unnötig zu sagen, daß das zweite Ausführungsbeispiel den gleichen Effekt erzielen kann, wie das erste Ausführungsbeispiel
Fig. 9 zeigt einen Aufbau eines dritten Ausführungsbeispiels einer Speicherfehler-Analysiervorrichtung gemäß der vorliegenden Erfindung. Die Speicherfehler- Analysiervorrichtung dieses dritten Ausführungsbeispiels ist für eine gleichzeitige Analyse einer Vielzahl (vier in diesem Ausführungsbeispiel) von MUT 50&sub1;, 50&sub2;, 50&sub3; und 50&sub4; und ist mit einem ALPG 2, Vergleichern 4&sub1;, 4&sub2;, 4&sub3; und 4&sub4;, einer Adresszuweisungsvorrichtung 6, einem FAM 8, einem Datenauswähler 9 und einem FAM 10 versehen. Das FAM 8 führt eine Adresszuweisung (Adresskomprimierung) durch die Adresszuweisungsvorrichtung 6 aus, das FAM 10 führt jedoch keine Adresskomprimierung durch. Wenn eine Speicherzelle des MUT SOI (i= 1 .... 4) fehlerhaft ist, dann erzeugt der Vergleicher 4i Fehlersignale und die Fehlerinformation ( die Daten "1") werden in die entsprechenden Speicherzellen des geteilten Bereiches des FAM 8 geschrieben. Auf der anderen Seite von den vier MUT (50&sub1;, 50&sub2;, 50&sub3;, 50&sub4;) wird die Fehlerinformation von dem MUT 50i in das FAM 10 geschrieben, das von dem Datenauswähler 9 ausgewählt worden ist. Dieses wird durchgeführt, wenn es nicht nötig ist, die ursprünglichen Fehleradressen zu haben, da die ursprünglichen Fehleradressen nicht bekannt sind, wenn die Fehleranalyse durch ein Feldzuordnen vorgenommen wurde.
Es ist unnötig zu sagen, daß das dritte Ausführungsbeispiel den gleichen Effekt erzielen kann, wie das erste Ausführungsbeispiel und daß es möglich ist, eine gleichzeitige Fehleranalyse für eine Mehrzahl von zu testenden Speichern durchzuführen.
Bezugszeichen in den Ansprüchen sind für ein besseres Verständnis gedacht und schränken den Bereich nicht ein.

Claims

1. Eine Vorrichtung zum Analysieren von Fehlern in einem Speicher mit einer Redundanzschaltung, umfassend:

- einen Erzeuger algorithmischer Muster (2), um Adressignale zu erzeugen, die eine Speicherzelle eines zu testenden Speichers (50) mit einer Redundanzschaltung auswählen und um Daten zu erzeugen, die in eine ausgewählte Speicherzelle des zu testenden Speichers (50) geschrieben werden;

- eine Vergleichsvorrichtung (4), um einen Datenlesebetrieb an einer ausgewählten Zelle des zu testenden Speichers (50) durchzuführen, nachdem Daten in eine durch die Adressignale ausgewählte Speicherzelle geschrieben worden sind, und um dann die gelesenen Daten und die Daten von dem Erzeuger algorithmischer Muster (2) zu vergleichen, ob sie übereinstimmen oder nicht, und wenn sie nicht übereinstimmen, um ein Fehlersignal zu erzeugen, das anzeigt, daß die Speicherzelle fehlerhaft ist; und

-einen Fehleranalysierspeicher (8) mit einer Vielzahl von Speicherzellen; und

die Vorrichtung zum Analysieren von Fehlern dadurch gekennzeichnet ist, daß sie weiter umfaßt:

- eine Adresszuweisungsvorrichtung (6), um Adressignale von dem Erzeuger algorithmischer Muster (2) zu erhalten und um eine Adresszuweisung für den Fehleranalysierspeicher (8) durchzuführen, so daß eine Block einer Vielzahl von Speicherzellen des zu testenden Speichers (50) auf der Basis einer vorbestimmten Regel einer einzelnen Speicherzelle des Fehleranalysierspeichers (8) entspricht, wobei die Dimensionen eines Blocks zumindest zwei Zellen in der Spaltenrichtung und zumindest zwei Zellen in der Zeilenrichtung sind; und

- eine Vorrichtung zum schreiben von Fehlerinformation in eine einzelne Speicherzelle des Fehleranalysierspeichers (8), falls ein Fehlersignal für mindestens einer der enstsprechenden Vielzahl von Speicherzellen erzeugt worden ist.

2. Die Speicherfehler-Analysiervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Fehleranalysierspeicher (8) angepaßt ist, Fehlerinformation in eine Speicherzelle zu schreiben, die einer fehlerhaften Speicherzelle entspricht, wenn Fehlersignale von der Vergleichsvorrichtung (4) gesendet werden, die einen Fehler in der Speicherzelle in dem zu testenden Speicher (50) anzeigen.

3. Die Speicherfehler-Analysiervorrichtung nach Anspruch 2, weiter umfassend:

einen zweite Fehleranalysierspeicher (10) mit einem Speicherbereich der gleiche Größe wie der des zu testenden Speichers (50), worin der zweite Fehleranalysierspeicher (10) angepaßt ist, Daten auf der Basis der von der Vergleichsvorrichtung ausgegebenen Fehlersignale in eine Speicherzelle zu schreiben, wenn der zu testende Speicher (50) fehlerhaft ist.

4. Die Speicherfehler-Analysiervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der zu testende Speicher (50) mehrzahlig vorgesehen ist und die Speicheranalysiervorrichtung eine gleichzeitige Analyse der mehrzahligen Anzahl von zu testenden Speichern (50&sub1;, 50&sub2;, 50&sub3;, 50&sub4;) durchführt.

5. Die Speicherfehler-Analysiervorrichtung nach Anspruch 4, weiter umfassend:

einen zweiten Fehleranalysierspeicher (10) mit einem Speicherbereich der gleichen Größe wie der des zu testenden Speichers (50), worin der zweite Fehleranalysierspeicher (10) angepaßt ist, Daten auf der Basis der von der Vergleichsvorrichtung ausgegebenen Fehlersignale in eine Speicherzelle zu schreiben, wenn der zu testende Speicher (50) fehlerhaft ist.

6. Die Speicherfehler-Analysiervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß der erste Fehleranalysierspeicher (8) angepaßt ist, eine Speicherzuweisung durch die Adresszuweisungsvorrichtung (6) durchzuführen, und der zweite Fehleranalysierspeicher (10) angepaßt ist, Fehlerinformation eines ausgewählten zu testenden Speicher (50&sub1; - 50&sub4;) zu schreiben und keine Adresszuweisung durchzuführen.