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GEBIET DER
ERFINDUNG
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Die Erfindung betrifft allgemein
eine automatische Prüfvorrichtung
zum Prüfen
von Halbleiterbauelementen und insbesondere eine Fehlererfassungsvorrichtung
und ein Verfahren zur Verwendung in einem Halbleiterbauelementprüfgerät.
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HINTERGRUND
DER ERFINDUNG
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Halbleiterspeicherhersteller sind
ständig
bestrebt, die Kosten zur Herstellung von Speicherbauelementen zu
minimieren, um konkurrenzfähig
zu bleiben. Eines der wichtigeren Herstellungsverfahren umfaßt das Prüfen jedes
Bauelements, um die Zuverlässigkeit
und Betriebsfähigkeit
unter verschiedenen Bedingungen sicherzustellen. Die Vorrichtung,
die verwendet wird, um die Prüfung
durchzuführen,
wird häufig
als automatische Prüfvorrichtung
oder "Prüfgerät" bezeichnet.
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Herkömmliche Prüfgeräte weisen im allgemeinen eine
Schaltungsanordnung auf, die sich mit einem oder mehreren Speicherprüflingen
(MUT) koppeln läßt und Signale
in ausgewählte
Speicherstellen im MUT schreibt. Die geschriebenen Signale werden danach
wieder gelesen und vom Prüfgerät zwecks Vergleich
mit erwarteten Signalen erfaßt.
Die Fehlerergebnisse des Vergleichs bestimmen im allgemeinen, ob
der MUT die Prüfung
bestanden hat oder eine Reparatur erfordert.
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Viele Speicherbauelemente verwenden
redundante Zeilen und Spalten zur Verwendung bei der Reparatur des
Bauelements, falls während
der Prüfung
Fehler ermittelt werden. Dieses Merkmal verbessert die Ausbeuten
in bezug auf die Anzahl der kommerziell akzeptablen Bauelemente.
Herkömmliche
Speicherprüfgeräte weisen
normalerweise eine oder mehrere Redundanzreparaturstationen auf,
um eine oder mehrere Zeilen oder Spalten durch verfügbare redundante
Zeilen/Spalten zu ersetzen. Bevor die Redundanzanalyse stattfinden
kann, muß jedoch die
zuverlässige
Anfangserfassung der Fehlerdaten durch das Prüfgerät erfolgen.
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Herkömmlicherweise haben Prüfgeräte bereits
zu Beginn Fehlerdaten in RAM-Speichern mit Kapazitäten gespeichert,
die in der Größe dem MUT entsprechen.
Im allgemeinen als Erfassungs-RAMs bezeichnet, speichern die Speicher
Fehlversuchsinformation unter Adressen, die den Adreßspeicherstellen
im MUT physisch entsprechen. Diese Methode stellt praktisch eine
Bitabbilddarstellung des MUT bereit, so daß der Anwender Ansammlungen
von Fehlversuchen schnell erkennen kann, die sich auf ein bestimmtes
Herstellungsproblem beziehen lassen. Dies ist im Umfeld von technischen
Entwicklungen besonders wichtig, um Verarbeitungsprobleme bei der
Herstellung von MUTs frühzeitig
zu diagnostizieren. Eine schnelle Erkennung von Verarbeitungsproblemen
in einer Produktionslinie ist auch wichtig, um Ausfallzeit in der
Produktionslinie zu minimieren und den Erzeugnisdurchsatz und entsprechende
Losausbeuten zu maximieren.
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Der eine Aufbau eines Erfassungs-RAMs verwendet
einen 1 Bit breiten SRAM mit einer Kapazität, die im wesentlichen der
eines MUT entspricht. Bekannt für
seine relativ hohe Betriebsgeschwindigkeit im Zufallsmodus, ist
der SRAM unter dem Gesichtspunkt des Betriebs ein erwünschter
Speichertyp. Leider ist die SRAM-Herstellung in den letzten Jahren
zurückgegangen,
wobei die Zukunftsmöglichkeiten
zweifelhaft sind. Folglich sind die Kosten für ein SRAM-Bauelement ziemlich
hoch.
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Um einen SRAM-losen Erfassungs-RAM
zu erzeugen, haben bisher Fachleute verschiedene DRAM-Implementationen
verwendet. DRAMs sind relativ billig und stellen im allgemeinen
Speicher mit großer
Kapazität
dar, die für
Bitabbild-Erfassungs-RAM-Anwendungen geeignet sind. Diese Bauelemente
weisen wählbare
Betriebsmodi auf, nämlich
entweder einen Zufallsmodus (Verschachtelung) oder einen Burstmodus
(sequentiell). Leider arbeiten DRAMs im Zufallsmodus mit wesentlich
langsameren Geschwindigkeiten als SRAM-Bauelemente, die spezielle
Techniken erfordern, um in Erfassungs-RAM-Anwendungen erfolgreich zu arbeiten.
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Ein Vorschlag zur Verwendung von
DRAMs in einem Fehlererfassungsspeicher, der im US-Patent 5.790.559
von Sato offenbart ist, verwendet Bänke von verschachtelten DRAMs,
um akzeptable Betriebsgeschwindigkeiten während des DRAM-Zufalls-(Verschachtelungs-)Modus
zu erreichen. Die Bänke
haben jeweils eine Speicherkapazität, die der des MUT entspricht,
und erzeugen Ausgangssignale, die verschachtelt sind, um einen schnelleren
seriellen Bitstrom zu erzeugen. Als Alternative zum Zufallsbetriebsmodus
offenbart das Patent auch eine Technik, die den Burstmodus in Kombination
mit einem Adreßumsetzer
verwendet, um mehrere Bits von Fehlversuchsdaten gleichzeitig sequentiell
im Erfassungsspeicher zu speichern.
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Die Vorschläge von Sato erscheinen zwar
in bezug auf ihre beabsichtigten Anwendungen vorteilhaft, aber es
werden mehrere Bänke
von DRAM-Bauelementen für
jeden MUT verwendet. Bei Prüfgeräten, die
immerhin 16 bis 32 MUTs parallel verarbeiten, nähert sich die Anzahl der DRAMs,
die für
alle Erfassungs-RAMs erforderlich sind, unerwünschten Werten, sowohl in bezug
auf Raum- als auch auf Hardwarekosten. Da MUT-Kapazitäten räumlich immer
größer werden,
nehmen außerdem die
entsprechenden herkömmlichen
Erfassungs-RAM-Kapazitäten
auch zu, was bei den Kosten für
größere Speicher
zu Bedenken führt.
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Eine Technik, die von Ohsawa im US-Patent 5.644.578
vorgeschlagen wird, löst
vorgeblich das o. g. Speicherkapazitätsproblem dadurch, daß Fehlerdaten
komprimiert und die komprimierten Fehlerdaten in einem Erfassungsspeicher
mit einer Kapazität gespeichert
werden, die kleiner ist als die eines MUT. Obwohl dieser Vorschlag
die Größe und die
Kosten des Erfassungsspeichers vorgeblich reduziert, beruht das
Speicherschema dennoch auf einer physischen Übereinstimmung zwischen der
Position der fehlerhaften MUT-Speicherelemente und den Erfassungsspeicherstellen.
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Ein weiteres Kompressionsschema,
das allgemein in den beiden US-Patenten 5.317.573 und 4.628.509
offenbart ist, vermeidet die Verwendung eines Erfassungs-RAMs vollständig. Die
Technik weist im allgemeinen einen komprimierten Matrixaufbau auf,
um spezifische "Must-fail"-(Unbedingtfehlerhaft-)Information
zu verfolgen, um zu erkennen, welche redundanten Zeilen oder Spalten
des MUT erforderlich sind, um das Bauelement reparieren zu können. Die
Kompressionsmatrix stellt eine begrenzte Anzahl von adressierbaren
Zeilen und Spalten (entsprechend der Anzahl von redundanten Zeilen
und Spalten) bereit, die physisch den Fehleradressen im MUT entsprechen.
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Obwohl diese Datenkompressionstechnik bei
schnellen Produktionsprozessen vorteilhaft zu sein scheint, wird
auf die Möglichkeit
der Durchführung
einer Bitabbildanalyse verzichtet. Wenn Bauelemente während der
Produktionsprüfung
beständig ausfallen,
wären folglich
Herstellungsverarbeitungsprobleme nicht ohne weiteres erkennbar,
was aber möglicherweise
den Zeitaufwand für
Fehlersuche und Reparatur erhöht.
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Was benötigt wird und bisher nicht
verfügbar war,
ist ein Erfassungs-RAM-Aufbau, der die Fähigkeit zur Rekonstruktion
von Einzelbitabbildern der Fehlerdaten von einem oder mehreren MUTs
aufweist und die Übertragung
solcher Information an eine Redundanzanalyseschaltungsanordnung
mit minimalen Kosten maximiert. Der Erfassungs-RAM und das erfindungsgemäße Verfahren
erfüllen
diese Anforderungen.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Die Fehlererfassungsschaltung gemäß der vorliegenden
Endung reduziert die Kosten im Zusammenhang mit der Erfassung und
Analyse von Fehlerdaten von einem Speicherprüfling (MUT). Dies wird dadurch
erreicht, daß minimale
Information gespeichert wird, die MUT-Speicherelementfehler anzeigt. Durch
Minimierung der gespeicherten Fehlerinformation, die anfänglich erfaßt wird,
wird die nachfolgende Übertragungszeit
zum Übertragen
der Fehlerinformation an eine Redundanzanalyseschaltung auch wesentlich
minimiert, wodurch sich die Prüfproduktivität erhöht.
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Um die vorstehenden Vorteile zu realisieren, umfaßt die Erfindung
in der einen Form eine Fehlererfassungsschaltung zur Identifizierung
von Fehlerortsinformation von einem Prüfling (MUT) mit einer vorbestimmten
Speicherkapazität.
Die Fehlererfassungsschaltung weist eine Fehleremittlungsschaltungsanordnung
auf, die zum Koppeln mit dem MUT geeignet ist und betriebsfähig ist,
Prüfsignale
an den MUT anzulegen und Ausgangssignale von diesem zu Fehlerortsinformation
zu verarbeiten. Eine Nachschlagtabelle ist mit der Fehlerermittlungsschaltungsanordnung
zum Speichern von Fehlerortsinformation gekoppelt.
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Unter einem Aspekt stellt die Endung
eine Fehlererfassungsschaltung zum Identifizieren von Fehlerortsinformation
von einem Prüfling
(MUT) bereit, wobei der Prüfling
eine vorbestimmte Speicherkapazität aufweist, die eine Vielzahl
von Speicherelementen umfaßt,
wobei die Fehlererfassungsschaltung eine Fehlerermittlungsschaltungsanordnung aufweist,
die zum Koppeln mit dem MUT geeignet ist und betriebsfähig ist,
Prüfsignale
an den MUT anzulegen und Ausgangssignale von dem MUT zu Fehlerinformation
zu verarbeiten, wobei die Fehlerinformation fehlerhafte Speicherelementorte
anzeigt, wobei die Fehlererfassungsschaltung gekennzeichnet ist durch:
eine Nachschlagtabelle, die mit der Fehlerermittlungsschaltungsanordnung
gekoppelt ist, zum Speichern der Ortsinformation, so daß die gespeicherte
Ortsinformation zum Aufbau einer Einzelbitabbildung geeignet ist,
die den fehlerhaften Speicherelementort des MUT anzeigt.
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Unter einem weiteren Aspekt stellt
die vorliegende Erfindung ein Verfahren zur Erfassung von Fehlerinformation
von einem MUT zur nachfolgenden Redundanzanalyse bereit, wobei das
Verfahren die Schritte aufweist: Erfassen der Fehlerinformation, Identifizieren
der Orte der Fehler in dem MUT aus der Fehlerinformation, wobei
das Verfahren gekennzeichnet ist durch den folgenden Schritt: Speichern der
identifizierten Fehlerstellen in einer Nachschlagtabelle, so daß die gespeicherten
Fehlerstellen zur Verwendung beim Aufbau einer Einzelbitabbildung geeignet
sind, die fehlerhafte Speicherelementorte des MUT anzeigen.
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In einer weiteren Form umfaßt die Erfindung eine
Fehlerverarbeitungsschaltung zur Bestimmung von Fehlerdaten von
einem MUT und zur Analyse der Fehlerdaten, um den MUT zu reparieren.
Die Fehlerverarbeitungsschaltung weist eine Fehlererfassungsschaltung
mit einer Fehlerermittlungsschaltungsanordnung auf, die zum Koppeln
mit dem MUT geeignet ist und betriebsfähig ist, Prüfsignale an den MUT anzulegen.
Die Fehlererfassungsschaltungsanordnung verarbeitet auch Ausgangssignale
vom MUT zur Fehlerinformation, die fehlerhafte Speicherelementorte
anzeigt. Eine Nachschlagtabelle ist mit der Fehlerennittlungsschaltungsanordnung
zum Speichern der Ortsinformation gekoppelt. Die Fehlerverarbeitungsschaltung
weist ferner eine Redundanzanalyseschaltungsanordnung auf, um einen
optimalen Ablauf zum Reparieren des MUT einzurichten. Eine Übertragungsschaltungsanordnung
koppelt die Redundanzanalyseschaltungsanordnung mit der Fehlererfassungsschaltung
und arbeitet unabhängig von
der Fehlerermittlungsschaltungsanordnung.
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In einer weiteren Form umfaßt die Erfindung eine
Aussonderungsschaltung zum Unterscheiden zwischen Sparce-fail-(Schwach-fehlerhaft-)Information
und Must-fail-(Unbedingt-fehlerhaft-)Information und zum selektiven
Durchlassen von Sparse-fail-Information, die Fehlerdaten darstellt,
von einem MUT zu einem Fehlerspeicher. Die Aussonderungsschaltung
leitet auch Sparce-fail- und Must-fail-Infornation zu einem Redundanzanalysator.
Die Aussonderungsschaltung weist auf: einen Spaltenflag-Speicher
zum Auffinden von Speicherelementspalten, die eine vorbestimmte
Anzahl von Fehlern haben, die Must-fail-Spalten definieren, und einen Zeilenflag-Speicher
zum Auffinden von Speicherelementzeilen, die eine vorbestimmte Anzahl
von Fehlern haben, die Must-fail-Zeilen definieren. Ein Zeilenfehlversuchszähler wirkt
mit den Zeilen- und dem Spaltenflag-Speicher zusammen, um nach vorprogrammierten
Schwellenkriterien zu Flags setzen.
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Eine weitere Form der Erfindung umfaßt einen
Speicher zur Verwendung in einer Fehlererfassungsschaltung zum Speichern
einer Vielzahl von Mehrbitsignalen, die von einem MUT kommend erfaßt werden.
Die Signale haben eine vorgewählte
Datenstruktur. Der Speicher weist eine Mehrbiteingangsschnittstelle
zum Erfassen der Mehrbitsignale während eines Burstbetriebsmodus
und eine Matrix von Speicherelementen auf, die sich zum Speichern der
Mehrbitsignale mit der Eingangsschnittstelle in Kommunikation befindet.
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In noch einer weiteren Form umfaßt die Erfindung
ein Verfahren zur Erfassung von Fehlerinformation von einem MUT
zur nachfolgenden Redundanzanalyse. Das Verfahren weist die Schritte
auf: Erfassen der Fehlerinformation; Identifizieren der Orte der Fehler
im MUT anhand der Fehlerinformation; und Speichern der identifizierten
Fehlerorte in einer Nachschlagtabelle.
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In einer weiteren Form umfaßt die Endung ein
Verfahren zur Aussonderung von Fehlerinformation, die an einen Fehlererfassungsspeicher übergeben
wird, der geeignet ist, Fehlversuchsadresseninformation von einem
MUT zu speichern. Der Erfassungsspeicher ist durch eine Redundanzanalyseschaltung
zugänglich.
Das Verfahren weist die folgenden Schritte auf: Bestimmen von Must-fail-Information,
Trennen der Must-fail-Information von Sparse-fail-Information, Übergeben
von Sparce-fail-Information an den Erfassungsspeicher; und Weiterleiten der
Must-fail-Information und der Sparce-fail-Information an die Redundanzanalyseschaltung.
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Weitere Merkmale und Vorteile der
vorliegenden Erfindung gehen aus der nachfolgenden ausführlichen
Beschreibung in Verbindung mit den beigefügten Zeichnungen hervor.
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KURZBESCHREIBUNG DER ZEICHNUNGEN
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Die Erfindung wird mit Bezug auf
die nachfolgende ausführlichere
Beschreibung und die beigefügten
Zeichnungen besser verständlich,
in denen folgendes gezeigt ist:
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1 ist
ein verallgemeinertes Blockschaltbild eines Prüfgeräts, das eine Fehlererfassungsvorrichtung
gemäß der vorliegenden
Erfindung verwendet;
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2 ist
eine partielle schematische Darstellung einer Ausführungsform
der Fehlererfassungsschaltung in 1;
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3 ist
ein verallgemeinertes Blockschaltbild des MUT in 1;
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4 ist
ein Blockschaltbild der Must-fail-Schaltungsanordnung in 2;
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5 ist
eine partielle schematische Darstellung einer Ausführungsform
der Fehlererfassungsschaltung in 1;
und
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6 ist
eine Ansicht von zwei bevorzugten Datenstrukturen zur Verwendung
in der Fehlererfassungsschaltung gemäß der vorliegenden Erfindung.
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AUSFÜHRLICHE
BESCHREIBUNG DER ERFINDUNG
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Wenn wir nunmehr 1 betrachten, so weist ein verkürztes Blockschaltbild
eines Halbleiterspeicherprüfgeräts gemäß einer
Ausführungsform der
vorliegenden Erfindung, insgesamt mit 10 bezeichnet, eine
Computerarbeitsstation 12 und eine Prüfsteuereinrichtung 13 auf.
Die Prüfsteuereinrichtung
weist einen Mustergenerator 14 auf, der auf die Arbeitsstation
anspricht, um Adreß- und Datensignale
zum Schreiben und Lesen in und aus einem oder mehreren Prüflingen
(MUT) 16 zu erzeugen. Die Signale, die vom Mustergenerator
erzeugt werden, erreichen den MUT über eine Treiberschaltungsanordnung 17 und
schreiben vorgegebene Daten in vorbestimmte Zeilen- und Spaltenadreßorte im
MUT. Die Fehlererfassungsschaltung, insgesamt mit 20 bezeichnet,
greift anschließend
als Antwort auf gelesene Signale, die von dem Mustergenerator erzeugt werden,
auf den MUT zu, um die Daten zu lesen, und vergleicht sie mit erwarteten
Werten, um fehlerhafte Speicherelementorte im MUT zu identifizieren.
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Mit weiterem Bezug auf 1 verwendet die Fehlererfassungsschaltung 20 gemäß der vorliegenden
Erfindung eine Fehlerermittlungsschaltungsanordnung 22 und
eine Fehlversuchsadressen-Nachschlagtabelle 110,
um die Übertragungsgeschwindigkeit
der Bitabbild-Fehlerinformation vom MUT 16 zur Redundanzanalyseschaltungsanordnung 160 mit
minimalen Hardwarekosten zu maximieren.
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Wenn wir weiter 1 betrachten, so weist die Fehlerermittlungsschaltungsanordnung 22 eine Erfassungs-
und Vergleichslogik zum Koppeln der E/A-Anschlußstifte (nicht dargestellt)
des MUT 16 auf. Die Erfassungs- und Vergleichslogik weist
eine Erfassungsschaltungsanordnung 25 mit einer Anordnung
von Komparatoren (nicht dargestellt), die entsprechend der Konfiguration,
die von der E/A-Selektionslogik 24 gewählt wird, die einzelnen Anschlußstifte
des MUT darstellen. Jeder Komparator versorgt die Synchronunterdrückungslogik 27,
die Synchronunterdrückungssignale
erzeugt, die einem fehlerhaften Zustand an einem bestimmten Anschlußstift während eines
bestimmten Betriebszyklus darstellen.
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Wiederum mit Bezug auf 2 und ausführlicher
weist die E/A-Selektionslogik 24 vorzugsweise eine Vielzahl
von Synchronunterdrückungseingängen 0 bis
79 auf, die über
ein Register 28 mit einem Mustergeneratortakt (BOC) getaktet
werden. Der Ausgang des Registers fächert sich über eine Vielzahl von 20 :
1-Selektorwegen auf, die durch entsprechende Multiplexer M1 bis
M4 gebildet werden. Die Multiplexer liefern entsprechende Einzelbitausgangssignale
an ein ODER-Gatter 30, das wiederum mit dem Eingang eines
EXKLUSIV-ODER-Gatters 32 gekoppelt ist. Das EXKLUSIV-ODER-Gatter
empfängt
ein sekundäres
Eingangssignal von einem invertierten Synchronunterdrückungssignal
INV_SR und erzeugt ein Ausgangssignal, das über ein erstes Silo-(FIFO-)Modul 34 zu
einem UND-Gatter 36 geleitet wird. Das UND-Gatter dient
als Eingang der Aussonderungslogik 70.
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Mit weiterem Bezug auf 2 weist die Musterverteilungslogik 38 in
bevorzugter Ausführlichkeit einen
Adreßselektor 40 auf,
der Adreß-
und Dateninformation an eine Komparatorschaltungsanordnung 60 übergibt.
Die Musterverteilungslogik weist auch einen STC-Weg 42 auf,
der die Schaltung darauf aufmerksam macht, wenn ein Muster von einem
Mustergenerator 14 beginnt und wenn Daten auf der Grundlage
von programmierten Zuständen,
die vom Mustergenerator zugeführt
werden, gespeichert werden sollen. Der Adreßselektor 40 weist
eine 32-Bit-Alternativdatenquelle (ADS) und Sekundär-(SEC-)Busse 44 und 46 auf,
die von entsprechenden Registern 48 und 50 getaktet
werden, die mit einem Mustergeneratortakt (BOC) arbeiten. Die Busse
versorgen 32 Adreßansteuerungsmultiplexer 52,
die Einbitausgangssignale von einem der Busse selektiv durchlassen.
Ein EXKLUSIV-ODER-Gatter 54 empfängt die Quellenansteuerungsausgangssignale
und unterzieht sie einer EXKLUSIV-ODER-Verknüpfung mit den invertierten
Adreßsignalen
INV_ADDR. Ein zweites FIFO-Modul 56 leitet die der EXKLUSIV-ODER-Verknüpfung unterzogenen
Daten synchron mit dem ersten FIFO-Modul 34 weiter, das
im E/A-Selektordatenstrom angeordnet ist. Das Ausgangssignal des
zweiten FIFO wird an die Komparatorschaltungsanordnung 60 übergeben,
zum Vergleich mit dem Erfassungsadreßregister und der Erfassungsadreßfreigabe.
Die FIFO-Strukturen, die in der Fehlererfassungsschaltung gemäß der vorliegenden
Erfindung beschrieben sind, weisen vorzugsweise entsprechende Flip-Flops
(nicht dargestellt) auf, die an den entsprechenden Moduldateneingängen und
-ausgängen
angeordnet sind, können
aber beispielsweise auch Zwischenspeicher oder Speicher umfassen,
wie sie dem Fachmann bekannt sind.
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Die Komparatorschaltungsanordnung 60 weist
ein EXKLUSIV-ODER-Gatter 62 auf, das 32-Bit-MUT-Werte-Signale
CAPTR_CMP_VAL empfängt
und diese zusammen mit dem zweiten FIFO-Ausgangssignal 56, das die
Mustergeneratorinformation darstellt, einer EXKLUSIV-ODER-Verknüpfung unterzieht.
Der Ausgang des EXKLUSIV-ODER-Gatters 62 speist ein NICHT-UND-Gatter 64,
das die Daten zusammen mit den 32-Bit-Erfassungsfreigabesignalen
CAPTR_CMP_ENA einer NICHT-UND-Verknüpfung unterzieht.
Das NICHT-UND-Gatter-Ausgangssignal und ein Freigabesignal SLICE_ENA
werden zum Eingang des Aussonderungslogik-UND-Gatters 36 geleitet.
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Wenn man nunmehr 1 bis 4 betrachtet, so
weist die Aussonderungslogik 70 eine Must-fail-Schaltungsanordnung 71 auf,
die so konfiguriert ist, daß eine
Must-fail-Analyse im MUT 16 durchgeführt wird und daß das Durchlassen
von unnötiger
Fehlerinformation zur Nachschlagtabelle 110 verhindert
wird. Infolge dessen kann die Kapazität der Nachschlagtabelle minimiert
werden, wobei Verbesserungen der Übertragungsgeschwindigkeit
der Fehlerinformation zur Redundanzanalyseschaltungsanordnung 160 entstehen.
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Wenn man insbesondere 3 betrachtet, so weist der
MUT 16 eine vorbestimmte Anzahl von redundanten Zeilen
und Spalten RX und RY auf. Wenn eine bestimmte Zeile oder Spalte
eine Anzahl von Fehlern (die durch X dargestellt sind) hat, die
die Anzahl der redundanten Zeilen überschreiten, beispielweise
mit 73 und 75 bezeichnet, dann müssen diese
Zeilen oder Spalten vollständig
durch die redundanten Strukturen ersetzt werden. Folglich hat der Erfinder
festgelegt, daß,
wenn eine Zeile oder Spalte vollständig zu ersetzen ist, die Fehlerinformation
für diese
Zeile nicht in der Nachschlagtabelle gespeichert werden muß (da sie
repariert werden "muß").
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Mit Bezug auf 4 weist die Must-fail-Aussonderungsschaltungsanordnung 71 ein
Paar Adreß-Flipflops 72 und 73 auf,
die abwechselnd Adressen vom Adreßbus ADDRESS entsprechend den
Taktsignalen speichern, die von einem Steuerungsregister 75 erzeugt
werden. Die Flipflops speichern alternierend 32-Bit-Adressen, die
entsprechende UND-Gatteranordnungen 76 und 77 versorgen. Die
Gatteranordnungen schließen
selektiv vorbestimmte Adressen aus. Ein Komparator 78 empfangt das
Ausgangssignal der UND-Gatteranordnungen und vergleicht die aktuelle
Adresse (die in einem der Flipflops gespeichert ist) mit der vorherigen
Adresse (die in dem anderen Flipflop gespeichert ist). Ein Zeilenzähler 79 ist
mit dem Synchronunterdrückungssignalweg
DATA S/R gekoppelt und wird immer dann inkrementiert, wenn ein Fehler
(Synchronunterdrückung)
ermittelt wird. Der Zähler
weist eine Rücksetzanschluß R auf,
die den Zähler
als Antwort auf ein Hochpegel-Komparatorausgangssignal löscht. Wenn die
Zeile mit der aktuellen und der vorherigen Adresse die gleiche ist,
ist das Ausgangssignal des Komparators im allgemeinen auf Tiefpegel.
Wenn die Zeilen unterschiedlich sind, dann ist das Komparatorausgangssignal
auf Hochpegel, wobei der Zähler
zurückgesetzt
wird.
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Das Ausgangssignal des Zeilenzählers 79 wird
einem zweiten Komparator 80 zugeführt, der den Zählwert mit
einem vorprogrammierten Schwellzählwert
vergleicht, der im Register 81 gehalten wird. Wenn der
Schwellwert überschritten
wird, sendet der Komparator ein Schreibfreigabesignal an einen Zeilenflag-Speicher 82 und
ein logisches Tiefpegelsignal an das Aussonderungslogik-Datenausgangs-UND-Gatter 83,
wodurch verhindert wird, daß weitere
Fehlerdaten für
diese Zeile in den Erfassungs-RAM geladen werden. Die Steuerung
des Spaltenflag-Speichers 84 wird durch Festlegungen realisiert,
die der Redundanzanalysator trifft, der Must-fail-Spalten als Funktion
von Zeilenfehlern identifiziert.
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Wenn man nunmehr 5 betrachtet, so versorgt der Ausgang
der Aussonderungslogik 70 eine Übertragungsschnittstelle 90,
die Sparce-fail-Information mit hoher Geschwindigkeit in die Fehlversuchsadressen-Nachschlagtabelle 110 lädt. Die Übertragungsschnittstelle
weist ein 32-Bit-Eingangs-ODER-Gatter 92 auf,
das mit dem Ausgang der Must-fail-Aussonderungsschaltungsanordnung 71 gekoppelt
ist, um Synchronunterdrückungssignale SR0
bis SR31 zu empfangen. Der Ausgang des ODER-Gatters versorgt eine Daten-FIFO-Steuereinrichtung 94,
die mit einer Erfassungs-RAM-Steuereinrichtung 96 zusammenwirkt
und die Pipeline-Verarbeitung der Daten über ein Paar alternierende
64 × 64-"Pingpong"-FIFOs 98 und 100 steuert.
Die Daten-FIFO-Steuereinrichtung weist einen Zähler (nicht dargestellt) auf,
der jedesmal inkrementiert wird, wenn ein Fehler an einem der SR-Eingänge eintrifft. Jedes
Pingpong-FIFO empfangt effektiv Daten von der Aussonderungslogik 70 über entsprechende
Datenweg-FIFOs 102 und 104. Die Pingpong-FIFOs
erzeugen abwechselnd 64-Bit-Ausgangssignale, die einen Datenstrom
bilden, der mit der doppelten Eingangsdatenrate arbeitet und der
so konfiguriert ist, daß er
eindeutigen programmierbaren Datenstrukturen entspricht, die die
Möglichkeiten
der Fehlversuchsadressen-Nachschlagtabelle 110 maximieren.
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In einer Ausführungsform umfaßt die Nachschlagtabelle 110,
die allgemein als Erfassungs-RAM bezeichnet wird, vorzugsweise einen
Halbleiterspeicher, z. B. ein SDRAM-Bauelement. Die Vorrichtung weist
ein 64 Bit breiten Eingang D/Q auf, um Daten aus den Pingpong-FIFOs 98 und 100 mit
hoher Geschwindigkeit in einen linearen Ganzseiten-Burstbetriebsmodus
sequentiell zu laden.
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Um die Vorteile der hohen Geschwindigkeit des
Erfassungs-RAM-Burstmodusmerkmals zu maximieren, hat der Erfinder
einzigartige Datenstrukturen erfunden, die in 5 gezeigt sind und die entsprechende
Ketten von MUT-Adreßinformation und/oder
Befehlsinformation umfassen. Eine Adreßinformationsdatenstruktur 112 weist
vorzugsweise MUT-E/A-Anschlußstiftinformation,
die in den Bits 0 bis 31 codiert ist, und die Fehlversuchsadreßinformation
in den Bits 32 bis 62 auf. Das Bit 63 wird verwendet, um eine Adreßkette von
einer Befehlskette zu unterscheiden. Eine Befehlsdatenstruktur 114 verwendet
dagegen eine vorbestimmte Anzahl von Bits, um einen Operanden zu
codieren, wobei ein zweites Feld von Bits dazu dient, Operationscode
zu identifizieren. Wie die Adreßstruktur,
verwendet auch die Befehlsdatenstruktur ein Bit (63), um sich selbst
von der Adreßdatenstruktur 112 zu
unterscheiden.
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Wenn man weiterhin 4 betrachtet, so weist ein Erfassungs-RAM 110 eine
Vielzahl von Steuerungseingängen
auf, die häufig
SDRAM-Bauelementen zugeordnet sind, z. B. ADDR (Adresse des Multiplexierers),
RAS (Zeilenadreßstrobe-Impuls), CAS
(Spaltenadreßstrobe-Impuls),
WE (Schreibfreigabe), CS (Chipansteuerung) und CKE (Taktfreigabe).
Die Steuerungseingänge
empfangen entsprechende programmierte Steuerungssignale von der Erfassungs-RAM-Steuereinrichtung 96.
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Die Erfassungs-RAM-Steuereinrichtung 96 ist
vorzugsweise als endlicher Automat konfiguriert. Die Steuereinrichtung
führt viele
Steuerungsfunktionen durch, einschließlich Burstsignalisierung des
Erfassungs-RAMs 110 zum Laden von Fehlversuchsadreßinformation,
Auffrischen des Erfassungs-RAMs und Koordinieren der Steuerung der
Pingpong-FIFOs 98 und 100 mit der Daten-FIFO-Steuereinrichtung 94.
Die Steuerungsausgangssignale der Steuereinrichtung für den Erfassungs-RAM
werden über
eine Anordnung von Registern 116 umgetaktet, die mit einem
sehr schnellen 8-ns-Periodentakt arbeiten (125 MHz). Der Taktbereichsübergang
dient auch dazu, die Betriebsmöglichkeiten
des Erfassungs-RAMs zu maximieren. Weitere Funktionen, die von der
Steuereinrichtung bestimmt werden, sind u. a. Speicherlesevorgänge zur
Redundanzanalyseübertragung
und System-Schreib/Lesevorgänge
zwecks Diagnose.
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Der Zugriff auf Fehlversuchsadressen
im Erfassungs-RAM 110 erfolgt durch eine Schnittstellen- oder Übertragungsschaltungsanordnung 120 (1 und 4), die den Erfassungs-RAM mit der Redundanzanalyse-(RA-)Schaltungsanordnung 160 koppelt (1). Die Übertragungsschaltungsanordnung weist
auf: einen endlichen Abtastautomat (FSM) 122, um die Übertragung
von Daten vom Erfassungs-RAM
zur RA-Schaltungsanordnung 160 zu steuern, und eine ISE-Logik 124,
um die Gültigkeit der übertragenen
Daten zu bestimmen. Die Abtast-FSM ist mit der Erfassungs-RAM-Steuereinrichtung 96 verbunden,
um Datenübertragungen
anzugeben, und arbeitet mit einem freilaufenden 16-ns-Periodentakt.
Die Register 126 und 128 werden mit einem 8-ns-Takt
(CLK 8) parallel geladen und mit dem 16-ns-Takt (CLK 16)
seriell entladen. Das Laden und Entladen, zusammen mit abwechselndem Ladungen,
ermöglicht
eine Synchronisation zwischen CLK 8 und CLK 16.
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Mit weiterem Bezug auf 4 weist die Übertragungsschaltungsanordnung 120,
genauer betrachtet, vorzugsweise einen 64-Bit-Ausgangsdatenweg 130 von
den D/Qs des Erfassungs-RAM auf, der ein Paar Datenselektoren 132 und 134 versorgt. Die
Selektoren empfangen Steuerungssignale von entsprechenden UND-Gattern 136 und 138,
die Lade- und Abtastbefehlssignale von der Erfassungs-RAM-Steuereinrichtung 96 und
der Abtaststeuereinrichtung 122 auf den entsprechenden
Befehlsleitungen 140 und 142 bewerten. Die parallelen Ausgangssignale
der Selektoren werden in das 8-ns-Taktregister 126 und
128 geladen
und von entsprechenden 64 : 1-Parallel-Seriell-(P2S-)Modulen 144 und 146 in
serielle Ausgangssignale umgesetzt, die von der Abtaststeuereinrichtung 122 entlang
der Bitauswahl-Steuerleitungen 148 gesteuert
werden. Die Module sind mit einem Multiplexer 150 verbunden,
der den Bitstrom überträgt und wiederum
mit einem ISE FIFO 152 gekoppelt ist. Der ISE FIFO erzeugt
einen gültigen
64-Bit-Datenstrom für
die Redundanzanalyseschaltungsanordnung 160 mit richtiger
Synchronisierung für
das System RA, unabhängig
von den Mustergeneratorerfassungssignalen.
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Ein großer Teil der Struktur der Fehlererfassungsschaltung 20,
die oben beschrieben ist, eignet sich gut zur Implementierung einer
anwendungsspezifischen integrierten Schaltungs-(ASIC-)Form. Dies ist
besonders vorteilhaft bei parallelen Prüfanwendungen, wo eine Vielzahl
von Fehlererfassungsschaltungen parallel angeordnet sind, um entsprechende
parallele Anordnungen von MUTs zu prüfen. Wegen der Vorteile der
hohen Dichte im Zusammenhang mit der ASIC-Technologie wird der Raumbedarf,
der zur Bereitstellung von Prüfkapazitäten für eine große Anzahl
von MUTs erforderlich ist, wesentlichen reduziert.
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Im allgemeinen schließt der Betrieb
der Fehlererfassungsschaltung 20 die Erfassung und die Verarbeitung
von Fehlerdaten vom MUT 16 für eine nachfolgende Hochgeschwindigkeitsübertragung
an die RA-Schaltungsanordnung 160 ein. Wegen der erwünschten
Bitabbildanalyse während
der Redundanzanalyse, sind häufig
große
Mengen von Fehlerdaten vorhanden, wodurch ein Hochgeschwindigkeitsbetrieb
erforderlich ist, um die Produktivität der MUT-Prüfung zu
maximieren. Daten, die von der RA-Schaltungsanordnung empfangen
werden, werden nach Verfahren analysiert, die dem Fachmann bekannt
sind, z. B. das Verfahren, das im US-Patent 5.754.556 offenbart
ist, mit dem Titel "Semiconductor Memory
Tester With Hardware Accelerators", das auf den Rechtsnachfolger der vorliegenden
Erfindung übertragen
ist. Der Aufbau und die Konfiguration der Fehlererfassungsschaltung,
die oben beschrieben ist, ermöglichen
einen Betrieb mit hoher Geschwindigkeit mit einer maximalen Bauelementdichte
und minimalen Hardwarekosten.
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Vor Betriebsbeginn wird das Prüfgerät 10 vorprogrammiert,
um vorbestimmte Daten in ausgewählte
Adressen im MUT 16 zu schreiben. Dazu gehört im allgemeinen
die Programmierung des Mustergenerators 14, um Prüfmusterwellenformen
zu erzeugen, z. B. Rückkehr
nach Null, Rückkehr
zum Komplement und andere Prüfwellenformen,
die dem Fachmann bekannt sind.
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Während
einer Prüfung
liefert der Mustergenerator 14 Wellenforminformation an
die Treiberschaltungsanordnung 17 und liefert eine Kopie
der Prüfsignale
an die Fehlererfassungsschaltung 20. Die Treiberschaltungsanordnung
schreibt die programmierte Wellenform in den MUT. Die Mustergeneratorverteilungslogik 38 empfängt die
Adreßinformation
vom Mustergenerator im Adresselektor 40, während die
Dateninformation von der Synchronunterdrückungslogik zum nachfolgenden
Datenvergleich empfangen wird.
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Nachdem die Treiberschaltungsanordnung 17 Daten
in den MUT 16 geschrieben hat, tastet die Erfassungs- und
Vergleichslogik 22 als Antwort auf nachfolgende Musterinformation
gewählte
Bereiche des MUT ab und liest die Daten aus den gewählten Bereichen
zum Vergleich mit den Daten, die vorher vom Mustergenerator gesendet
worden sind. Der E/A-Selektor 26 identifiziert vorbestimmte MUT-E/A-Anschlußstifte
zwecks Zugriff und steuert Datenressourcen zu den bestimmten Anschlußstiften.
Dies ist besonders vorteilhaft, wenn parallele Anordnungen von MUTs
geprüft
werden.
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Die Erfassungsschaltungsanordnung 25 wird als
Antwort auf Strobe-Impulssignale aktiviert, die vom Mustergenerator 14 erzeugt
werden, um die Daten aus den MUT-Adressen zu lesen, die von der E/A-Selektionslogik 26 gewählt werden.
Die erfaßten Daten
werden als logische Hochpegel oder logische Tiefpegel jeweils von
einem Komparator (nicht dargestellt) ermittelt und der Synchronunterdrückungslogik 27 übergeben.
Die Synchronunterdrückungslogik vergleicht
dann den ermittelten Logikpegel mit den erwarteten Daten, die vom
Mustergenerator zugeführt
werden. Wenn die erfaßten
Daten mit den erwarteten Daten übereinstimmen,
dann bleibt das Ausgangssignal der Synchronunterdrückungslogik auf
Tiefpegel. Wenn keine Übereinstimmung
vorliegt, erzeugt die Logik ein Synchronunterdrückungssignal, das eine fehlerhafte
Bedingung anzeigt.
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Die erfaßten Fehlerdaten werden dann
von der Aussonderungslogik 70 verarbeitet, um Must-fail-Information von Sparce-fail-Information
zu unterscheiden. Der Erfinder hat festgestellt, daß die Gesamtanzahl
der MUT-Fehler, die über
eine große Population
von Bauelementen verteilt sind, die Tendenz haben, im Durchschnitt
ziemlich niedrig zu sein. Als Folgesatz zu dieser Feststellung kann
durch Speicherung lediglich der Adressen der MUT-Fehlversuche im
Erfassungs-RAM 110 und nicht der logischen "Einsen" im entsprechenden
Spiegelbild des MUT die Speicherkapazität des Erfassungs-RAMs wesentlich
reduziert werden. Da der Erfassungs-RAM einen Hochgeschwindigkeitsburstmodus eines
SDRAM-Bauelements verwendet, sind außerdem keine Bänke von
verschachtelten Speichern mehr notwendig, wodurch Hardwarekosten
reduziert werden und wertvoller Platz auf den Prüfkanalkarten minimiert wird.
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Wiederum mit Bezug auf 4 zählt die Must-fail-Aussonderungsschaltungsanordnung 71 die
Anzahl der Fehlversuche in den gewählten Zeilen 75 (3) mit dem Fehlversuchszähler 79.
Wenn eine vorbestimmte Schwellwertzahl von Fehlversuchen in einer
bestimmten Zeile ermittelt wird (was im allgemeinen der Anzahl von
verfügbaren
redundanten Spalten entspricht), dann wird ein Flag in einem 1 Bit
breiten Zeilenflag-Speicher 82 entsprechend der MUT-"Must-fail"-Zeile gespeichert.
Die Ergebnisse beider Flagspeicher 82 und 84 werden
an eine Sperrschaltungsanordnung 83 übergeben, die verhindert, daß Mustfail-Daten
wertvollen Speicherplatz im Erfassungs-RAM 110 belegen.
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Die Aussonderungslogik 70 leitet
Sparce-fail-Information entlang der entsprechenden Datenweg-FIFOs 102 und 104 weiter
zum Laden der "Pingpong"-FIFOs 98 und 100 entsprechend
den getakteten Befehlen von der FIFO-Steuereinrichtung 94.
Eine Vielzahl von Synchronunterdrückungssignalen werden dem Dateneingang
der Steuereinrichtung 94 zugeführt, um die Fehlversuche zu
zählen,
die in die FIFOs geladen werden. Im allgemeinen lädt die FIFO-Steuereinrichtung
einen FIFO mit einer Fehlversuchsinformation, während gleichzeitig die anderen
FIFOs in einem Datenburst in die D/Q-Eingänge des
Erfassungs-RAMs 110 geleert werden. Auf diese Weise wird
ein kontinuierlicher Datenstrom in den Erfassungs-RAM mit dem Doppelten
der maximalen Rate des Mustergeneratortakts geladen.
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Wie bereits oben ausgeführt, erfolgt
das Laden und Entladen der Fehlversuchsadreßdaten in und aus dem Erfassungs-RAM 110,
wenn das Bauelement im Burstmodus arbeitet. Bei einem SDRAM-Bauelement setzt
dies voraus, daß die
Daten sequentiell und nicht beliebig im Speicher gespeichert sind.
Dadurch kann der Erfassungs-RAM so konfiguriert sein, daß er nur
Fehlversuchsadressen im MUT speichert, aber keine Bitabbilddaten,
die in physischen Speicherstellen entsprechend dem MUT gespeichert sind.
Folglich wird die Übertragungszeit der
Fehlerdaten vom Erfassungs-RAM zur Redundanzanalyseschaltungsanordnung
dramatisch verbessert, wie nachstehend weiter beschrieben.
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Wenn wir nunmehr 1 und 4 betrachten, so
greift die Schnittstellen- oder Übertragungsschaltungsanordnung 120 im
allgemeinen auf den Erfassungs-RAM 110 zu und überträgt die Fehlerinformation
an die RA-Schaltungsanordnung 160 mit einer Datenrate,
die vom Mustergeneratortakt unabhängig ist. Dies ist für die Produktivität dadurch
vorteilhaft, daß Muster
an den MUT angelegt werden können, ohne
auf die Übertragung
vom Erfassungs-RAM 110 zur RA-Schaltungsanordnung 160 warten
zu müssen.
Dieser Vorteil ist bei parallelen Prüfanwendungen dadurch noch ausgeprägter, daß eine Fehlererfassungsschaltung
Daten erfassen kann, während eine
andere Schaltung Daten überträgt.
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Ausführlicher dargestellt, steuert
die Abtaststeuereinrichtung 122 die Übertragung von Fehlerdaten
aus dem Erfassungs-RAM 110, indem sie Befehle an die Erfassungs-RAM-Steuereinrichtung 96 ausgibt.
Die Abtaststeuereinrichtung aktiviert außerdem selektiv einen der beiden
Datenselektorwege 132 und 134. Der Datenselektor
wird parallel aktualisiert und anschließend sequentiell mittels jedes
einzelnen Bits des Datenregisters übertragen. Der Hochgeschwindigkeitstakt
wird verwendet, um Daten parallel zu laden, während der Niedriggeschwindigkeitstakt die
Daten sequentiell entlädt.
Das langsamere sequentielle Entladen der Daten verschafft der SDRAM-Steuereinrichtung
genügend
Zeit, um Anfragen aufzufrischen und notwendige Operationen eines
Burst-1-Lesevorgangs durchzuführen.
Der Vorgang des Lesens des Speichers, des parallelen Ladens des
gewählten
Registers und des anschließenden
seriellen Übertragens
von Daten aus dem gewählten
Register setzt sich entsprechend der Anzahl der Erfassungs-RAM-Speicheradressen
fort, die in einem Register des endlichen Automaten programmiert
sind.
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Der Fachmann wird anerkennen, daß viele Vorteile
und Vorzüge
vorhanden sind, die durch die vorliegende Endung erreicht werden.
Von Bedeutung sind die Speicher- und Übertragungsgeschwindigkeitsvorteile,
die erreicht werden, wenn der Erfassungs-RAM verwendet wird, der
Fehlversuchsadressen in einer Fehlererfassungsschaltung speichert. Dadurch
kann das Speicherbauelement ausreichend Fehlerinformation erfassen,
speichern und übertragen,
so daß eine
Redundanzanalyseschaltungsanordnung eine wesentliche Wiederherstellung
des Bitabbildes eines MUT durchführen
kann. Die Kosten im Zusammenhang mit der Beschaffung mehrerer Bänke von
Speicherbauelementen werden folglich minimiert. Da die Fehlererfassungsschaltung
im Durchschnitt weniger Daten speichert als vorher verwendete Schaltungen,
werden außerdem Übertragungsraten
vom Erfassungs-RAM zur RA-Schaltungsanordnung maximiert. Diese Vorteile
vervielfachen sich in Parallelprüfungsumgebungen,
wo mehrere Fehlererfassungsschaltungen verwendet werden, um eine
Vielzahl von MUTs zu prüfen.