JPH0836900A - 集積回路装置の検査方法および検査装置 - Google Patents

Abstract

(57)【要約】 【目的】 集積回路装置のテスト所要時間の短縮、フェ
イル情報の保持のための記憶容量の削減を実現する。 【構成】 下位ワード７２ｂ，上位ワード７２ａの各々
に、フェイル情報８１〜８４の各々を構成するフェイル
アドレス８０ｂとテスタチャネル番号８０ａがペアで連
続して格納されるフェイルテーブル７２を、被測定ＬＳ
Ｉが装填されるパフォーマンスボードを制御するテスタ
本体内に設け、メモリテストを実行した結果フェイルと
判定されたポイントについてのみ、フェイル情報８１〜
８４のデータをフェイルテーブル７２に詰めて書き込
み、最終のフェイル情報８４の直後には、フェイル情報
８５として特殊なＥＯＴを書き込む。テスタ本体内部の
テストコントローラは、高々、フェイル情報の個数程度
のアクセス回数でフェイルテーブル７２を連続した格納
アドレスで参照することによって短時間に結果を回収で
きる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路装置の検査技
術に関し、特に、メモリＬＳＩのフェイル情報をフェイ
ルしたアドレスとテスタチャネル番号で表し、これを保
持する機能を持つＬＳＩテスタ等に適用して有効な技術
に関する。

【０００２】

【従来の技術】たとえば、大容量化の進展が著しいメモ
リＬＳＩのテストでは、テストすべきビットセルの数の
増加やテスト内容の複雑化に呼応してテスト時間が増大
しており、テストの所要時間の短縮が重要な課題の一つ
となっている。

【０００３】たとえば、株式会社オーム社、昭和５９年
１１月３０日発行、電子通信学会編「ＬＳＩハンドブッ
ク」Ｐ６５０〜Ｐ６６９、等の文献にも記載されている
ように、一般にメモリＬＳＩのテストを行うためにはＡ
ＬＰＧ（ＡＬｇｏｒｉｔｈｍｉｃ Ｐａｔｔｅｒｎ Ｇ
ｅｎｅｒａｔｅｒ）を内蔵するＬＳＩテスタを使用す
る。

【０００４】ＡＬＰＧは各種アルゴリズムに基いて
‘１’／‘０’のテストパターンを発生し、これをＬＳ
Ｉ内のセルにリード／ライトすることによりセルのメモ
リ機能をテストすることを目的とした装置である。アル
ゴリズムは発生するパターンにより『メモリスキャン』
『チェッカー』『マーチング』『ギャロップ』など様々
な名称のものが用意され、テストできる内容もそれぞれ
異なっている。

【０００５】このようなテスタを用いてメモリテストを
行う場合にテスタユーザが作成するテストプログラムの
一例を図４に示す。まずステップ１１でＡＬＰＧ制御プ
ログラムのロードや、テストパターン印加タイミングの
定義などテスト環境の設定を行う。いまテスト項目Ａで
メモリスキャンを使用、Ｂでチェッカーを使用、Ｃでマ
ーチングを使用……Ｚでギャロップを使用するものとす
れば、ステップ２１〜２４にこれらを記述する。その
後、ステップ１２で終了処理を行い、１チップ分のテス
トを終了する。

【０００６】上記フローにおいて、ステップ２１でテス
ト項目Ａを実行したときの結果の一例を図５に示す。３
０はフェイルメモリと呼ばれ、Ｘ方向にテスタチャネル
＃（番号）、Ｙ方向にアドレスをとったマトリクスで構
成される。テスト結果はマトリクス上の交点に現われ、
フェイルしたポイントには‘１’が、パスしたポイント
には‘０’がそれぞれ書かれる。従ってテスト項目Ａで
はａ，ｂ，ｃの３ポイントでフェイルが発生したとすれ
ば、図５のａ，ｂ，ｃの位置に‘１’が、他のすべての
位置に‘０’が書かれることになる。

【０００７】テスト項目Ａが終了するとテスタ内部のプ
ロセッサはフェイルメモリ３０からフェイル情報を回収
するが、あらかじめａ，ｂ，ｃの位置を知ることはでき
ないため、マトリクス上の全ポイントをスキャンしなが
ら‘１’となるポイントをサーチし、この点に関するア
ドレスとテスタチャネル＃情報からテスト結果情報を作
成する。この時のスキャンの順序は例えば（Ｘ，Ｙ）＝
（１，１）（１，２）……（１，ｍ）（２，１）（２，
２）……（２，ｍ）……（ｎ，１）（ｎ，２）……
（ｎ，ｍ）の様になる。

【０００８】テスト項目Ｂ，Ｃ……，Ｚについても同様
の手順でフェイル情報の回収が行われる。

【０００９】

【発明が解決しようとする課題】一般にプロセッサによ
るフェイル情報の回収はフェイルとなったポイントにつ
いて行われ、パスしたポイントについては行われない。
しかし、上述した従来の技術によれば全ポイントをスキ
ャンする必要があることから、フェイルメモリ３０の読
み込みは図６のアルゴリズムに従って行われることにな
る。この図６においてステップ４０〜４８はパスしたポ
イントをスキャンする場合でも掛る時間であり、むだ時
間（オーバーヘッド）となる。このむだ時間の占める割
合はフェイルの少ないＬＳＩほど大きくなり、テスト時
間増大の原因となっている。

【００１０】また、フェイルメモリ３０の容量に着目す
ると、上述の従来の技術では、アドレスとチャネル＃の
積だけの記憶容量が必要であり、このうちフェイル情報
が記録される以外のポイントは無駄な情報を保持してい
ることになる。

【００１１】本発明の目的は、フェイル情報の取扱の効
率化によってテスト所要時間を短縮することが可能な集
積回路装置の検査技術を提供することにある。

【００１２】本発明の他の目的は、フェイル情報を管理
するための記憶容量の削減を実現することが可能な集積
回路装置の検査技術を提供することにある。

【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１５】上述の従来技術の問題点はフェイルメモリ
上にパスしたポイントとフェイルしたポイントが混在し
ていることに起因している。そこで、本発明では、パス
したポイントの情報は不要であるから、これを削除しフ
ェイルしたポイントの情報のみを選択的に保持する新た
なメモリをテスタ筐体内に用意する。このメモリはフェ
イルテーブルと呼ばれ、１つのフェイル情報はフェイル
アドレスとテスタチャネル＃のペアで構成される。フェ
イル情報はフェイルしたポイント数分存在し、最終ペア
の直後にはフェイル情報の終端を示す特定の情報である
ＥＯＴ（ＥｎｄＯｆ Ｔａｂｌｅ）が入る。

【００１６】

【作用】このような本発明の集積回路装置の検査装置で
は、筐体内のプロセッサはフェイルメモリではなく、フ
ェイルテーブルの内容をリードすることになる。すなわ
ち当該テスト項目が終了すると、プロセッサはフェイル
テーブルの先頭アドレスを読み出し、そこに格納された
フェイルアドレスとテスタチャネル＃よりテスト結果デ
ータを作成する。その後次のアドレスを読み出し、同様
にしてテスト結果データを作成する。以下、ＥＯＴが出
現するまでこれを反復することになる。

【００１７】上記手段を用いれば、パスしたポイントに
関する情報をスキャンすることがなくなるため、フェイ
ル情報の回収に関わるむだ時間は完全に取り除かれた上
で従来と同様の情報を得ることができる。

【００１８】例えば、１０２４チャネルのテスタで、ア
ドレス１０２４のＬＳＩをテストしたときに３ポイント
でフェイルが発生したとすると、従来技術ではフェイル
メモリを１０２４×１０２４回読み出す必要があった
が、本発明の集積回路装置の検査技術を使用すればフェ
イルテーブルを３回読み出すだけで済むことになる。

【００１９】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００２０】図１は、本発明の一実施例である集積回路
装置の検査装置の一部を取り出して示す概念図であり、
図２は、本発明の一実施例である集積回路装置の検査装
置の構成の一例を示すブロック図である。また、図３
は、その作用の一例を示すフローチャートである。

【００２１】図２において６１はテスタ本体であり、こ
のテスタ本体６１は上位のホストコンピュータ６０に結
合され、さらにパフォーマンスボード７６を介して、た
とえば、メモリＬＳＩ等の被測定ＬＳＩ７７に結合され
ることによって当該被測定ＬＳＩ７７のテストを可能と
する。テストの制御はホストコンピュータ６０に接続さ
れた制御用端末７８から行われる。

【００２２】前記ホストコンピュータ６０は、ユーザに
よって作成されたテストプログラムのコンパイルや、上
記被測定ＬＳＩ７７のテスト結果の表示およびデータベ
ース化等に使用される。上記パフォーマンスボード７６
は、テスタ本体６１と被測定ＬＳＩ７７とのインタフェ
イスとして機能するボードであり、被測定ＬＳＩ７７の
外部端子と結合可能なソケット等の図示しない機構を含
み、このソケットに被測定ＬＳＩ７７が結合されるよう
になっている。

【００２３】テスタ本体６１内にはシステムバス６４が
設けられ、このシステムバス６４を介してホストインタ
フェイス６２、プロセッサ６３、バッファメモリ６５、
テストコントローラ６８、タイミングジェネレータ６
９、パターンジェネレータ７０、デバイス電源コントロ
ーラ７１が相互に結合されることによって、各種データ
や制御信号のやり取りが可能とされる。また、デバイス
電源コントローラ７１の配下のデバイス電源７５から、
被測定ＬＳＩ７７に対して動作電力が供給される。

【００２４】テストコントローラ６８には、ピンコント
ローラ７３およびピンエレクトロニクス７４を介してパ
フォーマンスボード７６が接続されている。ピンエレク
トロニクス７４は、タイミングジェネレータ６９やパタ
ーンジェネレータ７０で生成されたテストパターン信号
を対象の被測定ＬＳＩ７７に応じた所定の電圧レベルに
して当該被測定ＬＳＩ７７に印加したり、被測定ＬＳＩ
７７からの出力レベルと期待値との比較を行って比較結
果を上位のピンコントローラ７３の側に出力する動作を
行う。

【００２５】本実施例の場合、一例として、大容量メモ
リのテスト時間短縮をねらったパーシャルテスト法を実
現すべく、被測定ＬＳＩ７７のアドレスをＸ，Ｙの２系
統に分割したダブルアドレス方式を採用し、Ｘ側をテス
タチャネル番号８０ａ、Ｙ側を単にフェイルアドレス８
０ｂと呼んで区別する。

【００２６】この場合、ピンコントローラ７３には、フ
ェイルテーブル７２が接続されており、ピンエレクトロ
ニクス７４から出力されたテスト結果は、このフェイル
テーブル７２に一旦格納される。図１は、このフェイル
テーブル７２の構成の一例を示しており、個々のフェイ
ル情報８１〜８４を構成するテスタチャネル番号８０ａ
とフェイルアドレス８０ｂはペアで上位ワード７２ａお
よび下位ワード７２ｂに格納され、正味の複数のフェイ
ル情報８１〜８４は連続した格納アドレスに詰めて書き
込まれる。また、最後のフェイル情報８５（正味のフェ
イル情報の直後）には、以降のアドレスにフェイル情報
が存在しないことを示す特殊なデータからなる終端識別
情報としてＥＯＴが書き込まれる。

【００２７】上記ホストインタフェイス６２はホストコ
ンピュータ６０に結合され、テスタ本体６１とホストコ
ンピュータ６０との間のデータのやり取りを可能とす
る。上記プロセッサ６３はテスタ本体６１内のハードウ
エアの動作制御を司るものである。バッファメモリ６５
は、ホストコンピュータ６０から転送されたデータや、
これからホストコンピュータ６０へ転送するためのデー
タを保持するために使用される。このバッファメモリ６
５に保持されるデータにはオブジェクトデータ６６、テ
スト結果６７が含まれる。

【００２８】テスタユーザはホストコンピュータ６０に
よってテスト制御プログラムを作成し、それをコンパイ
ルすることによってオブジェクトデータを生成し、それ
を磁気ディスク等の図示しない外部記憶装置に格納す
る。被測定ＬＳＩ７７のテストを行う場合、ホストコン
ピュータ６０の制御用端末７８からテストプログラムを
起動する。当該テストプログラムの起動により、上記磁
気ディスク等に格納されているオブジェクトデータがホ
ストインタフェイス６２を介してバッファメモリ６５に
展開される。しかる後に、上記バッファメモリ６５内の
オブジェクトデータがリードされ、それがプロセッサ６
３で実行されることによって、テストプログラムに記述
された環境が形成される。

【００２９】被測定ＬＳＩ７７のフェイル情報の回収は
以下の通りに行われる。

【００３０】オブジェクトデータの処理においてプロセ
ッサ６３によりテストコントローラ６８が起動され、パ
ターンジェネレータ７０の発生するテストパターンがタ
イミングジェネレータ６９によって生成されるタイミン
グでピンエレクトロニクス７４、パフォーマンスボード
７６を介して被測定ＬＳＩ７７に伝達され、内部のメモ
リセルに記憶される。

【００３１】そしてこの記憶データが上記メモリセルか
ら読み出され、パフォーマンスボード７６を介してピン
エレクトロニクス７４に取り込まれ、ここで期待値とビ
ット単位で比較される。この比較において上記メモリセ
ルからの読み出しデータが期待値と一致していればパス
（正常）とされ、期待値と異なっていればフェイル（異
常）とされる。その結果、フェイルと判定されたデータ
だけが、ピンコントローラ７３を介して、フェイルアド
レス８０ｂとテスタチャネル番号８０ａのペアのデータ
としてフェイルテーブル７２の先頭アドレスから順次格
納されてゆく。

【００３２】このときのフェイルテーブル７２の内容を
図１に模式的に示す。全部でｐ個のフェイルが発生した
とすれば、図１の８１〜８４はそれぞれフェイル１，
２，３，，，ｐに関するフェイル情報となり、いずれも
上位ワード７２ａにテスタチャネル番号８０ａを、下位
ワード７２ｂにフェイルアドレス８０ｂを持っている。
最後のフェイル情報８５（正味のフェイル情報の直後）
にはテーブルの最後を示すＥＯＴが格納される。

【００３３】プロセッサ６３はまずフェイル情報８１の
内容を読み込み、それをホストコンピュータ６０が理解
できるフォーマットに変換してテスト結果データを作成
してからバッファメモリ６５に格納する。以下、フェイ
ル情報８２〜８４についても同様の処理を繰返し、ＥＯ
Ｔが格納されたフェイル情報８５が出現した時点で終了
する。

【００３４】このときのアルゴリズムは図３に示され
る。すなわち、まず、アドレスポインタがフェイルテー
ブル７２の先頭位置を指すようにイニシャライズを行い
（ステップ９１）、当該アドレスポインタの指すフェイ
ルテーブル７２の内容をリードし（ステップ９２）、当
該リード内容がＥＯＴか否かを調べ（ステップ９３）、
ＥＯＴでなければ、読みだされたテスタチャネル番号８
０ａおよびフェイルアドレス８０ｂからテスト結果デー
タの作成を行い（ステップ９４）、アドレスポインタを
更新（インクリメント）し（ステップ９５）、ステップ
９２以降の処理を、ＥＯＴが出現するまで繰り返す。

【００３５】以上は、１テスト項目の実行手順である。
従って、全テスト項目について同様の処理を行い、その
後、プロセッサ６３がホストコンピュータ６０に対して
終了報告を行えばホストコンピュータ６０はバッファメ
モリ６５内のテスト結果６７を回収し、制御用端末７８
上に結果を表示することになる。

【００３６】このように、本実施例の場合には、テスト
結果の回収に際して、フェイルテーブル７２へのアクセ
ス回数は高々、フェイル情報の発生個数程度で済むた
め、テスト結果の回収処理の所要時間を大幅に短縮でき
る。この結果、テスト結果の回収処理を含むテスト工程
全体の所要時間を大幅に短縮でき、単位時間当たりに処
理される集積回路装置の個数、すなわちスループットを
向上させることができる。

【００３７】たとえば、テスタチャネル番号８０ａおよ
びフェイルアドレス８０ｂの各々を表現するためのビッ
ト幅をそれぞれ１０ビットとすると、従来の場合には、
図６のフローチャートに例示したように、フェイル情報
の発生頻度に関係なく１０２４×１０２４回のアクセス
が必要となり、無駄な時間が多くなるのに対して、本実
施例の場合には、正味のフェイル情報の発生数程度とな
り、所要時間を大幅に短縮できる。この効果は、フェイ
ル情報の発生頻度が少ないほど、またテスト項目が増え
るほど大きくなる。

【００３８】また、たとえば、フェイル情報の発生頻度
がある程度以上になったときにテストを打ち切る場合に
は、フェイルテーブル７２の容量は、高々、打切りの限
度のフェイル情報を格納できるだけの容量で済み、フェ
イルテーブル７２の容量を必要以上に大きくする必要も
なくなる。従来技術の場合には、たとえば、必要なフェ
イル情報の発生検出数の多少に関係なく、１０２４×１
０２４ビット分の容量が必要であり、本実施例のほうが
フェイルテーブル７２の容量を節約できる。

【００３９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００４０】たとえば集積回路装置としては、メモリＬ
ＳＩ等に限らず、内部にメモリ領域を有する論理ＬＳＩ
や一般の論理ＬＳＩのテスト等に広く適用できる。

【００４１】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００４２】本発明の集積回路装置の検査方法によれ
ば、フェイル情報の取扱の効率化によってテスト所要時
間を短縮することができる、という効果が得られる。

【００４３】また、本発明の集積回路装置の検査方法に
よれば、フェイル情報を管理するための記憶容量の削減
を実現することができる、という効果が得られる。

【００４４】また、本発明の集積回路装置の検査装置に
よれば、フェイル情報の取扱の効率化によってテスト所
要時間を短縮することができる、という効果が得られ
る。

【００４５】また、本発明の集積回路装置の検査装置に
よれば、フェイル情報を管理するための記憶容量の削減
を実現することができる、という効果が得られる。

【図面の簡単な説明】

【図１】本発明の一実施例である集積回路装置の検査装
置の一部を取り出して示す概念図である。

【図２】本発明の一実施例である集積回路装置の検査装
置の構成の一例を示すブロック図である。

【図３】本発明の一実施例である集積回路装置の検査方
法および装置の作用の一例を示すフローチャートであ
る。

【図４】従来のメモリＬＳＩのテスト手順の一例を示す
フローチャートである。

【図５】従来のフェイルメモリの一例を示す概念図であ
る。

【図６】従来のメモリＬＳＩのテスト技術におけるテス
ト結果の回収手順の一例を示すフローチャートである。

【符号の説明】

６０ ホストコンピュータ ６１ テスタ本体（検査制御部） ６２ ホストインタフェイス ６３ プロセッサ ６４ システムバス ６５ バッファメモリ ６６ オブジェクトデータ ６７ テスト結果 ６８ テストコントローラ ６９ タイミングジェネレータ ７０ パターンジェネレータ ７１ デバイス電源コントローラ ７２ フェイルテーブル ７２ａ 上位ワード ７２ｂ 下位ワード ７３ ピンコントローラ ７４ ピンエレクトロニクス ７５ デバイス電源 ７６ パフォーマンスボード（テストヘッド） ７７ 被測定ＬＳＩ（集積回路装置） ７８ 制御用端末 ８０ａ テスタチャネル番号 ８０ｂ フェイルアドレス ８１〜８４ フェイル情報 ８５ フェイル情報（ＥＯＴ：終端識別情報）

Claims (6)

【特許請求の範囲】
1. 【請求項１】 検査対象の集積回路装置から得られたテ
   スト結果のうちフェイル情報のみを選択的に連続した格
   納アドレスでフェイルテーブルに格納し、このフェイル
   テーブルに対するアクセスによって前記フェイル情報の
   回収を行うことを特徴とする集積回路装置の検査方法。
2. 【請求項２】 個々の前記フェイル情報は、フェイルア
   ドレスおよびテスタチャネル番号のペアで構成され、前
   記フェイルテーブルにはフェイル数分の前記ペアが連続
   した格納アドレスを持つように格納され、最終の前記ペ
   アの直後の格納アドレスには前記フェイル情報の終端を
   示す終端識別情報を格納することを特徴とする請求項１
   記載の集積回路装置の検査方法。
3. 【請求項３】 前記集積回路装置は、メモリＬＳＩ、ま
   たは内部にメモリ領域を有する論理ＬＳＩであることを
   特徴とする請求項１または２記載の集積回路装置の検査
   方法。
4. 【請求項４】 検査対象の集積回路装置が装填されるテ
   ストヘッドと、前記テストヘッドに装填された前記集積
   回路装置に対する動作電力の供給、および前記集積回路
   装置に印加される所望の検査信号の生成、およびテスト
   結果の記録収集、および検査手順の制御、の少なくとも
   一つを行う検査制御部とからなる集積回路装置の検査装
   置であって、前記検査制御部は、前記テスト結果のうち
   フェイル情報のみが選択的に、連続した格納アドレスで
   格納されるフェイルテーブルを備えたことを特徴とする
   集積回路装置の検査装置。
5. 【請求項５】 個々の前記フェイル情報は、フェイルア
   ドレスおよびテスタチャネル番号のペアで構成され、前
   記フェイルテーブルにはフェイル数分の前記ペアが連続
   した格納アドレスを持つように格納され、最終の前記ペ
   アの直後の格納アドレスには前記フェイル情報の終端を
   示す終端識別情報が格納されることを特徴とする請求項
   ４記載の集積回路装置の検査装置。
6. 【請求項６】 前記集積回路装置は、メモリＬＳＩ、ま
   たは内部にメモリ領域を有する論理ＬＳＩであることを
   特徴とする請求項４または５記載の集積回路装置の検査
   装置。