JP4758005B2 - 自動テスト機器の故障捕捉装置および方法 - Google Patents

Description

【０００１】
発明の分野
本発明は、一般に半導体デバイスを試験（テスト）する自動テスト機器に関し、特に、故障捕捉装置および半導体デバイステスタにおけるその使用方法に関する。
発明の背景
半導体メモリ製造業者は、競争力を保つために、メモリデバイスの製造コストの最小化を絶えず追求している。より重要な製造プロセスの１つは、各デバイスをテストして様々な条件下での信頼性および動作性を保証することに関連する。テストの実行に利用される機器は、自動テスト機器または「テスタ」と呼ばれることが多い。
【０００２】
従来のテスタは一般に、１つまたは複数のテスト中のメモリ（ＭＵＴ：memory-under-test）に結合され、ＭＵＴ内の選択されたロケーションに信号を書き込む回路を備える。書き込まれた信号は次に読み戻され、予期される信号との比較のため、テスタによって捕捉される。比較の故障結果は、通常、ＭＵＴがテストに合格したか、または修復が必要であるかを指示する。
【０００３】
多くのメモリデバイスは、万が一テスト中に故障が検出された場合に、デバイスの修復に使用する冗長行および冗長列を採用している。この特徴は、商業的に許容されるデバイスの多くにおいて歩留まりをかなり向上させる。従来のメモリテスタは、通常、１つまたは複数の行または列を利用可能な冗長行／列で物理的に置換する１つまたは複数の冗長修復ステーションを備える。しかし、冗長解析の実行が可能になるには、その前に、テスタによる信頼性のある初期故障データの捕捉が行われなければならない。
【０００４】
従来、テスタは、ＭＵＴと同様サイズの容量を有するＲＡＭメモリにまず故障データを格納していた。一般にキャッチＲＡＭ（catchram）と呼ばれるメモリが通常、ＭＵＴ内のアドレスロケーションに物理的に対応するアドレスに故障情報を格納する。この方法は従来ＭＵＴのビットイメージ表現を提供し、ユーザが、特定の製造不具合に関連しうる故障の原因群を素早く識別することができるようにする。これは、早い時期にＭＵＴ製造における工程不具合を診断するために、技術開発環境において特に重要である。製造ラインでの工程不具合の迅速な識別は、ラインでのあらゆるダウンタイム（中断時間）を最小化し、製品スループットおよび対応するロットの歩留まりを最大化するためにも重要である。
【０００５】
キャッチＲＡＭの１つの構造は、ＭＵＴの容量に略等しい容量を有する１ビット幅のＳＲＡＭを利用する。ランダムモードにおける動作が比較的高速であることで知られているＳＲＡＭは、動作の観点からは望ましいメモリタイプを提供する。不都合なことに、ＳＲＡＭの製造は、将来的な可用性の不確実性に伴い近年低下している。その結果、ＳＲＡＭデバイスのコストはかなり高い。
【０００６】
ＳＲＡＭの少ないキャッチＲＡＭを製造するという努力において、当業者は、様々なＤＲＡＭの実施を利用してきた。ＤＲＡＭは比較的安価であり、一般に、ビットイメージキャッチＲＡＭ用途に適した大容量メモリを提供する。デバイスは、ランダムモード（インタリーブ）またはバーストモード（シーケンシャル）のいずれかに従って選択可能な動作モードを含む。不都合なことに、ランダムモードでは、ＤＲＡＭはＳＲＡＭデバイスよりもかなり低速で動作し、キャッチＲＡＭ用途で首尾よく動作するには特別な技術が必要とされる。
【０００７】
Ｓａｔｏに付与された米国特許第５，７９０，５５９号明細書に開示されている故障捕捉メモリにＤＲＡＭを用いる１つの提案は、ＤＲＡＭランダム（インタリーブ）モード時に許容できる動作速度を達成するために、インタリーブドＤＲＡＭのバンクを採用している。バンクはそれぞれＭＵＴの容量に等しい容量を有し、インタリーブされた出力を生成してより高速なシリアルビットストリームを生成する。ランダム動作モードの代替として、上記特許は、アドレスコンバータと共にバーストモードを用いて、故障データの複数ビットを連続して捕捉メモリに格納する技術も開示している。
【０００８】
Ｓａｔｏの提案はそれが意図する用途に関しては有利であるが、各ＭＵＴについて数バンクのＤＲＡＭデバイスを採用する。１６から３２個のＭＵＴを並列処理するテスタの場合、すべてのキャッチＲＡＭに必要なＤＲＡＭの数は、スペースおよびハードウェアコストの双方に関して望ましくないレベルに近づく。さらに、ＭＵＴ容量サイズの絶え間ない増大に伴い、対応する従来のキャッチＲＡＭ容量もまた増大し、大きなメモリに関するコスト問題が提示される。
【０００９】
米国特許第５，６４４，５７８号明細書においてＯｈｓａｗａにより提案される技術は、その主張によれば、故障データを圧縮し、かかる圧縮された故障データを、ＭＵＴの容量よりも少ない容量を有する捕捉メモリに格納することで、上記メモリ容量の問題に対処する。また、その主張によれば、この提案は捕捉メモリのサイズおよびコストを低減するが、記憶方式は依然として故障したＭＵＴメモリセルの位置と捕捉メモリロケーションの間の物理的な対応に依存している。
【００１０】
米国特許第５，３１７，５７３号明細書および同第４，６２８，５０９号明細書の双方に概して開示されるさらなる圧縮方式は、キャッチＲＡＭ使用を完全に回避している。上記技術は、概して、特定の「要修復故障（must-failure）」情報を追跡して、ＭＵＴのいずれの冗長行または冗長列がデバイスの修復に必要とされるかを識別するために、圧縮マトリクス構造を備える。圧縮マトリクスは、ＭＵＴ内の故障アドレスに物理的に対応する、限られた数（冗長行および冗長列の数に対応する）のアドレス可能な行および列を設ける。
【００１１】
このデータ圧縮技術は高速な製造処理には有利であるが、任意の種類のビットイメージ解析を提供する能力は省かれている。その結果、万が一製造テスト中にデバイスが相次いで不合格になった場合、いずれの製造処理不具合も容易には明らかにならず、おそらく故障探求および修復に必要な時間が延びる。
【００１２】
必要とされているが、今まで入手不可能であったものは、１つまたは複数のＭＵＴからの故障データのビットイメージマップを再構築する能力を提供し、かかる情報の冗長解析回路への転送を最小のコストで最大化するキャッチＲＡＭ構造である。本発明のキャッチＲＡＭおよび方法は、これらの必要性を満たす。
発明の概要
本発明の故障捕捉回路は、テスト中のメモリ（ＭＵＴ）からの故障データの捕捉および解析に関わるコストを低減する。これは、ＭＵＴメモリセル故障を示す最小の情報を格納することによって達成される。格納される初期捕捉された故障情報を最小化することで、故障情報を冗長解析回路に送信するための後続する転送時間もまた実質的に最小化され、テストのスループットが増大する。
【００１３】
上記利点を実現するため、本発明は、一形態において、所定の記憶容量を有するテスト中のメモリ（ＭＵＴ）から故障ロケーション情報を識別する故障捕捉回路を含む。故障捕捉回路は、ＭＵＴに結合されるよう適合されると共に、テスト信号をＭＵＴに加え、そこからの出力信号を故障ロケーション情報に処理するよう動作する故障検出回路を備える。故障検出回路に故障ロケーション情報を格納するルックアップテーブルが結合される。
【００１４】
別の形態において、本発明は、ＭＵＴからの故障データを判断し、かかる故障データを解析してＭＵＴを修復する故障処理回路を備える。故障処理回路は、ＭＵＴに結合されるように適合されると共にＭＵＴにテスト信号を加えるよう動作する故障検出回路を含む故障捕捉回路を備える。故障検出回路はまた、ＭＵＴからの出力信号を処理して、故障したメモリセルロケーションを示す故障情報にする。ロケーション情報を格納するために、故障検出回路にはルックアップテーブルが結合される。故障処理回路は、ＭＵＴの修復に最適な手順を確立する冗長解析回路をさらに備える。転送回路が冗長解析回路と故障捕捉回路を結合し、故障検出回路から独立して動作する。
【００１５】
さらに別の形態において、本発明は、決定的故障（要修復故障）情報と疎故障（sparse-failure）情報とを区別し、ＭＵＴからの故障データを表す疎故障情報を故障メモリに選択的に渡すスクリーニング回路を備える。スクリーニング回路はまた、疎故障情報および要修復故障情報を冗長解析器に指向させる。スクリーニング回路は、要修復故障列を規定する所定数の故障を有するメモリセル列を追跡するための列フラグメモリと、要修復故障行を規定する所定数の故障を有するメモリセル行を追跡するための行フラグメモリとを備える。行故障カウンタは、行および列のフラグメモリと協働して、事前にプログラムされた閾値基準に従ってフラグをセットする。
【００１６】
本発明のさらなる形態は、故障捕捉回路において使用するための、ＭＵＴから捕捉された複数のマルチビット信号を格納するメモリを備える。信号は、事前に選択されたデータ構造を有する。メモリは、バースト動作モード時にマルチビット信号を受信するためのマルチビット入力インタフェースと、入力インタフェースと連絡して配置される、マルチビット信号を格納するための記憶セルアレイとを備える。
【００１７】
さらに別の形態において、本発明は、後続する冗長解析のために、ＭＵＴから故障情報を取得する方法を含む。本方法は、故障情報を捕捉するステップと、故障情報からＭＵＴ内の故障のロケーションを識別するステップと、識別された故障ロケーションをルックアップテーブルに格納するステップと、を含む。
【００１８】
別の形態において、本発明は、ＭＵＴからの故障アドレス情報を格納するように適合された故障捕捉メモリに渡す故障情報をスクリーニングする方法を含む。捕捉メモリは、冗長解析回路によりアクセスすることができる。この方法は、要修復故障情報を判断するステップと、要修復故障情報を疎故障情報から分離し、疎故障情報を捕捉メモリに渡すステップと、要修復故障情報および疎故障情報を冗長解析回路に配向するステップと、を含む。
【００１９】
本発明の他の特徴および利点は、添付図面と合わせて以下の詳細な説明を読むことから明らかになろう。
本発明は、以下のより詳細な説明および添付図面を参照することによってより良く理解されよう。
発明の詳細な説明
ここで図１を参照し、概して１０で表す本発明の一実施形態による半導体メモリテスタの概略ブロック図は、コンピュータワークステーション１２およびテストコントローラ１３を備える。テストコントローラは、ワークステーションに応答して、１つまたは複数のテスト中のメモリ（ＭＵＴ）１６に書き込まれそして読み出されるアドレス信号およびデータ信号を生成するパターン発生器１４を備える。パターン発生器によって生成された信号は、ドライバ回路１７を介してＭＵＴにアクセスし、指定されたデータをＭＵＴ内の所定の行および列のアドレスロケーションに書き込む。概して２０で表される故障捕捉回路は、続いて、パターン発生器により生成される読み出し信号に応答し、ＭＵＴにアクセスしてデータを読み出し、ＭＵＴ内の故障したメモリセルロケーションを識別する目的で、それを予期される値と比較する。
【００２０】
図１を引き続き参照し、本発明の故障捕捉回路２０は、故障検出回路２２と、故障アドレスルックアップテーブル１１０とを採用して、ＭＵＴ１６からのビットイメージ故障情報の冗長解析回路１６０への転送速度を最小のハードウェアコストで最大化する。
【００２１】
さらに図１を参照し、故障検出器回路２２は、ＭＵＴ１６のＩ／Ｏピン（図示せず）に結合する捕捉および比較ロジックを備える。捕捉および比較ロジックは、Ｉ／Ｏ選択ロジック２４によって選択される構成に従い、ＭＵＴの個々のピンに対応するコンパレータアレイ（図示せず）を備える捕捉回路２５を含む。各コンパレータは、特定の動作サイクル中の特定のピンにおける故障状況を表す同期リジェクト（拒絶）信号を生成する同期拒絶ロジック２７に提供される。
【００２２】
ここで図２をより詳細に参照すると、Ｉ／Ｏ選択ロジック２４は、好ましくは、パターン発生器クロック（ＢＯＣ）によりレジスタ２８を通して同期がとられる複数の同期拒絶入力０〜７９を備える。レジスタの出力は、各マルチプレクサＭ１〜Ｍ４によって定義される複数の２０：１セレクタパスに沿ってファンアウトする。マルチプレクサは、各単一ビット出力をＯＲゲート３０に提供し、これが次にＸＯＲゲート３２の入力に結合する。ＸＯＲゲートは、反転された同期拒絶信号ＩＮＶ＿ＳＲから第２の入力を受信し、先入れ先出し（ＦＩＦＯ）モジュール３４を通ってＡＮＤゲート３６に向けられる出力を生成する。ＡＮＤゲートは、スクリーニングロジック７０の入力としての役割を果たす。
【００２３】
引き続き図２を参照し、パターン分配ロジック３８は、好ましい詳細において、アドレスおよびデータ情報をコンパレータ回路６０に提供するアドレスセレクタ４０を備える。パターン分配ロジックはまた、パターン発生器１４からのパターンが開始されるとき、およびパターン発生器によって提供されるプログラムされた条件に基づいていつデータを格納するかを回路に警告するＳＴＣパス４２も備える。アドレスセレクタ４０は、パターン発生器クロック（ＢＯＣ）において動作する各レジスタ４８および５０によって同期がとられる３２ビット代替データソース（ＡＤＳ）バス４４と、第２の（ＳＥＣ）バス４６とをそれぞれ備える。バスは３２ビットアドレス選択マルチプレクサ５２に提供され、かかる３２アドレス選択マルチプレクサ５２は、一方のバスからの単一ビット出力を選択的に渡す。ＸＯＲゲート５４はソース選択出力を受信し、これらと反転アドレス信号ＩＮＶ＿ＡＤＤＲとの排他的論理和をとる。第２のＦＩＦＯモジュール５６は、排他的論理和演算されたデータを、Ｉ／Ｏセレクタデータストリームに配置された第１のＦＩＦＯモジュール３４と同期してパイプする。第２のＦＩＦＯからの出力はコンパレータ回路６０に提供され、捕捉アドレスレジスタおよび捕捉アドレスイネーブルと比較される。本発明の故障捕捉回路において述べられるＦＩＦＯ構造は、好ましくは、各モジュールデータ入力および出力に配置された各フリップフロップ（図示せず）を含むが、たとえば、当分野で周知のようにラッチまたはメモリを含んでもよい。
【００２４】
コンパレータ回路６０は、３２ビットＭＵＴ値信号ＣＡＰＴＲ＿ＣＭＰ＿ＶＡＬを受信し、これとパターン発生器情報を表す第２のＦＩＦＯの出力５６との排他的論理和をとるＸＯＲゲート６２を含む。ＸＯＲゲート６２の出力はＮＡＮＤゲート６４に提供され、該ＮＡＮＤゲート６４が、データと３２ビット捕捉イネーブル信号ＣＡＰＴＲ＿ＣＭＰ＿ＥＮＡとの否定論理積（ＮＡＮＤ）をとる。ＮＡＮＤゲートの出力およびイネーブル信号ＳＬＩＣＥ＿ＥＮＡは、スクリーニングロジックＡＮＤゲート３６の入力に指向される。
【００２５】
次に図１乃至図４を参照し、スクリーニングロジック７０は、ＭＵＴ１６に対して決定的故障（要修復故障）解析を実行し、故障アドレスルックアップテーブル１１０に不必要な故障情報が渡ることを防ぐように構成される決定的故障（要修復故障）スクリーン回路７１を含む。その結果、ルックアップテーブルの容量を最小化することができ、故障情報の冗長解析回路１６０への転送速度の向上につながる。
【００２６】
特に図３を参照し、ＭＵＴ１６は、所定数の冗長行ＲＸおよび冗長列ＲＹを含む。万が一特定の行または列が、たとえば７３および７５において、冗長ライン数を越える数の故障（Ｘで表される）を有する場合、これら特定の行または列を完全に冗長構造と置換しなければならない。その結果、本発明者は、行または列を完全に置換すべき場合、その行の故障情報をルックアップテーブルに格納する必要はないと判断した（その行は修復「されなければならない（must）」ため）。
【００２７】
次に図４を参照し、要修復故障スクリーン回路７１は、制御レジスタ７５によって生成されるクロック信号に従い、アドレスバスＡＤＤＲＥＳＳからのアドレスを交互に格納する一対のアドレスフリップフロップ７２および７３を含む。フリップフロップは、各ＡＮＤゲートアレイ７６および７７に提供される３２ビットアドレスを交互に格納する。ゲートアレイは、選択的に所定のアドレスを除外する。コンパレータ７８は、ＡＮＤゲートアレイの出力を受信し、現在のアドレス（一方のフリップフロップに格納されている）を先行アドレス（他方のフリップフロップに格納されている）と比較する。行カウンタ７９は同期拒絶信号パスＤＡＴＡ Ｓ／Ｒに結合され、故障（同期拒絶）が検出される都度増分（インクリメント）される。カウンタは、コンパレータの出力がハイであることに応答してカウンタをクリアするリセットＲを含む。一般に、現在のアドレスおよび先行アドレスの行が同じである場合、コンパレータからの出力はローである。行が異なる場合、コンパレータの出力はハイであり、カウンタがリセットされる。
【００２８】
行カウンタ７９からの出力は第２のコンパレータ８０に提供され、該第２のコンパレータ８０はカウントをレジスタ８１に維持される事前に（予め）プログラムされる閾値カウントと比較する。閾値を超える場合には、コンパレータに書き込みイネーブル信号を行フラグメモリ８２に対して送信させると共に、ロジックロー（低）をスクリーニングロジックデータ出力ＡＮＤゲート８３に対して送信させ、その行のさらなる故障データがキャッチＲＡＭにロードされないようにする。列フラグメモリ８４の制御は、行故障の関数として要修復故障列を識別する冗長解析器によって行われる判断を通して実現される。
【００２９】
次に図５を参照し、スクリーニングロジック７０の出力が、疎故障情報を高速で故障アドレスルックアップテーブル１１０にロードする転送インタフェース９０に提供される。転送インタフェースは、要修復故障スクリーン回路７１の出力に結合され、ＳＲ３１を通して同期拒絶信号ＳＲ０を受信する３２ビット入力ＯＲゲート９２を含む。ＯＲゲートの出力はデータＦＩＦＯコントローラ９４に提供され、該データＦＩＦＯコントローラ９４は、キャッチＲＡＭコントローラ９６と協働し、一対の交互になった（alternating）６４×６４「ピンポン」ＦＩＦＯ９８および１００を通してデータのパイプライン化を制御する。データＦＩＦＯコントローラは、任意のＳＲ入力に故障が入ってくる都度増分されるカウンタ（図示せず）を含む。各ピンポンＦＩＦＯは、各データパスＦＩＦＯ１０２および１０４を通してスクリーニングロジック７０からデータを選択的に受信する。ピンポンＦＩＦＯは交互に６４ビット出力を生成し、該６４ビット出力は、入力データレートの２倍で動作し、故障アドレスルックアップテーブル１１０の容量を最大化する独自のプログラマブルデータ構造に従って構成されるデータストリームを形成する。
【００３０】
一実施形態において、キャッチＲＡＭと一般に呼ばれる故障アドレスルックアップテーブル１１０は、ＳＤＲＡＭデバイス等の半導体メモリを含むことが好ましい。デバイスは、６４ビット幅入力Ｄ／Ｑを含み、フルページ線形バースト動作モードにおいて、ピンポンＦＩＦＯ９８および１００から高速でデータを連続してロードする。
【００３１】
キャッチＲＡＭバーストモード特徴の高速性という利点を最大化するために、本発明者は、ＭＵＴアドレス情報および／またはコマンド情報の各ストリングを含む、図５に示す独自のデータ構造を考案した。アドレス情報データ構造１１２は、好ましくは、ビット０〜３１で符号化されるＭＵＴＩ／Ｏピン情報と、ビット３２〜６２で符号化される故障アドレス情報とを含む。ビット６３は、アドレスストリングをコマンドストリングと区別するために利用される。一方、コマンドデータ構造１１４は、所定数のビットを採用してオペランドを符号化し、第２のビットフィールドを用いて演算コードを識別する。アドレス構造のように、コマンドデータ構造は、１ビット（６３）を利用してコマンドデータ構造自体とアドレス情報データ構造１１２とを差別化する。
【００３２】
さらに図５を参照して、故障アドレスルックアップテーブル１１０は、ＡＤＤＲ（マルチプレクサアドレス）、ＲＡＳ（行アドレスストローブ）、ＣＡＳ（列アドレスストローブ）、ＷＥ（書き込みイネーブル）、ＣＳ（チップ選択）、およびＣＫＥ（クロックイネーブル）等のＳＤＲＡＭデバイスにしばしば関連する複数の制御入力を含む。制御入力は、キャッチＲＡＭコントローラ９６からプログラムされた制御信号をそれぞれ受信する。
【００３３】
キャッチＲＡＭコントローラ９６は、有限ステートマシン（状態機械）として構成されることが好ましい。コントローラは、故障アドレス情報をロードするための故障アドレスルックアップテーブル１１０のバースト、キャッチＲＡＭのリフレッシュ、およびピンポンＦＩＦＯ９８および１００の制御とデータＦＩＦＯコントローラ９４との調整を含む多くの制御機能を実行する。コントローラからキャッチＲＡＭへの制御出力は、８ｎｓ周期クロック（１２５ＭＨｚ）という高速で動作しているレジスタ１１６のアレイを通して再度同期される。クロック領域の遷移はまた、キャッチＲＡＭの演算能力を最大化する役割も果たす。コントローラに支配される他の機能には、冗長解析転送のためのメモリ読み出し、および診断のためのシステム読み出し／書き込みがある。
【００３４】
故障アドレスルックアップテーブル１１０内の故障アドレスへのアクセスは、キャッチＲＡＭを冗長解析（ＲＡ）回路１６０（図１）に結合するインタフェースまたは転送回路１２０（図１および図５）によって実行される。転送回路は、キャッチＲＡＭからＲＡ回路１６０へのデータ転送を制御するための走査有限状態機械（ＦＳＭ）１２２と、転送されたデータの有効性を判断するＩＳＥロジック１２４とを備える。走査ＦＳＭはキャッチＲＡＭコントローラ９６に接続し、自走１６ｎｓ周期クロックに従ってデータ転送を指示し、動作する。レジスタ１２６および１２８は、８ｎｓクロック（ＣＬＫ８）と並列にロードされ、１６ｎｓクロック（ＣＬＫ１６）により直列にアンロードされる。ロードとロードは、交互のロードと共に、ＣＬＫ８からＣＬＫ１６への同期を提供する。
【００３５】
引き続き図５を参照し、より詳細な転送回路１２０は、キャッチＲＡＭ Ｄ／Ｑから一対のデータセレクタ１３２および１３４に提供される６４ビット出力データパス１３０を含むことが好ましい。セレクタは、ロードを評価し、各コマンドライン１４０および１４２に沿ってキャッチＲＡＭコントローラ９６および走査ＦＳＭ１２２からのコマンド信号を走査する各ＡＮＤゲート１３６および１３８から制御信号を受信する。セレクタからの並列出力は８ｎｓクロックレジスタ１２６および１２８にロードされ、ビット選択制御ライン１４８に沿って走査ＦＳＭ１２２により制御される各６４：１並列／直列（Ｐ２Ｓ）モジュール１４４および１４６によって直列化された出力に変換される。モジュールはマルチプレクサ１５０に接続し、マルチプレクサ１５０はどのビットストリームが転送されるかを選択し、次にＩＳＥＦＩＦＯ１５２に結合する。ＩＳＥ ＦＩＦＯは、パターン発生器捕捉信号から独立したシステムＲＡに適した同期で、６４ビットの有効データストリームを冗長解析回路１６０に生成する。
【００３６】
上述した故障捕捉回路２０の構造の殆どは、特定用途向け集積回路（ＡＳＩＣ）形態での実施によく適している。これは、複数の故障捕捉回路が並列配置されて、ＭＵＴの対応する並列アレイをテストする並列テスト用途の場合に特に有利である。ＡＳＩＣ技術に関連する高密度という利点により、テスト能力を多数のＭＵＴに提供するために必要な回路スペースがかなり低減される。
【００３７】
概して、故障捕捉回路２０の動作は、ＭＵＴ１６から故障データを捕捉し、続くＲＡ回路１６０への高速転送のためにこれを処理することに関わる。冗長解析時にビットイメージ解析が望まれるため、多量の故障データがしばしば関与し、ＭＵＴテストのスループットを最大化するために、高速演算が求められる。ＲＡ回路が受信したデータは、本発明の譲受人に譲渡され、本明細書に明示的に援用される「Semiconductor Memory Tester With Hardware Accelerators」と題する米国特許第５，７５４，５５６号に開示されているもの等、当業者には周知の方法に従って解析される。上記故障捕捉回路の構造および構成では、最大のデバイス密度および最小のハードウェアコストでの高速演算が可能である。
【００３８】
動作に先立ち、テスタ１０は、所定のデータをＭＵＴ１６内の選択されたアドレスに書き込むように事前にプログラムされる。これは概して、ゼロ復帰、補数復帰（return-to-complement）、および当業者に周知の他のテスト波形等のテストパターン波形を駆動するようにパターン発生器１４をプログラムすることを含む。
【００３９】
テスト中、パターン発生器１４が波形情報をドライバ回路１７に提供すると共に、テスト信号のコピーを故障捕捉回路２０に提供する。ドライバ回路は、プログラムされた波形をＭＵＴに書き込む。パターン分配ロジック３８は、アドレスセレクタ４０においてパターン発生器からアドレス情報を受信する一方、データ情報は、後続するデータ比較のために同期拒絶ロジックによって受信される。
【００４０】
ドライバ回路１７がデータをＭＵＴ１６に書き込んだ後、故障検出回路２２が、後続のパターン情報に応答してＭＵＴの選択されたエリアを走査し、パターン発生器により先に送信されたデータとの比較のために、選択されたエリアからデータを読み出す。Ｉ／Ｏ選択ロジック２６は、アクセスするために所定のＭＵＴＩ／Ｏピンを識別し、データリソースをそれら特定のピンに導く。これは、ＭＵＴの並列アレイをテストする場合に特に有利である。
【００４１】
捕捉回路２５は、パターン発生器１４により生成されるストローブ信号に応答して起動し、Ｉ／Ｏ選択ロジック２６によって選択されたＭＵＴアドレスからデータを読み出す。捕捉されたデータは、各コンパレータ（図示せず）によりロジックハイ（高）またはロジックローとして検出され、同期拒絶ロジック２７に提供される。次に、同期拒絶ロジックは検出されたロジックレベルを、パターン発生器により提供される予期されるデータと比較する。捕捉されたデータが予期されるデータと整合する場合、同期拒絶ロジックの出力はローのままである。万が一不整合が発生した場合には、ロジックが故障状況を示す同期拒絶信号を生成する。
【００４２】
捕捉された故障データを次にスクリーニングロジック７０を通して処理し、疎故障情報と要修復故障情報とを区別する。本発明者は、平均して、デバイスの大きな母集団にわたって分散するＭＵＴ故障の全数はかなり低い傾向があることを発見した。この判断の当然の帰結として、ロジック「１」を対応するＭＵＴの鏡像に格納するのではなく、その代わりにＭＵＴ故障のアドレスのみを故障アドレスルックアップテーブル１１０に格納することで、キャッチＲＡＭの記憶容量をかなり低減することができる。さらに、キャッチＲＡＭは高速バーストモードのＳＲＡＭデバイスを利用するため、インタリーブドメモリのバンクがなくなり、ハードウェアコストが削減されると共に、テスタチャネルカード上の高価なスペースが最小化される。
【００４３】
再び図４を参照すると、要修復故障スクリーン回路７１が、行カウンタ７９を用いて選択された行７５（図３）における故障の数をカウントする。特定の行における所定の閾値故障数（通常、利用可能な冗長列の数に対応する）が検出されると、ＭＵＴ「要修復故障」行に対応する１ビット幅行フラグメモリ８２にフラグが格納される。行フラグメモリ８２および列フラグメモリ８４双方の結果はインヒビット（禁止）回路８３に提供され、該禁止回路８３が、いずれの要修復故障データも故障アドレスルックアップテーブル１１０内の高価な記憶空間を占有しないようにする。
【００４４】
スクリーニングロジック７０は、データＦＩＦＯコントローラ９４からの定期的（timed）コマンドに従って、「ピンポン」ＦＩＦＯ９８および１００をロードするために、疎故障情報を各データパスＦＩＦＯ１０２および１０４に沿って渡す。複数の同期拒絶信号がデータＦＩＦＯコントローラ９４のデータ入力に提供され、ＦＩＦＯにロードされた故障をカウントする。概して、データＦＩＦＯコントローラは一方のＦＩＦＯに故障情報をロードしながら、同時に故障アドレスルックアップテーブル１１０のＤ／Ｑ入力へのデータバーストにおいて他方のＦＩＦＯを空にする。このようにして、連続したデータストリームが、パターン発生器クロックの最大レートの２倍でキャッチＲＡＭにロードされる。
【００４５】
上述したように、故障アドレスデータの故障アドレスルックアップテーブル１１０へのロードおよび故障アドレスルックアップテーブル１１０からのアンロードは、バーストモードで動作しているデバイスで行われる。ＳＤＲＡＭデバイスの場合、これには、データをランダムにメモリに格納するのではなく、連続して格納する必要がある。これにより、ビットイメージデータをＭＵＴに対応する物理的なロケーションに格納するのではなく、その代わりに故障アドレスのみをＭＵＴ内に格納するように、キャッチＲＡＭを構成することが可能になる。その結果、さらに後述するように、キャッチＲＡＭから冗長解析回路への故障データの転送時間が劇的に向上する。
【００４６】
ここで図１および図４を参照し、インタフェースまたは転送回路１２０は概して故障アドレスルックアップテーブル１１０にアクセスし、パターン発生器クロックとは独立したデータレートで故障情報をＲＡ回路１６０に送信する。これは、故障アドレスルックアップテーブル１１０からＲＡ回路１６０への転送を待たずにパターンをＭＵＴに加えられるようにすることで、スループットの意味において有利である。この利点は、１つの回路がデータを転送している間に、別の故障捕捉回路がデータを捕捉できるようにすることで、並列テスト用途においてさらに顕著である。
【００４７】
さらに詳細に、走査ＦＳＭ１２２は、コマンドをキャッチＲＡＭコントローラ９６に発することで、故障アドレスルックアップテーブル１１０からの故障データの転送を指向させる。走査コントローラはまた、２つのデータセレクタ１３２および１３４のうちの一方を選択的に起動する。データセレクタは並列で更新され、続けて、データレジスタの各ビットを通して逐次転送される。高速クロックを用いてデータを並列にロードしながら、低速クロックがデータを逐次アンロードする。データの低速な逐次アンロードにより、ＳＤＲＡＭコントローラがリフレッシュ要求のサービスを提供し、バースト−１読み出しの必要動作を行うのに十分な時間が提供される。メモリを読み出し、選択されたレジスタを並列にロードし、それから選択されたレジスタからデータを逐次転送するプロセスは、走査有限状態機械のレジスタにプログラムされたキャッチＲＡＭメモリアドレスの数について続けられる。
【００４８】
当業者は、本発明により提供される多くの恩恵および利点を理解するであろう。重要なのは、故障アドレスを故障捕捉回路に格納するキャッチＲＡＭを採用することで実現される格納および転送速度の利点である。これは、１つのメモリデバイスが、冗長解析回路がＭＵＴの実質的なビットイメージ再生を復活するのに十分な故障情報を捕捉、格納、および転送できるようにする。メモリデバイスの複数バンクの入手に関わるコストが結果として最小化される。さらに、故障捕捉回路は、平均して、従来採用されている回路よりも少ないデータを格納するため、キャッチＲＡＭからＲＡ回路からの転送レートが最大化される。これらの利点は、複数のＭＵＴのテストに複数の故障捕捉回路が採用される並列テスト環境において増幅される。
【００４９】
本発明について、特に本発明の好ましい実施形態を参照して図示し説明したが、当業者には、本発明の精神および範囲から逸脱せずに、形態および詳細に対する各種変更を行いうることが理解されよう。たとえば、本明細書において説明したインタフェース回路は、キャッチＲＡＭから冗長解析器へのデータ転送に関連するが、非転送モード時に、これを冗長解析器を共有キャッチ構成に結合してもよい。
【図面の簡単な説明】
【図１】 本発明の故障捕捉装置を採用したテスタの略ブロック図である。
【図２】 図１の故障捕捉回路の一実施形態の部分略図である。
【図３】 図１のＭＵＴの略ブロック図である。
【図４】 図２の要修復故障回路のブロック図である。
【図５】 図１の故障捕捉回路の一実施形態の部分略図である。
【図６】 本発明の故障捕捉回路において使用される２つの好ましいデータ構造の図である。

Claims (17)

1. テスト中のメモリ（ＭＵＴ）（１６）から故障ロケーション情報を識別する故障捕捉回路（２０）であって、前記ＭＵＴは複数のメモリセルを含む所定の記憶容量を有し、前記故障捕捉回路は、前記ＭＵＴに結合されるよう適合されると共に、テスト信号を前記ＭＵＴに加え、前記ＭＵＴからの出力信号を処理して故障情報にするよう動作する故障検出回路を含み、前記故障情報が故障したメモリセルのロケーションを示す、故障捕捉回路において、
   前記故障検出回路に結合され、要修復故障情報を疎故障情報と区別するように動作するスクリーニングロジック（７０）と、
   前記故障検出回路に結合され、前記ロケーション情報を格納するルックアップテーブル（１１０）と、
   前記スクリーニングロジックを前記ルックアップテーブルに接続する疎故障信号パスと、を含み、
   前記スクリーニングロジックは、前記疎故障信号パスを介して、前記ルックアップテーブル（１１０）に接続され、疎故障情報を前記ルックアップテーブルに通過させる、
   故障捕捉回路。
2. 前記故障検出回路（２２）は、
   前記テスト信号を前記メモリセルに加えるパターン発生器（３８）と、
   前記出力信号を取得する捕捉ロジック（２５）と、
   前記出力信号を所定の予期される信号と比較し、該比較に失敗したメモリセルロケーションを識別する比較ロジック（２７）と、
   を含む、請求項１記載の故障捕捉回路（２０）。
3. 前記スクリーニングロジック（７０）は前記比較ロジックに結合される、請求項１記載の故障捕捉回路（２０）。
4. 前記要修復故障情報および前記疎故障情報を冗長解析器に指向させるように適合される要修復故障信号パスをさらに含む、請求項１記載の故障捕捉回路（２０）。
5. 前記スクリーニングロジック（７０）は、
   要修復故障列を規定する所定数の故障を有するメモリセル列を追跡するための列フラグメモリと、
   要修復故障行を規定する所定数の故障を有するメモリセル行を追跡するための行フラグメモリと、
   前記所定の行故障数まで各行の故障の数をカウントし、前記列フラグメモリと協働して、前記行故障の関数として要修復故障列を識別するための行カウンタと、
   を備える請求項４記載の故障捕捉回路（２０）。
6. 前記ルックアップテーブル（１１０）はＲＡＭを備える、請求項１記載の故障捕捉回路（２０）。
7. 前記ＲＡＭは、前記ＭＵＴのメモリ容量よりも少ないメモリ容量を含む、請求項６記載の故障捕捉回路（２０）。
8. 前記ＲＡＭはマルチビットバーストモードを含む、請求項６記載の故障捕捉回路（２０）。
9. 前記ＲＡＭは、疎故障情報のみを格納するように適合される、請求項６記載の故障捕捉回路（２０）。
10. 前記ＲＡＭは、複数のマルチビット信号を格納するように適合され、前記信号は事前に選択されたデータ構造を有し、前記ＲＡＭは、
    前記バースト動作モード時に前記マルチビット信号を受信するためのマルチビット入力インタフェースと、
    該入力インタフェースと連絡して配置され、前記マルチビット信号を格納するための記憶セルアレイと、
    を備える、請求項６記載の故障捕捉回路（２０）。
11. 前記マルチビット信号は、故障アドレスと、前記ＭＵＴ内の故障したメモリセルのロケーションを示すデータフィールドとを有するアドレスデータ構造（１１２）を含む、請求項１０記載の故障捕捉回路（２０）。
12. 前記マルチビット信号は、プログラムされた演算コードを表すコマンドフィールドを有するコマンドデータ構造（１１４）を含む、請求項１１記載の故障捕捉回路（２０）。
13. 前記マルチビット信号は、前記データ構造が前記故障アドレス情報を含むか、前記コマンド情報を含むかを識別する識別子を含む、請求項１２記載の故障捕捉回路（２０）。
14. 前記ルックアップテーブル（１１０）を冗長解析回路（１６０）に結合する転送回路（１２０）をさらに備える、請求項１記載の故障捕捉回路（２０）。
15. 前記転送回路（１２０）は、前記故障検出回路（２２）とは独立して動作する、請求項１４記載の故障捕捉回路（２０）。
16. 後続する冗長解析のために、ＭＵＴ（１６）から故障情報を取得する方法であって、
    前記故障情報を捕捉するステップと、
    前記故障情報から前記ＭＵＴ内の前記故障のロケーションを識別するステップと、
    前記識別された故障ロケーションをルックアップテーブル（１１０）に格納するステップと、を含み、
    前記識別するステップは、前記故障ロケーションをスクリーニングして、要修復故障情報および疎故障情報を判断するステップを含み、
    前記格納するステップは、前記疎故障情報を前記ルックアップテーブル（１１０）に書き込むことを含む、
    ＭＵＴ（１６）から故障情報を取得する方法。
17. 前記格納するステップは、バースト動作モード時に、前記故障ロケーション情報をＲＡＭ（１１０）に逐次書き込むことを含む、請求項１６記載のＭＵＴ（１６）から故障情報を取得する方法。