JPH0277860A - 記憶装置自己試験方法及び線形フィードバック桁送りレジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は記憶装置の記憶位置を試験するだめの装置及び
方法に関する。本出願明細書は、これと同一譲受人に対
して譲渡された「記憶試験方法及びその装置」という題
の１９８７年５月１５日提出の出願明細書箱０５０，８
４７号に関係する。

〈従来の技術〉 データが正確に記憶され検索されるようにするためには
、記憶装置の記憶位置の全てが適切に作動していること
が肝要である。換言すると、１つの記憶位置内に書き込
まれたデータワードは必要とされるときにその記憶位置
から正確に読みとられることが肝要である。しかしなが
ら、記憶位置は時として機能不良となることがあり、か
かる機能不良の記憶位置から読みとられたデータワード
は、その記憶位置に書き込まれたデータワードと符号し
ない可能性がある。このような形で故意にではなく変更
されたデータを用いないようにするためには、「不良な
」記憶位置をその使用前に識別し不良な記憶装置を補修
するか又は置換することができるようにすることが望ま
しい。

コンピュータの記憶装置を試験する方法はすでに数多く
知られている。１つの先行技術は、記憶装置内に全ての
２進の１又はゼロを書き込み、次に記憶装置から読みと
って誤りを検査することである。

もう１つの先行技術は、各々の記憶アドレスにそのアド
レスで一連のデータワードを書き込み読みとるのに充分
長い時間とどまることから成るものであり、ここにおい
て、各々のデータワードには複数のゼロと単一の１が含
まれ、データワードはその単一の１ビツトの位置に関し
て異なっている。１ビツトは、データワードが記憶装置
内に書き込まれここから読みとられるにつれて各ビット
位置を通って「歩行する」。

先行技術の記憶装置試験機の中には、記憶アドレスを生
成するために単純なインクリメントバイワンカウンクを
用いるものもあれば、試験が行なわれている間アドレス
を生成するため１つ以上のアドレスカウンタを用いるも
のもある。

Ｇａ１ｐａｔ試験として知られているもう１つの先行技
術の記憶装置試験方法には、１つのアドレスへ書き込ま
れた又はそこから読みとられたデータパターンを変更す
る間そのアドレスにとどまり次にその他のアドレスへと
移動してそこで同じことを行なう段階が関与している。

１つの記憶装置についてＧａ１ｐａｔ試験を行なうのに
必要な時間は、一般に試験される記憶アドレスの数の平
方に正比例する。

誤りについてデータを検査する１つの先行技術による方
法は、パリティ　（奇遇性）を検査することである。コ
ンピュータを含め、先行技術によるさまざまな誤り検出
・補正コードを利用することができる。ハミングコード
は、２つのビットが関与する誤りを検出し、単一のビッ
トが関与する誤りを検出し補正する能力を提供している
。

〈課題を解決するための手段〉 一般に、本発明は、記憶装置の各々の記憶位置を試験す
るための方法及び装置に関する。好ましい実施例におい
ては、この方法には、予じめ定められた順序で各々の記
憶位置に相応する記憶アドレスの各々を生成する段階；
予じめ定められた一連のデータワードを生成する段階；
記憶装置内の各記憶位置にてデータワードの１つの記憶
する段階；記憶装置から各データワードを読み戻す段階
；予じめ定められた一連のデータワードを再生する段階
；記憶装置から読み戻されたワードを再生されたデータ
ワードと比較する段階；そして読みとられたデータワー
ドが再生されたデータワードと等しくない場合誤りを表
示する段階が含まれている。

本発明に基づく記憶装置試験方法の精度をさらに高める
ためには、記憶装置には第２の予じめ定められた一連の
データワードが書き込まれ、この第２のシリーズ内の各
々のデータワードは第１の一連のデータワード内の相応
するデータワードの逆である。さらに記憶アドレスは擬
似ランダム順序で生成され、予じめ定められた一連のデ
ータワードは擬似ランダムシリーズである。

本発明は、擬似ランダム記憶アドレスを生成するのに用
いられる新しい線形フィードバンク桁送りレジスタをも
その特徴としており、ゼロ・アドレスを生成することが
できる。

記憶装置システムについての診断サービスを容易にする
よう、不良な記憶装置セクションのおおよその位置を記
憶するためにはアキュムレータが用いられる。

〈実施例〉 盪−遺 本発明を用いるコンピュータシステムの全体的ブロック
ダイヤグラムは第１図に示されており、各々ＭＢＵＳ１
５を通ってＭＢＯＸ２０に接続されている４つの中央処
理装置すなわちＣＰＵｌ０を含んでいる。ＭＢＯＸ２０
には又４つの記憶装置３０が接続されており、その各々
がＭＭＢＵＳ３５を介して接続されている。

第２図は、さらに詳細な記憶装置３０のブロックダイヤ
グラムであり、ＤＲＡＭ３０２、読取りデータ経路チッ
プＲＤＰ３０４、書込みデータ経路チップＷＤＰ３０６
及びアドレス・モジュール制御チップＡＭＣ３０８を含
んでいる。３つのチップは、ＭＭＢＵＳトランシーバ３
２０を介してＭＭＢＵＳ３５に接続されている。ＲＤＰ
３０４は読取りハソファ３０５を通してＤＲＡＭＳ３０
２からデータを受けとる。ＷＤＰ３０６はデータハソフ
ァ３０７を通してＤＲＡＭＳ　３０２に接続されており
、ＡＭＣ３０８はアドレスバッファ３０９及びアドレス
ドライバ３１０を通して接続されている。ＡＭＣ３０８
は又、行アドレスストローブ及び列アドレスストローブ
といった標準的な制御をＤＲＡＭＳ３０２に供給する制
御ライン３１１を介してもＤＲＡＭＳ３０２に接続され
ている。

ＡＭＣ３０Ｂは同様にＷＤＰ３０６に対して制御ライン
３１２と、ＲＤＰ３０４に対して制御ライン３１３を提
供している。ＲＤＰ　３０４は、ＡＭＣ３０８に対して
誤り状態ラインを、又ＷＤＰ３０６に対してライン３４
２を提供している。

ＲＤＰ３０４の一部分は第３図にさらに詳細に示されて
おり、出力ライン３３１及び逆出カライア６ ン スタＬＦＳＲ３３０を含んでいる。出カライン３３１及
び３３２は、制御ライン３３５を有するセレクタ３３４
に入力される。セレクタ３３４の出力は比較回路３４０
に入力される。比較回路３４０はライン３４１を通して
読取りハソファ３０５から生データを受けとり（第２図
参照）、ＷＤＰ３０６への出力３４２及びＡＭＣ３０８
への出力３４３を有する。

ＷＤＰ３０６の一部分は第４図にさらに詳しく示されて
おり、出力３５１及び逆出力３５２を伴う線形フィード
バック桁送りレジスタＬＦＳＲ３５０　　［ＬＦＳＲ３
３０と同し〕を含んでいる。

出力３５１及び３５２は、ライン３４２を介してＲＤＰ
　３　０　４から入力を受けとり制御ライン３５５を有
するセレクタ３５４に接続されている。ＷＤＰ３０６は
又、同様にＲＤＰ　３　０　４から入力ライン３４２を
受けとる開始パターン生成器Ｉ　Ｐ　Ｇ３６０を含んで
いる。セレクタ３５４及びＩ　ＰＧ３　６　０の出力は
セレクタ３７０に入力され、このセレク夕は制御ライン
３７１を受けとり、その出力（端）はデータバッファ３
０７に接続されている。

第５図はＡＭＣ３０８の一部分をより詳細に示しており
、一連の段４０１（０〜２０と番号づけされている）を
含む線形フィードバック桁送りレジスタ４００を含んで
いる。各々の段には、結びつけられた１本の出力ライン
があり、これは各々出力（端）４０２及びデコーダ４１
０に接続されている。さらに、段１４−２０の出力（端
）はデコーダ４２０に接続されている。段１３．１６．
１７、及び１８からの出力は、第１のフィードバック回
路網４５０に接続され、一方段１８及び２０からの出力
は第２のフィードバック回路網４６０に接続されている
。フィードバック回路網４５０はＯＲゲート４５１−４
５４を含み、ＭＵＸ４７０に接続された出力４５０を有
する。同様にフィードバック回路網４６０はＯＲゲート
４６１及び４６２を含み、ＭＵＸ　４７０に接続された
出力４６３をもつ。ＭＵＸ　４７０は制御ライン４７１
を有する。

デコーダ４１０は、ＬＦＳＲ４０ｏのレジスタの各々が
ゼロを含んでいる時を検出する出力４１１を有する。デ
コーダ４１０の出力４１２は、以下にさらに詳しく説明
されているように、レジスタが生成された順序の最後の
番号をいつ含んでいるかを検出する。出力４１１はフィ
ードバック回路４６０のＯＲゲート４６１及びフィード
バック回路４５０のＯＲゲート４５４に入力される。出
力４１２は、ＬＦＳＲ４００を開始するのに用いられる
。

デコーダ４２０は、ライン４２１を通してデコーダ４２
２に接続される７中５のデコーダである。

ライン４２３はデコーダ４２２とアキュムレータ４３０
を接続する。アキュムレータ４３０は、出力４３１を有
する３２ビツトのレジスタであり、ＲＤＰ　３０４から
誤り状態ライン３４３を受は取る（第２図参照）。

第７図は、本発明の第２の実施例に相当する第４図の回
路の修正版であり、同じ要素には同じ参照番号がつけら
れている。修正された回路には、その入力としてＲＤＰ
　３０４からライン３４２を受は入れる誤り状態フリッ
プフロップ３８０が含まれている。フリップフロップ３
８０の出力はＩ　ＰＧ３６０及びセレクタ３５４により
ライン３８２を通して受は入れられる。フリップフロッ
プ３８０はリセットライン３８１によりリセットされう
る。フリップフロップ３８０は、ひとたびセットされる
とライン３８１上のパルスによりリセットされるまでセ
ットされた状態にとどまるように作動する。

第８図は、同様に本発明の第２の実施例に相当する、第
５図の回路の修正版である。第８図内の同じ要素は、同
様に同じ参照番号を有する。修正された回路は、ライン
４０２を通してＬＦＳＲ４００の出力を受は入れるアド
レス生成器４８０を含んでいる。アドレス生成器４８０
は、複数の−記憶アドレスの上部ビットとしてＬＦＳＲ
４００の出力を用い、カウンタ（図示せず）又はその他
の標準的装置を用いて各々の記憶アドレスの下部ビット
を生成し、ライン４８１を通してアドレスバッファ３０
９に対し完全なアドレスを供給する。

この装置のオペレーションについては、以下にさらに詳
しく説明されている。

オペレーション 第１図を参照すると、本発明を実現した高速コンピュー
タシステムが図示されており、これには、各々ＭＢＯＸ
２０にＭＭＢＵＳ３５を通して接続されている４つの同
じ記憶装置３０が含まれている。ＭＭＢＵＳ３５は、双
方向多重化アドレス／データ母線である。ＭＢＯＸ２０
は各々のＭＭＢＵＳ３５及び４本（７）ＭＢＵＳＥＳ　
１５（７）うちの１つの間のデータ転送を制御する。Ｃ
ＰＵＩ　Ｏが記憶装置３０の１つからデータを要求する
とき又はその中にデータを書き込むことを望む場合、Ｍ
ＢＵＳ１５を介してＭＢＯＸ２０に１つの要求が送られ
る。するとＭＢＯＸ２０は、読取り又は書込みタスクを
記憶装置３０までＭＭＢＵＳ３５を通して実現するる。

記憶装置３０は、上述のとおり、第２図にさらに詳しく
示されている。記憶装置の機能は、ＡＭＣ３０８、ＷＤ
Ｐ３０６及びＲＤＰ３０４により充分に制御されている
。ＡＭＣ３０８は、記憶装置のための制御論理ならびに
記憶アドレス経路論理を含んでいる。制御機能としては
、次のものが含まれる二行アドレスストローブ、列アド
レスストローブ及びアドレス・書込み有効化信号を含む
ＤＲＡＭ制御ｉＭＭＢＵｓデータ／アドレス及び初期接
続手順、ＲＤＰ及びＷＤＰチップ制御、誤り補正制御；
ブロック及び入力サイクル制御；及び記憶装置自己試験
。本発明に関係するのは記憶装置自己試験機能だけであ
る。

ＲＤＰ３０４は、通常のオペレーション中、ＤＲＡＭＳ
３０２からデータを受けとり、誤り検査機能を実行し、
要求するＣＰＵｌ０への伝送のためＭＭＢＵＳ３５にデ
ータを送る。ＷＤＰ３０６はＭＭＢＵＳ３５からデータ
を受けとり、パリティ検査を行ないデータをＤＲＡＭＳ
３０２に送る。

ＲＤＰ　３０４及びＷＤＰ３０６の自己試験中の機能は
、以下に説明されている。

本発明の自己試験機能は、データをＤＲＡＭＳ３０２内
に書き込み、データを読みとり、読みとられたデータを
試験してそれが何らかの形で変更されているか否かを見
ることにより、ＤＲＡＭＳ３０２内の各々の記憶位置を
試験する。このデータ書込み、データ読みとりそして読
みとられたデータの試験というプロセスが、自己試験の
間に２度行なわれる。これら２つの段階の各々の間、各
々の記憶位置から読みとられたデータは、その記憶位置
に記憶されていたデータワードを再生し読みとられたデ
ータワードを再生されたデータワードに比較することに
よって、試験される。記憶位置が適切に作動している場
合（すなわちそれが「良い」位置である場合）、読みと
られたデータワードは再生されたデータワードと等しく
なくてはならない。特定の記憶位置から読みとられたデ
ータがその記憶位置に書き込まれたデータと同等でない
場合、その記憶位置は機能不良とみなされ、場合によっ
て修正又は置換すべく「不良」記憶位置として登録され
ることになる。

往々にして複数の隣接する記憶位置が不良であるため（
例えばこれらが−緒に短縮されていることがある）、記
憶装置に擬似ランダムデータを擬似ランダムに書込むこ
とにより不良記憶位置を位置指定できる可能性の方が大
きい。システムの正常なオペレーションの間、可変的デ
ータが非順次的な形で記憶装置内に書き込まれ、従って
、試験中に擬似ランダムデータを擬似ランダムに書き込
むことはより密に実際の動作条件を並行させ、従って誤
りを探し出す可能性がより高くなる。

各々のデータワードが第１段階の間に読みとられ試験さ
れるにつれて、記憶装置は２度目にはデータで完全に満
たされ、第２段階で用いられるデータは第１段階で用い
られるデータの逆である。

第１段階の場合と同様に、データは記憶装置から読みと
られ、再生されたデータに比較される。当然のことなが
ら、この第２段階の間再生されたデータは逆データであ
る。このようにして、記憶装置の各々のセルは、「１」
及び「ゼロ」の両方を書き込み読みとることによって試
験されることになる。こうして、記憶されているものの
如何に関わらず不良なセルは頻繁に同じビットを出力す
るため、不良な記憶位置が発見される可能性も高くなる
。換言すると、不良なセルがつねに「１」を出力する場
合、この記憶位置での１１」の書き込み・読みとりによ
ってこのセルが不良であることを検出することは不可能
である。誤りは、システムが「ゼロ」を記憶しようとし
たときに初めて検出される。従って、第２段階において
逆データを用いることによって、各々の記憶位置は確か
に適切に試験されることになる。

第１段階及び第２段階の間、不良な記憶位置が検出され
るにつれて、機能不良の記憶装置の記憶位置は記録され
る。不良な記憶位置がさらに確実に正しく記憶されるよ
うにするために、第１段階の間に適切に機能しているこ
とがわかった記憶位置のみに第２段階のために逆データ
が書き込まれ、一方第１段階の間に不良であるとわかっ
たものには同じデータワードが再び書き込まれる。従っ
て第２段階の間、各々のデータワードが読みとられ逆デ
ータワードに比較されたとき、非道データが書き込まれ
た記憶位置は誤りとして明確に検出されることになる（
これは、非道データワードは第２段階で逆データワード
に比較されることになるからである）、各々のデータワ
ードが第２段階の間に試験されるにつれて、良好な記憶
位置の中に全てゼロを書き込み、不良な記憶位置に全て
１を書き込むことによって、記憶装置は「初期値設定」
される。このようにして記憶装置を初期値設定すること
により、診断機能が実行される際に不良な記憶位置を探
し出すのが容易になる。

本発明に基づく方法は、以下に図中に示されている装置
を参照しながら詳細に説明されている。

自己試験機能は、システムがまずオンラインで進行して
いる場合に実行され、望むときにいつ何時であれ実行で
きる。第６図は、好ましい実施例の自己試験アルゴリズ
ムを示す流れ図である。

記憶装置自己試験が開始されると（第６図のステップ５
０１）、第１の段階は、擬似ランダムに生成されたデー
タをＤＲＡＭＳ３０２の全ての記憶位置内に書き込むこ
とである。上述のように、記憶位置は擬似ランダムな形
でアクセスされる。

第５図を参照すると、擬似ランダムな方法で各々全ての
記憶アドレスを生成するのに、ＬＦＳＲ４００が用いら
れる（ステップ５０２）。周知のように、線形フィード
バック桁送りレジスタは、特定のフィードバック回路網
及びフィードバンク経路内の段の数によって異なる一定
範囲の数の中の考えられる全ての数を生成することので
きる単数又は複数のフィードバック経路を備えた桁送り
レジスタである。フィードバック回路網及び段数は、考
えられる全てのアドレスが生成されるように、試験され
るべき記憶装置のサイズに応して選択される。ＬＦＳＲ
４００は標準的なＬＦＳＲとは異なり、可能なフィード
バック回路網を２つ有している。フィードバック回路網
４５０は、以下に記されている段１３．１６．１７及び
１８の出力ならびに「ゼロ検出Ｊライン４１１を用いる
。

フィードバック回路網４６０は、レジスタ１８及び２０
の出力及びゼロ検出ライン４１１を用いる。

システムと共にさまざまなサイズの記憶装置を用いるこ
とができるため、異なるサイズの記憶装置については異
なる数のアドレスを生成しなくてはならないことから、
さまざまな数の段をもつＬＰＳＲを使用できることが望
ましい。第５図に示されているＬＦＳＲ４００は、１９
段のＬＦＳＲ（段０〜１８を用いる）或いは２１段のＬ
ＦＳＲ（段０〜２０を用いる）のいずれかとして用いら
れるように設計されている。１９段ＬＦＳＲとして用い
られる場合、その出力としてライン４５５を選択するよ
うＭＵＸ　４７０の制御ライン４７１をセットすること
により、フィードバック回路Ｗ４４５０が用いられる。

同様に、フィードバック回路網４６０は、ＬＦＳＲ４０
０が２１段桁送りレジスタとして用いられ、出力ライン
４６３がＭＵＸ４７０の出力として選ばれている場合に
用いられ°る。

ＬＦＳＲ４００は又、先行技術によるＬＦＳＲがゼロと
いう数を生成することができないという点で、先行技術
のＬＦＳＲと異なっている。先行技術のＬＦＳＲの全て
の段がゼロにセットされている場合、ＬＦＳＲは「機能
停止ゴするか又はその状態で動かなくなる。ＬＦＳＲが
「動作し」つづけるか又は数を生成し続けるためには、
いくつかの股肉に少なくとも１つの非ゼロビットがなく
てはならない。少なくとも１つのこのビットが無いと、
いかなるフィードバンクも無く、ＬＦＳＲは作動しなく
なる、すなわち連続的に桁送りしてゼロをフィードバッ
クすることになる。従って、ひとたびＬＦＳＲが作動状
態になると、これはゼロという数を決して生成しない。

これは、標準的なＬＦＳＲが用いられる場合ゼロに相当
するアドレスは決して試験されないことを意味するため
、望ましくないことである。

しかしながら、ＬＦＳＲ４００であれば、デコーダ４１
０を用いてゼロアドレスを生成することができる。デコ
ーダ４１０は出力ラインの各々を受とり、最後の数が生
成された時を検出する。例えば２０段ＬＦＳＲとしてＬ
ＦＳＲを用いる場合順序内の最後の数は、段１８が１で
ありその他の段が全てゼロであるときに達せられる。単
純論理回路を用いて、デコーダ４１０はこの条件を検出
し、初期値設定パルスＩＮＩＴをライン４１２上で出力
し、これがＬＦＳＲ４００の全ての段をクリアーする（
すなわちゼロ状態を作り出す）。

ＬＦＳＲ４００は次に全てのゼロを出力し、ゼロアドレ
スがアドレッシングされうるようにする。

ＬＦＳＲが１機能停止」にならないようにするため、デ
コーダ４１０は又単純論理回路を用いてこの条件を検出
し、ゼロ検出ライン４１１上で１を出力する。ゼロ検出
ライン４１１は、ＬＦＳＲ４００の両方のフィードバッ
ク回路網に入力され、これがフィードバンクラインに１
を導入しＬＰＳＲ４００がゼロ状態で動かな（ならない
ようにする。

アドレスがＬＦＳＲ４００によって生成されるにつれて
、ＬＦＳＲ３５０（第４図参照）によりデータワードが
生成され、生成されたアドレスの各々に対して１つのデ
ータワードが書き込まれる（ステップ５０３）。第４図
を参照すると、生成されたデータワードはライン３５１
に出力され、セレクター３５４及び３７０がセントされ
（すなわち制御ライン３５５．３７１により）、こうし
てこのデータはデータバッファ３０７　（第２図に示さ
れている）に移行することになる。全ゼロを含むデータ
ワードを有する必要はなく、従ってＬＦＳＲ３５０は標
準的なＬＦＳＲであり、第５図に示されている新奇のＬ
ＦＳＲ（すなわちＬＦＳＲ４００）ではない。このプロ
セスは、ＬＦＳＲ４００により全てのデータアドレスが
生成されＬＦＳＲ３５０により生成されたデータが書き
込まれてしまうまで続く　（ステップ５０４）。

ＤＲＡＭＳ　３０２に完全にランダムデータが書き込ま
れた場合、ＬＦＳＲ４００は再び全ての記憶アドレスを
生成する（ステップ５０５）。各アドレスが生成される
につれて、ＲＤＰ　３０４を用いて各データワードが読
みとられ（ステップ５０６）、ＬＦＳＲ３３０内に相応
するデータワードが生成され（ステップ５０７）、読取
られたデータワードと生成されたデータワードの比較が
行なわれる（ステップ５０８）。ＬＦＳＲ３００はＬＦ
ＳＲ３５０と同じであり、ＬＦＳＲ３３０により生成さ
れたデータワードはＬＦ、５Ｒ３５０により生成された
ものと同じであり、ステップ５０３の間にＤＲＡＭＳ３
０２内に書き込まれる。自己試験のこの部分の間、セレ
クター３３４　（第３図参照）は、制御装置３３５を用
いてライン３３１からデータを選択し、−度に１つずつ
データワードを比較回路３４０内に入力し、この回路に
おいてこれらのデータワードは、ライン３４１上で受け
とられた読取られたデータワードと比較される。記憶装
置が適切に作動している場合、２つの比較されたワード
は同等であるはずである。換言すると、ＬＦＳＲ３３０
はＬＦＳＲ３５０と同じであるため、ＬＦＳＲ３３０か
ら比較回路３５０内に入力された各々のデータワード入
力は記憶装置から読みとられたデータワードと同等であ
るはずである。

しかしながら、データワードが記憶されていた記憶位置
が機能不良であった場合には、読取られたデータワード
は生成されたデータワードと同等ではない。

比較回路３４０はＷＤＰ３０６への出力（出力３４２）
とＡＭＣ３０８への出力（出力３４３）という２つの出
力を有する。比較が行なわれるにつれて、ＷＤＰ３０６
はデータを、読みとられたデータワードが位置指定され
ていた記憶位置に再び書き込む。ＷＤＰ３０６は、比較
の結果読みとられたデータワードが生成されたデータワ
ードと等しいことがわかった場合、逆データワードを記
憶位置に戻す（ステップ５０９）。比較の結果、読みと
られたデータワードが生成されたデータワードに等しく
ない（すなわちステップ５０８で「否定」の結果が出た
）場合、試験されている記憶位置は機能不良状態となっ
ており、比較回路３４０はＡＭＣ３０８に誤り状態信号
を出力し、ＷＤＰ３０６に同じデータワードを記憶位置
に書き戻すよう命令する（ステップ５１１）。上述のよ
うに、同じデータワードを記憶位置に書き戻すことによ
り、この記憶位置は確実に、以下に説明される自己試験
の第２の比較段階の間に誤り信号を生成することになる
。第４図を見ればわかるように、ＷＤＰ３０６は、ＲＤ
Ｐ　３０４の比較器３５０からライン３４２を受は入れ
るセレクタ３５４を通してデータ又は逆データのいずれ
かを選択する。セレクタ３７０は、この段階の間、制御
ライン３７１を通してセレクタ３５４からデータを受け
とるようセントされる。このプロセスは、各々の記憶ア
ドレスがアクセスされ比較が行なわれ、各々の記憶位置
が逆データ（記憶位置が「良好な」場合）又は同じデー
タ（記憶位置が「不良な」場合）のいずれかを含むまで
、続けられる（ステップ５１２）。ＡＭＣ３０８は以下
に説明されているように記憶装置の不良な記憶部分の位
置を記録するために、誤り状態信号を用いる。

自己試験の次の段階は、記憶されたデータを読みとり、
上述のものと基本的に同じ方法で比較を行なう。ＬＦＳ
Ｒ４００は、考えられる全てのアドレスを再び生成する
（ステップ５１３）。ＲＤＰ３０４は記憶されたデータ
を読みとり（ステップ５１４）　、読とられたデータワ
ードに対する比較のため逆データワードを生成する（ス
テップ５１５）。

第３図を参照すると、ＬＦＳＲ３３０はセレクタ３３４
により選択され比較回路３４０に入力される逆データワ
ードをライン３３２にて生成する。

アクセスされている記憶位置が第１の比較の間に良好と
判断された場合（ステップ５０８）、これはこのときＬ
ＦＳＲ３５０により生成された逆データ（ステップ５０
９）を含んでいるはずである。

従って、ＲＤＰ　３０４は読みとられたデータを生成さ
れた逆データと比較しくステップ５１６）、記憶装置が
適切に機能している場合には生成されたデータワードと
読みとられたデータワードは等しくなるはずである。第
１の比較の間に記憶位置が不良であることがわかり従っ
て同じデータは逆データに等しくないことから書き込ま
れなかった場合（ステップ５１１）、或いは又以前に良
好な記憶位置であると判断された（従って逆データが書
き込まれた）にもかかわらず読みとられた逆データが生
成された逆データと一致しない場合（これは記憶装置の
誤りを表わす）、比較結果は否定的となる。

第２の比較が肯定的でありすなわち記憶位置が自己試験
の両方の段階においてデータをうまく記憶したことを示
した場合、比較回路３５０の出力３４２（第３図）は、
ＷＤＰ３０６の初期値設定パターン生成器３６０　（第
４図）に対してその記憶位置に全ゼロを書き込むよう命
令する（ステップ５１７）。しかし比較が否定的であっ
た場合には、比較回路３４０はライン３４３上で誤り状
態信号を生成しくステップ５１Ｂ）、初期値設定パター
ン生成器３６０に対して記憶位置に全「１」を書き込む
よう命令する（ステップ５１９）。自己試験のこの部分
の間、セレクタ３７０は制御ライン３７１により、初期
値設定パターン生成器３６０の出力を記憶装置に書き込
むようセットされる。このプロセスは、全ての記憶位置
が試験され１又はゼロが書き込まれるまで続く　（ステ
ップ５２０）。自己試験が完了し、コンピュータシステ
ムが作動可能状態になった時、ゼロを含む記憶位置は良
好な記憶位置であり、■を含む記憶位置は不良な記憶位
置である。

記憶されたデータについて「検査ビット」を用いること
が望ましい場合もあるということにも留意されたい。好
ましい実施例において、複数の検査ビットが記せ装置内
の各々の記憶位置について記憶されており、これらのビ
ットは、データ読みとりオペレーションの間にひきおこ
された誤り（例えば騒音によりひきおこされた誤り）を
検出するためにシステムにより用いられる。技術上周知
のとおり、唯一のコードが各データワードについて生成
され記憶される。従って各々の記憶位置はデータセクシ
ョン及び検査ビットセクションに分けられる。記憶装置
が適切に作動するためには、各記憶位置のデータセクシ
ョンのみに初期値設定の開会「１」又は全ゼロが書き込
まれなくてはならず、検査ビットセクションは記憶され
たデータに結びつけられた正規コード（すなわち全「１
」又は全ゼロを含むデータワードに対するコード）を記
憶する。

上述のように、比較回路３４０は、記憶装置から読みと
られたデータワードがＬＦＳＲ３３０により生成された
相応するデータワードと符合しないということを見極め
た場合、ＡＭＣ３０８に対し誤り状態信号を出力しくス
テップ５１０及び５１８）、これが誤りの位置を記憶す
る。不良であることがわかったこれらの記憶装置部分の
位置を登録するための新奇の方法及び装置が次に説明さ
れる。

再び第５図を参照すると、上部７つのビット（すなわち
段１４〜２０の出力）は、上述のようにアドレスバッフ
ァ３０９及びデコーダ４１０に供給される以外に、デコ
ーダ４２０にも供給される。

デコーダ４２０は７中５のデコーダであり、ＬＦＳＲ４
００が１９段ＬＦＳＲとして使用されているか又は２１
段ＬＦＳＲとして使用されているかに応じてその出力と
して上部５つのビットを選択する。換言すると、ＬＦＳ
Ｒ４００が１９段ＬＦＳＲとして用いられている場合、
デコーダ４２０はその出力として段１４〜１８の出力を
選択し、ＬＦＳＲ４００が２１段ＬＦＳＲとして用いら
れている場合には段１６〜２０を選択する。

従って、デコーダ４２０の出力はつねに現在試験されて
いる記憶位置のアドレスの上部５つのビットとなる。こ
れら５つのビットは「５から３２」のデコーダ４２２に
出力される。デコーダ４２２は５つのビットを受けとり
、３２ビツトアキユムレータ４３０の１つのビットを選
択する。誤り状態ライン３４３が起動させられた場合（
これは現在比較されているデータワードが不良であるこ
とを表わす）、アキュムレータ４３０はデコーダ４２２
の出力に相当するビットを「セント」する。

誤り状態ラインがセントされていない場合、レジスタ４
３０内の相応するビットはセットされない。

従って、アキュムレータ４３０は記憶装置を最高３２の
ブロック又はセクションに分割し、その各々のセクショ
ンはアキュムレータ４３０内の代表的ビットを１つ有し
ている。従って、記憶位置が不良であることがわかった
場合、この不良な記憶位置を含む記憶装置ブロックに相
応するレジスタ４３０内のビットがセットされる。これ
は、記憶装置の不良なセクションのおおよその位置を記
憶する唯一のきわめて有効な方法である。システムが保
守を受けている場合、アキュムレータ４３０の出力はラ
イン４３１を通して得られ、診断サービスを実行するの
に用いられる。アキュムレータ４３０のサイズの変更〔
及びデコーダ４２０及び４２２に対する相応する変更〕
により記憶装置をいかなる数のセクションにでも分割す
ることができ、こうして誤りの位置の精確さを変更する
ことができる、ということにも留意されたい。

上述の実施例において、ＬＦＳＲ４００はＤＲＡＭＳ３
０２内の特定の記憶位置をアクセスするのに用いられる
記憶アドレスを生成する。従ってこのシステムは、ＤＲ
ＡＭＳ３０２内の各々の記憶位置をランダムにアクセス
する。−変形実施例においては、記憶装置ブロックは個
々の記憶位置の代りに擬似ランダムにアクセスされる。

ＬＦＳＲ４００の出力は、複数の記憶位置のアドレスの
上部ビットとして用いられ、各々の数がＬＦＳＲ４００
により与えられるにつれて、アドレス生成器を用いて複
数の記憶位置の各々をアクセスするのに必要とされる残
りのビットが順次与えられる。アドレス生成器はビット
を順次的に提供する。

各々の記憶位置を擬似ランダムにアクセスする代りに記
憶装置ブロックを擬似ランダムにアクセスすることによ
り達成される利点はいくつかある。

大容量記憶装置が試験されている場合、ＬＦＳＲ４００
はアドレス全体を生成しなければならないため各位置が
擬似ランダムにアクセスされようとしているとききわめ
て大きいＬＦＳＲをＬＦＳＲ４００のために用いなくて
はならない。ＬＦＳＲ４００がアドレスの上部ビットを
生成するためにのみ用いられる場合、より小さいＬＦＳ
Ｒを用いることができる。さらに、記憶装置の擬似ラン
ダムにアクセスされたブロック内で記憶位置を順次アク
セスすることにより、各々の位置が擬似ランダムにアク
セスされた場合には検出されずにすまされうる誤りを検
出することが可能となる。不良な記憶位置は時として近
隣の記憶位置に影響を与えるので、かかる誤りを検出す
るのにブロック内で順次記憶位置をアクセスすることが
有利である。

本発明の変形実施例を実現するために用いられる装置は
、上述の装置とほぼ同じであるが、ＷＤＰ３０６及びＡ
ＭＣ３０８に対しわずかに修正が加えられている。修正
が加えられた回路は第７図及び第８図に示されており、
第７図は第４図にそして第８図は第５図に相当する。こ
れらの回路についての説明を簡略化するため、無変更の
ままの要素には同じ参照番号が与えられている。

本発明の第２の実施例の自己試験方法は、以下に、第９
図の流れ図を参考にして詳細に説明される。

自己試験方法は変形実施例においてほぼ同じであり、一
般にＤＲＡＭＳ　３０２内の各記憶位置へのデータの書
き込み、記憶装置からのデータの読み戻し及び再生され
たデータと読みとられたデータの比較を含んでいる。デ
ータは一度に１ブロツクずつＤＲＡＭＳ３０２から読み
とられ、ブロック内の各々の記憶位置は第１の実施例の
場合と同様比較を行なうことにより試験される。ブロッ
ク内の各々全てのデータワードがこの第１の段階の間に
再生されたデータと同等であると判断された場合、記憶
装置ブロック全体に逆データが書き込まれ、次のブロッ
クがアクセスされる。しかし、１つのデータワードでも
再生されたデータと同等でないことがわかった場合、ブ
ロック全体には同しデータが書き込まれ、こうして第２
段階の間の誤り信号を確実なものにする。同様に第２段
階の間に記憶位置ブロック内の１つの記憶位置が不良で
あることがわかった場合、ブロック全体は１で初期値設
定され、そのブロックはその中の全ての位置が良好な記
憶位置であるとわかった場合にのみ、ゼロで初期値設定
される。

第２の実施例においては、自己試験がひとたび始まると
（第９図のステップ８００）　、ＬＥＳＲ４００は擬似
ランダムに第１のブロックアドレスを（記憶アドレスの
上部ビットを生成することにより）生成する（ステップ
８０１）。アドレス生成器４８０は次に下部ビットをＬ
ＦＳＲ４００により供給されたビットに付加し、第１の
ブロック内の第１の記憶位置の全アドレスを生成する（
ステップ８０２）。第１の実施例の場合と同様に、ＬＦ
ＳＲ３５０は次に１つのデータワードを生成し、このデ
ータワードは生成された記憶アドレス内に書き込まれる
（ステップ８０３）。このプロセスは、記憶装置の第１
のブロック内で各々の記憶アドレスにおいて１つのデー
タワードが記憶されるまで続けられる（ステップ８０４
）。アドレス生成器４８０が記憶アドレスの各々を生成
したとき、ＬＦＳＲ４００は次のブロックのアドレスを
生成しくステップ８０１）、プロセスはくり返される。

これは、全てのブロックアドレスが生成され、記憶装置
全体にデータタが書き込まれてしまうまで続けられる（
ステップ８０５）。

ＬＦＳＲ４００は次に再び第１のブロックのアドレスを
生成しくステップ８０６）、アドレス生成器４８０は第
１の記憶アドレスを生成する（ステップ８０７）。ＲＤ
Ｐ　３０４は次に、生成されたアドレスに記憶されたデ
ータワードを読みとり（ステップ８０８）　、ＬＦＳＲ
３３０は相応するデータワード（ステップ８０９）を再
生する。生成されたデータワードは次に読みとられたデ
ータワードに比較され（ステップ８１０）、記憶装置が
適切に機能している場合側ワードは同等であるはずであ
る。ステップ８１０の結果が否定的である場合、誤り状
態信号が生成され（ステップ８１１）、誤り状態フリッ
プフロップ３８０がセットされる（ステップ８１２）。

この比較プロセスは、現在の記憶ブロック内の記憶位置
の全てが読みとられ再生されたデータと比較されてしま
うまで続けられる（ステップ８１３）。誤り状態フリッ
プフロップ３８０ば、特定のブロックの間に行なわれた
比較のうちのいずれかが否定的である場合にセットされ
る（そしてセットされた状態にとどまる）。

現在のブロック内の記憶位置の全てが試験されてしまう
と、アドレス生成器４８０はリセットされ（ステップ８
１４）、再びそのブロック内の第１の記憶アドレスを生
成する（ステップ８１５）。

誤り状態フリップフロップの状態が検査され（ステップ
８１６）、それがセントされなかった場合、ＬＦＳＲ３
５０により生成された逆データが記憶位置内に書き込ま
れる（ステップ８１７）。しかし誤り状態フリップフロ
ップがセントされた場合、非逆データ（すなわちステッ
プ８０３で生成されたものと同じデータ）が記憶位置内
に書き込まれる（ステップ８１８）。このプロセスは、
現在のブロック内の各々の位置に逆データ又は非逆デー
タが書き込まれてしまうまで続けられる（ステップ８１
９）。ステップ８１６の結果は一定の与えられたブロッ
ク内の各位置について同じであるため、そのブロック内
の全ての位置には逆データ又は非逆データのいずれかが
書き込まれるということに留意されたい。現ブロックが
最後のブロックでない場合（ステップ８２１）　、ＬＦ
ＳＲ４００は次のブロックアドレスを生成しくステップ
８０６）、このプロセスは続行する。誤り状態フリップ
フロップは、ブロック間でリセットされる（ステップ８
２０）。

従って、ＬＦＳＲ４００は、１つのブロックのアドレス
を生成し、このブロック内の全ての記憶位置はまず第１
に、データを読みとり比較を行なうことによって試験さ
れる。記憶位置の全てがひとたび試験されると、各位置
は再びアクセスされ、逆データ（そのブロック内の記憶
位置の全てが良好であるとわかった場合）或いは非逆デ
ータ（そのブロック内の位置のいずれかが不良とわかっ
た場合）のいずれかが書き込まれる。各々の記憶装置ブ
ロックがこのような方法で試験される。

自己試験の第２段階は、ＬＦＳＲ４００が第１のブロッ
クアドレスを生成するステップ８２２において開始する
。アドレス生成器は次に第１の記１）１アドレスを生成
しくステップ８２３）、この記憶アドレスに記憶されて
いるデータが読みとられ（ステップ８２４）　、ＬＦＳ
Ｒ３３０により生成された逆データに比較される（ステ
ップ８２５及び８２６）。比較の結果が否定的で誤りを
表わしている場合、誤り状態信号が生成され（ステップ
８２７）、誤り状態フリップフロップがセットされる（
ステップ８２８）。このプロセスは、記憶装置ブロック
全体が読みとられ、再生された逆データに比較されるま
で続けられる（ステップ８２９）。

次にアドレス生成器はリセットされ（ステップ８３０）
、第１の記憶アドレスを生成する（ステップ８３１）。

誤り状態フリップフロップがセットされていない場合（
ステップ８３２）、全ゼロが記憶位置に現アドレスにて
書き込まれ（ステップ８３３）、誤り状態フリップフロ
ップがセットされている場合、全「１」が記憶位置に書
き込まれる（ステップ８３４）。これは、そのブロック
内の全ての記憶位置に１又はゼロが書き込まれるまで続
けられて（ステップ８３５）、究極的には、誤り状態フ
リップフロップが各ブロック間でリセットされている状
態（ステップ８３６）で全ての記憶装置ブロックが初期
値設定されてしまうまで（ステップ８３７）続けられる
。

上述の記憶装置自己試験方法及び装置は、記憶装置の各
々全ての記憶位置を試験するための有効で効率の良い方
法を提供する。記憶装置が本発明に従って１及びゼロで
初期値設定されると、診断機能をたやすく実行すること
ができる。機能不良の記憶位置のおおよその位置を得る
ため診断ソフトウエアはアキュムレータ４３０の内容を
読みとることができ、次に、１が記憶されている記憶位
置を見い出すことにより位置をピンポイントすることが
できる。

先行技術による方法は、本発明に従った迅速で精確な試
験を達成することができない。さらに、本発明は、機能
停止無くゼロアドレスを生成することのできる新奇のＬ
ＦＳＲを用い、アキュムレータ４３０内の不良な記憶装
置セクションのおおよその位置を記ｔａするための新奇
の方法を用いている。

なお上述の実施例が単に本発明の一例にすぎず、他の実
施例も添付の特許請求の範囲内に入るということにも留
意されたい。

【図面の簡単な説明】

第１図は、本発明に基づく自己試験機能を用いるコンピ
ュータシステムのブロックダイヤグラムである。 第２図は、第１図に示されている記憶装置のブロックダ
イヤグラムである。 第３図及び第４図は、第２図に示されている記憶装置の
一部分のブロックダイヤグラムである。 第５図は、第２図に示されている制御チップの概略図で
ある。 第６図は、本発明の第１の実施例の自己試験方法を示す
流れ図である。 第７図は、本発明の第２の実施例に従った第２図に示さ
れている記憶装置の１部分のブロックダイヤグラムであ
る。 第８図は、本発明の第２の実施例に従った第２図に示さ
れている制御チップの概略図である。 第９図は、本発明の第２の実施例に従った自己試験方法
を示す流れ図である。 １０−ＣＰＵ、１５−ＭＢＵＳ、２０−ＭＢＯＸ。 ３０−４つの記憶装置、３５−ＭＭＢＵＳ、３０２−Ｄ
ＲＡＭＳ、３０４−読みとりデータ経路チップ（ＲＤＰ
）　、３０５−読み取りバッファ、３０６−書込みデー
タ経路チップ、３０７−ゾータバソフア、３０８−アド
レス・モジュール制御チップ（ＡＭＣ）　、３０９−ア
ドレスバッファ、３１０−アドレスドライバ、３１１，
３１２゜３１３−制御ライン、３３１−出力ライン、３
３２−逆出力ライン、３３０−桁送りレジスタ、３３４
−セレクタ、３４〇−比較回路、３４１−ライン、３４
２，３４３，３５１，３５２−出力、３５０．４００−
線形フイードバック桁送りレジスタ、３５４−セレクタ
、３５５−ライン、３６０−開始パターン生成器、３７
０−セレクタ、３７１−制御ライン、３８０−フリップ
フロップ、３８１−リセットライン、３８２−ライン、
４０１−段、４０２−出力、４１０，４２０−デコーダ
、４１１，４１２−出力、４３０−アキュムレータ、４
５〇−第１のフィードバック回路網、４６〇−第２のフ
ィードバック回路網、４５４゜４６１、　４６２−ＯＲ
ゲート、４５０．　４６３−出力、４７０−ＭＵＸ、４
７１−制御ライン、４８０−アドレス生成器、４８１−
ライン、８００−自己試験開始 ８０１−ＬＦＳＲ４００がブロックアドレスを生成する
。 ８０２−アドレス生成器が記憶アドレスを生成する。 ８０３−ＬＦＳＲ３５０がデータを生成し、データは記
憶アドレスに書き込まれる。 ８０４−最後の記憶アドレスが生成されたか？８０５−
最後のブロックアドレスが生成されたか？８０６−ＬＦ
ＳＲ４００がブロックアドレスを生成する。 ８０７−アドレス生成器が記憶アドレスを生成する。 ８０８−生成された記憶アドレスからデータが読みとら
れる。 ８０１−ＬＦＳＲ５３０がデータを生成する。 ８１〇−生成されたデータは読みとられたデータに等し
いか？ ８１１−誤り状態信号を生成する。 ８１２−誤り状態フリップフロップをセットする。 ８１３−最後の記憶アドレスが生成されたか９８１４−
アドレス生成器をリセットする。 ８１５−アドレス生成器が記憶アドレスを生成する。 ８１６−誤り状態フリップフロップがセットされたか？ ８１７−ＬＦＳＲ３５０は逆データを生成し、逆データ
はアドレスに書き込まれる。 ８１８−ＬＦＳＲ３５０はデータを生成し、データはア
ドレスに書込まれる。 ８１９−最後の記憶アドレスが生成されたか？８２〇−
誤り状態フリップフロップをリセットする。 ８２１−最後のブロックアドレスが生成されたか？８２
２−ＬＦＳＲ４００はブロックアドレスを生成する。 ８２３−アドレス生成器が記憶アドレスを生成する。 ８２４−生成された記憶アドレスからデータを読みとる
。 ８２５−ＬＦＳＲ３３０が逆データを生成する。 ８２６−生成された逆データは読みとられたデータに等
しいか？ ８２７−誤り状態信号を生成する。 ８２８−誤り状態フリップフロップをセットする。 ８２９−最後の記憶アドレスが生成されたか？８３０−
アドレス生成器をリセットする。 ８３１−アドレス生成器は記憶アドレスを生成する。 ８３２−誤り状態フリップフロップがセットされたか？ ８３３−全ゼロをアドレス内に書き込む。 ８３４−全「１」をアドレス内に書き込む。 ８３５−最後の記憶アドレスが生成されたか？８３６−
誤り状態フリップフロップをリセットする。

Claims (30)

【特許請求の範囲】
1. （１）各々相応する記憶アドレスをもつ複数の記憶位置
   を含む記憶装置を試験するための方法において、 （ａ）予じめ定められた順序で前記記憶アドレスの各々
   を生成する段階； （ｂ）予じめ定められた一連のデータワードを生成する
   段階； （ｃ）第（ａ）段階で生成された記憶アドレスに相当す
   る各々の記憶位置に前記データワードの１つを記憶する
   段階； （ｄ）第（ｃ）段階で記憶された各々のデータワードを
   読みとる段階； （ｅ）第（ｂ）段階で生成された前記一連のデータワー
   ドを再生する段階； （ｆ）第（ｄ）段階で読みとられた各々のデータワード
   を第（ｅ）段階で再生された相応するデータワードと比
   較する段階； （ｇ）比較されたデータワードが同等でない場合、第（
   ｆ）段階で行なわれた各々の比較に対し１つの誤り信号
   を生成する段階； を含むことを特徴とする方法。
2. （２）予じめ定められた順序が擬似ランダムであること
   を特徴とする、請求項（１）に記載の方法。
3. （３）一連の予じめ定められたデータワードが擬似ラン
   ダムシリーズあることを特徴とする、請求項（１）に記
   載の方法。
4. （４）前記記憶アドレスは、線形フィードバック桁送り
   レジスタにより生成されることを特徴とする、請求項（
   ２）に記載の方法。
5. （５）第（ａ）段階には、複数の順序記憶アドレスを各
   々含んでいる記憶ブロックのアドレスを擬似ランダム生
   成する作業が含まれていることを特徴とする、請求項（
   １）に記載の方法。
6. （６）前記擬似ランダム生成された記憶ブロックアドレ
   スは、線形フィードバック桁送りレジスタにより生成さ
   れることを特徴とする、請求項（５）に記載の方法。
7. （７）前記線形フィードバック桁送りレジスタはゼロ・
   アドレスを生成することを特徴とする、請求項（４）に
   記載の方法。
8. （８）さらに（ｂ）・第（ｅ）段階で生成された相当す
   るデータワードと同等でない第（ｄ）段階で読みとられ
   た各々のデータワードの記憶アドレスの一部分を記憶す
   るため第（ｇ）段階で生成された各々の信号を用いる段
   階、が含まれることを特徴とする、請求項（１）に記載
   の方法。
9. （９）各々のデータワードの記憶アドレスの前記一部分
   が単一ビットとして累算レジスタの中に記憶されること
   を特徴とする、請求項（８）に記載の方法。
10. （１０）各データワードの記憶アドレスの前記部分がか
    かる記憶アドレスの上部５つのビットであることを特徴
    とする、請求項（８）に記載の方法。
11. （１１）各々相応する１つの記憶アドレスをもつ複数の
    記憶位置を含む記憶装置の各々の記憶位置を試験するた
    めの方法において、 （ａ）予じめ定められた順序で前記記憶アドレスの各々
    を生成する段階； （ｂ）予じめ定められた一連のデータワードを生成する
    段階； （ｃ）前記記憶位置の各々に前記データワードの１つを
    記憶する段階； （ｄ）前記予じめ定められた一連のデータワードを再生
    する段階； （ｅ）第（ｃ）段階で記憶された各々のデータワードを
    読みとる段階； （ｆ）第（ｄ）段階で再生された各々のデータワードを
    第（ｅ）段階で読みとられた相応するデータワードと比
    較し、各々の比較について （ｉ）比較されたデータワードが同等である場合にはそ
    のデータワードの１つを逆転させ、前記読みとられたデ
    ータワードが位置指定されていた記憶位置内にこの逆転
    されたデータワードを記憶する段階； （ｉｉ）比較されたデータワードが同等でない場合には
    、前記読みとられたデータワードが位置指定されていた
    記憶位置に前記比較されたデータワードの１つを記憶し
    、誤り状態信号を生成する段階； （ｇ）第（ｆ）段階において記憶装置内に記憶された各
    々のデータワードを読みとる段階； （ｈ）各々前記予じめ定められた一連のデータワード内
    の相応するデータワードの逆である第２の一連のデータ
    ワードを生成する段階； （ｉ）第（ｇ）段階で記憶装置から読みとられた各々の
    データワードを第（ｈ）段階で生成された相応するデー
    タワードと比較する段階； （ｊ）各々の比較について誤り信号を生成する段階； が含まれていることを特徴とする方法。
12. （１２）第（ｉ）段階において行なわれた各々の比較に
    ついて、比較されたデータワードが同等である場合、第
    （ｇ）段階で読みとられた前記データワードが位置指定
    されていた記憶位置内に第１の予じめ定められたパター
    ンを記憶する段階がさらに含まれていることを特徴とす
    る、請求項（１１）に記載の方法。
13. （１３）第（ｉ）段階で行なわれた各々の比較について
    、前記比較されたデータワードが同等でない場合、第（
    ｇ）段階で読みとられた前記データワードが位置指定さ
    れていた記憶位置内に第２の予じめ定められたパターン
    を記憶する段階がさらに含まれていることを特徴とする
    、請求項（１２）に記載の方法。
14. （１４）前記予じめ定められた順序は擬似ランダムであ
    ることを特徴とする、請求項（１１）に記載の方法。
15. （１５）前記予じめ定められた一連のデータワードは擬
    似ランダムシリーズであることを特徴とする、請求項（
    １１）に記載の方法。
16. （１６）前記記憶アドレスは線形フィードバック桁送り
    レジスタにより生成されることを特徴とする、請求項（
    １４）に記載の方法。
17. （１７）前記線形フィードバック桁送りレジスタはゼロ
    ・アドレスを生成することを特徴とする、請求項（１６
    ）に記載の方法。
18. （１８）第（ａ）段階には、複数の順序記憶アドレスを
    各々含んでいる記憶ブロックのアドレスを擬似ランダム
    生成する作業が含まれていることを特徴とする、請求項
    （１１）に記載の方法。
19. （１９）さらに（ｊ）−第（ｆ）段階又は（ｉ）段階に
    おいて比較されたデータワードと同等でない第（ｅ）段
    階及び第（ｇ）段階で読みとられた各々のデータワード
    の記憶アドレスの一部分を記憶するため、第（ｆ）段階
    及び第（ｉ）段階で生成された誤り状態信号を使用する
    段階が含まれていることを特徴とする、請求項（１１）
    に記載の方法。
20. （２０）各々のデータワードの記憶アドレスの前記部分
    は単一ビットとして累算レジスタ内に記憶されることを
    特徴とする、請求項（１９）に記載の方法。
21. （２１）各データワードの記憶アドレスの前記部分がか
    かる記憶アドレスの上部５つのビットであることを特徴
    とする、請求項（２０）に記載の方法。
22. （２２）第（ｆ）段階で記憶された前記比較されたデー
    タワードのうちの前記の１つが前記再生されたデータワ
    ードであることを特徴とする、請求項（１１）に記載の
    方法。
23. （２３）一連の擬似ランダムデジタル数を生成するため
    の線形フィードバック桁送りレジスタにおいて、 −各々ゼロ又は１を記憶し各々その記憶されたデジタル
    値により決定される出力をもつ複数の段； −前記出力のうちの１つ又は複数を前記段の１つの入力
    端に接続するフィードバック経路；−前記段の複数の出
    力を受けとり、かかる受取り出力の各々がいつ予じめ定
    められた値を有するかを決定するためのデコーダ； −前記出力の各々がゼロであるように前記予じめ定めら
    れた値の存在を前記デコーダが検出したのに応答して前
    記複数の段の各々においてゼロを生成するためのゼロ生
    成手段を含むことを特徴とする線形フィードバック桁送
    りレジスタ、
24. （２４）予じめ定められた値が前述の予じめ定められた
    一連の擬似ランダム数のうちの最後の数であることを特
    徴とする、請求項（２３）に記載の線形フィードバック
    桁送りレジスタ。
25. （２５）前記デコーダはさらに前記受けとられた出力の
    各々がいつ第２の予じめ定められた値をもつかを検出す
    ること、又、前記第２の予じめ定められた値の存在を前
    記デコーダが検出したのに応答して前記段のうちの少な
    くとも１つの中に１を生成するための手段がさらに含ま
    れていることを特徴とする、請求項（２３）に記載の線
    形フィードバック桁送りレジスタ。
26. （２６）前記第２の予じめ定められた値がゼロであるこ
    とを特徴とする、請求項（２５）に記載の線形フィード
    バック桁送りレジスタ。
27. （２７）第２のフィードバック経路と、前記第１のフィ
    ードバック経路又は第２のフィードバック経路のいずれ
    かを前記段の１つに接続するための接続手段がさらに含
    まれていることを特徴とする、請求項（２３）に記載の
    線形フィードバック桁送りレジスタ。
28. （２８）各々複数の記憶位置を含むセクションを複数含
    んでいる記憶装置、どの記憶セクションが機能不良の記
    憶位置を有しているかを表示するための装置を有するコ
    ンピュータ記憶システムにおいて、前記装置には、 −前記記憶位置のうちのいずれが機能不良であるかを見
    極めるため前記記憶位置の各々を試験するための試験用
    手段； −前記試験用手段により機能不良として見極められた記
    憶位置の各々の記憶アドレスを受けとり、受けとったア
    ドレスの各々について前記複数のセクションのうちのい
    ずれが前記受けとられたアドレスに相応する記憶位置を
    含んでいるかを示す信号を出力するためのデコーダ；及
    び −前記デコーダの出力を記憶するための記憶装置 が含まれていることを特徴とするコンピュータ記憶シス
    テム。
29. （２９）前記記憶装置には、アキュムレータが含まれて
    いることを特徴とする、請求項（２８）に記載のコンピ
    ュータ記憶システム。
30. （３０）前記アキュムレータには前記セクションの各々
    に相当する１つのビットがあり、かかるビットの各々の
    値はかかる相応するセクションが機能不良の記憶位置を
    含んでいるか否かを示していることを特徴とする、請求
    項（２９）に記載のコンピュータ記憶装置。（３１）前
    記デコーダは前記受けとられたアドレスの各々の上部５
    つのビットを選択することを特徴とする請求項（２８）
    に記載のコンピュータ記憶装置。