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Datengenerator zur Erzeugung von
Testdaten für
wortorientierte Halbleiterspeicher.
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Gegenstand der vorliegenden Erfindung
ist ein Datengenerator zur Erzeugung von in Datenworten organisierten
Testdaten für
einen wortorientierten Halbleiterspeicher, insbesondere zum Einsatz
in einem dynamischen Schreib-/Lesespeicher mit wahlfreiem Zugriff
(DRAM).
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Unter einem wortorientierten Halbleiterspeicher
ist im Rahmen dieser Anmeldung ein Halbleiterspeicher zu verstehen,
bei dem bei Anlegen einer Speicheradresse mehrere Datenbits in Form
eines Datenworts parallel über
mehrere Datenleitungen in den Halbleiterspeicher ein- oder aus diesem
ausgelesen werden. Moderne wortorientierte Halbleiterspeicher wie
z.B. dynamische Speicher mit wahlfreiem Zugriff (DRAM) weisen Wortlängen von
typisch 4, 8 oder 16 Bits und entsprechend 4, 8 oder 16 Datenleitungen
auf.
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Ein Halbleiterspeicher weist typisch
M × N Speicherzellen
auf, die in M Spalten und N Zeilen angeordnet sind. Daneben sind
die Speicherzellen bei einem n Bit wortorientierten Halbleiterspeicher
in aus n Speicherzellen bestehenden Datensegmenten zusammengefasst.
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Die Speicherzellen eines Datensegments werden
häufig über eine
gemeinsame Wortleitung (WL) adressiert. Die Zahl der über eine
Wortleitung adressierten Speicherzellen, die z.B. in einer Zeile („row") angeordnet sind,
ist dabei ein ganzzahliges Vielfaches der Wortbreite n. Von Außen wird
die Zeile durch Angabe einer Zeilenadresse x adressiert, was der
Auswahl der Wortleitung entspricht, die der Zeile zugeordnet ist.
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Innerhalb eines Datensegments werden
die n einzelnen Speicherzellen über
n verschiedene Bitleitungen adressiert. Von Außen werden jedoch alle n Speicherzellen
des Datensegments gleichzeitig durch die Angabe einer Spaltenadresse
y („column") über n externe
Datenleitungen (DQ „data
query", d0 bis dn – 1) adressiert.
Die Angabe einer x-y-Speicheradresse adressiert somit ein gesamtes,
aus n Speicherzellen bestehendes Datensegment.
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Die y-Adressierung bewirkt, dass
der Inhalt der n externen Datenleitungen, nämlich ein n Bit breites Datenwort,
mittels eines Multiplexverfahrens in das Datensegment an der Adresse
x–y eingeschrieben
oder ausgelesen wird. Unter einer Adresse x–y ist jeder Datenleitung 0
bis n – 1
genau eine Speicherzelle innerhalb des adressierten Datensegments zugeordnet.
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Die n Speicherzellen eines Datensegments sind
i.a. räumlich
benachbart im Halbleiterspeicher angeordnet. Ebenso sind die n Bitleitungen, über die die
n Speicherzellen des Datensegments adressiert werden, i.a. benachbart
angeordnet. Aufgrund von Produktionsfehlern kann es somit nicht
nur zu Fehlfunktionen kommen, die in fehlerhaften einzelnen Speicherzellen
bzw. Zuleitungen alleine begründet sind.
Gerade wegen der hohen Integrationsdichte und der Organisation der
Speicherzellen in Datensegmenten kann es zu unerwünschten
Wechselwirkungen wie z.B, Kurzschlüssen zwischen benachbarten
Bitleitungen bzw. Speicherzellen und/oder z.B. kapazitivem Übersprechen
zwischen benachbarten Bitleitungen kommen, die die einwandfreie
Funktion des Datensegments oder benachbarter Datensegmente und damit
des gesamten Halbleiterspeichers beeinträchtigen.
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Um die hergestellten Halbleiterspeicher
auf einwandfreie Funktion zu überprüfen, werden
diese aufwendigen Testverfahren unterzogen. Bislang werden großtechnisch
hergestellte Halbleiterspeicher i.a. erst nach ihrer Fertigstellung
mittels eines externen Testsystems auf eventuelle Produktionsfehler getestet.
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Zum Testen eines n Bit wortorientierten
Halbleiterspeichers wird in einem Datengenerator ein n Bit breites
Datenwort er zeugt. Ein Adressgenerator erzeugt eine x-y-Adresse
zur Adressierung eines n Bit Datensegments, in das das erzeugte
Datenwort eingelesen wird. Datengenerator und Adressgenerator sind
dabei Teile des Testsystems.
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Im nachfolgenden Schritt wird der
Inhalt des Datensegments ausgelesen und mit dem ursprünglich eingelesenen
Datenwort verglichen. Dabei wird eine Vielzahl verschiedener Datenmuster
benötigt, um
alle Zellen eines Datensegments auf eventuelle Fehlfunktionen hin
zu testen.
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Weiterhin können Wechselwirkungen zwischen
einzelnen Zellen bzw. Bitleitungen auftreten, die die Speicherzuverlässigkeit
negativ beeinflussen. Mittels geeigneter Datenmuster können alle
Speicherzellen eines Datensegments auf solche Wechselwirkungen hin überprüft werden.
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Die zum Testen benötigten Datenmuster können entweder
aus einem vorab programmierten statischen Register ausgelesen werden,
oder mittels eines algorithmischen Datengenerators erzeugt werden.
Algorithmische Datengeneratoren, so wie sie heute in typischen Testsystemen
implementiert sind, weisen den Vorteil auf, dass sie flexibel an
die Architektur des zu testenden Halbleiterspeichers anzupassen
sind.
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Wechselwirkungen zwischen einzelnen
Datensegmenten können
getestet werden, indem die Schreib-/Lesegenauigkeit eines Datensegments
vor einem wechselnden Datenhintergrund in den anderen Datensegmenten
getestet wird. Durch systematische Variation des Datenhintergrunds
ist es möglich, unerwünschte Wechselwirkungen
zwischen einzelnen Datensegmenten aufzuspüren. Wechselwirkungen zwischen
verschiedenen Speicherzellen bzw. Bitleitungen innerhalb eines Datensegments
können getestet
werden, indem n Bits innerhalb des Datenworts variiert werden.
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Nachteilig an dem beschriebenen Testverfahren
mittels eines externen Testsystems ist, dass das externe Testsystem
für je den
zu testenden Halbleiterspeicher alle Eingangssignale (Testdaten
mit Adressierung) zur Verfügung
stellen muss, wozu eine Vielzahl von Testkanälen benötigt wird. Entsprechende Testsysteme
erfordern hohe Investitionen, wobei ihre Kosten mit der Zahl der
benötigten
Testkanäle skalieren.
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Aus der
US 5,659,151 ist ein Halbleiterspeicher
mit einem Datengenerator gemäß dem Oberbegriff
des Anspruchs 1 bekannt. Bei diesem Datengenerator ist für einen
Built-In-Self-Test ein Schieberegister für Testdaten vorgesehen. Das
Schieberegister hat dabei eine Breite von n + 1, d.h. ein Testdatenwort plus
ein zusätzliches
Bit können
gleichzeitig im Schieberegister gespeichert werden.
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Aus der
DE 68 92 35 31 T2 ist ein
weiteres Schieberegister bekannt, das zur Adressvariation eingesetzt
wird.
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Es ist Aufgabe der Erfindung einen
Datengenerator mit einem Schieberegister bereitzustellen, welches
einen optimalen Test insbesondere hinsichtlich der Wechselwirkungen
zwischen nächst
benachbarten Speicherzellen und Bitleitungen ermöglicht.
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Diese Aufgabe wird erfindungsgemäß durch einen
Datengenerator mit den Merkmalen des Anspruchs 1 gelöst. Bevorzugte
Weiterbildungen sind in den abhängigen
Ansprüchen
angegeben.
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Dabei ist der Datengenerator zur
Erzeugung von Testworten für
einen wortorientierten Halbleiterspeicher nicht als externer Datengenerator
ausgebildet, der Teil eines komplexen Testsystems ist, mit welchem
gleichzeitig eine Vielzahl von Halbleiterspeichern getestet werden
können.
Erfindungsgemäß ist der
Datengenerator als Teil einer Testlogik wie z.B. eines BIST-(„built-in-self-test")-Controllers auf
den Halbleiterchip des Halbleiterspeichers integriert. Hierdurch
lässt sich
die Zahl der für
jeden zu testenden Chip erforderlichen Testkanäle eines weiterhin erforderlichen
externen Testsystems drastisch reduzieren. Durch die Integration
des Datengenerators in den zu testenden Halbleiterspeicher selbst kann
die Testdatenerzeugung auf einem externen Testsystem ersetzt werden.
Dies erlaubt es, bei einem gegebenen Testsystem eine deutlich höhere Anzahl
von Halbleiterspeichern parallel zu testen, wodurch entsprechende
Kostenvorteile realisiert werden.
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Die Integration des Datengenerators
in den Halbleiterspeicher erlaubt es weiterhin, den Datengenerator
optimal an die Architektur des zu testenden Halbleiterspeichers
anzupassen. Im Gegensatz dazu ist ein externer Datengenerator, der
im allgemeinen Teil eines Testsystems mit weiteren Bestandteilen wie
beispielsweise einem Adressgenerator ist, stets sehr universell auszulegen,
da er zur Erzeugung von Testalgorithmen für die verschiedensten Halbleiterspeicher
geeignet sein muss.
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Auch wenn der erfindungsgemäße Datengenerator
aufgrund seiner Integration in den Halbleiterchip des Halbleitspeichers
optimal an die zu testende Speicherarchitektur anzupassen ist, so
erhöht
der Datengenerator dennoch die Zahl der mindestens erforderlichen
funktionellen Elemente, die neben den Speicherzellen zusätzlich auf
dem Halbleiterchip untergebracht werden müssen. Da moderne Halbleiterspeicher
im allgemeinen höchste
Integrationsdichten realisieren, ist der Datengenerator daher vorteilhaft so
auszulegen, dass er mit einem möglichst
geringen Maß an
funktionellen Elementen auskommt. Es muss also ein Optimum zwischen
dem Funktionsumfang des Datengenerators und der hierzu erforderlichen Chipfläche angestrebt
werden.
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Hierzu weist der erfindungsgemäße Datengenerator
ein Schieberegister auf. In dieses Schieberegister wird zu Beginn
eines Testablaufs ein bestimmtes Datenmuster eingelesen und im Ablauf
des Testprogramms algorithmisch manipuliert, um eine Vielzahl verschiedener
Datenmuster im Schieberegister zu erzeugen. n Bit des Schieberegisterinhalts können über n Datenleitungen
DQ in die zu testenden Datensegmente des Halbleiterspeichers eingelesen
werden. Im nachfolgenden Verfahrensschritt wird der Inhalt der Speicherzellen
des zu testenden Datensegments ausgelesen und das ausgelesene Datenwort
mit dem ursprünglich
eingelesenen Datenwort verglichen.
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Der erfindungsgemäße Datengenerator mit Schieberegister
ermöglicht
eine flexible Datengenerierung und vermeidet dadurch mögliche Einschränkungen
in der Testabdeckung.
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Im allgemeinen wird die Adressierung
des vom erfindungsgemäßen Datengenerator
erzeugten n Bit breiten Datenworts von einem Adressgenerator erzeugt,
der beispielsweise im Rahmen eines vorgegebenen Algorithmus die
Adressen zu testender Datensegmente generiert, die während des
Testablaufs einzeln und vor zugsweise auch auf eventuelle Wechselwirkungen
mit anderen Datensegmenten zu testen sind. Dieser Adressgenerator
kann als externer Adressgenerator realisiert werden, also außerhalb des
Halbleiterspeichers selbst angeordnet sein, oder auch neben dem
Datengenerator ebenfalls auf den Halbleiterchip des Halbleiterspeichers
integriert sein.
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Die Länge S des Schieberegisters
ist im wesentlichen frei wählbar,
seine Mindestlänge
ist durch die Wortbreite n des zu erzeugenden Datenworts vorgegeben.
Vorteilhaft wird die Länge
S des Schieberegisters stets ein ganzzahliges Vielfaches der Länge n des
Datenworts betragen.
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Übersteigt
die Länge
des S des Schieberegisters die Länge
n des zu erzeugenden Datenworts, so wird zur Generierung eines Datenworts
nur eine Teilmenge von n Datenbits aus dem S Daten Bits umfassenden
Schieberegisterinhalt auf die n Datenleitungen des Halbleiterspeichers
ausgelesen. Dies kann beispielsweise mittels einer Auswahleinheit
geschehen, die aus den S Datenbits des Schieberegisters eine Teilmenge
von n Bits auswählt.
Diese Auswahleinheit kann algorithmisch gesteuert sein. Sie kann
aber auch in einer einfacheren Ausgestaltung über eine bis mehrere Steuerleitungen
dergestalt angesteuert werden, dass bei Vorliegen eines bestimmten
Datenmusters auf den Steuerleitungen stets bestimmte, fest vorgegebene
Datenbits aus dem Schieberegister ausgewählt werden. Eine entsprechende Auswahleinheit
ist im Rahmen des Ausführungsbeispiels
näher erläutert.
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In einer vorteilhaften Weiterbildung
des erfindungsgemäßen Datengenerators
umfasst dieser eine Speichereinheit, die zur Aufnahme eines Start-Datenmusters
für das
Schieberegister vorgehen ist. Wie bereits vorstehend beschrieben,
wird zu Beginn eines Testablaufs ein Start-Datenmuster in das Schieberegister
eingelesen. Alternativ kann das Start-Datenwort vor dem auszuführenden
Test z.B. über
einen seriellen Datenpfad von Außen programmiert werden.
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Dieses Start-Datenmuster wird dann
algorithmisch manipuliert, um die erforderlichen Testdaten zu erzeugen.
Dabei wird das Start-Datenmuster vorteilhaft einerseits an die Architektur
des zu testenden Datensegments und andererseits an die Größe des Schieberegisters
sowie die Art dessen algorithmischer Steuerung angepasst.
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Besondere Vorteile ergeben sich,
wenn der Speicher der Speichereinheit als nichtflüchtiger
Speicher ausgeführt
ist. In diesem nichtflüchtigen
Speicher kann dann ein geeignetes Start-Datenmuster abgelegt und
zur Durchführung
eines Tests aus diesem abgerufen werden. Weiterhin ist es vorteilhaft, wenn
die Speichereinheit so ausgelegt ist, dass im Ablauf eines Testprogramms
wiederholt neue Start-Datenmuster in der Speichereinheit abgelegt werden
können.
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Ein weiterer Gegenstand der vorliegenden Erfindung
ist ein wortorientierter Halbleiterspeicher auf einem Halbleiterchip.
Erfindungsgemäß umfasst dieser
Halbleiterspeicher einen auf den Halbleiterchip integrierten BIST-Controller,
der wiederum einen Datengenerator zur Erzeugung von Testdaten gemäß des Anspruchs
1 aufweist.
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Ein solcher Halbleiterspeicher kann
auf einfache Weise auf einwandfreie Funktion aller Datensegmente
getestet werden, da je nach Auslegung des BIST-Controllers für einen
Test nur sehr wenige externe Anschlüsse zu kontaktieren sind, d.h.
es werden nur wenige Kanäle
eines externen Testsystems belegt. Dies bietet ernorme Kostenvorteile
bei der großtechnischen
Fertigung von Halbleiterspeichern.
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Weiterhin bietet die in Form eines
BIST-Controllers auf den Halbleiterchip integrierte Testlogik den
Vorteil, dass der erfindungsgemäße Halbleiterspeicher
auch noch nach seiner Fertigung, beispielsweise während seiner
Verwendung beim Endkunden, auf einwandfreie Funktionsfähigkeit
aller Datensegmente hin zu testen ist. Der BIST-Controller ist dabei mit
einfachen Mitteln z.B. mittels eines Programmcodes algorithmisch
zu steuern, der auf der Maschine ausgeführt wird, in der der Halbleiterspeicher
verwendet wird.
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Weitere Vorteile ergeben sich, wenn
der BIST-Controller einen Adressgenerator aufweist, der die für den Test
des Halbleiterspeichers notwendigen Adressen erzeugt.
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Alternativ hierzu kann die Adressierung
der vom Datengenerator erzeugten Testdaten mittels eines externen
Controllers gesteuert werden, der nicht in den zu testenden Halbleiterspeicher
integriert ist, sondern beispielsweise in Form eines programmierbaren
externen Testsystems mit deutlich vereinfachtem Aufbau gegenüber den
bislang üblichen
Testsystemen zu realisieren ist.
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Weitere Vorteile ergeben sich, wenn
der erfindungsgemäße Halbleiterspeicher
einen BIST-Controller aufweist, der programmierbar ist. Insbesondere
kann über
dessen Programmierung einerseits die algorithmische Manipulation
des im Schieberegister gespeicherten Start-Datenmusters und die
algorithmische Erzeugung der Adressen realisiert werden.
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Weitere Vorteile und Merkmale der
Erfindung ergeben sich aus den Unteransprüchen sowie den nun folgenden
Ausführungsbeispielen,
die anhand der Zeichnung erläutert
werden. In dieser zeigen:
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1:
eine schematische Darstellung eines erfindungsgemäßen Halbleiterspeichers
mit einem auf den Halbleiterchip integrierten Datengenerator, und
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2:
ein Ausführungsbeispiel
für einen
erfindungsgemäßen Datengenerator.
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1 zeigt
einen Halbleiterspeicher 1, der auf einem Halbleiterchip 3 basiert.
Auf diesem Halbleiterchip 3 ist eine Vielzahl von Speicherzellen 11 integriert,
die in Datensegmenten 10 organisiert sind. Jedes Datensegment
umfasst n Speicherzellen 11. Die Datensegmente 10 sind
wiederum in einer Matrix mit M Spalten und N Zeilen angeordnet.
Jedes Datensegment wird intern über
eine Wortleitung und über
n Bitleitungen adressiert, so dass jede Speicherzelle 11 einzeln
ansprechbar ist.
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Extern wird ein Datensegment 10 unter
einer Adresse x (Zeile/ row) und y (Spalte/column) adressiert. Dabei
geschieht die Adressierung über
die Adressleitungen 13 (a0 bis ai). Im gezeigten Beispiel werden
die x- und die y-Adresse gemultiplext, d.h. die erforderlichen zwei
x-Adressbits und die erforderlichen zwei y-Adressbits werden nacheinander
mit entsprechenden ROW- und COLUMN-Befehlen über nur zwei Adressleitungen 13 (a0,
a1) an den Halbleiterspeicher 1 übertragen.
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Die Speicherzellen 11 eines
Datensegments 10 können über die
n Datenleitungen 12 (d0 bis dn – 1) angesprochen werden, wobei
die über
die Datenleitungen 12 übertragenen
Daten mittels eines Multiplexverfahrens auf die relevanten Bitleitungen
gelegt werden.
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Im gezeigten Beispiel ist N = 4 (d.h.
4 Zeilen), M = 4 (d.h. 4 Spalten), i = 1 (d.h. 2 Adressleitungen) und
n = 4 (d.h. 4 Speicherzellen 11 je Datensegment 10).
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Ebenfalls auf den Halbleiterchip 3 ist
ein BIST-Controller 15 integriert, der einen Datengenerator 2,
einen Adressgenerator 7 und einen Mikrocontroller 14 umfasst.
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Der Datengenerator 2 umfasst
ein Schieberegister 4, welches die Länge S aufweist. Dabei ist S ein
ganzzahliges Vielfaches der Wortbreite n der zu erzeugenden Testdaten,
im gegebenen Fall z.B. S = 8.
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Weiterhin umfasst der Datengenerator 2 eine Auswahleinheit 5,
die dazu dient, aus den acht (allgemein S) Speicherplätzen (b0
bis bS – 1)
des Schieberegisters vier (allgemein n) Datenbits auszuwählen, aus
denen das zu erzeugende Datenwort gebildet wird.
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Des weiteren weist der Datengenerator 2 eine
Speichereinheit 6 auf, die einen nichtflüchtigen Speicher
umfasst. In diesem nichtflüchtigen
Speicher können
Start-Datenmuster abgelegt werden, die zu Beginn eines Testlaufs
aus der Speichereinheit 6 ausgelesen und in das Schieberegister 4 geladen werden.
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Der Adressgenerator 7 ist
dazu vorgesehen, die vom Datengenerator 2 erzeugten n Bit
breiten Testdaten, die über
die Datenleitungen 12 (d0 bis dn – 1) an den Halbleiterspeicher 1 übergeben
werden, an bestimmte Datensegmente 10 zu adressieren.
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Hierzu erzeugt der Adressgenerator 7 Adressen,
die über
die Adressleitungen 13 (a0, a1) an den Halbleiterspeicher 1 übergeben
und dort dekodiert werden.
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Vorzugsweise werden die Testdaten
im Datengenerator 2 auf der Basis eines vorgegebenen Algorithmus
erzeugt. Ebenso werden auch die Adressdaten, welche vom Adressgenerator 7 erzeugt
werden, ebenfalls vorzugsweise auf der Grundlage eines vorgegebenen
und an die Architektur des zu testenden Halbleiterspeichers und
insbesondere an die Anordnung der Datensegmente 10 angepassten
Algorithmus generiert. Hierzu ist auf den Halbleiterchip 3 weiterhin
als Bestandteil des BIST-Controllers 15 ein Mikrocontroller 14 integriert.
Dieser Mikrocontroller 14 ist zur Ausführung eines Programmcodes vorgesehen,
auf dessen Basis ein vorgegebener Testalgorithmus für den Halbleiterspeicher
erzeugt wird, der die algorithmische Generierung von Testdaten durch den
Datengenerator 2 sowie die algorithmische Generierung von
Adressdaten durch den Adressgenerator 7 umfasst. Weiterhin
ist der Mikrocontroller 14 für die Erzeugung und Ausgabe
von Steuerbefehlen für den
Halbleiterspeicher 1 (WRITE, READ, etc.) vorgesehen. Dabei
werden die Steuerbefehle für
den Halbleiterspeicher 1 über einen Kommandobus 8 an
den Halbleiterspeicher 1 übertragen.
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Der Mikrocontroller 14 ist
weiterhin mit einem Programmspeicher 9 verbunden, der zur
Aufnahme des Programmcodes für
den Mikrocontroller 14 vorgesehen ist. Schließlich ist
der Mikrocontroller 14 über
Steuerleitungen 16 extern ansprechbar, z.B. zum Einspielen
eines neuen Programmcodes.
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2 zeigt
schematisch einen möglichen Aufbau
für einen
erfindungsgemäßen Datengenerator 2.
Zur Vereinfachung wird im folgenden angenommen, dass der Datengenerator
zur Erzeugung von Testdaten mit einer Wortbreite von 4 Bit vorgesehen ist,
die über
einen 4 Bit breiten Datenbus 27, realisiert durch die Datenleitungen 12 (d0
bis d3) mit dem Halbleiterspeicher 1 verbunden sind.
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Im allgemeinen Fall ist der Halbleiterspeicher 1 wortorientiert
mit einer Wortbreite von n Bit aufgebaut. Entsprechend ist der Datengenerator 2 über einen
n Bit breiten Datenbus 27 mit dem Halbleiterspeicher 1 verbunden.
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Der Datengenerator 2 weist
ein Schieberegister 4 auf, welches die Länge S hat.
Dabei entspricht S im allgemeinen einem ganzzahligen Vielfachen
der Wortbreite n der zu erzeugenden Testdaten. Im vorliegenden Fall
ist die Wortbreite 4 Bit, so dass S einem ganzzahligen Vielfachen
von 4 entspricht, also z.B. 8, 12, 16 usw.. Besondere Vorteile ergeben sich,
wenn S so groß gewählt wird,
dass das zu erzeugende Datenwort zweifach in das Schieberegister geschrieben
werden kann. Im vorliegenden Fall ergibt sich somit eine Länge S des
Schieberegisters von 8 Bit.
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Typischerweise ergibt sich eine Wechselwirkung
zwischen verschiedenen Speicherzellen des Halbleiterspeichers 1 nicht
zwischen sämtlichen Speicherzellen 11 eines
Datensegments 10, sondern zwischen solchen Speicherzellen 11,
die unmittelbar räumlich
benachbart sind oder über
unmittelbar räumlich
benachbarte Bitleitungen adressiert werden.
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Aus diesem Grunde ist es vorteilhaft,
wenn das zu erzeugende Testwort ein Bitmuster enthält, welches
genau auf das Testen von Wechselwirkungen zwischen nächstbenachbarten
Speicherzellen 11 bzw, Bitleitungen ausgelegt ist. Dies
wird im allgemeinen bedeuten, dass das kritische Bitmuster genauso
viele Testbits umfasst, wie durch die Zahl der Speicherzellen 11 oder
Bitleitungen, die miteinander Wechselwirken, vorgegeben ist. Ob
als Testbits HIGH- oder LOW-Bits verwendet werden, hängt von den
tatsächlichen
Gegebenheiten des zu testenden Halbleiterspeichers 1 (Layout,
adressierter Failure Mode, etc.) ab.
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Beispielsweise liegen bei typischen DRAM-Strukturen
einer Speicherzelle 11 zwei Speicherzellen 11 so
unmittelbar benachbart, dass eine Wechselwirkung z.B. durch kapazitives Übersprechen
möglich
ist. Weiterhin liegen bei üblichen DRAM-Strukturen jeweils
zwei Bitleitungen benachbart zu einer zu prüfenden Bitleitung. Im vorliegenden Fall
müsste
daher das generierte Datenwort drei Bits umfassen.
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Im allgemeinen Fall treten Wechselwirkungen
zwischen X benachbarten Speicherzellen 11 oder Bitleitungen
auf. Da die Länge
S des Schieberegisters 4 einem ganzzahligen Vielfachen der Wortbreite
n entsprechen soll, ergibt sich daraus als optimale Länge S des
Schieberegisters 4 die Summe der auf ein ganzzahliges Vielfaches
X* der Wortbreite n aufgerundeten Zahl X plus n, also; S = X* + nwobei X die Zahl
der auf eine Wechselwirkung miteinander zu testenden Bitleitungen
oder Speicherzellen 11 angibt. Im allgemeinen ergibt sich
eine Schieberegisterlänge
S, die der doppelten Wortbreite n entspricht, d.h. S = 2n
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Das Schieberegister 4 ist über einen
seriellen Datenpfad 17 mit der Speichereinheit 6 verbunden.
Zu Beginn eines Testzyklus wird das in der Speichereinheit 6 abgelegte
Start-Datenmuster über
den seriellen Datenpfad 17 in das Schieberegister 4 eingelesen.
Das Schieberegister 4 ist dabei so aufgebaut, dass nach
jedem Puls an einem Verschiebeeingang 18 der Registerinhalt
um eine Registerposition weitergeschoben wird. Dabei weist das Schieberegister 4 eine
Feedbackschleife 19 auf, über die das höchstwertige
Bit (b7) wieder auf die niederwertigste Position (b0) verschoben
wird.
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In einer vorteilhaften Weiterbildung
ist die Feedbackschleife 19 schaltbar ausgelegt, so dass mittels
eines externen Signals die Verschieberichtung der Feedbackschleife 19 gesteuert
werden kann.
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Das Schieberegister 4 weist
acht Ausgänge auf, über welche
der Inhalt der Registerpositionen b0 bis b7 ausgelesen werden kann.
Diese acht Ausgänge
sind mit der Auswahleinheit 5 verbunden. Die Auswahleinheit 5 ist
dazu vorgesehen, aus den acht Bit des Registerinhalts vier Bit auszuwählen, die
dann auf den Datenbus 27 ausgelesen werden.
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Im gezeigten Ausführungsbeispiel besteht die
Auswahleinheit 5 aus acht AND-Gattern 21. Diese
sind an ihrem ersten Eingang mit den Ausgängen des Schieberegisters 4 verbunden
und an ihrem zweiten Eingang mit dem Auswahleingang 20.
Dabei liegt das Signal des Auswahleingangs 20 an den oberen
vier AND-Gattern 21 unmittelbar an, wogegen das Signal
auf dem Auswahleingang 20 der unteren vier AND-Gatter 21 mittels
eines Inverters invertiert wird. Durch das an den Auswahleingang 20 angelegte
Signal können
somit entweder die oberen vier Bit (b4 bis b7) oder die unteren
vier Bit (b0 bis b3) des Schieberegisters 4 auf den Datenbus 27 ausgelesen werden.
Im vorliegen Fall ist nur ein Auswahleingang 20 erforderlich,
da jeweils genau eine Hälfte
des Schieberegisterinhalts auf den Datenbus 27 gelegt werden
muss.
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Um Datenkonflikte auf dem Datenbus 27 zu vermeiden,
sind die AND-Gatter 21 so ausgelegt, dass nur eine Polarität getrieben
wird. Im Falle des komplementären
Datums (LOW) wird der Ausgang der Gatter 21 in einen hochohmigen
Zustand geschaltet. Der Datenbus 27 muss dann vor jedem
Zyklus auf 0 (LOW) vorgeladen werden.
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Neben der hier vorgeschlagenen konkreten Ausgestaltung
der Auswahleinheit 5 sind beliebige andere Ausgestaltungen
denkbar, die aus den S Bit des Schieberegisterinhalts n Bit auf
den Datenbus 27 legen. Dabei ist es vorteilhaft, wenn die
Auswahleinheit 5 über
eine oder mehrere externe Steuerleitungen wie z.B. den Auswahleingang 20 angesteuert werden
kann.
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Weiterhin kann ein auf dem Datenbus 27 angeordneter
Dateninverter 24 vorgesehen werden, der zur bitweisen Invertierung
des erzeugten Datenworts vorgesehen ist. Zur Ansteuerung des Dateninverters 24 ist
ein Invertereingang 22 vorgesehen.
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Weiterhin kann optional ein Datenscrambler beispielsweise
in die algorithmische Steuerung des Datengenerators 2 integriert
werden. Dieser Datenscrambler erzeugt als Funktion der Spaltenadresse
x und der Reihenadresse y des zu testenden Datensegments 10 ein
HIGH- oder ein LOW-Signal. Im gezeigten Ausführungsbeispiel ist das Signal
des Datenscramblers auf dem Scramblereingang 23 über ein
Exclusiv-ODER (XOR) mit dem Signal auf dem Invertereingang 22 verknüpft. Das
Ausgangssignal des Exclusiv-ODER steuert dann den Dateninverter 24.
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Der vorstehend beschriebene Datengenerator 2 wird
somit über
ein Verschiebesignal (SHIFT) am Verschiebeeingang 18, ein
Auswahlsignal (REGSELECT) am Auswahleingang 20, ein optionales
Invertersignal (DATA_INV) am Invertereingang 22 und ein
optionales Scramblersignal (DATA_SCR) am Scramblereingang 23 gesteuert.
Diese Steuersignale können
nunmehr mittels des aus 1 ersichtlichen Mikrocontrollers 14 anhand
eines vorge gebenen Testalgorithmus generiert werden, der vom Mikrocontroller 14 auf
der Basis des im Programmspeicher 9 abgelegten Programmcodes
durchlaufen wird.
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Alternativ kann die Ansteuerung auch
mit Hilfe eines externen Testsystems geschehen, der ebenfalls zur
Ausführung
eines vorgegebenen Testalgorithmus vorgesehen ist.
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Die Kontrollsignale am Verschiebeeingang 18 (SHIFT),
am Auswahleingang 20 (REGSELECT), am Invertereingang 22 (DATA_INV)
und am Scramblereingang 23 (DATA_SCR) werden während des Testablaufs
in jedem Zyklus neu generiert, z.B. vom Mikrocontroller 14 oder
einem externen Testsystem.
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Mit der beschriebenen Auswahleinheit 5 kann
bei jedem Zyklus eines von zwei Datenmustern aus dem Registerinhalt
ausgewählt
werden. Mit Hilfe der Verschiebefunktionalität des Schieberegisters 4 kann
das anfänglich
in das Schieberegister 4 eingelesene Start-Datenmuster
algorithmisch über
alle auf Wechselwirkung zu testenden Bitleitungen oder Speicherzellen 11 geschoben
werden. Dabei ist der Testalgorithmus so auszulegen, dass am Ende
des Testablaufs jede einzelne Speicherzelle 11 bzw. Bitleitung
für sich
alleine auf einwandfreie Funktion getestet wurde. Daneben soll jede
Speicherzelle 11 auf Wechselwirkung mit benachbarten Speicherzellen 11 bzw.
jede Bitleitung auf Wechselwirkung mit benachbarten Bitleitungen
hin getestet worden sein. Vorzugsweise wird dabei auch über die
Grenzen einzelner Datensegmente 10 hinweg getestet. Dies
lässt sich
durch eine entsprechende Anpassung des verwendeten Algorithmus umsetzen.
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Weiterhin zeigt 2 einen optionalen Frequenzteiler 26 mit
einem Frequenzteilereingang 25 (ADR_SWITCH). Der Frequenzteiler 26 ist
dafür vorgesehen,
nach jedem vierten Verschiebepuls (SHIFT) auf dem Verschiebeeingang 18 das
Signal auf dem Auswahleingang 20 (REGSELECT) zu invertieren,
so dass die Auswahleinheit 5 automatisch zwischen der oberen
(b4–b7)
und der unteren (b0–b3)
Hälfte
des Schieberegisters 4 umschaltet. In diesem Ausführungsbeispiel,
in dem das Schieberegister 4 lediglich die doppelte Wortbreite
n umfasst, kann die Umschaltung wie gezeigt einfach über ein Exclusiv-ODER
(XOR) realisiert werden.
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Die vorgeschlagene Verknüpfung zwischen dem
Verschiebesignal (SHIFT) auf dem Verschiebeeingang 18 und
dem Auswahlsignal (REGSELECT) auf dem Auswahleingang 20 vereinfacht
die Programmierung eines Controllers, der zur algorithmischen Erzeugung
der Steuersignale SHIFT, REGSELECT, etc. vorgesehen ist.
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Der hier vorgeschlagene erfindungsgemäße Datengenerator
ermöglicht
eine flexible Datengenerierung und vermeidet dadurch mögliche Einschränkungen
in der Testabdeckung.
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- 1
- Halbleiterspeicher
- 2
- Datengenerator
- 3
- Halbleiterchip
- 4
- Schieberegister
- 5
- Auswahleinheit
- 6
- Speichereinheit
- 7
- Adressgenerator
- 8
- Kommandobus
- 9
- Programmspeicher
- 10
- Datensegment
- 11
- Speicherzelle
- 12
- Datenleitungen
d0 – dn – 1
- 13
- Adressleitungen
a0 – ai
- 14
- Mikrocontroller
- 15
- BIST-Controller
- 16
- Steuerleitung
- 17
- serieller
Pfad
- 18
- Verschiebeeingang
(SHIFT)
- 19
- Feedbackschleife
- 20
- Auswahleingang
(REGSELECT)
- 21
- AND-Gatter
- 22
- Invertereingang
(DATA_INV)
- 23
- Scramblereingang
(DATA_SCR)
- 24
- Daten-Inverter
- 25
- Frequenzteilereingang
(ADR_SWITCH)
- 26
- Frequenzteiler
- 27
- Datenbus