DE10126599C2 - Speicherbaustein, Verfahren zum Aktivieren einer Speicherzelle und Verfahren zum Reparieren einer defekten Speicherzelle - Google Patents

Description

Die Erfindung betrifft einen Speicherbaustein gemäß dem Ober­ begriff des Patentanspruchs 1. Weiterhin betrifft die Erfin­ dung ein Verfahren zum Aktivieren von Speicherzellen gemäß dem Oberbegriff des Patentanspruchs 7 und ein Verfahren zum Reparieren von defekten Speicherzellen gemäß dem Oberbegriff des Patentanspruchs 8.

Speicherzellen werden in verschiedenen Arten von Speicherbau­ steinen eingesetzt wie z. B. in einem DRAM-Speicher. DRAM- Speicher weisen eine Vielzahl von Speicherzellen auf, die über eine Vielzahl von komplexen Halbleiterprozessen herge­ stellt werden. Trotz größter Anstrengungen ist es nicht mög­ lich, alle Speicherzellen eines Speicherbausteins fehlerfrei herzustellen. Damit aber aufgrund einzelner defekter Spei­ cherzellen nicht der gesamte Speicherbaustein fehlerhaft ist, sind zusätzliche, so genannte redundante Speicherzellen auf dem Speicherbaustein angeordnet, die bei einer Reparatur feh­ lerhafter Speicherzellen verwendet werden. Wird beispiels­ weise am Ende des Herstellungsprozesses bei der Überprüfung der Speicherzellen festgestellt, dass eine Speicherzelle de­ fekt ist, so wird die Adresse der defekten Speicherzelle in einem Adressdecoder auf eine redundante Speicherzelle umge­ leitet. Bei der späteren Verwendung des Speicherbausteins ist nicht erkennbar, dass anstelle der defekten Speicherzelle bei der Adressierung der defekten Speicherzelle tatsächlich die redundante Speicherzelle angesteuert wird.

Es hat sich herausgestellt, dass die Reparatur einzelner Speicherzellen nicht ökonomisch ist. Deshalb werden Speicher­ zellen einer ganzen Wortleitung oder Speicherzellen einer ganzen Bitleitung durch entsprechend redundante Speicherzel­ len einer ganzen Wortleitung oder einer ganzen Bitleitung er­ setzt. Zur Programmierung der neuen Adresse werden so ge­ nannte Laserfuses eingesetzt, die Sicherungen darstellen. Über ein Durchbrennen der Sicherung wird ein definierter elektrischer Zustand am Eingang der Sicherung eingestellt. Durch die Anordnung mehrerer elektrischer Sicherungen und de­ ren Programmierung wird beispielsweise die Adresse einer de­ fekten Speicherzelle festgelegt. Wird nun die defekte Spei­ cherzelle an einen Adressdecoder angelegt, so wird vom Ad­ ressdecoder durch den Vergleich mit den Sicherungen erkannt, dass es sich bei dieser Adresse um eine Adresse einer defek­ ten Speicherzelle handelt. Daraufhin wird die defekte Adresse durch eine abgelegte Ersatzadresse einer redundanten Spei­ cherzelle ersetzt und anstelle der defekten Speicherzelle die redundante Speicherzelle aktiviert.

Weiterhin ist es bekannt, elektrische Sicherungen vorzusehen, über die als redundante Speicherzellen zusätzliche SRAM-Spei­ cherzellen eingesetzt werden. Die SRAM-Speicherzellen können über die elektrischen Sicherungen auch im bereits aufgebauten Speicherbaustein aktiviert werden.

Speicherbausteine weisen Speicherfelder auf, die über eine entsprechende Programmierung in verschiedene Adresskonfigura­ tionen schaltbar sind. Beispielsweise können durch eine ent­ sprechende Auswahl 4, 8 oder 16 Speicherzellen einer einzigen Adresse zugeordnet werden. Somit hängt die Anzahl der Spei­ cherzellen, die bei der Vorgabe einer einzelnen Adresse ange­ steuert werden, von der Art der Programmierung des Speicher­ bausteins ab. Bisher wird bei der Reparatur einer Speicher­ zelle einer Adresse immer die maximal mögliche Anzahl von re­ dundanten Speicherzellen unter der Adresse der defekten Spei­ cherzelle adressiert.

Aus KURIAN JOHN, Lizy: VaWiRAM: A Variable Width Random Access Memory Module, 9th International Conference on VLSI Design - January 1996, S. 219 bis 224 ist ein Speicherbau­ stein mit einem wahlfreien Zugriff (RAM) bekannt, der Spei­ cherzellen aufweist, die mit Reihenleitungen und Wortleitun­ gen adressierbar sind. Es sind programmierbare Schaltungsan­ ordnungen vorgesehen, mit denen die Anzahl der Reihenleitun­ gen und die Anzahl der Wortleitungen veränderbar sind. Wei­ terhin weist der Speicherbaustein eine programmierbare Ein­ gangs- und Ausgangssteuereinheit auf, über die die Daten­ breite der Eingangsleitung und der Ausgangsleitung veränder­ bar sind. Damit wird eine erhöhte Flexibilität beim Einsatz des Speicherbausteins ermöglicht.

Die Aufgabe der Erfindung besteht darin, einen Speicherbau­ stein, ein Verfahren zur Aktivierung von Speicherzellen und ein Verfahren zum Reparieren von defekten Speicherzellen be­ reitzustellen, mit denen bei gleich bleibender Anzahl der re­ dundanten Speicherzellen eine größere Anzahl von defekten Speicherzellen repariert werden kann.

Die Aufgabe der Erfindung wird durch den Speicherbaustein ge­ mäß Patentanspruch 1 gelöst. Weiterhin wird die Aufgabe durch das Verfahren zum Aktivieren von Speicherzellen gemäß dem Pa­ tentanspruch 7 und das Verfahren zum Reparieren von defekten Speicherzellen gemäß dem Patentanspruch 8 gelöst.

Ein Vorteil der Erfindung besteht darin, dass bei einer Repa­ ratur defekter Speicherzellen berücksichtigt wird, in welcher Datentiefe, d. h. wie viele Speicherzellen über eine einzelne Adresse angesteuert werden, und die entsprechende Datentiefe auch bei der Reparatur durch redundante Speicherzellen ver­ wendet wird. Auf diese Weise werden nur so viele redundante Speicherzellen bei der Reparatur einer defekten Adresse ein­ gesetzt, wie notwendig sind. Damit wird die begrenzte Anzahl von redundanten Speicherzellen effektiver eingesetzt. Somit können gegenüber bekannten Speicherbausteinen und bekannten Verfahren bei einer Datentiefe des Speicherbausteins, die kleiner ist als die maximale Datentiefe, mehr defekte Spei­ cherzellen ersetzt werden.

In einer vorteilhaften Ausgestaltung der Erfindung ist eine Auswahlschaltung, mit der die Datentiefe des Speicherbau­ steins festgelegt wird, in Form eines programmierbaren Latch- Speichers ausgebildet. Die Verwendung eines Latch-Speichers bietet den Vorteil einer bekannten und ausgereiften Technolo­ gie.

Vorzugsweise werden für die Realisierung der Auswahlschaltung Laserfuses oder elektrisch programmierbare Fuses eingesetzt. Somit ist auch der Aufbau der Auswahlschaltung durch die Ver­ wendung einer ausgereiften Technologie möglich.

Weiterhin ist in einer bevorzugten Ausführungsform der Erfin­ dung ein Ausgabespeicher des Speicherbausteins mit der Aus­ wahlschaltung verbunden und die Auswahlschaltung legt die Da­ tenbreite des Ausgabespeichers fest. Damit wird sicherge­ stellt, dass auch auf der Ausgabeseite des Speicherbausteins nur die Anzahl von Daten abgegeben werden, die der einge­ stellten Speichertiefe entsprechen.

Vorzugsweise werden die redundanten Speicherzellen in Form von SRAM-Speicherzellen ausgebildet.

Ein Vorteil des erfindungsgemäßen Verfahrens gemäß Anspruch 7 besteht darin, dass beim Aktivieren von Speicherzellen, bei dem redundante Speicherzellen unter einer Adresse defekter Speicherzellen angesteuert werden, vor dem Aktivieren der re­ dundanten Speicherzellen ein Anzahldatum überprüft wird. Das Anzahldatum gibt an, wie viele Speicherzellen unter einer Ad­ resse des Speicherbausteins aktivierbar sind. Abhängig vom Anzahldatum wird die durch das Anzahldatum vorgegebene Anzahl von redundanten Speicherzellen aktiviert. Auf diese Weise wird sichergestellt, dass beim Aktivieren der Speicherzellen die redundanten Speicherzellen mit der gleichen Datentiefe aktiviert werden, wie die unter der Adresse vorgesehenen de­ fekten Speicherzellen.

Das Verfahren zum Reparieren von defekten Speicherzellen ge­ mäß Anspruch 8 weist den Vorteil auf, dass die Anzahl der re­ dundanten Speicherzellen, die unter einer Adresse anstelle der defekten Speicherzellen adressiert wird, in Abhängigkeit von dem Anzahldatum festgelegt ist. Damit werden auch bei der Reparatur nur so viele redundante Speicherzellen einer Ad­ resse zugeordnet, wie defekte Speicherzellen unter der Ad­ resse aktivierbar sind. Somit wird die begrenzte Anzahl von redundanten Speicherzellen effektiv eingesetzt.

Die Erfindung wird im Folgenden anhand der Figuren näher er­ läutert. Es zeigen

Fig. 1 eine schematische Schaltungsanordnung eines DRAM-Spei­ cherbausteins,

Fig. 2 einen schematischen Aufbau eines fünften Adressdeco­ ders mit einem Ersatzspeicherfeld,

Fig. 3 eine schematische Zuordnung einer Adresse zu redundan­ ten Speicherzellen und

Fig. 4 eine zweite Art der Zuordnung einer Adresse zu redun­ danten Speicherzellen.

Fig. 1 zeigt schematisch Ausschnitte einer Schaltungsanord­ nung eines Halbleiterspeichers. Ein Halbleiterspeicher weist ein Speicherfeld 1 auf, das eine Vielzahl von Speicherzellen 2 beinhaltet. Die Speicherzellen 2 sind in Reihen und Spalten angeordnet, wobei eine Reihe von Speicherzellen jeweils über eine Reihenleitung mit einem ersten Adressdecoder 3 verbunden ist. Der erste Adressdecoder 3 weist zwei Reihenleitungen auf, die jeweils mit einer Reihe von Speicherzellen 2 in Ver­ bindung stehen. Weiterhin ist ein zweiter Adressdecoder 4 vorgesehen, der ebenfalls zwei Reihenleitungen aufweist, wo­ bei jede Reihenleitung mit einer Reihe von Speicherzellen 2 verbunden ist.

Weiterhin sind ein dritter und vierter Adressdecoder 5, 6 vorgesehen, wobei der dritte und vierte Adressdecoder 5, 6 jeweils eine einzige Spaltenleitung aufweist, die mit einer Vielzahl von Speicherzellen verbunden sind, die in einer Spalte angeordnet sind. Auf diese Weise ist jede Speicher­ zelle 2 mit einer Reihenleitung und einer Spaltenleitung ver­ bunden. Der erste und zweite Adressdecoder 3, 4 weisen je­ weils eine erste und eine zweite Ausgangsleitung 7, 8 auf, die mit einer Ausgangsschnittstelle 9 verbunden sind. Die Ausgangsschnittstelle 9 steht mit einem ersten und einem zweiten Ein-/Ausgabespeicher 10, 11 in Verbindung.

Die Ausgangsschnittstelle 9 steht weiterhin über eine dritte und vierte Ausgangsleitung 12, 13 mit redundanten Speicher­ zellen 14 in Verbindung. Die redundanten Speicherzellen 14 sind in einem Ersatzspeicherfeld 15 angeordnet. Jede redun­ dante Speicherzelle 14 steht über eine Ansteuerleitung 16 mit einem fünften Adressdecoder 17 in Verbindung. Das Speicher­ feld 1 und das Ersatzspeicherfeld 15 sind nur ausschnitts­ weise dargestellt. Das Ersatzspeicherfeld 15 weist einen ers­ ten und zweiten Speicherbereich auf, die sich durch eine wei­ tere Y-Adresse Yx unterscheiden. Somit werden über die Vor­ gabe einer Y-Adresse immer zwei Ersatzspeicherzellen 14 ad­ ressiert. Wird noch die zweite Y-Adresse Yx berücksichtigt, so werden die zwei Speicherbereiche unterschieden und es wird immer nur eine Ersatzspeicherzelle 14 adressiert.

Es sind ein erster Receiver 18 und ein zweiter Receiver 19 vorgesehen, wobei der erste Receiver 18 zum Empfang einer Y- Adresse und der zweite Receiver 19 zum Empfang einer X-Ad­ resse einer Speicherzelle vorgesehen ist. Der erste Receiver 18 ist zusätzlich mit einer Auswerteschaltung 20 verbunden, die über eine Eingangsleitung mit einer Einstellschaltung 21 verbunden ist. Die Auswerteschaltung 20 steht über eine Aus­ gangsleitung zudem mit der Ausgangsschnittstelle 9 in Verbin­ dung. Weiterhin ist die Auswerteschaltung 20 mit ihrem Aus­ gang an einen fünften Adressdecoder 17 angeschlossen. Der zweite Receiver 19 steht über eine Ausgangsleitung mit dem dritten und vierten Adressdecoder 5, 6 und mit dem fünften Adressdecoder 17 in Verbindung.

Die Einstellschaltung 21 ist zudem über eine zweite Ausgangs­ leitung mit dem fünften Adressdecoder 17 und mit der Aus­ gangsschnittstelle 9 verbunden. Zudem steht der fünfte Ad­ ressdecoder 17 mit der Ausgangsschnittstelle 9 über eine An­ steuerleitung 22 in Verbindung.

Die Funktionsweise der Anordnung der Fig. 1 ist wie folgt:
zum Auslesen oder Einschreiben eines Datums aus bzw. in eine Speicherzelle 2 wird die Speicherzelle 2 über eine festge­ legte Adresse adressiert und über einen ersten oder zweiten Adressdecoder 3, 4 und einen dritten oder vierten Adressdeco­ der 5, 6 angesteuert. Die Adresse der Speicherzelle ist in eine Y-Adresse und eine X-Adresse aufgeteilt. Die Y-Adresse wird von einer Adressschaltung dem ersten Receiver 18 zuge­ führt, der die Y-Adresse an den ersten und zweiten Adressde­ coder 3, 4 weiterleitet. Wird beispielsweise die Y-Adresse des ersten Adressdecoders 3 von dem ersten Receiver 18 ausge­ geben, so erkennt der erste Adressdecoder 3 seine eigene Ad­ resse und beaufschlagt seine Ansteuerleitungen mit einem vor­ gegebenen Signal. Damit werden alle Speicherzellen 2, die mit den Ansteuerleitungen des ersten Adressdecoders 3 verbunden sind, mit dem vorgegebenen Signal beaufschlagt.

Parallel dazu erhält der zweite Receiver 19 die X-Adresse der anzusteuernden Speicherzelle 2 und gibt diese an den dritten und vierten Adressdecoder 5, 6 weiter. Gibt beispielsweise der zweite Receiver 19 die X-Adresse des dritten Adressdeco­ ders 5 aus, so erkennt der dritte Adressdecoder 5 seine ei­ gene Adresse und gibt über seine Ausgangsleitung ein vorgege­ benes Signal ab. Damit werden alle Speicherzellen 2, die mit der Ausgangsleitung des dritten Adressdecoders 5 verbunden sind, auf der Spaltenleitung mit dem vorgegebenen Signal ver­ sorgt. Eine Speicherzelle 2 weist einen Auswahltransistor und einen Speicherkondensator auf. Der Auswahltransistor ist mit einem Steueranschluss mit einer Spaltenleitung des dritten oder vierten Adressdecoders 5, 6 verbunden. Gibt der dritte Adressdecoder 5 ein Ansteuersignal über seine Spaltenleitung ab, so werden alle Auswahltransistoren der mit der Spalten­ leitung verbundenen Speicherzellen leitend geschaltet. Dabei wird die im Kondensator gespeicherte Ladung auf die Reihen­ leitungen ausgegeben.

In dem beschriebenen Ausführungsbeispiel werden beispiels­ weise die Speicherzellen, die mit dem dritten Adressdecoder 5 verbunden sind, leitend mit den Reihenleitungen verbunden, die an dem ersten oder zweiten Adressdecoder 3, 4 angeschlos­ sen sind. Erhält gleichzeitig wie in diesem Ausführungsbei­ spiel der erste Adressdecoder 3 seine eigene Adresse zuge­ sandt, so werden die Signale der Reihenleitungen verstärkt und auf die erste und zweite Ausgangsleitung 7, 8 ausgegeben. Damit wird das in den Speicherzellen gespeicherte Datum an die Ausgangsschnittstelle 9 übertragen. Die Ausgangsschnitt­ stelle 9 gibt anschließend die zwei Daten über den ersten und zweiten Ein-/Ausgabespeicher 10, 11 aus.

Sollen zwei Daten in zwei Speicherzellen eingeschrieben wer­ den, so werden die zwei Daten über den ersten und zweiten Ein-/Ausgabespeicher 10, 11 an die Ausgangsschnittstelle 9 übertragen, die wiederum die zwei Daten an die erste und zweite Ausgangsleitung 7, 8 weitergibt. In Abhängigkeit da­ von, welche Y-Adresse vom ersten Receiver 18 ausgegeben wird, wird das Datum der ersten und zweiten Ausgangsleitung 7, 8 von dem ausgewählten ersten oder zweiten Adressdecoder 3, 4 empfangen, verstärkt und über seine Ansteuerleitungen, die die Reihenleitungen darstellen, ausgegeben. In welche Spei­ cherzellen 2 die zwei Daten eingeschrieben werden, wird durch das Ausgangssignal des dritten oder vierten Adressdecoders 5, 6 festgelegt. Somit wird die Auswahl der angesteuerten Spei­ cherzellen von der Y- und X-Adresse festgelegt, die vom ers­ ten und zweiten Receiver 18, 19 abgegeben werden. Der in Fig. 1 dargestellte Speicherbaustein ist in einer x2-Konfiguration ausgebildet. Dies bedeutet, dass jeweils zwei Daten gleich­ zeitig in zwei Speicherzellen eingeschrieben oder aus zwei Speicherzellen ausgelesen werden können. Die Konfiguration x2 ist aus Gründen der Übersichtlichkeit gewählt, da üblicher­ weise Speicherbausteine mit einer Konfiguration x4, x8 oder x16 ausgebildet sind.

In der x2 Konfiguration wählt der fünfte Adressdecoder 17 nur eine Y-Adresse und die X-Adresse. Auf diese Weise werden im­ mer eine Ersatzspeicherzelle 14 aus dem ersten Speicherbe­ reich 23 und eine Ersatzspeicherzelle 14 aus dem zweiten Speicherbereich 24 des Ersatzspeicherfeldes adressiert. Nach der Herstellung eines Speicherbausteins gemäß der Fig. 1 wird die Funktionsweise der Speicherzellen 2 des Speicherbausteins überprüft. Wird nun erkannt, dass eine Speicherzelle 2 defekt ist, so wird ein fünfter Adressdecoder 17 in der Weise pro­ grammiert, dass der fünfte Adressdecoder 17 beim Erhalt einer Adresse von zwei defekten Speicherzellen 2 ein Auslesesignal an die an den fünften Adressdecoder 17 verbundenen Ersatzspeicherzellen 14 abgibt. Beispielsweise weisen die im linken oberen Bereich des Speicherfeldes 1 angeordneten Spei­ cherzellen 2 die Adresse X1, Y1 auf. Wird bei einer Überprü­ fung eine der zwei Speicherzellen 2 als defekt erkannt, dann wird die Adresse Y1, X1 als Fehleradresse im fünften Adress­ decoder 17 abgelegt und der Fehleradresse werden zwei Ersatz­ speicherzellen 14 zugeordnet. Wird nun von dem ersten und dem zweiten Receiver 18, 19 die Adresse X1, Y1 ausgegeben, so er­ hält der fünfte Adressdecoder 17 die Adresse X1, Y1 und er­ kennt sofort, dass die der Adresse Y1, X1 zwei zugeordneten redundanten Speicherzellen 14 anzusteuern sind. Weiterhin gibt der fünfte Adressdecoder 17 ein Anzeigesignal über eine Ansteuerleitung 22 an die Ausgangsschnittstelle 9, die dar­ aufhin nur Daten ausgibt, die von der dritten und vierten Ausgangsleitung 12, 13 geliefert werden. Gleichzeitig steuert der fünfte Adressdecoder 17 die zwei redundanten Speicherzel­ len 14 über die Ansteuerleitung 16 an. Somit werden die in den redundanten Speicherzellen 14 abgelegten Daten über die dritte und vierte Ausgangsleitung 12, 13 an die Ausgangs­ schnittstelle 9 ausgegeben.

Der fünfte Adressdecoder 17 erhält bei der Konfiguration x1 das Signal, dass bei der Auswahl eine zweite Y-Adresse Y2 zu berücksichtigen ist. Die zweite y-Adresse unterscheidet den ersten und zweiten Speicherbereich 23, 24, so dass vom fünften Adressdecoder eine einzelne redundante Speicherzelle 14 an­ steuerbar ist. Die Adressen der fehlerhaften Speicherzellen 2 mit der Y- und X-Adresse und der zweiten Y-Adresse sind im fünften Adressdecoder 17 sind dazu beispielsweise über Laser­ fuses oder elektrische Fuses entsprechend programmiert.

Soll der in Fig. 1 dargestellte Speicherbaustein im x1-Modus betrieben werden, so wird eine entsprechende Information in die Einstellschaltung 21 eingeschrieben. Weist die Einstell­ schaltung 21 die Information eines x1-Modus auf, so gibt die Einstellschaltung 21 ein Einstellsignal an die Auswerteschal­ tung 20 und den fünften Adressdecoder 17. Detektiert der erste Receiver 18 die x1 Konfiguration, so wird die Y-Adresse um eine zweite Y-Adresse Y2 erweitert. Bei Erhalt des Ein­ stellsignals gibt die Auswerteschaltung 20 ein Signal an den ersten Receiver 18. Bei Erhalt des Signals von der Auswerte­ schaltung 20 gibt der Receiver 18 neben der ersten Y-Adresse und der X-Adresse eine zweite Y-Adresse Y2 bei der Vorgabe eine Adresse ab. Zudem wird von der Einstellschaltung 21 die Information des x1-Modus an die Ausgangsschnittstelle 9 über­ geben. Bei Erhalt des Signals eines x1-Modus wird von der Ausgangsschnittstelle 9 der zweite Ausgabespeicher 11 abge­ schaltet, so dass in dem x1-Modus nur über den ersten Ausga­ bespeicher 10 ein Datum ausgegeben oder eingelesen wird.

Durch die Vorgabe des x1-Modus durch die Einstellschaltung 21 sind die Speicherzellen 2 einzeln adressierbar. Die vom ers­ ten Receiver 18 abgegebenen erste und zweite Y-Adresse ermög­ lichen es, dass der erste und zweite Adressdecoder 3, 4 nur eine einzelne Reihenleitung mit der ersten oder zweiten Aus­ gangsleitung 7, 8 verbindet.

Gleichzeitig werden die fünften Adressdecoder 17 mit der In­ formation versorgt, dass der Speicherbaustein im x1-Modus be­ trieben wird. Somit werden auch vom fünften Adressdecodern 17 eine erste und zweite Y-Adresse berücksichtigt. Somit werden vom fünften Adressdecoder 17 die redundanten Speicherzellen 14 einzeln angesteuert.

Wird nun bei der Überprüfung der Funktionsfähigkeit der Spei­ cherzellen erkannt, dass im x1-Modus nur eine einzelne Spei­ cherzelle 2 defekt ist, so wird die Adresse der anzusteuern­ den redundanten im fünften Adressdecoder 17 mit einer ersten und zweiten Y-Adresse und einer x-Adresse programmiert.

Der beschriebene Speicherbaustein weist den Vorteil auf, dass abhängig von der Wahl der Konfiguration auch die Anzahl der bei einer Adresse anzusteuernden redundanten Speicherzellen 14 einstellbar ist.

In dem beschriebenen Ausführungsbeispiel der Fig. 1 werden in dem x2-Modus durch Vorgabe einer einzigen Y-Adresse zwei Speicherzellen mit der ersten bzw. zweiten Ausgangsleitung 7, 8 verbunden. Somit werden über eine einzelne Y-Adresse zwei Speicherzellen adressiert. Gleichzeitig erhält der fünfte Ad­ ressdecoder 17 über das Einstellmittel 21 die Information, dass ein x2-Modus vorliegt, so dass der fünfte Adressdecoder 17 nur die erste Y-Adresse auswertet und zwei redundante Speicherzellen gleichzeitig ansteuert, wenn es sich um die Adresse zweier zu reparierender Speicherzellen 2 handelt.

Fig. 2 zeigt schematisch die Anordnung von vier fünften Ad­ ressdecodern 17, die bei der Ausbildung eines Speicherbau­ steins im x16-Modus vorgesehen sind. Die vier fünften Adress­ decoder 17 sind identisch aufgebaut und über Adressleitungen mit redundanten Speicherzellen von vier Speicherfeldern 25, 26, 27, 28 verbunden. Die vier Speicherfelder 25, 26, 27, 28 bilden ein Ersatzspeicherfeld 15. Jedes Speicherfeld weist eine Vielzahl von redundanten Speicherzellen 14 auf, die in­ nerhalb des Speicherfeldes über eine X-, Y-Adresse adressier­ bar sind. Somit ist in jedem Speicherfeld 25, 26, 27, 28 eine redundante Speicherzelle 14 vorgesehen, die die gleiche X-, Y-Adresse aufweist. Aus Gründen der Übersichtlichkeit sind schematisch Adressleitungen nur für den obersten fünften Ad­ ressdecoder 17 eingezeichnet, wobei jedoch jeder Adressdeco­ der 17 über eine Adressleitung mit jeder redundanten Spei­ cherzelle des ersten, zweiten, dritten und vierten Speicher­ feldes 25, 26, 27, 28 verbunden ist. Die vier fünften Adress­ decoder 17 sind entsprechend der Ausführungsform der Fig. 1 mit der Einstellschaltung 21 verbunden. Zudem stehen die fünften Adressdecoder 17 über sechzehn Ausgangsleitungen 12, 13 mit der Ausgangsschnittstelle 9 in Verbindung.

Wird nun der Speicherbaustein der x16-Konfiguration betrie­ ben, so werden auch unter einer X-, Y-Adresse sechzehn Spei­ cherzellen 2 im Speicherfeld 1 adressiert. Wird nun bei der Überprüfung des Speicherbausteins erkannt, dass eine Adresse des Speicherfeldes 1 eine defekte Speicherzelle 2 aufweist, so wird die Adresse in die vier fünften Adressdecoder 17 ein­ programmiert. Die Programmierung erfolgt vorzugsweise über Laserfuses oder elektrische Fuses. Zugleich wird die Ein­ stellschaltung 21 in den x16-Modus geschaltet, der wiederum die Information, dass ein x16-Modus vorliegt, an die vier fünften Adressdecoder 17 weitergibt. Als Folge davon berück­ sichtigen die fünften Adressdecoder 17 bei der Ansteuerung der Speicherzellen nur die X-, Y-Adresse und nicht eine zweite und eine dritte Y-Adresse. Eine Speicherzelle wird in den vier Speicherfeldern 25, 26, 27, 28 eindeutig durch die X-, Y-Adresse, eine zweite Y-Adresse und eine dritte Y-Ad­ resse identifiziert. Die zweite Y-Adresse gibt an, ob die Speicherzelle im linken Bereich, d. h. im ersten oder zweiten Speicherfeld 25, 26 oder im dritten oder vierten Speicherfeld 27, 28 angeordnet ist. Die dritte Y-Adresse gibt an, ob die redundante Speicherzelle 14 im oberen oder im unteren Bereich des Ersatzspeicherfeldes 15, d. h. im ersten oder dritten Speicherfeld 25, 27 oder im zweiten oder vierten Speicherfeld 26, 28 angeordnet ist. Im x16-Modus wird als redundante Ad­ resse in den fünften Adressdecodern 17 nur die X-, Y-Adresse abgelegt. Gleichzeitig wird vom ersten Receiver 18 nur die X- Y-Adresse an die fünften Adressdecoder 17 weitergegeben.

Ist der Speicherbaustein über eine Bondoption auf eine x8- Konfiguration programmiert, dann wird neben der X-, Y-Adresse auch eine zweite Y-Adresse einprogrammiert. Gleichzeitig gibt im x8-Modus die Einstellschaltung 21 einen entsprechendes Signal an die Auswerteschaltung 20 und die fünften Adressde­ coder 17. Im x8-Modus gibt der erste Receiver 18 neben der X- Y-Adresse auch eine zweite Y-Adresse aus. Somit werden von den zwei aktiv geschalteten fünften Adressdecodern 17 bei Erkennen einer fehlerhaften Adresse über die X-, Y- und die zweite Y-Adresse jeweils zwei Adressen mit der gleichen X-, Y-Adresse im ersten und im zweiten Speicherfeld 25, 26 ange­ steuert. Somit werden bei der Vorgabe einer fehlerhaften Adresse durch das erste Register 18 von den zwei aktiven fünften Adressdecodern 17 durch die Berücksichtigung der X-, Y-Adresse und der zweiten Y-Adresse pro fehlerhafte Adresse jeweils nur zwei redundante Speicherzellen 14, d. h. insgesamt vier Speicherzellen 14 angesteuert.

Wird der Speicherbaustein im x4-Betriebsmodus gefahren, so wird vom Register 18 neben der X-, Y-Adresse, der zweiten Y- Adresse auch eine dritte Y-Adresse ausgegeben. Gleichzeitig wird von der Einstellschaltung 21 die Information an die fünften Adressdecoder 17 übertragen, dass der Speicherbau­ stein im x4-Modus betrieben wird. Damit ist im fünften Ad­ ressdecoder 17 bekannt, dass bei der Ansteuerung der redun­ danten Speicherzellen 14 die X-, Y-Adresse, die zweite Y-Ad­ resse und die dritte Y-Adresse ausgewertet wird. Somit steu­ ern die vier fünften Adressdecoder 17 bei der Vorgabe einer Adresse von vier defekten Speicherzellen jeweils eine redun­ dante Speicherzelle 14 in einem der vier Speicherfelder 25, 26, 27, 28 an, so dass unter einer Adresse vier Datenbits an­ steuerbar sind. Bei der Ansteuerung der redundanten Speicher­ zellen 14 wird die in der redundanten Speicherzelle 14 abge­ speicherte Information über entsprechende dritte und vierte Ausgangsleitungen 12, 13 an die Ausgangsschnittstellen 9 übertragen. Die Ausgangsschnittstelle 9 weist im x16-Modus 16 erste und zweite Ausgabespeicher 10, 11 auf. Wird der Spei­ cherbaustein im x8-Modus betrieben, so erhält die Ausgangs­ schnittstelle 9 die Information von der Einstellschaltung 21, dass der Speicherbaustein im x8-Modus betrieben wird. Nach Erhalt dieser Information schaltet die Ausgangsschnittstelle 9 acht der sechzehn Ausgabespeicher 10, 11 ab und gibt Daten nun auch über die acht aktiven Ausgabespeicher 10, 11 aus.

Entsprechend schaltet die Ausgangsschnittstelle 9 beim Betreiben des Speicherbausteins im x4-Modus zwölf der sech­ zehn Ausgabespeicher ab, so dass nur noch über vier aktive Ausgabespeicher 10, 11 Daten ausgegeben werden.

Wird der Speicherbaustein beispielsweise im x16-Modus betrie­ ben, so weisen der erste und zweite Adressdecoder 3, 4, die einen Y-Adressdecoder darstellen, jeweils 16 Reihenleitungen auf, wobei jede Reihenleitung mit einer Vielzahl von Spei­ cherzellen verbunden ist. Gleichzeitig weist auch die Aus­ gangsschnittstelle 9 16 Ausgabespeicher auf, so dass gleich­ zeitig 16 Daten ein- oder ausgelesen werden können. Zudem sind auch 32 Ausgangsleitungen vorgesehen.

Wird nun eine Adresse als defekte Adresse erkannt, so werden vier fünfte Adressdecoder 17 auf diese Fehleradresse program­ miert. Dies hat zur Folge, dass die vier fünften Adressdeco­ der 17 bei Vorgabe der in den fünften Adressdecodern 17 abge­ legten Fehleradresse vom ersten Receiver 18 die mit den vier fünften Adressdecodern 17 verbundenen sechzehn redundanten Speicherzellen 14 mit den entsprechenden sechzehn Ausgangs­ leitungen leitend verbinden.

Durch die Verwendung der Einstellschaltung 21 ist eine ange­ passte Konfiguration der redundanten Speicherzellen 14 auf die im Speicherfeld 1 gewählte Konfiguration möglich.

Fig. 3 zeigt schematisch die Anordnung eines Speicherfeldes 1 und eines Ersatzspeicherfeldes 15. Der in Fig. 3 dargestellte Speicherbaustein wird im x4-Modus betrieben, so dass mit ei­ ner einzelnen Adresse gleichzeitig vier Speicherzellen 2 ver­ bunden sind. Dies ist in der Fig. 3 in Form eines geschlosse­ nen Kreises angedeutet, der vier Speicherzellen 2 umfasst, die über vier Bitleitungen mit einem beispielsweise ersten Adressdecoder 3 verbunden sind. Die Bitleitungen sind waage­ recht angedeutet. Senkrecht zu den Bitleitungen sind Wortlei­ tungen dargestellt, die jeweils mit einem dritten oder vier­ ten Adressdecoder 5, 6 in Verbindung stehen. In der darge­ stellten Konfiguration wird eine defekte Adresse durch vier redundante Speicherzellen 14 repariert, die im Ersatzspei­ cherfeld 15 als dunkle Kreise eingezeichnet sind.

Fig. 4 zeigt schematisch einen Speicherbaustein mit einem Speicherfeld 1 und einem Ersatzspeicherfeld 15. In dem in Fig. 4 dargestellten Speicherbaustein werden gleichzeitig 16 Speicherzellen über eine einzelne Adresse adressiert. Die x16-Konfiguration ist schematisch in der Weise dargestellt, dass 16 auf einer Wortleitung liegende Speicherzellen 2 von einem Kreis umfasst sind und dunkel dargestellt sind. In der x16-Konfiguration wird eine defekte Y-Adresse durch 16 redun­ dante Speicherzellen 14 repariert, die im Ersatzspeicherfeld 15 dargestellt sind. Die 16 redundanten Speicherzellen 14 sind im Ersatzspeicherfeld 15 in Form von dunklen Kreisen dargestellt.

Üblicherweise entspricht die x16-Konfiguration einer Grund­ konfiguration eines Speicherbausteins. Dabei werden über eine angelegte Adresse 16 Speicherzellen adressiert. Somit können in den Speicherbaustein 16 Daten gleichzeitig pro Adresse eingeschrieben oder ausgelesen werden. Jedoch kann über eine Bondoption die Konfiguration in der Weise verändert werden, dass weniger Speicherzellen gleichzeitig über eine einzelne Adresse adressiert werden. Beispielsweise kann ein x16-Spei­ cherbaustein in einen x8- oder x4-Speicherbaustein umkonfigu­ riert werden. Damit alle Speicherzellen adressiert werden können, erhöht sich gleichzeitig die Anzahl der Datenbits der Y-Adressen um 1 oder 2 Bits.

Je nach Konfiguration des Speicherbausteins wird auch die In­ formation der Einstellschaltung 21 verändert, so dass die pro Adresse ansteuerbaren redundanten Speicherzellen 14 an die gewählte Konfiguration des Speicherbausteins angepasst wird. Damit können bei einer Konfiguration, die kleiner ist als die Maximalkonfiguration, mehr als defekt erkannte Adressen über die vorhandene Anzahl von redundanten Speicherzellen 14 repa­ riert werden.

Bezugszeichenliste

1

Speicherfeld

2

Speicherzellen

3

Erster Adressdecoder

4

Zweiter Adressdecoder

5

Dritter Adressdecoder

6

Vierter Adressdecoder

7

Erste Ausgangsleitung

8

Zweite Ausgangsleitung

9

Ausgangsschnittstelle

10

Erster Ausgabespeicher

11

Zweiter Ausgabespeicher

12

Dritte Ausgangsleitung

13

Vierte Ausgangsleitung

14

Redundante Speicherzelle

15

Ersatzspeicherfeld

16

Ansteuerleitung

17

Fünfter Adressdecoder

18

Erster Receiver

19

Zweiter Receiver

20

Auswerteschaltung

21

Einstellschaltung

22

Ansteuerleitung

23

Erster Speicherbereich

24

Zweiter Speicherbereich

25

Erstes Speicherfeld

26

Zweites Speicherfeld

27

Drittes Speicherfeld

28

Viertes Speicherfeld

Claims (8)

1. Speicherbaustein mit Speicherzellen (2) und einer vorgegebenen Anzahl von redundanten Speicherzellen (14), die zur Reparatur defekter Speicherzellen (2) verwendet werden, wobei eine erste Adressschaltung (3, 4, 5, 6) vorgesehen ist, die über Adressleitungen abhängig von einer vorgegebenen Ad­ resse eine vorgebbare Anzahl von Speicherzellen (2) akti­ viert,
wobei eine zweite Adressschaltung (17) vorgesehen ist, die über zweite Adressleitungen mit den redundanten Speicherzel­ len (14) verbunden ist,
wobei die zweite Adressschaltung (17) bei Zuführung einer Fehleradresse mindestens einer defekten Speicherzelle (2) die der Fehleradresse zugeordneten redundanten Speicherzellen (14) aktiviert,
wobei eine Auswahlschaltung (21) vorgesehen ist, die mit der ersten Adressschaltung (3, 4, 5, 6) verbunden ist,
wobei die Auswahlschaltung (21) die vorgebbare Anzahl von Speicherzellen festlegt, die von der ersten Adressschaltung (3, 4, 5, 6) bei Zuführung einer Adresse aktiviert werden,
dadurch gekennzeichnet,
dass die Auswahlschaltung (21) mit der zweiten Adressschal­ tung (17) verbunden ist,
dass die Auswahlschaltung (22) der zweiten Adressschaltung vorgibt, wie viele redundante Speicherzellen (14) unter einer Fehleradresse zu aktivieren sind.

2. Speicherbaustein nach Anspruch 1, dadurch gekennzeich­ net, dass die Auswahlschaltung (21) in Form eines program­ mierbaren Latch-Speichers ausgebildet ist.

3. Speicherbaustein nach Anspruch 2, dadurch gekennzeich­ net, dass die Auswahlschaltung (21) in Form von Laserfuses oder elektrischen Fuses programmierbar ist.

4. Speicherbaustein nach einem der Ansprüche 1 bis 3, da­ durch gekennzeichnet,
dass ein Ausgabespeicher (10, 11) vorgesehen ist, wobei die Datenbreite des Ausgabespeichers (10, 11) einstellbar ist,
dass die Auswahlschaltung (21) mit dem Ausgabespeicher (10, 11) verbunden ist und
dass die Auswahlschaltung (21) die Datenbreite des Ausgabe­ speichers (10, 11) festlegt.

5. Speicherbaustein nach einem der Ansprüche 1 bis 4, da­ durch gekennzeichnet, dass die redundanten Speicherzellen als SRAM-Speicherzellen ausgebildet sind.

6. Speicherbaustein nach einem der Ansprüche 1 bis 5, da­ durch gekennzeichnet, dass die Speicherzellen in Form von DRAM-Speicherzellen ausgebildet sind.

7. Verfahren zum Aktivieren von Speicherzellen, insbeson­ dere zum Einschreiben und/oder Auslesen von Daten in bzw. aus Speicherzellen (2) eines Speicherbausteins,
wobei über eine Adresse eine festgelegte Anzahl von Speicher­ zellen aktiviert werden,
wobei für defekte Speicherzellen (2) redundante Speicherzel­ len (14) vorgesehen sind, die nach einer Reparatur anstelle der defekten Speicherzellen (2) mit der Adresse der defekten Speicherzellen (2) aktiviert werden,
wobei durch eine Überprüfung eines Anzahldatums die Anzahl der unter einer Adresse aktivierbaren Speicherzellen (2) festgelegt wird,
dadurch gekennzeichnet,
dass beim Aktivieren von redundanten Speicherzellen (14) das Anzahldatum überprüft wird und abhängig vom Anzahldatum eine vorgebbare Anzahl von redundanten Speicherzellen aktiviert wird.

8. Verfahren zum Reparieren von defekten Speicherzellen (2) eines Speicherbausteins durch redundante Speicherzellen (14),
wobei über eine Adresse eine vorgebbare Anzahl von Speicher­ zellen aktivierbar sind, insbesondere Daten in die Speicher­ zellen eingeschrieben oder ausgelesen werden,
wobei die vorgebbare Anzahl abhängig von einem Anzahldatum vorgegeben wird,
wobei die Speicherzellen auf eine korrekte Funktionsweise überprüft werden,
wobei als defekt erkannte Speicherzellen (2) durch redundante Speicherzellen (14) ersetzt werden, indem bei Anliegen einer Adresse defekter Speicherzellen die redundanten Speicherzel­ len (14) aktiviert werden,
dadurch gekennzeichnet,
dass die Anzahl der redundanten Speicherzellen (14), die für eine Adresse anstelle der defekten Speicherzellen (2), adres­ siert wird, entsprechend dem Anzahldatum festgelegt wird.