DE10323237A1 - Verfahren und Vorrichtung zur Optimierung der Funktionsweise von DRAM-Speicherelementen - Google Patents

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Abstract

Bei dem Verfahren zum Modifizieren einer Vorgabezeitdauer zwischen einem Ausführungszeitpunkt einer zweiten Operation und dem früheren Ausführungszeitpunkt einer früher ausgeführten ersten Operation in einem Speicherelement, wobei das Speicherelement in einem Testbetriebsmodus und einem Normalbetriebsmodus betreibbar ist, wird zuerst eine Realzeitdauer in dem Speicherelement während des Testbetriebsmodus bestimmt und bereitgestellt, wobei die Realzeitdauer so gewählt wird, dass ein Verhaltensparameter des Speicherelements bei Verwendung der Realzeitdauer zwischen den Ausführungszeitpunkten der ersten und zweiten Operation gegenüber einer Situation verbessert, bei der die Vorgabezeitdauer zwischen den Ausführungszeitpunkten der ersten und zweiten Operation verwendet wird. Daraufhin wird die Vorgabezeitdauer während des Testbetriebsmodus in Richtung der Realzeitdauer verändert, um eine modifizierte Vorgabezeitdauer zu erhalten. Anschließend werden Informationen über die modifizierte Vorgabezeitdauer bzw. über die ermittelte Realzeitdauer in dem Speicherelement während des Testbetriebsmodus gespeichert, wobei die zweite Operation um die modifizierte Vorgabezeitdauer versetzt nach dem Ausführungszeitpunkt der ersten Operation während des Normalbetriebsmodus ausgeführt wird.

Description

  • Die vorliegende Erfindung bezieht sich auf Speicherelemente, und insbesondere auf eine Vorrichtung und ein Verfahren zur Optimierung der Funktionsweise von Speicherelementen und auf DRAM-Speicherbausteine, die eine solche Vorrichtung bzw. ein solches Verfahren zur Optimierung ihrer Funktionsweise verwenden.
  • Heutzutage werden DRAM-Speicherbausteine in einer Vielzahl von elektronischen Geräten eingesetzt, wobei DRAM-Speicherbausteine insbesondere als Systemspeicher bzw. Hauptspeicher von Computersystemen verwendet werden. Dabei spielen die DRAM-Speicherbausteine für die Leistungsfähigkeit und Stabilität der Computersysteme eine sehr große Rolle.
  • DRAM-Speicherbausteine (DRAM = Dynamic Random Access Memory = dynamischer Speicher mit wahlfreiem Zugriff) weisen eine Vielzahl von dynamischen Speicherzellen auf, die im allgemeinen sehr einfach aufgebaut sind. Eine dynamische Speicherzelle besteht häufig aus einem Auswahltransistor, der über eine Wortleitung ansteuerbar ist, und einem Speicherkondensator, der über eine Bitleitung auslesbar und beschreibbar ist. Die Speicherzustände „0" und „1" der Speicherzelle entsprechen dem positiven bzw. negativen Ladungszustand des Speichekondensators. Da die Kondensatorladung in den Speicherzellen infolge von Rekombinationsprozessen und Leckströmen in einer relativ kurzen Zeitdauer abgebaut wird, muss die Kondensatorladung in sogenannten Auffrisch- bzw. Refresh-Zyklen immer wieder aufgefrischt werden. Auch nach einem Lesevorgang muss die Information wieder in die Speicherzelle eingeschrieben werden. Der Refresh-Vorgang erfolgt automatisch mit Hilfe einer auf dem Speicherbaustein integrierten Schaltung.
  • Wegen ihres einfachen Aufbaus ist die dynamische Speicherzelle für DRAM-Speicherbausteine auch äußerst kostengünstig. Die Arbeits- bzw. Massenspeicher der heutigen Computer vom PC (PC = personal computer) bis zum Großrechner bestehen deshalb zumeist aus DRAM-Speicherbausteinen.
  • Entsprechend der Bezeichnung DRAM-Speicherbaustein (DRAM = dynamic random access memory = dynamischer Speicher mit wahlfreiem Zugriff) können bei einem Schreib-Lese-Speicher Daten in Form einzelner Bits oder Bitmuster beliebig abgespeichert und wieder ausgelesen werden. 4 zeigt nun schematisch einen beispielhaften Aufbau eines 64-Bit-Speicherelements 400 mit matrixförmiger Anordnung der DRAM-Speicherzellen 402, die jeweils ein Bit aufnehmen können. In 4 sind die Speicherinhalte in willkürlicher Verteilung als „Nullen" und „Einsen" eingetragen. Über Wort-Leitungen 404 (x0–x7) und Bitleitungen 406 (BL0–BL7), die als Zeilen- und Spaltenaktivierungsleitungen wirksam sind, kann man die Speicherzellen 402 mit einer Adresse A0, A1,... An mittels einer Steuerlogikschaltung 412, eines Zeilen- und Spaltendecodierers 408, 410 und eines Leseverstärkers 414 einzeln ansprechen. Es sollte beachtet werden, dass der als Leseverstärker bezeichnete Schaltungsblock 414 ferner eine Eingabe-/Ausgabesteuerung (Input-/Output-Steuerung) zum Zuordnen eines Datenstroms bzgl. der einzelnen Speicherzellen 402 aufweist, wobei dieser Schaltungsblock bestehend aus Leseverstärker und Eingabe-/Ausgabesteuerung zur Vereinfachung der weiteren Beschreibung weiterhin als Leseverstärker 414 bezeichnet wird.
  • Bei dem in 4 dargestellten Aufbau eines bekannten DRAM-Speicherbausteins 400 wird der Leseverstärker 414 von dem Spaltendecodierer 410 über die Leitungen 416 (y1–y7) und von der Steuerlogikschaltung 412 angesteuert, um den Schreib- oder Lesebetrieb des Leseverstärkers 414 bzgl. der einzelnen Bitleitungen 406 einzustellen.
  • Wie aus 4 ferner ersichtlich ist, weisen die DRAM-Speicherzellen 402 zwei Hauptbestandteile auf, nämlich einen Speicherkondensator 402a, der Ladung speichert, und einen Zugriffstransistor 402b, der die Ladung in den Speicherkondensator 402a hinein und aus demselben heraus überträgt.
  • Um nun Daten in die Speicherzelle 402 zu schreiben, wird eine vorbestimmte Spannung an die entsprechende Wortleitung 404 (x0–x7) angelegt, so dass der mit dieser Wortleitung 404 verbundene Zugriffstransistor 402b leitend wird. Damit wird die durch die zugeordnete Bit-Leitung 406 zugeführte Ladung in den Speicherkondensator 402a geschrieben.
  • Beim Lesen von Daten wird wiederum eine vorbestimmte Spannung an die Wortleitung 404 angelegt, um den Zugriffstransistor 402b durchzuschalten, so dass die in dem Speicherkondensator 402a gespeicherte Ladung auf die zugeordnete Bit-Leitung 406 ausgelesen werden kann.
  • Über die Steuerlogikeinrichtung 412 kann der DRAM-Speicherbaustein 400 wahlweise auf Schreib- oder Lesebetrieb eingestellt werden. Über Bit-Leitungen 406 kann die adressierte Speicherzelle 402 mit einer „1" oder einer „0" beschrieben werden. An dem Ausgang Q des Leseverstärkers 414 (bestehend aus Leseverstärker und Eingabe-/Ausgabesteuerung), der über die Bitleitungen 406 mit den einzelnen Speicherzellen 402 verbunden ist, ist der Inhalt der Speicherzellen 402 ablesbar. Die Eingangssignale der Steuerlogikeinrichtung 412 werden im folgenden anhand von 5 noch detailliert erläutert.
  • Es sollte beachtet werden, dass einzelne Schaltungsteile, wie z. B. die Steuerlogikeinrichtung 412, je nach Technologie im Einzelfall unterschiedlich, z. B. in BiCMOS- oder CMOS-Technik, ausgeführt sein können.
  • Ein wichtiger Parameter zur Charakterisierung der Leistungsfähigkeit eines solchen DRAM-Speicherbausteins 400 stellt dessen „Zugriffszeit" dar, die auch als maximale Zugriffszeit bezeichnet wird. Die Zugriffszeit ist definitionsgemäß die Zeitspanne zwischen dem Zeitpunkt des Anlegens der Adresse der Speicherzelle 402 und dem Zeitpunkt des Erscheinens der gespeicherten Daten am Ausgang Q des Speicherbausteins 400. Die Zugriffszeit ist dabei im wesentlichen durch bausteininterne Signallaufzeiten bedingt und gilt als die charakteristische Größe eines DRAM-Speicherbausteins.
  • 5 zeigt nun schematisch ein Zeitdiagramm für einen typischen Zugriffszyklus eines DRAM-Speicherbausteins. In dem Zeitablaufdiagramm von 5 sind die Zeitpunkte t1–t5, die die Ausführungszeitpunkte verschiedener Operationen des DRAM-Speicherelements angeben, rein schematisch dargestellt. Die dargestellten Zeitpunkte t1–t5 sollen lediglich zur prinzipiellen Erläuterung des Ablaufs eines DRAM-Zugriffszyklusses dienen und keine tatsächlichen Größenverhältnisse darstellen.
  • Bei einem DRAM-Zugriffszyklus existieren im wesentlichen die folgenden Hauptoperationen. Zum Zeitpunkt t1 beginnt die DRAM-Speicherzelle mit der Ausführung einer Zeile-Aktiv-Operation. Zum Zeitpunkt t2 beginnt die DRAM-Speicherzelle einen Lese/Schreib-Befehl auszuführen, d. h. eine Systemspeichersteuereinheit sendet einen Lese/Schreib-Befehl an die DRAM-Speicherzelle. Zum Zeitpunkt t3 sendet die DRAM-Speicherzelle die erforderlichen Daten nach außen. Zum Zeitpunkt t4 beginnt die DRAM-Speicherzelle die Vorladen-Operation auszuführen. Zum Zeitpunkt t5 führt die DRAM-Speicherzelle beispielsweise die Zeile-Aktiv-Operation für den nächsten Zugriffszyklus auf die DRAM-Speicherzelle aus.
  • Diese Parameter sind durch das Schaltungslayout und den Herstellungsprozess des Speicherelements 400 fest vorgegeben.
  • In Hinblick auf das in 5 schematisch dargestellte Zeitdiagramm werden verschiedene Zeitintervalle zwischen den Ausführungszeitpunkten verschiedener Operationen des Speicherbausteins wie folgt definiert, wobei diese Zeitintervalle im folgenden auch als Zeitgebungsparameter bzw. Timing-Parameter der DRAM-Speicherbausteine bezeichnet werden. Die Zeitintervalle können beispielsweise auf den Systemtakt CK des Speicherelements 400 bezogen sein.
  • Das Zeitintervall zwischen dem Beginn einer Ausführung einer Zeile-Aktiv-Operation und dem Beginn einer Ausführung eines Lese/Schreib-Befehls wird als das Zeitintervall TRC D bezeichnet, und gibt die Verzögerung zwischen einem Zeilenadressen-Aktivierungsimpuls (RAS) zum Zeitpunkt t1 und einem Spaltenadressen-Aktivierungsimpuls (CAS) zum Zeitpunkt t2 an, d. h. die Zeitdauer TRCD = t2 – t1. Das Zeitintervall TRC D stellt damit einen der wesentlichen Zeitgebungsparameter von DRAM-Speicherbausteinen dar, da der zeitliche Abstand zwischen der Aktivierung einer Wortleitung (ACTIVE) und dem nachfolgenden Lese- oder Schreibzugriffsbefehl (READ- oder WRITE-Operation) der Speicherzelle festgelegt wird.
  • Das Refresh-Intervall (Auffrischintervall) ist indirekt von dem Zeitgebungsparameter TRCD abhängig, wobei gemäß dem Refresh-Intervall jede DRAM-Speicherzelle aufgefrischt (refreshed) werden muss, um wieder auf ihren vollen Spannungswert gebracht zu werden. Die Retentionszeit eines DRAM-Speicherelements gibt nun die Zeitspanne an, über der die DRAM-Speicherzellen genügend Ladung halten können, so dass ein korrekter Lesevorgang möglich ist. Das Refresh-Intervall ist also durch die Retentionszeit eines DRAM-Speicherelements vorgegeben.
  • Die Taktanzahl während des Zeitintervalls ausgehend von dem Senden eines Lesebefehls zu dem Zeitpunkt t2 an die DRAM-Speicherzelle bis zu dem Ausgeben der erforderlichen Daten zu dem Zeitpunkt t3 aus der DRAM-Speicherzelle ist definiert als die CAS-Latenzzeit und wird als die Zeitdauer TCL = t3 – t2 bezeichnet.
  • Das Zeitintervall vom Beginn einer Zeile-Aktiv-Operation zum Zeitpunkt t1 bis zu dem Beginn einer Vorladen-Operation zum Zeitpunkt t4 ist definiert als die RAS-Impulsbreitenzeit und wird als das Zeitintervall TRAS bezeichnet. Das Zeitintervall TRAS legt damit den zeitlichen Abstand zwischen der Aktivierung einer Wortleitung (ACTIVE-Operation) und der Deaktivierung dieser Wortleitung (PRECHARGE-Operation) fest. Das Zeitintervall TRAS ist daher stark mit den Zeitgebungsparametern TRCD und TRP verknüpft.
  • Das Zeitintervall gemessen vom Beginn einer Vorladen-Operation zum Zeitpunkt t4 bis zu dem Beginn der nächsten Zeile-Aktiv-Operation zum Zeitpunkt t5 ist definiert als Zeile-Vorladezeit und wird als das Zeitintervall TRP bezeichnet. Das TRP-Zeitintervall legt damit den zeitlichen Abstand zwischen der Deaktivierung einer Wortleitung (PRECHARGE-Operation) und eine nachfolgenden Aktivierung einer Wortleitung (ACTIVE-Operation) in der gleichen Speicherbank fest.
  • Da die oben beschriebenen Zeitgebungsparameter entscheidenden Einfluss auf die Leistungscharakteristika von DRAM-Speicherzellen besitzen, wie z. B. auf die Zugriffszeiten von DRAM-Speicherbausteinen, werden bei der Herstellung von DRAM-Speicherbausteinen große Anstrengungen unternommen, um diese Zeitgebungsparameter, TRCD, TRAS, TRP, TCL, ... möglichst optimal einzustellen, um dementsprechend auch die Leistungsfähigkeit der DRAM-Speicherbausteine und damit auch die Leistungsfähigkeit der diese Speicherbausteine verwendenden Computersysteme erhöhen zu können.
  • Um die optimalen Zeitgebungsparameter zu erhalten, werden die optimal erreichbaren, realen Zeitgebungsparameter eines DRAM-Speicherbausteins beispielsweise in einem Testmodus des Speicherelements ermittelt, um daraufhin das Schaltungslayout des Speicherbausteins an die als optimal erachteten Zeitgebungsparameter anzupassen. Dazu sind im Stand der Technik verschiedene Testapparaturen mit speziellen Prüfprogrammen vorgesehen.
  • Verbesserte Zeitgebungsparameter werden erhalten, indem mittels einer speziell entworfenen Metalloption die gewünschten Zeitgebungsparameter fest eingestellt werden, so dass die speziell eingestellten Zeitgebungsparameter fest mit dem jeweiligen Schaltungslayout des Speicherbausteins verknüpft sind.
  • Das Schaltungslayout eines DRAM-Speicherelements weist beispielsweise verschiedene Metallebenen mit unterschiedlichen Potentialen, z. B. Versorgungsspannungen, Massepotential und optional auch Zwischenpotentiale, auf. Durch eine Änderung des Schaltungslayouts des DRAM-Speicherelements wird eine spezielle, neue, feste Verdrahtung bestimmter Schaltungselemente der Steuerlogikeinrichtung des DRAM-Speicherelements, die einen Einfluss auf einen Zeitgebungsparameter haben, mit den verschiedenen Metallebenen hergestellt, um einen bestimmten Zeitgebungsparameter zu beeinflussen, um so einen geeignet eingestellten, neuen Zeitgebungsparameter zu erhalten. Diese Vorgehensweise wird im allgemeinen als die Verwendung eines neuen Metallretikels (Metall1, Metall2) für das DRAM-Speicherelement bezeichnet.
  • Da jedoch die Herstellungsprozesse von Halbleiterbausteinen ständigen Schwankungen unterliegen, ergeben sich auch für die optimalen Einstellpunkte der erläuterten Zeitgebungsparameter der Speicherbausteine ständig entsprechende Änderungen und Schwankungen. Um nun auf solche Schwankungen bei den Halbleiterherstellungsprozessen zu reagieren und diese zumindest teilweise ausgleichen zu können, muss beim Arbeiten mit einer neuen Metalloption ein neues Retikel für den Halbleiterherstellungsprozess geschrieben werden, wobei die Hardware diverse prozesstechnische Bearbeitungsschritte durchlaufen muss. Dies kann jedoch bis zur Serienreife eines Halbleiterbausteins Monate erfordern. Damit wird deutlich, dass mit den bisher verwendeten Metalloptionen nur mit einer sehr großen Zeitverzögerung und einem hohen technischen Aufwand auf Schwankungen bei den Halbleiterherstellungsprozessen reagiert werden kann.
  • Aufgrund der unvermeidbaren Schwankungen bei den Herstellungsprozessen von Halbleiterspeicherbausteinen ist es jedoch nicht möglich, den (momentan optimalen) Zeitgebungsparameter exakt für den Normalbetrieb des Halbleiterbausteins einzustellen, da zwischen einem Testbetriebsmodus, während dem die optimalen Zeitgebungsparameter ermittelt werden können, und der Produktion von neuer Hardware mit optimierten Zeitgebungsparametern, wie oben erläutert, ein sehr langer Zeitraum verstreicht. Daher liegen die im allgemeinen nicht mehr optimalen, in dem weit zurückliegenden Testmodus des Halbleiterbausteins ermittelten Zeitgebungsparameter dem momentanen Betrieb des Halbleiterbausteins zugrunde.
  • Damit die Funktionsweise des DRAM-Speicherbausteins nicht durch die unweigerlich auftretenden Schwankungen eines Betriebsparameters des Halbleiterspeicherbausteins beeinträchtigt wird, werden gewisse „Sicherheitszeitreserven" für die jeweiligen Zeitgebungsparameter vorgesehen, um eine zuverlässige Funktionsfähigkeit der Halbleiterbausteine zu gewährleisten. Werden die Sicherheitszeitreserven für die Zeitgebungsparameter zu knapp eingestellt, um beispielsweise Halbleiterspeicherbauelemente mit sehr kurzen Zugriffszeiten herzustellen, die sehr nahe an den im Testmodus ermittelten Zeitgebungsparametern liegen, wird sich jedoch in der Praxis aufgrund der unvermeidlichen Schwankungen bei den Halbleiterherstellungsprozessen eine relativ hohe Ausschussquote an auszusortierenden, fehlerhaften Halbleiterspeicherbausteinen ergeben. Aus diesem Grund können die jeweils optimalen Zeitgebungsparameter eines DRAM-Speicherbausteins bei Großserienherstellungsprozessen nicht exakt verwirklicht werden.
  • Zusammenfassend lässt sich also feststellen, dass es bisher im Stand der Technik äußerst aufwendig ist, veränderte Zeitgebungsparameter der DRAM-Speicherbausteine aufgrund von Schwankungen bei den Herstellungsprozessen zu berücksichtigen, da die Reaktionszeitdauer zur Durchführung von Anpassungen des Schaltungslayouts von Speicherbausteinen im Bereich von mehreren Monaten liegen kann, Aus diesem Grund werden relativ große Sicherheitsreserven für die Zeitgebungsparameter von Speicherbausteinen eingehalten, um die Ausschussquote an fehlerhaften Speicherbausteinen möglichst niedrig zu halten, Ferner ist die Erstellung eines neuen Schaltungslayouts für an Herstellungsprozessschwankungen angepasste Speicherbausteine sehr teuer, da im allgemeinen für jedes neue Schaltungslayout ein neues Retikel hergestellt werden muss und der Halbleiterbaustein eine Vielzahl von prozesstechnischen Bearbeitungsschritten durchlaufen muss.
    •
  • Ausgehend von diesem Stand der Technik besteht die Aufgabe der vorliegenden Erfindung darin, ein verbessertes Konzept zur einfacheren und schnelleren Anpassung der Zeitgebungsparameter von Halbleiterspeicherbausteinen zu schaffen.
  • Diese Aufgabe wird durch das Verfahren und die Vorrichtung zum Modifizieren einer Vorgabezeitdauer gemäß Anspruch 1 und durch ein Halbleiterspeicherelement gemäß Anspruch 14 gelöst.
  • Das erfindungsgemäße Verfahren zum Modifizieren einer Vorgabezeitdauer zwischen einem Ausführungszeitpunkt einer zweiten Operation und dem früheren Ausführungszeitpunkt einer früher ausgeführten ersten Operation in einem Speicherelement, wobei das Speicherelement in einem Testbetriebsmodus und einem Normalbetriebsmodus betreibbar ist, umfasst den Schritt des Bereitstellens einer Realzeitdauer in dem Speicherelement während des Testbetriebsmodus, wobei die Realzeitdauer so gewählt wird, dass sich ein Verhaltensparameter des Speicherelements bei Verwendung der Realzeitdauer zwischen den Aus führungszeitpunkten der ersten und zweiten Operation gegenüber einer Situation verbessert, bei der die Vorgabezeitdauer zwischen den Ausführungszeitpunkten der ersten und zweiten Operation verwendet wird, den Schritt des Veränderns der Vorgabezeitdauer in Richtung der Realzeitdauer während des Testbetriebsmodus, um eine modifizierte Vorgabezeitdauer zu erhalten, den Schritt des Speicherns einer Information über die ermittelte Realzeitdauer in dem Speicherelement während des Testbetriebsmodus, und den Schritt des Ausführens der zweiten Operation um die modifizierte Vorgabezeitdauer versetzt nach dem Ausführungszeitpunkt der ersten Operation während des Normalbetriebsmodus.
  • Das erfindungsgemäße Halbleiterspeicherelement umfasst eine Mehrzahl von Speicherzellen und eine Steuerlogikeinrichtung zum Steuern von Ausführungszeitpunkten von Operationen des Halbleiterspeicherelements, und ferner eine Einrichtung zum Bereitstellen einer modifizierten Vorgabezeitdauer zwischen einem Ausführungszeitpunkt einer zweiten Operation und dem früheren Ausführungszeitpunkt einer früher ausgeführten ersten Operation in dem Speicherelement in Abhängigkeit einer ermittelten Realzeitdauer in dem Speicherelement, wobei die Realzeitdauer so gewählt ist, dass sich ein Verhaltensparameter des Speicherelements bei Verwendung der ermittelten Realzeitdauer zwischen den Ausführungszeitpunkten der ersten und zweiten Operation gegenüber einer Situation verbessert, bei der die Vorgabezeitdauer zwischen den Ausführungszeitpunkten der ersten und zweiten Operation verwendet wird, und wobei eine Information über die modifizierte Vorgabezeitdauer in der Einrichtung zum Bereitstellen einer modifizierten Vorgabezeitdauer gespeichert ist.
  • Der vorliegenden Erfindung liegt die Erkenntnis zugrunde, ein Speicherelement, wie z. B. ein DRAM-Speicherelement, in einem Testbetriebsmodus und einem Normalbetriebsmodus betreiben zu können, wobei in einem Testbetriebsmodus des Speicherelements ein verbesserter bzw. optimierter Ausführungszeitpunkt einer oder mehrerer Operationen des Speicherelements ermittelt und entsprechend eingestellt werden kann, um einen Verhaltens- bzw. Funktionsparameter des Speicherelements geeignet zu verändern (d. h. zu verbessern). Die Informationen über den ermittelten und angepassten Ausführungszeitpunkt bzw. die Informationen über die vorzunehmende Veränderung des Ausführungszeitpunkts der zu optimierenden Operation des Speicherelements werden dann in einem dem Speicherelement zugeordneten Festwertspeicher, der vorzugsweise durch eine oder mehrere Fuse-Schaltung(en) ausgebildet ist, gespeichert.
  • Die während des Testbetriebsmodus ermittelten und in dem dem Speicherelement zugeordneten Festwertspeicher gespeicherten Informationen werden anschließend während des Normalbetriebsmodus des Speicherelements verwendet, um das Speicherelement oder dem Speicherelement zugeordnete Logikschaltungen zu beeinflussen, um die tatsächlichen Ausführungszeitpunkte der Operation en) des Speicherelements in Richtung des ermittelten, momentan optimalen Ausführungszeitpunkts der jeweiligen Operation zu verändern, so dass sich ein Funktionsparameter des Halbleiterspeicherbausteins geeignet verändert.
  • Durch die erfindungsgemäße Veränderung eines Ausführungszeitpunkte einer Operation (oder mehrerer Operationen) eines DRAM-Speicherelements werden bestimmte Zeitintervalle geeignet verändert, die als sogenannte Timing- bzw. Zeitgebungsparameter des Speicherelements bezeichnet werden. Einige der wesentlichen Operationen eines Speicherelements sind dabei die Aktivierung einer Wortleitung des Speicherelements, der Lese-/Schreib-Zugriff auf das Speicherelement, das Einschalten eines Leseverstärkers für die Bitleitungssignale, die Deaktivierung der Wortleitung (PRECHARGE), das Zurückschreiben der Speicherinformationen in das Speicherelement, und die Aktivierung einer Wortleitung (ACTIVE) in der gleichen Speicherbank für die nächste Zugriffsoperation.
  • Die Verwendung von Speicherelementen, vor allem DRAM-Speicherelementen, mit zugeordneten Festwertspeicherschaltungen zur Einstellung eines oder auch mehrerer Zeitgebungsparameter (Timingparameter) des Speicherelements insbesondere nach einer vorherigen Ermittlung der optimierten Einstellung derselben in einem Testbetriebsmodus ermöglicht eine erheblich schnellere, genauere, flexiblere und kostengünstigere Einstellung der Zeitgebungsparameter und der sogenannten Retentionszeit eines Speicherelements, als dies bisher mit im Stand der Technik üblichen Vorgehensweisen, wie z. B. mit sogenannten Metalloptionen, möglich war.
  • Eine schnellere Einstellungsmöglichkeit eines Funktionsparameters des Speicherelements mittels einer Veränderung eines Timingparameters des Speicherbausteins resultiert erfindungsgemäß daraus, dass die erforderlichen Informationen während des Testbetriebsmodus des Speicherelements in einem Festwertspeicher, vorzugsweise in Form einer Fuse-Schaltung, gespeichert werden, wobei die Informationen in kurzer Zeit ermittelt und geeignet abgespeichert werden können. Im Fall von Fuse-Schaltungen als Festwertspeicher lassen sich diese Informationen innerhalb von Sekunden abspeichern, wie z. B. durch ein „Schießen" (Auftrennen) der Fuse-Elemente. Dabei sind beispielsweise unveränderte Fuse-Elemente einem ersten logischen Wert zugeordnet, wobei „geschossene" Fuse-Elemente einem zweiten logischen Wert zugeordnet sind.
  • Dabei ist es bei dem erfindungsgemäßen Konzept äußerst vorteilhaft, dass ein verbesserter bzw. optierter Ausführungszeitpunkt einer oder mehrerer Operationen des Speicherelements während des Testbetriebsmodus des Speicherelements mittels einer Halbleiterbausteintesteinrichtung, wie z. B. in Form eines Wafer-Testers, noch auf Waferebene ermittelt werden kann. Mittels des Wafer-Testers, der beispielsweise als ein Nadeltester (Nadelkarte) ausgeführt ist, können nach der prozesstechnischen Herstellung der Halbleiterbauelemente noch auf Waferebene die üblichen DRAM-Funktionstests durchgeführt werden. Bei diesen DRAM-Funktionstests werden beispielsweise bei einem Nadeltester mittels verschiedener Prüfspitzen an vorgegebenen Kontaktanschlussflächen auf dem Halbleiterwafer Testroutinen mit den integrierten Halbleiterschaltungen durchgeführt, um defekte Halbleiterschaltungen, wie z. B. defekte DRAM-Speicherzellen, zu ermitteln. Diese als defekt ermittelten DRAM-Speicherzellen können dann durch redundante, auf dem Halbleiterwafer angeordnete Speicherzellen ersetzt werden. Dazu werden beispielsweise Verbindungen auf dem Wafer mittels einer Laserstrahlquelle aufgetrennt, um defekte DRAM-Speicherzellen zu deaktivieren und um redundante, funktionsfähige DRAM-Speicherzellen als Ersatz zu aktivieren.
  • Während der Untersuchung der auf dem Halbleiterwafer angeordneten Halbleiterschaltungen (DRAM-Speicherzellen) kann nun erfindungsgemäß ferner der Testbetriebsmodus gemäß dem erfindungsgemäßen Konzept bezüglich der Speicherelemente durchgeführt werden, indem die verbesserten bzw. optimalen Zeitgebungsparameter, d. h. Ausführungszeitpunkte der verschiedenen Operationen, der Halbleiterspeicherelemente mittels geeigneter Hardwareanordnungen oder Softwareprogramme in dem Wafer-Tester ermittelt werden. Während des normalen Testbetriebs des Wafer-Testers können zusätzliche Testprogramme mit dem Wafer-Tester ausgeführt werden, um die optimalen Zeitgebungsparameter für die Speicherzellen zu ermitteln.
  • Die durch den Wafer-Tester ermittelten Informationen bezüglich verbesserter bzw, optimierter Zeitgebungsparameter der einzelnen Speicherelemente können nun beispielsweise in einem dem Speicherelement zugeordneten Festwertspeicher gespeichert werden, wobei dem Festwertspeicher vorzugsweise ein Fuse-Element zugeordnet ist. Der Speicherinhalt des Fuse-Elements lässt sich beispielsweise mittels eines Lasers durch Auftrennen des Fuse-Elements verändern. Die Programmierung des Festwertspeichers kann also vorzugsweise gleichzeitig mit dem Schritt bei der Herstellung der Halbleiterbausteine durchgeführt werden, bei dem defekte Halbleiterspeicherzellen durch redundante Halbleiterspeicherzellen mittels eines Lasers ersetzt werden.
  • Es ist daher äußerst vorteilhaft bei der vorliegenden Erfindung, dass die Schritte des Ermittelns der verbesserten Ausführungszeitpunkte der Zeitgebungsparameter der Speicherelemente und das Speichern der Informationen über die modifizierte Vorgabezeitdauer in einem zugeordneten Festwertspeicher in Form von Fuse-Elementen in Verbindung mit dem Betrieb eines Wafer-Testers zur Untersuchung von Halbleiterbausteinen durchgeführt werden können.
  • Mit der vorliegenden Erfindung ist es ferner möglich, die Funktionsparameter eines Speicherelements in Form der Timingparameter erheblich genauer einzustellen, als dies bisher mit im Stand der Technik bekannten Vorgehensweisen möglich war.
  • Bekanntermaßen unterliegen die Herstellungsprozesse von Halbleiterschaltungen, wie z. B. von DRAM-Halbleiterspeicherelementen, ständigen Schwankungen, wodurch sich auch die optimalen Einstellpunkte der Funktionsparameter dieser Halbleiterspeicherelemente ständig ändern. Mit bisher im Stand der Technik üblichen sogenannten Metalloptionen, bei denen ein neues Retikel erforderlich ist und eine entsprechend neu entworfene Hardware diverse prozesstechnische Bearbeitungsschritte durchlaufen müsste, kann nur äußerst langsam auf solche Schwankungen bei den Herstellungsprozessen reagiert werden.
  • Im Gegensatz dazu kann mit der vorliegenden Erfindung jede Schwankung bei den Herstellungsprozessen von Halbleiterspeicherbausteinen berücksichtigt werden. Mit der vorliegenden Erfindung können sofort Änderungen der optimalen Funktionsparameter eines Speicherelements, die beispielsweise aufgrund von Schwankungen bei den Halbleiterherstellungsprozessen auftreten, ermittelt werden, wobei mittels des erfindungsgemäßen Konzepts unmittelbar auf diese Veränderungen reagiert werden kann und diese Schwankungen ausgeglichen werden können.
  • Daher ist auch eine erheblich flexiblere Einstellung des jeweiligen Funktionsparameters eines Speicherelements möglich. Im Extremfall könnte mit Hilfe der Festwertspeicher, die dem Speicherelement zugeordnet sind und vorzugsweise in Form von Fuse-Schaltungen vorliegen, nach einem vorherigen Testbetriebsmodus jedes einzelne DRAM-Speicherelement optimal bezüglich seiner Funktionsparameter, Timingparameter, usw. eingestellt werden, was offensichtlicherweise mit den bisher im Stand der Technik eingesetzten Metalloptionen prinzipiell unmöglich ist.
  • Falls sich eine solche Vorgehensweise, bei der die Zeitgebungsparameter jedes einzelnen DRAM-Speicherelements optimal eingestellt werden, in der Praxis als zu testaufwendig herausstellt, so kann man natürlich auch dazu übergehen, in frei wählbaren Zeitabständen, d. h. beispielsweise stündlich, täglich, wöchentlich, usw., die optimale Parametereinstellung der DRAM-Speicherelemente zu ermitteln und entsprechend in dem Festwertspeicher, das dem DRAM-Speicherelement zugeordnet ist, zu speichern. Diese Speicherung der Informationen wird dann vorzugsweise durch ein sogenanntes „Fusen" der Fuse-Elemente erfolgen.
  • Eine weitere, besonders vorteilhafte Wirkung der Speicherung der optimalen Parametereinstellung eines DRAM-Speicherelements in einem zugeordneten Festwertspeicher besteht darin, dass man auch die gegenseitige Wechselwirkung der verschiedenen Parameter, z. B. der Zeitgebungsparameter und der Retentionszeitdauer, untereinander berücksichtigen und aufeinander abstimmen kann.
  • Wenn beispielsweise während des Testbetriebsmodus modifizierte Ausführungszeitpunkte für die Operationen des sogenannten TRCD-Timingparameters ermittelt werden, d. h. wenn es bei spielsweise möglich ist, die Lesezugriffsoperation eines DRAM-Speicherelements früher vorzunehmen, was einem verbesserten TRCD-Timingparameter entspricht, dann wird dadurch auch die Zellinformation wieder früher in die Zelle zurückgeschrieben, so dass auch bei einem nachfolgenden „PRECHARGE-Befehl" die Wortleitung schneller deaktiviert werden kann. Damit kann während des Testbetriebsmodus des DRAM-Speicherelements auch der optimale Wortleitungsabschaltzeitpunkt ermittelt werden, so dass der TRP-Zeitgebungsparameter des DRAM-Speicherelements verbessert werden kann.
  • Natürlich ist es auch möglich, wenn das DRAM-Speicherelement einen deutlich besseren TRCD-Timingparameter als den angestrebten Wert aufweist, den Leseverstärker (sense amplifier) des DRAM-Speicherelements etwas später einzuschalten, d. h. der TRCD-Timingparameter „verschlechtert" sich ein wenig, ist aber immer noch besser als der angestrebte Wert, wodurch aber der in der Speicherzelle eines DRAM-Speicherelements gespeicherte Zellinhalt besser ausgelesen und damit die Retentionszeitdauer des DRAM-Speicherelements verbessert werden kann.
  • Es wird also deutlich, dass bei der vorliegenden Erfindung die Optimierung der einzelnen Funktionsparameter des DRAM-Speicherelements auch dahingehend abgewogen werden kann, um das Gesamtverhalten des DRAM-Speicherelements zu verändern und zu verbessern, wobei natürlich auch nur ein einzelner relevanter Funktionsparameter des DRAM-Speicherelements verändert werden kann.
  • Es wird ferner deutlich, dass durch die vorliegende Erfindung die optimierte Einstellung der Funktionsparameter eines DRAM-Speicherelements erheblich kostengünstiger vorgenommen werden kann, als es mit den ansonsten bisher im Stand der Technik erforderlichen sogenannten Metalloptionen möglich ist, bei denen für jede neue Einstellung eines Betriebsparameters ein vollständig neuer Herstellungsprozess mit diversen Prozessschritten durchlaufen werden muss.
  • Es sollte aber auch deutlich werden, dass sich einer der größten Vorteile bei der vorliegenden Erfindung aus dem immensen Zeitvorteil ergibt, mit dem auf Schwankungen bei den Herstellungsprozessen von Halbleiterspeicherelementen reagiert werden kann, wobei sich dies natürlich auch wirtschaftlich äußerst günstig auf die Herstellungskosten niederschlägt.
  • Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
  • 1 eine modifizierte Steuerlogikeinrichtung für ein DRAM-Speicherelement gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
  • 2 eine mögliche Realisierung einer Festwertspeicherauswerteschaltung (Fuse-Auswerteschaltung) für die modifizierte Steuerlogikeinrichtung gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
  • 3 eine mögliche Realisierung einer Einrichtung zum Verändern der Vorgabezeitdauer für die modifizierte Steuerlogikeinrichtung gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
  • 4 eine Prinzipdarstellung eines Schaltungsaufbaus eines typischen DRAM-Speicherelements mit Steuerlogikeinrichtung gemäß dem Stand der Technik; und
  • 5 eine schematische Zeitdiagrammübersicht zur Darstellung der prinzipiellen Beziehungen zwischen typischen Ausführungszeitpunkten verschiedener Operationen eines Speicherelements und den sich daraus ergebenden Zeitgebungsparametern des Speicherelements gemäß dem Stand der Technik.
    •
  • Im folgenden wird nun anhand von 1 das erfindungsgemäße Konzept zum Modifizieren einer Vorgabezeitdauer zwischen einem Ausführungszeitpunkt einer ersten Operation und dem späteren Ausführungszeitpunkt einer zweiten, später ausgeführten Operation in einem Speicherelement erläutert.
  • Zur Vereinfachung der Darstellung wird das erfindungsgemäße Konzept ausgehend von einem 64-Bit-DRAM-Speicherelement beschrieben, wie es bereits eingangs beispielhaft erläutert wurde. Aus den folgenden Erläuterungen wird aber deutlich werden, dass das erfindungsgemäße Konzept zur Modifizierung der Vorgabezeitdauer in einem Speicherelement auf im wesentlichen alle unter den Begriff Speicherelemente und insbesondere DRAM-Speicherelemente fallenden Speicherbausteine anwendbar ist, wobei insbesondere eine beliebige Anzahl von Speicherzellen und eine beliebige Technologie für den Speicherbaustein gewählt sein kann.
  • Wie in 1 dargestellt ist, umfasst das Speicherelement 100 Speicherzellen 102 mit einem Speicherkondensator 102a und einem Zugriffstransistor 102b, eine Zeilendecodiereinrichtung 104 mit einer Mehrzahl von Eingangsanschlüssen 104a (A0, A1, A2) und einer Mehrzahl von Ausgangsanschlüssen 104b, eine Spaltendecodiereinrichtung 106 mit einer Mehrzahl von Eingangsanschlüssen 106a (A3, A4, A5) und einer Mehrzahl von Ausgangsanschlüssen 106b, einen Leseverstärker 108 mit einer Mehrzahl von Eingangsanschlüssen 108a und einer Mehrzahl von Eingangs-/Ausgangsanschlüssen 108b, und eine modifizierte Steuerlogikeinrichtung 110 mit einer Mehrzahl von Eingangsanschlüssen 110a und einer Mehrzahl von Ausgangsanschlüssen 110b.
  • Es sollte beachtet werden, dass der in 1 als Leseverstärker bezeichnete Schaltungsblock 108 vorzugsweise ferner eine Eingabe-/Ausgabesteuerung (Input-/Output-Steuerung) zum Zuordnen eines Datenstroms bzgl. der einzelnen Speicherzellen 102 aufweist, wobei dieser Schaltungsblock bestehend aus Leseverstärker und Eingabe-/Ausgabesteuerung zur Vereinfachung der weiteren Beschreibung weiterhin als Leseverstärker 108 bezeichnet wird.
  • Die modifizierte Steuerlogikeinrichtung 110 gemäß der vorliegenden Erfindung weist eine Steuerlogikeinrichtung 112 und eine funktionell zugeordnete Ausführungszeitpunktmodifizierungseinrichtung 114 auf. Das Speicherelement 100 weist ferner eine Mehrzahl von Wortleitungen 104c (x0, x1,... x7), die mit den Ausgangsanschlüssen 104b des Zeilendecodierers 104 und mit den Steueranschlüssen der Zugriffstransistoren 102b der Speicherzellen 102 verbunden sind, und eine Mehrzahl von Bitleitungen 108c (BL0, BL1,... BL7) auf, die mit den Eingangs-/Ausgangsanschlüssen 108b des Leseverstärkers 108 und mit den Eingangs-/Ausgangsanschlüssen der Zugriffstransistoren 102b der Speicherzellen 102 (bidirektional) verbunden sind. Das Speicherelement 100 weist ferner eine Mehrzahl von Spaltenaktivierungsleitungen 106c (y0 ... y7) auf, die zwischen die Ausgangsanschlüsse 106b des Spaltendecodierers 106 und die Eingangsanschlüsse 108a des Leseverstärkers 108 geschaltet sind. Der Zeilendecodierer 104, der Spaltendecodierer 106 und der Leseverstärker 108 sind mit entsprechenden Ausgangsanschlüssen 110b der modifizierten Steuerlogikeinrichtung 110 verbunden.
  • Der Leseverstärker 108 (bestehend aus Leseverstärker und Eingabe-/Ausgabesteuerung) weist ferner einen Ausgangsanschluss 108d (DATA-in/out) auf, an dem das Dateneingangs-/Ausgangssignal Q des Leseverstärkers 108 anliegt.
  • Wie in 1 dargestellt ist, umfassen die Speicherzellen 102 den Speicherkondensator 102a, der Ladung speichert, und den Zugriffstransistor 102b, der die Ladung in den Speicherkondensator 102a hinein oder aus demselben heraus überträgt. Um nun während des Betriebs des Speicherelements 100 Daten in die einzelnen Speicherzellen 102 zu schreiben, wird eine vorbestimmte Spannung an eine Wortleitung 104c angelegt, so dass der mit der Wortleitung 104c verbundene Zugriffstransistor 102b leitend wird bzw. die mit den Wortleitungen 104c verbundenen Zugriffstransistoren 102b leitend werden. Damit wird die durch die Bitleitung 108c zugeführte Spannung in den Speicherkondensator 102a der jeweiligen Speicherzelle 102 geschrieben.
  • Beim Lesen von Daten aus einer oder mehreren der Speicherzellen wird wiederum eine vorbestimmte Spannung an eine der Wortleitungen 104c angelegt, um den bzw. die entsprechenden Zugriffstransistoren 102b durchzuschalten, so dass die in dem Speicherkondensator 102a gespeicherte Ladung bzw. Spannung auf eine der Bitleitungen 108c mittels des Leseverstärkers 108 ausgelesen und an dem Ausgangsanschluss 108d des Leseverstärkers 108 bereitgestellt werden kann.
  • Entsprechend der Bezeichnung RAM-Speicherelement (RAM = random access memory = Speicher mit wahlfreiem Zugriff) können bei dem Schreib-Lese-Speicherelement 100 von 1 Daten in Form einzelner Bits oder Muster beliebig abgespeichert und wieder ausgelesen werden. Wie in dem in 1 beispielhaft dargestellten schematischen Aufbau des 64-Bit-DRAM-Speicherelements 100 dargestellt ist, sind die einzelnen Speicherzellen 102 matrixförmig angeordnet, wobei die Speicherzellen 102 jeweils ein Datenbit aufnehmen können.
  • In 1 sind in willkürlicher Verteilung die Speicherinhalte der Speicherzellen 102 als logische „0"-Werte und „1"-Werte eingetragen. Über die Wortleitungen 104c (x0 ... x7), die mit den Ausgangsanschlüssen 104b des Zeilendecodierers 104 verbunden sind, und über die Bitleitungen 108c (BL0 ... BL7), die mit den Ausgangsanschlüssen 108b des Leseverstär kers 108 verbunden sind, kann man die Speicherzellen 102 einzeln ansprechen. Dies geschieht mit einer Adresse A0 ... An mittels der Zeilendecodierereinrichtung 104 und mittels der Spaltendecodierereinrichtung 106 in Verbindung mit dem Leseverstärker 108. Für die in 1 beispielhaft dargestellte 8×8-Matrixanordnung der Speicherzellen 102 ist eine 6-Bit-Adresse ausreichend, wobei jeweils drei Bit für die Zeilenadressierung (A0, A1, A2) und drei Bit für die Spaltenadressierung (A3, A4, A5) eingesetzt werden.
  • Über die modifizierte Steuerlogikeinrichtung 110 mit den Ausgangsanschlüssen 110b wird nun das Speicherelement 100 wahlweise auf Schreib- oder Lesebetrieb eingestellt, und werden die einzelnen Speicherzellen 102 über den Zeilendecodierer 104, den Spaltendecodierer 106 und den Leseverstärker 108 adressiert, und wird der Leseverstärker 108 aktiviert. Voraussetzung dafür ist, dass beispielsweise über den Eingangsanschluss 110a (CS = Chip Select) das Speicherelement 100 in Betriebsbereitschaft, d. h. in einen Normalbetriebsmodus, gesetzt ist.
  • In 1 ist ferner die erfindungsgemäße Einrichtung 114 zum Bereitstellen einer modifizierten Vorgabezeitdauer und deren funktionale Zuordnung bezüglich der Steuerlogikeinrichtung 112 dargestellt, die gemeinsam die erfindungsgemäße modifizierte Steuerlogikeinrichtung 110 für das Speicherelement 100 bilden.
  • Um die modifizierte Vorgabezeitdauer erfindungsgemäß beispielsweise über die Logiksteuereinrichtung 112 dem Speicherelement 100 bereitstellen zu können, weist die Einrichtung 114 zum Bereitstellen einer modifizierten Vorgabezeitdauer folgende Funktionseinheiten auf, eine Einrichtung 118 zum Verändern der Vorgabezeitdauer während eines Testbetriebsmodus und eines Normalbetriebsmodus des Speicherelements 100, d. h. zum Verändern der Vorgabezeitdauer während des Testbetriebsmodus in Richtung der Realzeitdauer, um eine modifi zierte Vorgabezeitdauer zu erhalten, und zum Verändern der Vorgabezeitdauer, um die zweite Operation um die modifizierte Vorgabezeitdauer versetzt nach dem Ausführungszeitpunkt der ersten Operation während eines Normalbetriebsmodus auszuführen, eine Einrichtung 120 zum Speichern einer Information über die modifizierte Vorgabezeitdauer, und eine Einrichtung 200 zum Ansteuern der Vorgabezeitdauerveränderungseinrichtung 118 während des Testbetriebsmodus und während des Normalbetriebsmodus.
  • Dabei steuert die Ansteuereinrichtung 200 während des Normalbetriebsmodus die Vorgabezeitdauerveränderungseinrichtung 118 mittels der Information über die modifizierte Vorgabezeitdauer an, wobei die Ansteuereinrichtung 200 ferner vorgesehen ist, um während des Testbetriebsmodus die Vorgabezeitdauerveränderungseinrichtung 118 mittels eines externen Testsignals anzusteuern.
  • Die erfindungsgemäße Einrichtung 114 zum Bereitstellen einer modifizierten Vorgabezeitdauer ist vorzugsweise während eines Testbetriebsmodus des Speicherelements 100 mit einer beispielsweise extern angeordneten, funktionell zugeordneten Realzeitdauerbestimmungseinrichtung 124 zur Bestimmung und/oder Bereitstellung der Realzeitdauer in dem Speicherelement 100 verbunden. Die Einrichtung 124 ist vorgesehen, um während des Testbetriebsmodus des Speicherelements 100 eine Realzeitdauer in dem Speicherelement 100 zwischen einem Ausführungszeitpunkt einer zweiten Operation und dem früheren Ausführungszeitpunkt einer früher ausgeführten ersten Operation in dem Speicherelement 100 zu bestimmen.
  • Die Einrichtung 200, die zum Ansteuern der Vorgabezeitdauerveränderungseinrichtung 118 vorgesehen ist, erhält als Eingangssignal während des Normalbetriebsmodus die gespeicherten Informationen über die modifizierte Vorgabezeitdauer von der Speichereinrichtung 120 und während des Testbetriebsmodus externe Informationen bzw. Steuersignale von der externen Test einrichtung 124. Mittels des von der Ansteuereinrichtung 200 bereitgestellten Ausgangssignals wird nun die Vorgabezeitdauerveränderungseinrichtung 118 und damit letztendlich auch die Einrichtung 114 zum Bereitstellen einer modifizierten Vorgabezeitdauer so beeinflusst (d. h. angesteuert), dass die optimierten Ausführungszeitpunkte der Operationen des Speicherelements 100 zu geeignet wählbaren Zeitpunkten während des Normal- und auch Testbetriebsmodus eingestellt werden können.
  • Die der modifizierten Logiksteuereinrichtung 110 zugeordnete Realzeitdauerbestimmungseinrichtung 124 bestimmt also während eines Testbetriebsmodus eine Realzeitdauer in dem Speicherelement 100, wobei die Realzeitdauer so gewählt wird, dass sich ein Verhaltensparameter des Speicherelements 100 bei Verwendung der Realzeitdauer zwischen den Ausführungszeitpunkten der ersten und zweiten Operation gegenüber einer Situation verbessert, bei der die Vorgabezeitdauer zwischen den Ausführungszeitpunkten der ersten und zweiten Operation verwendet wird.
  • Von der Realzeitdauerbestimmungseinrichtung 124 wird also an die modifizierte Logiksteuereinrichtung 110 die ermittelte Realzeitdauer in dem Speicherelement 100 bereitgestellt. Mittels der erfindungsgemäßen modifizierten Logiksteuereinrichtung 110, d. h. mittels der Einrichtung 114 zum Bereitstellen einer modifizierten Vorgabezeitdauer, wird nun die Vorgabezeitdauer zwischen einem Ausführungszeitpunkt einer zweiten Operation und dem früheren Ausführungszeitpunkt einer früher ausgeführten ersten Operation in dem Speicherelement 110 geeignet eingestellt.
  • Wie es in 1 dargestellt ist, ist die beispielsweise extern zugeordnete Realzeitdauerbestimmungseinrichtung 124 vorzugsweise als eine Halbleiterbausteintesteinrichtung vorzugsweise in Form eines Wafer-Testers mit einer modifizierten Testsoftware ausgeführt, der während des üblicherweise durchgeführten Wafer-Tests der Halbleiterspeicherelemente 100 auch die Ermittlung der Realzeitdauer in dem Speicherelement 100 mittels eines speziellen Testprogramms durchführen kann, wobei sich das Speicherelement dazu in einem Testbetriebsmodus befindet. Die Funktionsweise und die funktionale Zuordnung der Realzeitdauerbestimmungseinrichtung 124 in Form eines Wafer-Testers und die Zuordnung zu der erfindungsgemäßen modifizierten Logiksteuereinrichtung 110 wird im folgenden noch detailliert erläutert.
  • Die Vorgabezeitdauer des Speicherelements 100 definiert das Zeitintervall zwischen den zwei Ausführungszeitpunkten zweier Operationen des Speicherelements 100. Die Vorgabezeitdauer gibt dabei einen sogenannten „Timingparameter" (Zeitgebungsparameter) des Speicherelements 100, der beispielsweise mit der Retentionszeitdauer verknüpft ist, an, wobei verschiedene Zeitgebungsparameter beispielhaft in 5 dargestellt sind.
  • Unter Bezugnahme auf die schematische Übersicht von 5, sind typische Operationen in dem Speicherelement 100 beispielsweise die Aktivierung einer Wortleitung des Speicherelements 100 zum Zeitpunkt t1, eine Lese-Schreib-Zugriffsoperation zum Zeitpunkt t2, das Einschalten (Aktivieren) des Leseverstärkers 108 für die Bitleitungssignale zum Zeitpunkt t3, eine Deaktivierungsoperation der Wortleitung (PRECHARGE) des Speicherelements 100 zum Zeitpunkt t4, eine Zurückschreiben-Operation der Speicherinformationen in die Speicherzellen 102 des Speicherelements 100 und die Aktivierung einer Wortleitung (AKTIV) in der gleichen Speicherbank für eine darauffolgende Lese-Schreib-Zugriffsoperation zum Zeitpunkt t5 in 5 dargestellt. Es sollte beachtet werden, dass die obige Aufzählung keine abschließende Aufzählung von möglichen Zeitgebungsparametern ist, auf welche die vorliegende Erfindung anwendbar ist.
  • Wie in 1 dargestellt ist, werden die verschiedenen Operationen des Speicherelements 100, d. h. die jeweiligen Ausführungszeitpunkte der Operationen, durch die an den Aus gangsanschlüssen 110b anliegenden Steuersignale SM(tn ± Δtn) definiert, wobei der Index M des Steuersignals SM angeben soll, dass unterschiedliche Steuersignale zu den verschiedenen Einrichtungen 104, 106, 108 des Speicherelements 100 übermittelt werden können. Der Variable (tn ± Δtn) stellt den jeweils um (± Δtn) modifizierten Ausführungszeitpunkt tn, mit z. B. tn = t1... t5, der jeweiligen Operation des Speicherelements 100 dar. Das Zeitintervall zwischen den zwei Ausführungszeitpunkten zweier Operationen des Speicherelements 100 gibt also die (an sich feststehende) Vorgabezeitdauer des Speicherelements 100 an. In der Praxis ist die Vorgabezeitdauer des Speicherelements 100 durch das Schaltungslayout und den Herstellungsprozess des Speicherelements 100 im wesentlichen fest vorgegeben.
  • Die zeitliche Änderung Δtn gibt die zeitliche Modifizierung des Ausführungszeitpunkts einer oder auch mehrerer Operationen des Speicherelements 100 mittels der Steuersignale SM der modifizierten Logiksteuereinrichtung 110 an, so dass das Zeitintervall zwischen zwei Ausführungszeitpunkten zweier Operationen des Speicherelements 100 so verändert werden kann, um einen Verhaltensparameter des Speicherelements 100 zu verbessern. Das Zeitintervall zwischen zwei modifizierten Zeitpunkten, d. h. beispielsweise das Zeitintervall zwischen den Ausführungszeitpunkten (t1 ± Δt1) und (t2 ± Δt2) , gibt also eine modifizierte Vorgabezeitdauer für das Zeitintervall zwischen den zwei Operationen des Speicherelements 100 an, die möglichst nahe mit der angestrebten Realzeitdauer des Speicherelements 100 übereinstimmt.
  • Um die Vorgabezeitdauer modifizieren zu können, ist das Speicherelement 100 sowohl in einem Testbetriebsmodus als auch in einem Normalbetriebsmodus betreibbar. Während des Testbetriebsmodus wird dann mittels der Testeinrichtung 124 eine Realzeitdauer in dem Speicherelement 100 bestimmt. So werden vorzugsweise mittels eines Wafer-Testers, der beispielsweise als ein Nadeltester ausgeführt ist, nach der prozesstechni schen Herstellung der Halbleiterbauelemente auf Waferebene die üblichen DRAM-Funktionstests durchgeführt. Bei diesen DRAM-Funktionstests werden beispielsweise Testroutinen mit den integrierten Halbleiterschaltungen durchgeführt, um defekte Halbleiterschaltungen, d. h. insbesondere defekte DRAM-Speicherzellen, zu ermitteln. Um diese als defekt ermittelten DRAM-Speicherzellen durch redundante, auf dem Halbleiterwafer angeordnete Speicherzellen zu ersetzen, werden beispielsweise Verbindungen auf dem Halbleiterwafer mittels eines Lasers aufgetrennt, um defekte DRAM-Speicherzellen zu deaktivieren und redundante DRAM-Speicherzellen als Ersatz zu aktivieren.
  • Während der Untersuchung der auf dem Halbleiterwafer angeordneten DRAM-Speicherelemente werden nun erfindungsgemäß ferner in dem Testbetriebsmodus die verbesserten bzw. optimalen Zeitgebungsparameter, d. h. Ausführungszeitpunkte der verschiedenen Operationen, der Halbleiterspeicherelemente mittels geeigneter Hardware- oder Softwareanordnungen in dem Wafer-Tester ermittelt. Die durch den Wafer-Tester ermittelten Informationen bezüglich verbesserter bzw. optimierter Zeitgebungsparameter der einzelnen Speicherelemente werden dann vorzugsweise in einem dem Speicherelement zugeordneten Festwertspeicher gespeichert, wobei dem Festwertspeicher vorzugsweise ein Fuse-Element zugeordnet ist. Der Speicherinhalt des Fuse-Elements lässt sich nun vorteilhafterweise mittels eines Lasers durch Auftrennen des Fuse-Elements verändern. Die Programmierung des Festwertspeichers kann also vorteilhafterweise gleichzeitig mit dem Schritt bei der Herstellung der Halbleiterbausteine durchgeführt werden, bei dem defekte Halbleiterspeicherzellen durch redundante Halbleiterspeicherzellen mittels eines Lasers ersetzt werden.
  • Die Realzeitdauer gibt in dem Speicherelement 100 eine Zeitdauer an, bei der sich ein Verhaltensparameter des Speicherelements 100 zwischen den Ausführungszeitpunkten der ersten und zweiten Operation gegenüber einer Situation verbessert, wenn die (fest vorgegebene) Vorgabezeitdauer zwischen den Ausführungszeitpunkten der ersten und zweiten Operation verwendet wird.
  • Der zu verbessernde Verhaltensparameter des Speicherelements kann ein beliebiger Funktionsparameter des Speicherelements 100 sein, der sich durch die Modifizierung der Vorgabezeitdauer verbessern lässt, wie z. B. eine Verringerung der Zugriffszeiten, eine Verminderung der Leistungsaufnahme, eine Anpassung an bestimmte Taktfrequenzen, usw.
  • Während des Testbetriebsmodus des Speicherelements 100 wird also durch eine zeitliche Veränderung der Ausführungszeitpunkte der Operationen des Speicherelements 100 über eine Veränderung der Steuersignale SM(tn ± Δtn) die Realzeitdauer für das Speicherelement 100 ermittelt, wobei die Realzeitdauerbestimmungseinrichtung 124 beispielsweise in Form des Wafer-Testers alle Daten bezüglich der Realzeitdauer, und damit bezüglich verbesserter bzw. optimaler Ausführungszeitpunkte der Operationen, auswertet, wobei die verbesserten bzw. optimalen Einstellungspunkte mittels einer Hard- und/oder Software-Einrichtung, die dem Tester 124 zugeordnet ist, ermittelt werden können.
  • Die von der Realzeitdauerbestimmungseinrichtung 124 ermittelten Daten bezüglich der Realzeitdauer in dem Speicherelement 100 und bezüglich optimierter Ausführungszeitpunkte der Operationen in dem Speicherelement 100 werden der modifizierten Steuerlogikeinrichtung 110 und damit der Einrichtung 114 zum Bereitstellen einer modifizierten Vorgabezeitdauer für das Speicherelement 100 bereitgestellt.
  • Daraufhin wird mittels der Einrichtung 118 die Vorgabezeitdauer in Richtung der ermittelten Realzeitdauer verändert, um eine modifizierte Vorgabezeitdauer zu erhalten. Die modifizierte Vorgabezeitdauer sollte dabei möglichst nahe mit der Realzeitdauer übereinstimmen bzw. sollte im Idealfall mög lichst identisch mit der Realzeitdauer gewählt werden (soweit dies in der Praxis realisierbar ist).
  • Eine mögliche technische Realisierung der Einrichtung 118 zum Verändern der Vorgabezeitdauer als Bestandteil der Vorgabezeitdauermodifizierungseinrichtung 114 innerhalb der modifizierten Steuerlogikeinrichtung 110 wird nun im nachfolgenden eingehend erläutert.
  • Die Einrichtung 118 zum Verändern der Vorgabezeitdauer in Richtung der Realzeitdauer, um die modifizierte Vorgabezeitdauer zu erhalten, besteht nun darin, dass Schaltungselemente in den Signalweg der Steuersignale für die Operationen geschaltet bzw. dass Schaltungselemente in dem Signalweg überbrückt werden, um die Ausführungszeitpunkte der jeweiligen Operationen zu verändern, d. h. um die Operationen eine bestimmte Zeitdauer vor bzw. nach der Vorgabezeitdauer auszuführen. Dabei wird versucht, dass die modifizierte Vorgabezeitdauer letztendlich möglichst exakt mit der ermittelten Realzeitdauer übereinstimmt.
  • Dies wird vorzugsweise während des Testbetriebsmodus des Speicherelements 100 durchgeführt.
  • Um die Vorgabezeitdauer in vorgegebenen Schritten zu verändern, um beispielsweise spätere Ausführungszeitpunkte (tn + Δtn) der Operationen zu erhalten, werden zur Verlängerung der Signallaufzeiten der Steuersignale SM(tn + Δtn) Verzögerungselemente beispielsweise in Form zusätzlicher Schaltungselemente hinzugeschaltet, um eine modifizierte Vorgabezeitdauer zu erhalten. Um die Signallaufzeiten der Steuersignale SM(tn – Δtn) zu verkürzen, um beispielsweise frühere Ausführungszeitpunkte (tn – Δtn) der Operationen zu erhalten, werden entsprechende Verzögerungselemente in der Einrichtung 118 überbrückt oder so verändert, um eine modifizierte Vorgabezeitdauer zu erhalten. Die zeitlichen Unterteilungen bzw. Schritte, um die die Vorgabezeitdauer verändert werden kann, hängen von der Anzahl und der Dimensionierung der Verzögerungselemente ab. Damit ergibt sich beispielsweise eine bestimmte, zeitliche Quantisierung der zeitlichen Einstellungsschritte.
  • Wurde nun die modifizierte Vorgabezeitdauer erhalten, die möglichst exakt mit der gewünschten Realzeitdauer in dem Speicherelement übereinstimmt, werden mittels der Einrichtung 120 Informationen über die modifizierte Vorgabezeitdauer in einem dem Speicherelement 100 zugeordneten Festwertspeicher, wie z. B. in Fuse-Schaltungen, während des Testens bzw. nach dem Testen gespeichert.
  • Während des Normalbetriebsmodus des Speicherelements 100 werden nun diese Informationen der Vorgabezeitdauermodifizierungseinrichtung 114 und insbesondere der Einrichtung 200 bereitgestellt, so dass die zweite Operation um die modifizierte Vorgabezeitdauer versetzt nach dem Ausführungszeitpunkt der ersten Operation ausgeführt werden kann, so dass die gewünschte Verbesserung eines Betriebs- bzw. Funktionsparameters des Speicherelements 100 erhalten wird.
  • Der verbesserte Funktionsparameter des Speicherelements 100 kann beispielsweise darin bestehen, die Zugriffszeit des Speicherelements zu verringern, die Leistungsaufnahme des Speicherelements zu vermindern und/oder die Timingparameter, usw. geeignet einzustellen.
  • Es sollte beachtet werden, dass es mit der vorliegenden Erfindung natürlich auch möglich ist, in dem Speicherelement während des Testbetriebsmodus dahingehend eine Realzeitdauer zu bestimmen, dass die gegenseitigen Wechselwirkungen mehrerer Verhaltensparameter oder Funktionsparameter des Speicherelements 100 untereinander berücksichtigt werden.
  • Im folgenden wird nun zur Verdeutlichung des erfindungsgemäßen Konzepts beispielhaft auf die verschiedenen Timingparame ter von Speicherbausteinen im Zusammenhang mit der vorliegenden Erfindung detailliert eingegangen.
  • Wie bereits eingangs angegeben, ist einer der wesentlichen Timingparameter von Speicherbausteinen der Parameter TRCD (Active-To-Read-Or-Write-Delay), welcher den zeitlichen Abstand zwischen der Aktivierung einer Wortleitung (ACTIVE) und dem nachfolgenden Lese- oder Schreibbefehl (READ oder WRITE) festlegt.
  • Speicherbausteine, die einen relativ schnellen TRC D-Parameter aufweisen, können in eine schnellere Geschwindigkeitskategorie eingestuft werden, und dadurch beispielsweise einen höheren Verkaufspreis erzielen. Die oben angegebene Zeitdauer TRC D wird unter anderem durch die Wartezeit zwischen der eigentlichen Aktivierung der Wortleitung des Speicherelements 100 und dem Einschalten des Leseverstärkers 108 für die Bitleitungssignale ermittelt. Diese Wartezeit wird z. B. mittels einer integrierten Zeitgeberschaltung (Timerschaltung) in der modifizierten Steuerlogikeinrichtung 110 eingehalten, welche die Leseverstärker 108 erst einschaltet, wenn sichergestellt ist, dass der Signaltransfer von einer adressierten Speicherzelle 102 auf die Bitleitung 108c weitestgehend abgeschlossen ist.
  • Wenn der Leseverstärker 108 (bestehend aus Leseverstärker und Eingabe-/Ausgabesteuerung) zu früh eingeschaltet wird, dann ist die Speicherzelle 102 noch nicht vollständig ausgelesen. Dies bedeutet, dass der Leseverstärker 108 ein reduziertes Eingangssignal erhält, was beispielsweise zu einem Lesefehler führen kann oder aber auch eine Verschlechterung der sogenannten Retentionzeitdauer hervorrufen kann.
  • DRAM-Speicherzellen 102, die einen Speicherkondensator zur Ladungs- bzw. Informationsspeicherung aufweisen, neigen dazu, einen Teil der gespeicherten Ladung innerhalb einer bestimmten Zeitspanne aufgrund von Leckströmen zu verlieren. Daher muss jede Speicherzelle 102 innerhalb eines bestimmten vorge gebenen Refresh-Intervalls aufgefrischt (refreshed) werden, d. h. wieder auf ihren vollen Spannungswert gebracht werden. Die Retentionszeitdauer des DRAM-Speicherelements 100 gibt diejenige Zeitspanne an, über die die Speicherzellen 102 genügend Ladung beibehalten können, so dass anschließend noch ein korrekter Lesevorgang durch die Leseverstärker 108 möglich ist. Die Retentionszeitdauer des DRAM-Speicherelements 100 muss also mindestens so groß sein, dass die Speicherzellen 102 während der Zeitdauer ausreichend viel Ladung halten können. Wird aber beim Lesevorgang nur ein Teil der in der Speicherzelle 102 gespeicherten Ladung genutzt, reduziert sich die Retentionszeitdauer des Speicherelements 100 und somit ein wesentlicher Verhaltensparameter des Speicherelements 100, der mittels des oben beschriebenen Testbetriebsmodus modifiziert und optimiert werden kann, indem die TRCD-Zeitdauer geeignet eingestellt wird.
  • Ein weiterer wesentlicher Timingparameter von Speicherbausteinen stellt die TRP-Zeitdauer dar, die den zeitlichen Abstand zwischen der Deaktivierung einer Wortleitung (PRECHARGE) einer Speicherzelle 102 und einer nachfolgenden Aktivierung einer Wortleitung (ACTIVE) in der gleichen Speicherbank festlegt. Die Zeitdauer TRP wird im wesentlichen durch die Zeitdauer limitiert, die notwendig ist, um die Wortleitung abzuschalten und um anschließend die Bitleitungen 108c auf einen exakt gleichen mittleren Spannungswert zu bringen. Mit dem Abschalten der Wortleitung muss allerdings so lange gewartet werden, bis die Zelleninformationen, d. h. der Spannungspegel, der einem logischen „1"- bzw. „0"-Wert entspricht, wieder vollständig in die Speicherzelle 102 zurückgeschrieben wurden. Dieses Zurückschreiben wird unmittelbar nach der Lese- und Schreibzugriffsoperation begonnen und benötigt relativ viel Zeit. Wird nun die Wortleitung zu früh abgeschaltet, werden nicht die vollständigen Zelleninformationen, d. h. eine vollständige „1"- oder „0"-Spannung, in die Speicherzelle 102 zurückgeschrieben, was zu einem Total ausfall der Speicherzelle 102 oder zu einer Verschlechterung der Retentionszeitdauer führen kann.
  • Schaltet man jedoch die Wortleitung später als erforderlich ab, verschlechtert sich damit dieser Zeitgebungsparameter, d. h. die Zeitdauer TRP. Damit stellt also die Zeitdauer TRP einen weiteren wichtigen Verhaltensparameter für das Speicherelement 100 dar, so dass deutlich wird, dass die Optimierung des Abschaltzeitpunktes der Wortleitung für die Funktionsweise eines DRAM-Speicherelements sehr bedeutend ist. Diese optimale Einstellung kann wiederum während des Testbetriebsmodus des Speicherelements 100 mittels der erfindungsgemäßen Vorgabezeitdauermodifizierungseinrichtung 114 vorgenommen werden.
  • Ein weiterer wesentlicher Zeitgebungsparameter ist die Zeitdauer TRAS, welche den zeitlichen Abstand zwischen der Aktivierung einer Wortleitung (ACTIVE) und der Deaktivierung dieser Wortleitung (PRECHARGE) festlegt. Es wird deutlich, dass die Zeitdauer TRAS stark von den Zeitdauern TRCD und TRP abhängt. Aufgrund der Wechselwirkung zwischen den verschiedenen Zeitgebungsparametern kann also beispielsweise über eine Veränderung eines der Zeitgebungsparameter TRCD oder TRP auch der Zeitgebungsparameter TRAS eingestellt werden.
  • Im folgenden wird nun anhand von 2 eine mögliche technische Realisierung einer Festwertspeicherauswerteschaltung 200 für die modifizierte Steuerlogikeinrichtung 110 beschrieben, wobei die Festwertspeicherauswerteschaltung 200 vorgesehen ist, um die in einem Festwertspeicherelement gespeicherte Information bezüglich der Veränderung und Modifizierung der Vorgabezeitdauer auszuwerten und an die Einrichtung 118 zum Verändern der Vorgabezeitdauer weiterzugeben bzw. um ein Ausgangssignal zu erzeugen, mit der die Einrichtung 118 beeinflusst oder angesteuert werden kann, um die Steuersignale SM(tn ± Δtn) zu modifizieren.
  • Die Festwertspeicherauswerteschaltung 200 umfasst eine Transfergate-Einrichtung 202 mit einem Eingangsanschluss 202a, einem Ausgangsanschluss 202b, einem ersten Steueranschluss 202c und einem zweiten Steueranschluss 202d, einen ersten n-Typ-Transistor 204, der bei dem in 2 dargestellten Ausführungsbeispiel lediglich für eine Pegelwandlung (zwischen Eingangssignal und Ausgangssignal) vorgesehen ist und für den Erfindungsgedanken aber nicht wesentlich ist, mit einem ersten Anschluss 204a, einem zweiten Anschluss 204b und einem Steueranschluss 204c, einen zweiten n-Typ-Transistor 206, mit einem ersten Anschluss 206a, mit einem zweiten Anschluss 206b und mit einem Steueranschluss 206c, einen dritten n-Typ-Transistor 208 mit einem ersten Anschluss 208a, einem zweiten Anschluss 208b und einem Steueranschluss 208c, einen vierten n-Typ-Transistor 210, mit einem ersten Anschluss 210a, einem zweiten Anschluss 210b und einem Steueranschluss 210c, einen fünften n-Typ-Transistor 212, mit einem ersten Anschluss 212a, einem zweiten Anschluss 212b und einem Steueranschluss 212c, einen sechsten n-Typ-Transistor 214 mit einem ersten Anschluss 214a, einem zweiten Anschluss 214b und einem Steueranschluss 214c, einen ersten p-Typ-Transistor 216 mit einem ersten Anschluss 216a, einem zweiten Anschluss 216b und einem Steueranschluss 216c, einen zweiten p-Typ-Transistor 218 mit einem ersten Anschluss 218a, einem zweiten Anschluss 218b und einem Steueranschluss 218c, einen dritten p-Typ-Transistor 220 mit einem ersten Anschluss 220a, einem zweiten Anschluss 220b und einem Steueranschluss 220c, eine erste NOR-Gattereinrichtung 222 mit einem ersten Eingangsanschluss 222a, einem zweiten Eingangsanschluss 222b und einem Ausgangsanschluss 222c, eine zweite NOR-Gattereinrichtung 224 mit einem ersten Eingangsanschluss 224a, einem zweiten Eingangsanschluss 224b und einem Ausgangsanschluss 224c, und ein Invertierereinrichtung 226 mit einem Eingangsanschluss 226a und einem Ausgangsanschluss 226b.
  • Der Eingangsanschluss 202a der Transfergate-Einrichtung 202 bildet einen ersten Eingangsanschluss der Festwertspeicher auswerteschaltung 200, an dem ein erstes Eingangssignal A anlegbar ist. An dem ersten und zweiten Steueranschluss 202c, 202d der Transfergate-Einrichtung 202 ist ein zweites und drittes Eingangssignal B, C anlegbar. Der erste Eingangsanschluss 222a der NOR-Gattereinrichtung 222 bildet einen vierten Eingangsanschluss der Festwertspeicherauswerteschaltung 200, an dem ein viertes Eingangssignal D von einer Festwertspeichereinrichtung, vorzugsweise einer Fuse-Schaltung, anlegbar ist. Der Eingangsanschluss 226a der Invertierereinrichtung 226 bildet einen fünften Eingangsanschluss an dem ein fünftes Eingangssignal E anlegbar ist. Der zweite Anschluss 220b des dritten p-Typ-Transistors 220 bildet den ersten Ausgangsanschluss der Festwertspeicherauswerteeinrichtung 220, an dem ein erstes Ausgangssignal F abgreifbar ist. Der zweite Anschluss 218b des zweiten p-Typ-Transistors 218 bildet den zweiten Ausgangsanschluss der Festwertspeicherauswerteeinrichtung 200, an dem ein zweites Ausgangssignal G abgreifbar ist, wobei das zweite Ausgangssignal G dem invertierten ersten Ausgangssignal F entspricht.
  • Der zweite Anschluss 202b der Transfergate-Einrichtung 202 ist mit dem ersten Anschluss 204a des ersten n-Typ-Transistors 204, mit dem Steueranschluss 208c des dritten n-Typ-Transistors 208 und mit dem ersten Anschluss 206a des zweiten n-Typ-Transistors 206 verbunden. Der zweite Anschluss 206b des zweiten n-Typ-Transistors 206 und der zweite Anschluss 208b des dritten n-Typ-Transistors 208 sind mit einem Referenzpotential, z. B. Massepotential, verbunden. Der zweite Anschluss 204b des ersten n-Typ-Transistors 204 ist mit dem ersten Anschluss 210a des vierten n-Typ-Transistors 210, mit dem Steueranschluss 218c des zweiten p-Typ-Transistors 218 und mit dem zweiten Anschluss 216b des ersten p-Typ-Transistors 216 verbunden. Der erste Anschluss 216a des ersten p-Typ-Transistors 216 und der erste Anschluss 218a des zweiten p-Typ-Transistors 218 und der erste Anschluss 220a des dritten p-Typ-Transistors 220 sind mit Bezugspotentialen, z. B. Versorgungsspannungen, verbunden.
  • Der Steueranschluss 216c des ersten p-Typ-Transistors 216 ist mit dem zweiten Anschluss 218b des zweiten p-Typ-Transistors 218, mit dem ersten Anschluss 208a des dritten n-Typ-Transistors 208, mit dem Steueranschluss 220c des dritten p-Typ-Transistors 220, mit dem Steueranschluss 214c des sechsten n-Typ-Transistors 214, mit dem Steueranschluss 206c des zweiten n-Typ-Transistors 206 und mit dem ersten Anschluss 212a des fünften n-Typ-Transistors 212 verbunden. Der zweite Anschluss 210b und 212b des vierten und fünften n-Typ-Transistors 210 und 212 sind mit Massepotential verbunden. Der zweite Anschluss 226b der Invertierereinrichtung 226 ist mit dem zweiten Anschluss 222b der ersten NOR-Gattereinrichtung 222 und mit dem zweiten Anschluss 224b der zweiten NOR-Gattereinrichtung 224 verbunden. Der Ausgangsanschluss 222c der ersten NOR-Gattereinrichtung 222 ist mit dem ersten Anschluss 224a der zweiten NOR-Gattereinrichtung 224 und mit dem Steueranschluss 210c des vierten n-Typ-Transistors 210 verbunden. Der Ausgangsanschluss 224c ist mit dem Steueranschluss 212c des fünften n-Typ-Transistors 212 verbunden.
  • Im folgenden wird nun die Funktionsweise der in 2 dargestellten Festwertspeicherauswerteeinrichtung 200 (Fuse-Schaltungsauswerteeinrichtung) detailliert beschrieben.
  • Der zweite p-Typ-Transistor 218 und der dritte n-Typ-Transistor 208 bilden mit dem ersten p-Typ-Transistor 216 und dem zweiten n-Typ-Transistor 206, der als eine Halte-Invertierereinrichtung wirksam ist, eine Latch-Schaltung 228. Der dritte p-Typ-Transistor 220 und der sechste n-Typ-Transistor 214 bilden jeweils eine Ausgangstreibereinrichtung.
  • In Verbindung mit dem ersten n-Typ-Transistor 204 arbeitet die in 2 dargestellte Festwertspeicherauswerteeinrich tung 200 auch als ein Pegelwandler, was aber für das erfindungsgemäße Konzept nicht wesentlich ist.
  • Die in 2 dargestellte Festwertspeicherauswerteeinrichtung 200 kann also sowohl in dem Normalbetriebsmodus als auch in dem Testbetriebsmodus betrieben werden.
  • Im folgenden wird auf den Normalbetriebsmodus eingegangen, d. h. der Testbetriebsmodus ist ausgeschaltet. Dies wird erreicht, indem das zweite Eingangssignal 8 einen hohen logischen Pegel („1"), das dritte Eingangssignal C einen niedrigen logischen Pegel („0") und das fünfte Eingangssignal E einen hohen logischen Pegel („1") aufweist. Damit sperrt die Transfergateeinrichtung 202, das fünfte Eingangssignal E geht auf einen logisch hohen Wert „1" und aktiviert das Signal D (D = enabled), das bedeutet, dass das vierte Eingangssignal D die Ausgangssignale F und G, d. h. das erste und zweite Ausgangssignal F, G der Festwertspeicherauswerteeinrichtung 200, bestimmt. Das vierte Eingangssignal D, das an dem ersten Eingangsanschluss 222a der ersten NOR-Gattereinrichtung 222 anliegt, ist dabei ein Signal von der Festwertspeichereinrichtung, vorzugsweise von einer Fuse-Schaltung.
  • Ist das Fuse-Element (Schmelzsicherung) in der Fuse-Schaltung nicht getrennt, so weist das vierte Ausgangssignal D einen niedrigen logischen Pegel („0") auf, ist dagegen das Fuse-Element in der Fuse-Schaltung getrennt („geschossen"), so weist das vierte Eingangssignal D einen hohen logischen Pegel („1") auf. Weist das vierte Eingangssignal D einen logisch hohen Pegel (D = 1) auf, wenn das fünfte Eingangssignal E einen hohen logischen Pegel (E = 1) aufweist, d. h. ist beispielsweise das Fuse-Element „geschossen", so schaltet der fünfte n-Typ-Transistor 212 zwischen seinem ersten und zweiten Anschluss 212a und 212b durch, so dass das an dem ersten Ausgangsanschluss 220b der Festwertspeicherauswerteeinrichtung 200 anliegende Signal F auf einen logisch hohen Pegel (F = 1) übergeht. Weist das vierte Eingangssignal D dagegen ei nen niedrigen logischen Pegel (D = 0) auf, geht das erste Ausgangssignal F entsprechend auf einen niedrigen logischen Pegel (F = 0) über. Daraus folgt:
    Falls D = 0 → F = 0, G = 1;
    Falls D = 1 → F = 1, G = 0
  • Über den Fuse-Zustand in den verschiedenen Fuse-Schaltungen kann man also die Ausgangssignale der Festwertspeicherauswerteeinrichtung 200 im Normalbetriebsmodus des Speicherelements 100 fest auf einen hohen oder niedrigen logischen Wert einstellen.
  • Es sollte beachtet werden, dass jedem einzelnen Festwertspeicherelement, d. h. jedem einzelnen Fuse-Element, eine Festwertspeicherauswerteeinrichtung 200 zugeordnet ist, um jeweils das Ausgangssignal F in Abhängigkeit des Zustands des Fuse-Elements im Normalbetriebsmodus einzustellen.
  • Im folgenden wird nun auf den Testbetriebsmodus des Speicherelements 100 von 1 Bezug nehmend auf die Festwertspeicherauswerteeinrichtung 200 von 2 eingegangen.
  • Während des Testbetriebsmodus weist das zweite Eingangssignal B und das fünfte Eingangssignal E einen niedrigen logischen Pegel auf („0"), wobei das dritte Eingangssignal C der Festwertspeicherauswerteeinrichtung 200 einen hohen logischen Pegel „1" aufweist. Das fünfte Eingangssignal E, das als Testbetriebsmodussignal wirksam ist, und während des Testbetriebsmodus einen niedrigen logischen Pegel aufweist, schaltet die Ausgangssignale an den Ausgangsanschlüssen 222c und 224c der NOR-Gattereinrichtungen 222 und 224 auf einen niedrigen logischen Pegel, so dass der vierte n-Typ-Transistor 210 und der fünfte n-Typ-Transistor 212 sperren, so dass der Zustand des vierten Eingangssignals D, das den Festwertspeicherelementen, d. h. den Fuse-Elementen, zugeordnet ist, jetzt ohne Bedeutung für das Ausgangssignal F bzw. G ist. Da mit ist das vierte Eingangssignal D von den Festwertspeicherelementen abgetrennt.
  • Mittels des fünften Eingangssignals E, das an dem Eingangsanschluss 226a der Invertierereinrichtung 226 anliegt, wird also das vierte Eingangssignal D logisch von der Festwertspeicherauswerteeinrichtung 200 abgetrennt (wenn das fünfte Eingangssignal E im Testbetriebsmodus einen logischen 0-Wert aufweist), so dass das erste Ausgangssignal F im Testbetriebsmodus mit Hilfe des zweiten und dritten Eingangssignals B und C, die als Aktivierung der Transmissionsgate-Einrichtung wirksam sind, sowie mit Hilfe des ersten Eingangssignals A, mit dem ein logischer 0-Wert oder ein logischer 1-Wert eingespeist werden kann, programmiert werden kann.
  • Die Testmodebetriebssignale C und B (zweites und drittes Eingangssignal) schalten die Transfergateeinrichtung 202 ein, so dass das erste Eingangssignal A durch die Transfergateeinrichtung 202 gelangt und das erste und zweite Ausgangssignal F, G der Festwertspeicherauswerteeinrichtung bestimmt, wobei gilt.
    Falls A = 0 → F = 0, G = 1;
    Falls A = 1 → F = 1, G = 0
  • Während des Testbetriebsmodus des Speicherelements 100 kann man also über das erste Eingangssignal A der Festwertspeicherauswerteeinrichtung 200 die Ausgangssignale der Festwertspeicherauswerteeinrichtung 200 entweder auf einen hohen oder niedrigen logischen Pegel stellen, um, wie dies im folgenden noch ausführlich erläutert wird, einen modifizierten Ausführungszeitpunkt für eine oder mehrere Operationen des Speicherelements 100 festzulegen. Dies wird beispielsweise während des Testbetriebsmodus von der Testeinrichtung 124 durchgeführt. Entsprechend können die Eingangssignale A, B, C und E während des Testbetriebsmodus von der Testeinrichtung 124 bereitgestellt werden, während das vierte Eingangssignal D einem Festwertspeicherelement (Fuse-Elements) zugeordnet ist.
  • Es gibt nun in dem DRAM-Speicherelement 100 eine Mehrzahl von Festwertspeicherauswerteschaltungen 200, wobei jeder Festwertspeicherauswerteeinrichtung 200 vorzugsweise eine zugehörige Fuse-Schaltung mit einem Fuse-Element zugeordnet ist.
  • Für die Einstellung des modifizierten Vorgabezeitpunkts in dem DRAM-Halbleiterspeicherelement 100 von 1, um beispielsweise den TRCD-Timingparameter des Speicherelements 100 zu optimieren, gibt es beispielsweise fünf Festwertspeicherauswerteschaltungen 200 und fünf zugehörige Fuse-Schaltungen.
  • Mit jedem Ausgangssignal F oder G der Festwertspeicherauswerteschaltung 200 kann eines der Steuersignale SM(tn ± Δtn) für eine entsprechende Operation des Speicherelements 100 entweder verzögert oder beschleunigt werden, wie z. B. das Signal, das die Einschaltung des Leseverstärkers 108 bewirkt.
  • Ein Beispiel für ein solches Signal, das über entsprechende Steuersignale aus der Einrichtung 200 beschleunigt oder verzögert werden kann, ist in der anhand der 3 beispielhaft dargestellten Schaltungsanordnung 118 zum Verändern der Vorgabezeitdauer gezeigt.
  • Das (sechste) Eingangssignal H erzeugt ein Ausgangssignal OUT, das einem beliebigen Steuersignal SM(tn ± Δtn) für eine beliebige Operation des Speicherelements 100 entspricht. Das Eingangssignal H gelangt zuerst auf die Invertiererstufe 238, die den p-Typ-Transistor 240 (P12) und den n-Typ-Transistor 242 (N32) aufweist, und dann über mehrere Invertiererstufen, die mit den Bezugszeichen 230, 232, 234, 236 bezeichnet sind, zu dem Ausgang OUT, so dass das Signal, das letztendlich an dem Ausgang OUT anliegt, durch die Invertierereinrichtungen 230–238 beeinflusst wird. Geht der Eingangsanschluss der Invertierereinrichtung 238 (Knoten „N") auf einen logisch ho hen Pegel, so wird der Knoten „O" über den n-Typ-Transistor 242 entladen. Die Geschwindigkeit, mit der der Knoten „0" entladen wird, hängt aber entscheidend von dem siebten Eingangssignal I ab.
  • Weist das siebte Eingangssignal I einen logisch hohen Pegel auf, so wird der Knoten „O" nicht nur über den n-Typ-Transistor 242 entladen, sondern zusätzlich über die n-Typ-Transistoren 244, 246 (N33, N34). Weist das siebte Eingangssignal I einen logisch hohen Pegel auf, läuft das Steuersignal H somit schneller durch die Invertiererstufe 238. Weist dagegen das siebte Eingangssignal I einen niedrigen logischen Pegel auf, läuft das Steuersignal H langsamer durch die Invertiererstufe.
  • Entsprechendes gilt für die weiteren Eingangssignale K, L, M. Ersetzt man nun die Eingangssignale I, K, L, M durch entsprechende Ausgangssignale F bzw. G der Veränderungsschaltung 200, d. h. je nach dem ob man das Ausgangssignal OUT bzgl. des sechsten Eingangssignals H beschleunigen oder verzögern möchte, so erhält man ein Ausgangssignal Out, das man im Normalbetriebsmodus des Speicherelements 100 über die Fuse-Elemente einstellen kann, und das man im Testbetriebsmodus über das erste Eingangssignal A der Festwertspeicherauswerteeinrichtung 200 einstellen kann. Wie bereits angegeben, kann das Eingangssignal A (und können auch die weiteren Eingangssignale B, C und E) der Festwertspeicherauswerteeinrichtung 200 während des Testbetriebsmodus von der Testeinrichtung 124 bereitgestellt werden.
  • Da das Ausgangssignal OUT (d. h. die steigende Flanke) beispielsweise die Bewertung, d. h. die Modifizierung der Vorgabezeitdauer, in dem DRAM-Speicherelement 100 einschaltet, kann man so also den modifizierten Vorgabezeitpunkt einstellen, d. h. man kann die verschiedenen Ausführungszeitpunkte der verschiedenen Operationen des DRAM-Speicherelements und damit beispielsweise den TRCD-Parameter einstellen.
  • Zusammenfassend kann also festgestellt werden, dass die Verwendung einer Festwertspeichereinrichtung, die vorzugsweise in Form von Fuse-Elementen ausgebildet ist, zur Einstellung der Zeitgebungsparameter eines DRAM-Speicherelements insbesondere nach einer vorherigen Ermittlung der optimalen Einstellpunkte in einem Testbetriebsmodus des DRAM-Speicherelements eine äußerst schnelle, genaue, flexible und kostengünstige Einstellung der Zeitgebungsparameter und der Retentionszeit des Speicherelements ermöglicht.
  • Da sich Fuse-Elemente innerhalb von Sekunden schießen lassen, kann eine sehr schnelle Einstellung der Zeitgebungsparameter vorgenommen werden. Da die Herstellungsparameter von DRAM-Speicherelementen ständigen Schwankungen unterliegen, wodurch auch die optimalen Einstellpunkte der oben genannten Zeitgebungsparameter ständig schwanken, können durch das erfindungsgemäße Konzept die Zeitgebungsparameter äußerst immer genau an die momentan erreichbaren Werte angepasst werden. Dabei kann auch die gegenseitige Wechselwirkung der verschiedenen Parameter untereinander berücksichtigt werden.
  • Das erfindungsgemäße Konzept zum Einstellen der verschiedenen Funktionsparameter eines Speicherbausteins mittels Fuse-Elementen bringt auch einen entscheidenden Kostenvorteil, da einerseits kein aufwendiges neues Layout für angepasste Schaltungsanordnung realisiert werden müssen, wobei sich jedoch der größte Kostenvorteil aus dem Zeitvorteil, d. h. aus der schnellen Einstellungsmöglichkeit und damit aus der Möglichkeit des schnellen Reagierens auf Herstellungsschwankungen ergibt.
  • Dabei ist es bei dem erfindungsgemäßen Konzept äußerst vorteilhaft, dass das erfindungsgemäße Verfahren zum Modifizieren einer Vorgabezeitdauer in einem Speicherelement während des Testbetriebsmodus des Speicherelements mittels einer Halbleiterbausteintesteinrichtung, wie z. B. in Form eines Wafer-Testers, noch auf Waferebene durchgeführt werden kann, wobei insbesondere die Schritte des Ermittelns der verbesserten Ausführungszeitpunkte der Zeitgebungsparameter der Speicherelemente und das Speichern der Informationen über die modifizierte Vorgabezeitdauer in einem zugeordneten Festwertspeicher in Form von Fuse-Elementen in Verbindung mit dem Betrieb eines Wafer-Testers durchgeführt werden kann.
    • 100
    Speicherelement
    102
    Speicherzelle
    102a
    Speicherkondensator
    102b
    Zugriffstransistor
    104
    Zeilendecodiereinrichtung
    104a, b
    Eingangs-/Ausgangsanschlüsse
    104c
    Wortleitungen
    106
    Spaltendecodierer
    106a, b
    Eingangs-/Ausgangsanschlüsse
    106c
    Spaltenaktivierungsleitungen
    108
    Leseverstärker
    108a, b, d
    Eingangs-/Ausgangsanschlüsse
    108c
    Bitleitungen
    110
    modifizierte Steuerlogikeinrichtung
    110a, b
    Eingangs-/Ausgangsanschlüsse
    112
    Steuerlogikeinrichtung
    114
    Einrichtung zum Bereitstellen einer modifizierten
    Vorgabezeitdauer
    118
    Vorgabezeitdauerveränderungseinrichtung
    120
    Festwertspeicher
    122
    Einrichtung zum Einstellen der Ausführungszeitpunk
    te
    124
    Halbleiterbausteintesteinrichtung
    200
    Festwertspeicherauswertschaltung
    202
    Transfergate-Einrichtung
    202a–d
    Anschlüsse
    204
    n-Typ-Transistor
    204 a–c
    Anschlüsse
    206
    n-Typ-Transistor
    206a–b
    Anschlüsse
    208
    n-Typ-Transistor
    208 a–c
    Anschlüsse
    210
    n-Typ-Transistor
    210 a–c
    Anschlüsse
    212
    n-Typ-Transistor
    212a–c
    Anschlüsse
    214
    n-Typ-Transistor
    214a–c
    Anschlüsse
    216
    p-Typ-Transistor
    216a–b
    Anschlüsse
    218
    p-Typ-Transistor
    218a–c
    Anschlüsse
    220
    p-Typ-Transistor
    220a–c
    Anschlüsse
    222
    NOR-Gattereinrichtung
    222a–c
    Anschlüsse
    224
    NOR-Gattereinrichtung
    224a–c
    Anschlüsse
    226
    Invertierereinrichtung
    226a–b
    Anschlüsse
    230
    Invertierstufe
    232
    Invertierstufe
    234
    Invertierstufe
    236
    Invertierstufe
    238
    Invertierstufe
    240
    p-Typ-Transistor
    242
    n-Typ-Transistor
    400
    64-Bit-Speicherelement
    402
    DRAM-Speicherzelle
    404
    Wortleitung
    406
    Bitleitung
    408
    Spaltendecodierer
    410
    Spaltendecodierer
    412
    Steuerlogikeinrichtung
    414
    Leseverstärker
    416
    Spaltenaktivierungsleitung

Claims (25)

  1. Verfahren zum Modifizieren einer Vorgabezeitdauer zwischen einem Ausführungszeitpunkt einer zweiten Operation und dem früheren Ausführungszeitpunkt einer früher ausgeführten ersten Operation in einem Speicherelement (100), wobei das Speicherelement (100) in einem Testbetriebsmodus und einem Normalbetriebsmodus betreibbar ist, mit folgenden Schritten: Bereitstellen einer Realzeitdauer in dem Speicherelement während des Testbetriebsmodus, wobei die Realzeitdauer so gewählt wird, dass sich ein Verhaltensparameter des Speicherelements bei Verwendung der Realzeitdauer zwischen den Ausführungszeitpunkten der ersten und zweiten Operation gegenüber einer Situation verbessert, bei der die Vorgabezeitdauer zwischen den Ausführungszeitpunkten der ersten und zweiten Operation verwendet wird, Verändern der Vorgabezeitdauer in Richtung der Realzeitdauer während des Testbetriebsmodus, um eine modifizierte Vorgabezeitdauer zu erhalten, Speichern einer Information über die modifizierte Vorgabezeitdauer in dem Speicherelement während des Testbetriebsmodus, und Ausführen der zweiten Operation um die modifizierte Vorgabezeitdauer versetzt nach dem Ausführungszeitpunkt der ersten Operation während des Normalbetriebsmodus.
  2. Verfahren nach Anspruch 1, bei dem die Information über die ermittelte Zeitdauer in einem Festwertspeicher gespeichert wird.
  3. Verfahren nach Anspruch 2, bei dem der Festwertspeicher ein Fuse-Element aufweist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, bei dem der Schritt des Bereitstellens der Realzeitdauer und/oder der Schritt des Speicherns der Information mittels einer Halbleiterbausteintesteinrichtung durchgeführt wird.
  5. Verfahren nach Anspruch 4, bei dem die Halbleiterbausteintesteinrichtung eine externe Testeinrichtung und vorzugsweise ein Wafer-Tester ist.
  6. Verfahren nach Anspruch 4 oder 5, bei dem die Halbleiterbausteintesteinrichtung einen Schritt des Bestimmens der Realzeitdauer in dem Speicherelement durchführt.
  7. Verfahren nach einem der vorhergehenden Ansprüche, bei dem das Speicherelement eine Mehrzahl von Speicherzellen und einem zugeordneten Leseverstärker aufweist, wobei jede Speicherzelle eine Bitleitung zum Ein-Aus-Lesen von Daten und eine Wortleitung zum Aktivieren/Deaktivieren der Speicherzelle aufweist.
  8. Verfahren nach Anspruch 7, bei dem die erste und/oder zweite Operation aus der folgenden Gruppe von Operationen gewählt wird: Aktivierung einer Wortleitung des Speicherelements, Lese-Schreib-Zugriffsoperation des Speicherelements, Einschalten-Operation des Leseverstärkers für die Bitleitungssignale, Deaktivierung der Wortleitung (PRECHARGE), Zurückschreiben der Speicherinformation in das Speicherelement, erneute Aktivierung einer Wortleitung (ACTIVE) in der gleichen Speicherbank.
  9. Verfahren nach einem der vorhergehenden Ansprüche, bei dem der Verhaltensparameter die Leistungsaufnahme, Zeitgebungsparameter und/oder die Zugriffszeit des Speicherelements sind.
  10. Verfahren nach einem der vorhergehenden Ansprüche, bei dem der Schritt des Bereitstellens der Realzeitdauer unter Berücksichtigung gegenseitiger Wechselwirkungen unter mehreren Verhaltensparametern durchgeführt wird.
  11. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Vorgabezeitdauer in vorgegebenen Schritten modifiziert wird, um die modifizierte Vorgabezeitdauer zu erhalten.
  12. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die modifizierte Vorgabezeitdauer eine Minimalrestzeitdauer von der Realzeitdauer abweicht, wobei die Minimalrestzeitdauer die minimal erreichbare Zeitdifferenz zwischen der modifizierten Vorgabezeitdauer und der Realzeitdauer ist.
  13. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die modifizierte Vorgabezeitdauer mit der ermittelten Realzeitdauer übereinstimmt.
  14. Halbleiterspeicherelement (100) mit einer Mehrzahl von Speicherzellen (102) und einer Steuerlogikeinrichtung (110) zum Steuern von Ausführungszeitpunkten von Operationen des Halbleiterspeicherelements, mit folgendem Merkmal: einer Einrichtung (114) zum Bereitstellen einer modifizierten Vorgabezeitdauer zwischen einem Ausführungszeitpunkt einer zweiten Operation und dem früheren Ausführungszeitpunkt einer früher ausgeführten ersten Operation in dem Speicherelement (100) in Abhängigkeit einer ermittelten Realzeitdauer in dem Speicherelement (100), wobei die Realzeitdauer so gewählt ist, dass sich ein Verhaltensparameter des Speicherelements (100) bei Verwendung der ermittelten Realzeitdauer zwischen den Ausführungszeitpunkten der ersten und zweiten Operation gegenüber einer Situation verbessert, bei der die Vorgabezeitdauer zwischen den Ausführungszeitpunkten der ersten und zweiten Operation verwendet wird, und wobei eine Information über die modifizierte Vorgabezeitdauer in der Einrichtung (114) zum Bereitstellen einer modifizierten Vorgabezeitdauer gespeichert ist.
  15. Halbleiterspeicherelement gemäß Anspruch 14, wobei das Speicherelement (100) in einem Normalbetriebsmodus betreibbar ist, wobei die Einrichtung (114) zum Bereitstellen einer modifizierten Vorgabezeitdauer folgende Merkmale aufweist: eine Einrichtung (118) zum Verändern der Vorgabezeitdauer um die zweite Operation um die modifizierte Vorgabezeitdauer versetzt nach dem Ausführungszeitpunkt der ersten Operation während des Normalbetriebsmodus auszuführen, eine Einrichtung (120) zum Speichern der Information über die modifizierte Vorgabezeitdauer, und eine Einrichtung (200) zum Ansteuern der Vorgabezeitdauerveränderungseinrichtung (118) während des Normalbetriebsmodus mittels der gespeicherten Information über die modifizierte Vorgabezeitdauer.
  16. Halbleiterspeicherelement gemäß Anspruch 14 oder 15, wobei das Speicherelement (100) ferner in einem Testbetriebsmodus betreibbar ist, wobei die Vorgabezeitdauerveränderungseinrichtung (118) ferner vorgesehen ist, um die Vorgabezeitdauer während des Testbetriebsmodus in Richtung der Realzeitdauer zu verändern, um die modifizierte Vorgabezeitdauer zu erhalten, und wobei der Ansteuereinrichtung (200) während des Testbetriebsmodus ein externes Steuersignal zuführbar ist, so dass die Vorgabezeitdauerveränderungseinrichtung (118) während des Testbetriebsmodus mittels des externen Steuersignals ansteuerbar ist.
  17. Halbleiterspeicherelement nach einem der Ansprüche 14–16, bei dem die Information über die ermittelte Zeitdauer in einem Festwertspeicher gespeichert ist.
  18. Halbleiterspeicherelement nach Anspruch 17, bei dem der Festwertspeicher ein Fuse-Element aufweist.
  19. Halbleiterspeicherelement nach einem der Ansprüche 14–18, wobei das Speicherelement (100) eine Mehrzahl von Speicherzellen (102) und einen zugeordneten Leseverstärker (108) aufweist, wobei jede Speicherzelle eine Bitleitung zum Ein-/Auslesen von Daten und eine Wortleitung zum Aktivieren/Deaktivieren der Speicherzelle aufweist.
  20. Halbleiterspeicherelement nach Anspruch 19, bei dem die erste und/oder zweite Operation aus der folgenden Gruppe von Operationen gewählt wird: Aktivierung einer Wortleitung des Speicherelements, Lese-Schreib-Zugriffsoperation des Speicherelements, Einschalten-Operation des Leseverstärkers für die Bitleitungssignale, Deaktivierung der Wortleitung (PRECHARGE), Zurückschreiben der Speicherinformation in das Speicherelement, erneute Aktivierung einer Wortleitung (ACTIVE) in der gleichen Speicherbank.
  21. Halbleiterspeicherelement nach einem der Ansprüche 14–20, bei dem der Verhaltensparameter die Leistungsaufnahme, Zeitgebungsparameter und/oder die Zugriffszeit des Speicherelements (100) sind.
  22. Halbleiterspeicherelement nach einem der Ansprüche 14–21, bei dem die Einrichtung (114) zum Bereitstellen einer modifizierten Vorgabezeitdauer gegenseitige Wechselwirkungen mehrerer Verhaltensparameter berücksichtigt.
  23. Halbleiterspeicherelement nach einem der Ansprüche 14–22, bei dem die Vorgabezeitdauer in vorgegebenen Schritten modifiziert wird, um die modifizierte Vorgabezeitdauer zu erhalten.
  24. Halbleiterspeicherelement nach einem der Ansprüche 14–23, bei dem die modifizierte Vorgabezeitdauer eine Minimalrestzeitdauer von der Realzeitdauer abweicht, wobei die Minimalrestzeitdauer die minimal erreichbare Zeitdifferenz zwischen der modifizierten Vorgabezeitdauer und der Realzeitdauer ist.
  25. Halbleiterspeicherelement nach einem der Ansprüche 14 bis 25, bei dem die modifizierte Vorgabezeitdauer mit der ermittelten Realzeitdauer übereinstimmt.
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