-
Die vorliegende Erfindung bezieht
sich allgemein auf einen Halbleitervorrichtungsentwurf und spezieller
auf eine Halbleiterspeichervorrichtung und ein -Verfahren zum Testen
der Speichervorrichtung unter Verwendung eines Zeilenkomprimierungs-Testmodus.
-
1 ist
ein Blockdiagramm, das eine Struktur eines dynamischen Direktzugriffsspeichers
(der hierin als DRAM bezeichnet wird) 30 zeigt, der mit
einer Testeinrichtung 20 verbunden ist. Der DRAM 30 umfaßt eine
Steuerungssignal-Erzeugungsschaltung 31,
eine Befehlsdecodiereinrichtung 32, einen Adreßpuffer 33,
einen Taktpuffer 34, eine Mehrzahl von Speichervorrichtungen 40 und
eine Daten-Eingabe-/Ausgabeschaltung 39.
Jedes der Mehrzahl von Speichervorrichtungen umfaßt ein Speicherarray, eine
RD (RD = row decoder = Zeilendecodiereinrichtung), eine CD (CD =
column decoder = Spaltendecodiereinrichtung) und eine SA+IO-Steuerungsschaltung
(SA+IO = sense amplifiers+input/output control circuit = Erfassungsverstärker + Eingabe-/Ausgabe).
-
Die Steuerungssignal-Erzeugungsschaltung 31 empfängt eine
Vielfalt an Steuerungssignalen, wie z. B. /RAS, /CAS und /WE, die
von einer externen Quelle, z. B. der externen Testeinrichtung 20,
geliefert werden, und erzeugt und liefert eine Vielfalt an internen
Steuerungssignalen an die Befehlsdecodiereinrichtung 32.
Die Befehlsdecodiereinrichtung 32 decodiert diese internen
Steuerungssignale, erzeugt eine Vielfalt an Steuerungsbefehlen CMD0-CMDi und
steuert den DRAM 30 als Ganzes durch diese Befehlssignale.
-
Der Adreßpuffer 33 nimmt Adreßsignale A0-Aj
auf und liefert Zeilenadreßsignale
(RAs) und Spaltenadreßsignale
(CAs) an die RDs und CDs. Der Taktpuffer 34 empfängt ein
Taktsignal CLK, das von einer externen Quelle geliefert wird, erzeugt
und liefert ein internes Taktsignal CLK' an den DRAM 30 als Ganzes.
Der DRAM 30 arbeitet in Synchronisierung mit dem internen
Taktsignal CLK'.
-
Die RDs bezeichnen Zeilenadressen
von Speicherarrays ansprechend auf RAs, die vom Adreßpuffer 33 geliefert
werden. Die CDs bezeichnen Spaltenadressen der Speicherarrays ansprechend
auf CAs, die vom Adreßpuffer 33 geliefert
werden.
-
Die SA+I0-Steuerungsschaltungen verbinden
Speicherzellen bei Adressen, die durch RDs bwz, CDs bezeichnet werden,
mit einem Ende von IOPs (IOP = Input / output line pair = Daten-Eingabe-/Ausgabeleitungspaar).
Die anderen Enden der IOPs sind mit einer Daten-Eingabe-/Ausgabeschaltung
39 verbunden. Die Daten-Eingabe-/Ausgabeschaltung 39 liefert Daten
DQO-k, die von einer externen Quelle eingegeben werden, an eine
ausgewählten
Speicherzelle über
ein IOP in einem Schreibmodus, und liefert als eine Ausgabe die
Daten DQO-k, die von einer ausgewählten Speicherzelle gelesen
werden, an eine externe Vorrichtung in einem Lesemodus.
-
2 ist
ein ausführlicheres
Blockdiagramm von einem von der Mehrzahl von Speichervorrichtungen 40,
und 3 ist ein schematisches
Diagramm einer einzelnen Spalte der Speichervorrichtung, die in 2 gezeigt ist.
-
Unter Bezugnahme auf 2 und 3 umfaßt das Speicherarray 35 eine
Mehrzahl von MCs (MC = memory cell = Speicherzelle), die in einer
Matrix angeordnet sind, WLs (WL = word 1ine = Wortleitung), die
für jeweilige
Zeilen angeordnet sind, und Bitleitungspaare BLs, /BLs (BLs, /BLs
= true bitlines/complement bitlines = echte Bitleitungen/komplementäre Bitleitungen),
die für
die jeweiligen Spalten angeordnet sind. Jede MC ist an einer bestimmten
Adresse positioniert, die durch eine RA und eine CA bezeichnet ist.
Jede MC ist von einem in der Technik hinreichend bekannten Typ und
umfaßt
einen N-Kanal-MOS-Transistor
50 zum Zugreifen auf und einen Kondensator 51 zum
Speichern von Informationen. Die WL überträgt eine Ausgabe von der Zeilendecodiereinrichtung 36 und
aktiviert die MCs der ausgewählten
Zeile. Das Bitleitungspaar BL, /BL führt die Eingabe/Ausgabe von
Daten an und von der ausgewählten
MC aus.
-
Die SA+IO-Steuerungsschaltung 38 umfaßt Spaltenauswahlgatter 41s,
Erfassungsverstärker 42s und
Ausgleichseinrichtungen 34s, die entsprechend den jeweiligen
Spalten angeordnet sind. Das Spaltenauswahlgatter 41 umfaßt ein Paar
von N-Kanal-MOS-Transistoren 52, 53,
die zwischen das Bitleitungspaar BL, /BL und das Daten-Eingabe-/Ausgabeleitungspaar
IO, /IO geschaltet sind. Ein Gate von jedem N-Kanal-MOS-Transistor ist mit der Spaltendecodiereinrichtung 37 über eine
CSL (column select line = Spaltenauswahlleitung) CSL verbunden.
Wenn die CSL durch die Spaltendecodiereinrichtung 37 auf einen „H"-Pegel (H = logical
high = logisches Hoch) aktiviert wird, der ein Auswahlpegel ist,
wird das Paar von N-Kanal-MOS-Transistoren leitfähig gemacht, wobei das Bitleitungspaar
BL, /BL und das Daten-Eingabe-/Ausgabeleitungspaar
IO, /IO miteinander gekoppelt werden.
-
Der Erfassungsverstärker 42 verstärkt eine kleine
Potenialdifferenz zwischen dem Bitleitungspaar BL und /BL auf eine
Leistungsversorgungsspannung Vcc, ansprechend darauf, daß die Erfassungsverstärker-Aktivierungssignale
SE und /SE einen „H"- bzw. „L"-Pegel erreichen.
-
Die Ausgleichseinrichtung 43 umfaßt einen N-Kanal-MOS-Transistor 58,
der zwischen die Bitleitungen BL und /BL geschaltet ist, und N-Kanal-MOS-Transistoren 59 und 60,
die zwischen die Bitleitungen BL, /BL bzw. einen Knoten N1 geschaltet sind.
Die N-Kanal-MOS-Transistoren 58-60 haben ihre Gatter mit
dem Knoten N2 verbunden. Der Knoten N2 empfängt ein Bitleitungs-Ausgleichssignal BLEQ,
und der Knoten N1 empfängt
ein Bitleitungspotential Veql (= Vcc/2). Die Ausgleichseinrichtung 43 gleicht
die Potentiale der Bitleitungen BL und /BL auf das Bitleitungspotential
Veql ansprechend darauf, daß das
Bitleitungs-Ausgleichssignal BLEQ den aktiven Pegel des „H"-Pegels erreicht.
Hier sind die Signale SE, /SE, BLEQ in den Befehlssignalen CMD0-CMDi,
die in 1 gezeigt sind,
umfaßt.
-
Anschließend wird kurz eine Operation
des DRAM 30 beschrieben. Im Schreibmodus aktiviert eine
der Spaltendecodiereinrichtungen 37 die CSL in einer Spalte,
die einem CA entspricht, auf einen Aktivierungspegel, der ein „H"-Pegel ist, wodurch
das Spaltenauswahlgatter 41 leitfähig gemacht wird.
-
Die Daten-Eingabe-/Ausgabeschaltung 39 liefert
Daten, die geschrieben werden sollen, die von einer externen Quelle
an ein Bitleitungspaar BL, /BL der ausgewählten Spalte über einen
IOP (IOP = input-output processor = Eingabe/Ausgabeprozessor) geliefert
werden. Die Daten, die geschrieben werden sollen, werden als eine
Potenialdifferenz zwischen der Bitleitung BL und der komplementären Bitleitung /BL
gegeben. Anschließend
aktiviert eine der Zeilendecodiereinrichtungen 36 die WL
einer Zeile, die einem RA entspricht, auf einen „H"-Pegel, der der Auswahlpegel ist, wodurch
die Zeile der N-Kanal-MOS-Transistoren 51 der MCs in der
Wortleitung leitfähig
gemacht wird. Die elektrischen Ladungen eines Betrags, der dem Potential
der Bitleitung BL oder /BL entspricht, wird im Kondensator 51 der
ausgewählten
MC gespeichert.
-
Im Lesemodus wird zunächst das
Bitleitungs-Ausgleichssignal BLEQ auf einen „L"-Pegel heruntergezogen, und das Ausgleichen
der Bitleitungen BL und /BL wird gestoppt. Eine der Zeilendecodiereinrichtungen 36 zieht
eine WL einer Zeile, die dem RA entspricht, auf einen „H"-Pegel, d. h. den Auswahlpegel,
nach oben. Die Potentiale der Bitleitungen BL und /BL verändern sich
um einen geringen Betrag gemäß dem Betrag
der elektrischen Ladungen in dem Kondensator 51 einer aktivierten
MC.
-
Anschließend erhalten die Erfassungsverstärker-Aktivierungssignale
SE und /SE einen „H"-Pegel bzw. „L"-Pegel, und der Erfassungsverstärker 42 wird
aktiviert. Wenn das Potential der Bitleitung BL um einen geringen
Betrag höher
ist als das Potential der komplementären Bitleitung /BL, wird das
Potential der Bitleitung BL auf einen „H"-Pegel nach
oben gezogen, und das Potential der komplementären Bitleitung /BL wird auf
einen „L"-Pegel heruntergezogen.
Wenn das Potential der Bitleitung /BL umgekehrt um einen geringen
Betrag höher
als das Potential der Bitleitung BL ist, wird das Potential der komplementären Bitleitung
/BL auf einen „H"-Pegel nach oben
gezogen, und das Potential der Bitleitung BL auf einen „L"-Pegel nach unten
gezogen.
-
Eine der Spaltendecodiereinrichtungen 37 aktiviert
dann die CSL einer Spalte, die einem CA entspricht, auf einen „H"-Pegel, wodurch das Spaltenauswahlgatter 41 der
Spalte leitfähig
gemacht wird. Die Daten des Bitleitungspaars BL, /BL der ausgewählten Spalte
werden an die Daten-Eingabe/Ausgabeschaltung 39 über das
Spaltenauswahlgatter 41 und das Daten-Eingabe-/Ausgabeleitungspaar
IO, /IO geliefert. Die Daten-Eingabe-/Ausgabeschaltung 39 liefert
die gelesenen Daten an eine externes Vorrichtung, z. B. eine Testeinrichtung 20.
-
Um die Qualität eines DRAMs zu garantieren,
wird eine Vielfalt an Tests vor der Auslieferung ausgeführt. Um
die Speicherzellen in dem DRAM-Array zu testen, wird ein Muster
von Einsen und Nullen in das Array geschrieben und dann durch einen
Zyklus von normalen Leseoperationen, wie vorstehend beschrieben,
herausgelesen. Um jede Zelle zu testen, müßten genügend Leseoperationen ausgeführt werden,
um alle Adresse abzudecken. Dies nimmt jedoch eine beträchtliche
Zeit in Anspruch.
-
Es ist eine Aufgabe der vorliegenden
Erfindung, eine Halbleiterspeichervorrichtung und ein Testverfahren
für dasselbe
unter Verwendung eines Zeilenkomprimierungstestmodus zu schaffen.
-
Diese Aufgabe wird durch eine Ausgleichsvorrichtungs-Testschaltung gemäß Anspruch
1, eine Halbleiterspeichervorrichtung gemäß Anspruch 11 sowie ein Verfahren
gemäß Anspruch
18 gelöst.
-
Dementsprechend ist es ein Aspekt
der vorliegenden Erfindung, eine Ausgleichsvorrichtungs-Testschaltung
für eine
Halbleiterspeichervorrichtung zu schaffen, wobei die Ausgleichsvorrichtungs-Testschaltung
zumindest eine Ausgleichsvorrichtungsschaltung zum Liefern eines
ersten Spannungspegels an zumindest entweder eine wahre Bitleitung
oder zumindest eine komplementäre
Bitleitung während
eines Testmodus, eine Ausgleichsleitung zum Koppeln einer Mehrzahl
von Ausgleichsvorrichtungsschaltungen entlang einer Wortleitung und
einen Komparator zum Vergleichen einer zweiten Spannung auf der
Ausgleichsleitung während des
Testmodus mit einer Referenzspannung umfaßt, wobei, wenn die zweite
Spannung geringer als die Referenzspannung ist, die Wortleitung
defekt ist.
-
Es ist ein weiterer Aspekt der vorliegenden Erfindung,
eine Halbleiterspeichervorrichtung zu schaffen, das ein Speicherzellenarray,
das eine Mehrzahl von Wortleitungen, eine Mehrzahl von Bitleitungen
und eine Mehrzahl von Speicherzellen, die jeweils an Schnittpunkten
der Wortleitungen und der Bitleitungen positioniert sind; eine Zeilendecodiererschaltung
zum Auswählen
von einer der Wortleitungen ansprechend auf eine Zeilenadresse;
eine Spaltendecodiererschaltung zum Auswählen von zumindest einem der
Paare der Bitleitungen ansprechend auf eine Spaltenadresse; eine
Schaltschaltung zum Verbinden eines Bitleitungspaars, das durch
die Spaltendecodiererschaltung ausgewählt wird, mit einem entsprechenden
Erfassungsverstärker
und eine Ausgleichsvorrichtungs-Testschaltung, die zumindest eine
Ausgleichsvorrichtungsschaltung zum Liefern eines ersten Spannungspegels
an zumindest entweder eine wahre Bitleitung oder zumindest eine komplementäre Bitleitung
während
eines Testmodus umfaßt;
eine Ausgleichsleitung zum Koppeln einer Mehrzahl von Ausgleichsvorrichtungsschaltungen entlang
einer Wortleitung und einen Komparator zum Vergleichen einer zweiten
Spannung auf der Ausgleichsleitung während des Testmodus mit einer
Referenzspannung umfaßt,
wobei, wenn die zweite Spannung geringer als die Referenzspannung
ist, die Wortleitung defekt ist.
-
Bei einem weiteren Aspekt der vorliegenden Erfindung
wird ein Verfahren zum Testen einer Halbleiterspeichervorrichtung
geschaffen. Das Verfahren umfaßt
die Schritte des Aktivierens einer Wortleitung, so daß alle wahren
Bitleitungen oder komplementären
Bitleitungen entlang der Wortleitung eine erste Spannung aufweisen;
des Verbindens eines Erfassungsverstärkers mit einer Ausgleichsvorrichtungs-Testschaltung, des
Vorladens einer Ausgleichsleitung mit der ersten Spannung; des Lieferns einer
zweiten Spannung mit der Ausgleichsvorrichtungs-Testschaltung und
des Vergleichens einer Spannung der Ausgleichsleitung mit einer
Referenzspannung, wobei, wenn die Ausgleichsleitungsspannung geringer
als die Referenzspannung ist, die Wortleitung defekt ist.
-
Bevorzugte Ausführungsbeispiele der vorliegenden
Erfindung werden nachstehend Bezug nehmend auf die beiliegenden
Zeichnungen näher
erläutert.
Es zeigen:
-
1 ein
Blockdiagramm einer herkömmlichen
Halbleiterspeichervorrichtung, z. B. eines DRAMs, die mit einer
externen Testeinrichtung verbunden ist;
-
2 ein
ausführliches
Blockdiagramm des Speicherarrays, der Zeilendecodiereinrichtung,
der Spalten decodiereinrichtung und der Erfassungsverstärker- + Eingabe-/Ausgabeschaltung,
die in 1 gezeigt ist;
-
3 ein
schematisches Diagramm einer einzelnen Spalte der Speichervorrichtung,
die in 2 gezeigt ist;
-
4 ein
schematisches Diagramm einer Ausgleichsvorrichtungs-Testschaltung
für eine
Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung;
-
5 ein
Flußdiagramm,
das ein Verfahren zum Testen einer Halbleiterspeichervorrichtung
gemäß der vorliegenden
Erfindung darstellt;
-
6 ein
teilweise schematisches Diagramm einer Halbleiterspeichervorrichtung,
die gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung getestet wird.
-
Bevorzugte Ausführungsbeispiele der vorliegenden
Erfindung werden nachstehend unter Bezugnahme auf die beigefügten Zeichnungen
beschrieben. In der nachstehenden Beschreibung werden hinreichend
bekannte Funktionen oder Konstruktionen nicht ausführlich beschrieben,
da sie die Erfindung durch unnötige
Einzelheiten unverständlich
machen würden.
-
Während
der Aktivierung einer Wortleitung werden Daten von jeder Speicherzelle
eines Arrays, das durch die Wortleitung aktiviert wird, in einen
entsprechenden Erfassungsverstärker
gelesen. Die vorliegende Erfindung macht sich diese Tatsache zum Realisieren
dieser Daten zunutze und könnte
lokal mit den Erfassungsverstärkern
verglichen werden, um zu bestimmen, ob beliebige Speicherzellen
auf der Wortleitung ausfallen. Auf diese Weise könnten alle Speicherzellen,
die einer speziellen Wortleitung zugeordnet sind, in einer Operation,
d. h. einem Zeilenkomprimierungs- Testmodus,
anstelle eines Testens von jeder einzelnen Speicherzelle getestet
werden, wodurch eine Testzeit einer Halbleiterspeichervorrichtung
verringert wird. Um die zusätzliche
Fläche,
die zum Ausführen
des Zeilenkomprimierungstests auf einem Chip der Speichervorrichtung
erforderlich ist, zu reduzieren, wird auf die maximale Nutzung der
existierenden Transistoren im Erfassungsverstärkerbereich abgezielt. Die
Ausgleichsvorrichtungsschaltung hat sich als für diese Aufgabe geeignet erwiesen.
-
Unter Bezugnahme auf 4 wird eine Ausgleichsvorrichtungs-Testschaltung 100 zum
Testen von Wortleitungen einer Halbleiterspeichervorrichtung geschaffen.
Die Ausgleichsvorrichtungs-Testschaltung 100 umfaßt eine
modifizierte Ausgleichsvorrichtungsschaltung 102 zum Liefern
eines ersten Spannungspegels an entweder eine wahre Bitleitung BL
oder eine komplementäre
Bitleitung /BL während eines
Testmodus, eine Ausgleichsleitung 104 (die auch als eql-line
bezeichnet wird) zum Koppeln einer Mehrzahl von Ausgleichsvorrichtungsschaltungen 102 entlang
einer Wortleitung BL, und einen Komparator 106 zum Vergleichen
einer zweiten Spannung auf der Ausgleichsleitung 104 während des
Testmodus mit einer Referenzspannung Vref, um zu bestimmen, ob ein
beliebiges Element entlang der Wortleitung defekt ist. Die Ausgleichsvorrichtungs-Testschaltung 100 umfaßt ferner
ein erstes Tristate-Register T1, um die Ausgleichsleitung 104 während des Testmodus
und eines normalen Betriebsmodus freizugeben, und ein zweites Tristate-Register
T2, um die Ausgleichsleitung 104 während des Testmodus vorzuladen.
-
Die Ausgleichsvorrichtungsschaltung 120 umfaßt drei
Schalter 110, 112, 114, vorzugsweise N-Kanal-MOS-Transistoren.
Der erste Transistor 110 ist zwischen eine wahre Bitleitung
BL und eine komplementären
Bitleitung /BL gekoppelt, wobei ein Gate des ersten Transistors 110 mit
einer ersten Verbindungsleitung bl-connect gekoppelt ist. Der zweite Transistor 112 ist
zwischen die echte Bitleitung BL und den dritten Transistor 114 gekoppelt,
wobei ein Gate des zwei ten Transistors 112 mit einer zweiten Verbindungsleitung
t-bl-connect gekoppelt
ist. Schließlich
ist der dritte Transistor 114 zwischen den zweiten Transistor 112 und
die komplementäre
Bitleitung /BL gekoppelt, wobei sein Gate mit einer dritten Verbindungsleitung
c-bl-connect gekoppelt ist.
-
Um die Funktionsfähigkeit der vorliegenden Erfindung
zu nutzen, werden die MCs entlang einer Wortleitung WL mit einem
solchen Muster geschrieben, das alle wahren Bitleitungen BL erwartungsgemäß entweder
eine hohe Bitleitungsspannung Vblh aufweisen oder alle wahren Bitleitungen
die Spannung GND aufweisen. Unter Bezugnahme auf 5 und 6 wird
das Verfahren der vorliegenden Erfindung angesichts zweier Szenarien
beschrieben: erstens, wo die wahren Bitleitungen eine Spannung Vblh
aufweisen, und zweitens, wo die wahren Bitleitungen BLs eine Spannung
GND aufweisen. Es wird darauf hingewiesen, daß das Verfahren der vorliegenden Erfindung
das gesamte Speicherarray auf einmal testet, jedoch wird für den Zweck
der nachstehenden Darstellung das Testen von nur einer Wortleitung
beschrieben.
-
Unter Bezugnahme auf 5 wird in dem ersten Szenario ein Testen
einer Speichervorrichtung durchgeführt, wo alle wahren Bitleitungen
eine Spannung Vblh aufweisen. Bei Schritt 502 wird eine Wortleitung
wird zunächst
durch eine Zeilendecodiereinrichtung auf einen „H"-Pegel aktiviert. Dann wird auf alle
MCs entlang der aktivierten Wortleitung WL geschrieben, so daß alle wahren
Bitleitungen BLs eine Spannung Vblh nach dem Erfassen durch einen
Erfassungsverstärker
(Schritt 504) aufweisen. Zu diesem Zeitpunkt wird die Speichervorrichtung
während eines
vorbestimmten Zeitraums durch herkömmliche Testverfahren belastet,
um potentielle Ausfälle
herbeizuführen
(Schritt 505).
-
Nach dem der vorbestimmte Zeitraum
verstrichen ist, werden dann die Leitungen c-bl-connet, t-bl-connect,
bl-connect auf GND (Schritt 506) gesetzt, und jede MC entlang der
WL wird erfaßt
(Schritt 508). Anschließend
wird bei Schritt 510 der SA mit der Ausgleichsvorrichtungsschaltung
verbunden. (Herkömmlicherweise
sind die Auswahltransistoren, die in den Figuren nicht gezeigt sind,
zu diesem Zweck in einem Erfassungsverstärker verfügbar.) Die Ausgleichsleitung 104 wird
dann auf Vblh vorgeladen, indem blh-enable des Tristate-Registers
T2 für einen
vorbestimmten Zeitraum vorgeladen wird, und dann blh-enable erneut
gesperrt wird, so daß die Ausgleichsleitung 104 nicht
aktiv getrieben wird (Schritt 512). Abhängig davon, ob die echte Bitleitung oder
komplementäre
Bitleitung mit der Spannung Vblh versorgt wurde (Schritt 514), wird
die Ausgleichsspannung Veql entweder an die zweite oder dritte Verbindungsleitung,
t-bl-connect bzw. c-bl-connect jeweils geliefert. Hier wird dann
die Ausgleichsspannung Veql, die dann die Hälfte von Vblh ist, an t-bl-connect
geliefert (Schritt 518).
-
In dem Fall, wo alle MCs korrekt
arbeiten und somit alle wahren Bitleitungen BL den Pegel Vblh aufweisen,
wird kein NMOS-Transistor eingeschaltet, da ein Gatter zur Quellenspannung
Vgs für
alle Transistoren negativ ist, und die Ausgleichsleitung 104 wird
bei ≈ Vblh
bleiben. In dem Fall, wo eine oder mehrere Speicherzellen MCs defekt
sind, wie in 6 gezeigt
ist, werden die entsprechenden wahren Bitleitungen bei GND sein,
und daher wird der NMOS-Transistor 612 ebenfalls bei GND
sein, und die Ausgleichsleitung 104 wird offen sein, so
daß die Ausgleichsleitung 104 entladen
wird, bis sie den Pegel Vegl-Vgl erreicht, wo die anderen NMOS-Transistoren
offen sind. Es wird darauf hingewiesen, daß die Transistoren, die in 6 gezeigt sind, die zweiten Transistoren 112 von
jeder Ausgleichsschaltung 102 sind.
-
Die Spannung der Ausgleichsleitung 104 wird
dann bei Schritt 520 mit einer Referenzspannung Vref (z. B. Veql
oder einer geeigneten Spannung zwischen Vblh und Veql) durch den
Komparator 106 verglichen. Immer wenn die Spannung der
Ausgleichsleitung 104 die Referenzspannung Vref unter schreitet,
z. B. wenn eine oder mehrere wahre Bitleitungen auf GND sind, wie
vorstehend beschrieben, gelten die Speicherzellen (oder Wortleitung)
als defekt (Schritt 524). Wenn ansonsten die Ausgleichsleitung 104 eine
Spannung aufweist, die größer als
die Referenzspannung Vref ist, z. B. Vblh, gelten die Speicherzellen
(oder Wortleitung) als gut (Schritt 524).
-
Bei dem Testverfahren kann die Zeitgebung eine
Rolle spielen, da die Ausgleichsleitung 104 während des
Tests voll floatet und sich daher aufgrund von Parasitäreffekten
entladen kann. Eine zusätzliche
Option, um dieses Problem zu vermeiden ist, einen sehr schwachen
Ableittransistor 120 zu verwenden, der aktiv versucht,
die Ausgleichsleitung 104 bei Vblh zu halten. Dieser Ableittransistor
muß stärker als
ein beliebiger Parasitäreffekt
und schwächer
als ein einzelner NMOS-Transistor der Ausgleichsvorrichtungsschaltung 102 sein.
-
Im zweiten Szenario wird ein Testen
der Speichervorrichtung durchgeführt,
wobei alle wahren Bitleitungen BL eine Spannung GND aufweisen und daher
alle komplementären
Bitleitungen /BL eine Spannung Vblh aufweisen. Hier sind Schritt
502 bis Schritt 516 mit den vorstehenden identisch und werden daher
nicht wiederholt.
-
Bei Schritt 526 wird die Ausgleichsspannung Veql,
die die Hälfte
von Vblh ist, an die Verbindungsleitung c-bl-connect geliefert (Schritt
526). In dem Fall, wo alle Speicherzellen MCs korrekt arbeiten und daher
alle komplementären
Bitleitungen /BL den Pegel Vblh aufweisen, wird kein NMOS-Transistor eingeschaltet,
da die Spannung Vgs für
alle Transistoren negativ ist, und die Ausgleichsleitung 104 wird
bei ≈ Vblh
bleiben. In dem Fall, wo ein oder mehrere Speicherzellen MCs defekt
sind, werden die entsprechenden komplementäre Bitleitungen /BL bei GND sein,
und daher werden die NMOS-Transistoren bei GND sein, und die Ausgleichsleitung 104 wird
offen sein, so daß die
Ausgleichsleitung
104 entladen wird, bis sie den Pegel
Vegl-Vgl erreicht, wo die anderen MOS-Transistoren offen sind.
-
Die Spannung der Ausgleichsleitung 104 wird
dann mit einer Referenzspannung Vref (z. B. Veql oder einer geeigneten
Spannung zwischen Vblh und Veql) durch den Komparator 106 verglichen.
Immer wenn die Ausgleichsleitung 104 die Referenzspannung
Vref unterschreitet, z. B. wenn eine oder mehrere komplementäre Bitleitungen
auf GND sind, gelten die Speicherzellen (oder die Wortleitung) als defekt.
Wenn ansonsten die Ausgleichsleitung 104 eine Spannung
aufweist, die größer als
die Referenzspannung Vref ist, z. B. Vblh, gelten die Speicherzellen
MCs (oder Wortleitung) als gut (Schritt 524).
-
Wie vorstehend beschrieben, kann
ein optionaler Ableittransistor hinzugefügt werden, um ein Entladen
aufgrund von parasitären
Effekten zu verhindern.
-
Die übliche Ausgleichsvorrichtungsschaltungsfunktionsfähigkeit
kann immer noch bei einem Normalbetriebsmodus erreicht werden, wenn c-bl-connect,
t-bl-connect, bl-connect wie die ursprüngliche Ausgleichsvorrichtungsschaltung 43 von 3 parallel getrieben werden.
-
Die Schaltung und das Verfahren der
vorliegenden Erfindung führen
zu einer Testzeitverringerung. Anstatt ein Speicherarray durch alle
Adressen zu lesen, liest das Verfahren der vorliegenden Erfindung
nur alle Wortleitungen des Speicherarrays. In einer 256MX16-Vorrichtung
würde beispielsweise
ein reguläres
Lesen durch das Speicherarray 16M Lesezyklen beanspruchen. Unter
Verwendung des Zeilenkomprimierungstestmodus der vorliegenden Erfindung
würde ein
Lesen durch die Wortleitungen nur 32K Lesezyklen beanspruchen. Selbst
wenn von einem Aufwand von 10x für
den Testmodus ausgegangen wird, besteht immer noch eine Einsparung
von 50x.