DE10050212A1 - Verfahren und integrierte Schaltung zum Testen eines Speichers mit mehreren Speicherbänken - Google Patents

Abstract

Das erfindungsgemäße Verfahren sieht vor, dass zum Testen eines Speichers (1) mit mehreren Speicherbänken (2) das Schreiben und/oder das Lesen eines der adressierbaren Speicherbereiche gleichzeitig in mehreren der Speicherbänke (2) durchgeführt wird. Dazu wird eine Testschaltung (12) vorgesehen, die bewirkt, dass gleichzeitig mehrere Speicherbankauswahlleitungen (6) ausgewählt werden. Zum gleichzeitigen Auslesen kann weiterhin eine Vergleichereinrichtung (9) vorgesehen werden, die die gleichzeitig ausgelesenen Testdaten vergleicht und ein Speicherstatussignal generiert, wenn diese Testdaten voneinander abweichen.

Description

Die Erfindung betrifft ein Verfahren und eine integrierte Schaltung zum Testen eines Speichers mit mehreren Speicher­ bänken.

Beim Testen der Funktionsfähigkeit von Speichern werden üblicherweise Testdaten in den Speicher geschrieben und an­ schließend wieder in einen externen Tester ausgelesen. Im ex­ ternen Tester werden die ausgelesenen Daten dann mit den ein­ gespeicherten Testdaten verglichen, um festzustellen, ob eine Speicherzelle bzw. ein Speicherbereich defekt ist. Ein sol­ cher Testablauf wird gewöhnlich mehrfach mit unterschiedli­ chen Testdaten durchgeführt, die in den Speicher eingeschrie­ ben werden, um die verschiedenartigen möglichen Fehler zu er­ kennen. Dabei sind die Testdaten so gewählt, dass sie die physikalischen Gegebenheiten des Speichers berücksichtigen, d. h. es werden insbesondere Kopplungseffekte zwischen benach­ barten Leitungen und/oder Zellen getestet, indem diese ge­ zielt mit gleichen oder verschiedenen Inhalten beschrieben werden. Das häufige Schreiben und Auslesen beim Testen eines Speichers ist sehr zeitaufwendig und somit sehr kosteninten­ siv.

Durch die fortschreitende Integration von Speichern nimmt die zu testende Speichermenge eines Speicherbausteines laufend zu. Insbesondere die Bündelung mehrerer ihrem Aufbau nach gleichartiger Speicherfelder in sog. Speicherbänke führt dazu, dass die Speichermenge, die in einem Testablauf ge­ testet wird, sehr groß wird.

Es ist daher Aufgabe dieser Erfindung, ein Verfahren und eine integrierte Schaltung vorzusehen, womit die Zeit zum Testen eines Speichers mit mehreren Speicherbänken reduziert werden kann.

Diese Aufgabe wird durch die Verfahren nach den Ansprüchen 1, 2 und 5 sowie durch die integrierte Schaltung nach Anspruch 7 gelöst. Weitere vorteilhafte Ausführungsformen sind in den abhängigen Ansprüchen angegeben.

Erfindungsgemäß ist ein Verfahren zum Testen eines Speichers mit mehreren Speicherbänken vorgesehen. Die Speicherbänke weisen jeweils einen Speicherbereich auf, der adressierbar ist. In den adressierten Speicherbereich eines der Speicher­ bänke wird ein Testdatum geschrieben. Es ist weiterhin ein Testmodus vorgesehen, in dem gleichzeitig mehrere Speicher­ bänke ausgewählt werden können. Dadurch kann das Testdatum in den jeweils adressierten Speicherbereich der ausgewählten Speicherbänke geschrieben werden.

Bei den bislang üblichen Speicherkonfigurationen ist ein Speicher mit mehreren Speicherbänken aufgebaut, die nur ein­ zeln adressiert werden können. Das erfindungsgemäße Verfahren hat den Vorteil, dass es durch den Testmodus möglich ist, mehrere Speicherbänke gleichzeitig zu aktivieren, um ein an­ liegendes Datum gleichzeitig in die gemeinsam adressierten Speicherbereiche der ausgewählten Speicherbänke zu schreiben. Dies ist sinnvoll, da aufgrund des gleichartigen physikali­ schen Aufbaus jeder Speicherbank, die Speicherbänke beim Testen sinnvollerweise mit den gleichen Testdaten beschrieben werden. Somit kann das Hineinschreiben von Daten in die Spei­ cherbänke beim Testen parallel in mehrere Speicherbänke er­ folgen. Es ist daher möglich, beim Testen den Schreibvorgang in einen Speicher mit mehreren Speicherbänken um den Faktor der Anzahl der gleichzeitig ausgewählten Speicherbänke zu be­ schleunigen. Dadurch kann die Testzeit eines solchen Spei­ chers erheblich reduziert werden.

Gemäß einer weiteren bevorzugten Ausführungsform der Erfin­ dung ist ein Verfahren zum Testen eines Speichers vorgesehen, wobei aus dem adressiertem Speicherbereich der Speicherbänke ein jeweils eingespeichertes Testdatum ausgelesen wird. In einem Testmodus werden wiederum gleichzeitig mehrere Spei­ cherbänke ausgewählt, so dass jeweils gleichzeitig ein Test­ datum aus jeweils dem adressierten Speicherbereich der durch den Testmodus ausgewählten Speicherbänke gelesen wird. Diese Ausführungsform hat den Vorteil, dass durch das gleichzeitige Aktivieren mehrerer Speicherbänke das Auslesen von Testdaten aus den Speicherbänken beschleunigt werden kann.

Gemäß einer vorteilhaften Ausführungsform ist weiterhin vor­ gesehen, dass die ausgelesenen Testdaten miteinander ver­ glichen werden und ein Fehler festgestellt wird, wenn ein Testdatum des Speicherbereichs einer der ausgewählten Spei­ cherbänke zu dem Speicherbereich einer weiteren Speicherbank unterschiedlich ist. Dabei ist vorteilhaft, dass die gleich­ zeitig ausgelesenen Testdaten bereits in einem integrierten Speicher verarbeitet werden, so dass das Auslesen der Daten von dem integrierten Speicher in einen externen Tester kein Nadelöhr bei einem solchen Testablauf darstellt. Es ist somit möglich, zunächst zu überprüfen, ob die ausgelesenen Test­ daten der adressierten Speicherbereiche in den ausgewählten Speicherbänken identisch sind. Das an den externen Tester übermittelte Signal gibt lediglich an, ob der Vergleich iden­ tische oder nicht identische ausgelesene Testdaten ergeben hat.

Gemäß einer weiteren bevorzugten Ausführungsform ist diesbe­ züglich vorgesehen, dass, wenn der Vergleich ergibt, dass die ausgelesenen Testdaten identisch sind, die Testdaten an den externen Tester ausgegeben werden. Auf diese Weise ist es möglich, die an den Tester zurück zu übertragenden Testdaten in erheblichem Maße zu reduzieren, wodurch Testzeit einge­ spart werden kann.

Herkömmliche Testverfahren für Speicher werden üblicherweise durchgeführt, indem Testdaten nacheinander aus dem zu testen­ den Speicher ausgelesen werden und anschließend mit den je­ weiligen Sollwerten verglichen werden. Weichen ausgelesener Wert und Sollwert voneinander ab, ist eine defekte Speicher­ zelle erkannt. Im Gegensatz dazu, sieht das erfindungsgemäße Verfahren vor, mehrere Speicherbereiche in mehreren Speicher­ bänken zunächst auszulesen und die ausgelesenen Inhalte mit­ einander zu vergleichen. Weichen die ausgelesenen Werte von­ einander ab, bedeutet dies, dass mindestens eine der Spei­ cherbänke einen defekten Speicherbereich enthält. Dieses Ver­ fahren ist weniger zeitaufwendig als das Vergleichen des In­ halts des jeweiligen Speicherbereiches mit dem Sollwert.

Gemäß einer bevorzugten Ausführungsform ist weiterhin ein Verfahren vorgesehen, bei dem gemäß den erfindungsgemäßen Verfahren das Schreiben und das Lesen in jeweils mehrere Speicherbänke in einem Testablauf erfolgt. Dadurch ist es möglich, die Zeit zum Übertragen von Testdaten von und zum Tester erheblich zu reduzieren.

In der erfindungsgemäßen integrierten Testschaltung mit einen Speicher, der mehrere Speicherbänke aufweist, ist vorgesehen, dass jedes Speicherfeld einen Speicherbereich aufweist, der an einer Adresse mit einem Testdatum beschreibbar und ausles­ bar ist. Ferner umfasst die integrierte Schaltung eine Test­ schaltung, durch die gleichzeitig mehrere Speicherbänke akti­ vierbar sind. Auf diese Weise ist das Testdatum in die durch die Adresse adressierten Speicherbereiche der ausgewählten Speicherbänke schreibbar und das jeweils ausgelesene Test­ datum aus den jeweils adressierten Speicherbereichen der aus­ gewählten Speicherbänke auslesbar. Eine solche Einrichtung ist üblicherweise bei integriertem Speicherbausteinen mit mehreren Speicherbänken nicht vorgesehen, weil es für den herkömmlichen Betrieb eines Speichers nicht erforderlich ist, die Speicherbänke parallel anzusprechen. Diesbezüglich ist insbesondere das mehrfache Schreiben von identischen Testdaten in mehrere Speicherbereiche nicht sinnvoll. Gewöhnlich weisen die herkömmlichen integrierten Speicherbausteine einen Speicherbankauswahleingang auf, mit dem immer nur jeweils eine Speicherbank ausgewählt wird. Somit wird der Vorteil dieser Erfindung dadurch erreicht, dass mehrere Speicherbänke gleichzeitig für ein Schreiben oder Lesen ausgewählt werden, um die Testdaten in die durch die Adresse adressierten Spei­ cherbereiche der Speicherbänke parallel zu schreiben und an­ schließend die Testdaten aus dem jeweils adressierten Spei­ cherbereich parallel auszulesen, um Testzeit einzusparen.

Gemäß einer weiteren bevorzugten Ausführungsform der Erfin­ dung ist in der integrierten Schaltung weiterhin eine Ver­ gleicherschaltung vorgesehen, in welche die in den adres­ sierten Speicherbereichen gespeicherten Testdaten aus den ausgewählten Speicherbänken ausgelesen werden. Abhängig von den eingespeicherten Testdaten wird ein Speicherzustands­ signal erzeugt, wobei bevorzugterweise vorgesehen ist, dass das Speicherzustandssignal einen logischen Pegel aufweist, wenn alle ausgegebenen Testdaten identisch sind, und einen weiteren logischen Pegel aufweist, wenn mindestens ein ausge­ lesenes Testdatum der ausgelesenen Testdaten unterschiedlich ist. Auf diese Weise kann bereits in der integrierten Schal­ tung ein Test vorgenommen werden, der mit großer Fehlerab­ deckung defekte Speicherbereiche in den Speicherbänken er­ kennt. Dabei ist die Fehlerabdeckung umso größer, je mehr Speicherbänke gleichzeitig nach dem erfindungsgemäßen Verfah­ ren getestet werden.

Vorzugsweise ist weiterhin vorgesehen, dass die Vergleicher­ schaltung einen Datenausgang aufweist, über den die ausgele­ senen Testdaten eines der adressierten Speicherbereiche aus­ gegeben werden können. Dies ist insbesondere sinnvoll, um die Fehlerabdeckung des Testverfahrens zu erhöhen. Dieser Daten­ ausgang kann beispielsweise die ausgelesenen Testdaten als einen externen Tester senden, selbst wenn der Vergleich in der Vergleicherschaltung ergibt, dass in den jeweiligen Speicherbereichen der ausgewählten Speicherbänke gleiche Inhalte vorhanden sind.

Die Erfindung wird anhand der beigefügten Zeichnung näher er­ läutert.

Die einzige Figur zeigt einen Speicher 1 mit vier Speicher­ bänken 2 gleicher Größe. Die vier Speicherbänke 2 werden durch Zeilendecodierer 3 adressiert, die mit einem gemeinsa­ men Adressbus 4 verbunden sind. Im dargestellten Ausführungs­ beispiel ist der Adressbus 4 zwölf Bit breit, so dass jede Speicherbank 2 mit 4.096 Zeilenleitungen adressiert werden kann. Damit bei einem Schreibvorgang in den Speicher 1 nicht in jede Speicherbank 2 des Speichers 1 ein Datum in einen adressierten Speicherbereich eingeschrieben wird, ist für jede Speicherbank 2 eine Speicherbankauswahlleitung 6 vorge­ sehen, über die die jeweilige Speicherbank 2 selektierbar ist. Zum Schreiben eines Datums in einen Bereich des Spei­ chers 1 muss somit eine Adresse auf dem Adressbus 4 anliegen und eine der vier Speicherbänke 2 über die Speicherbankaus­ wahlleitungen 6 ausgewählt sein. Die Speicherbankauswahllei­ tungen 6 sind so geschaltet, dass immer nur jeweils eine der Speicherbankauswahlleitungen 6 eine Speicherbank 2 ausge­ wählt, die übrigen Speicherbänke dagegen nicht. Dazu sind die Speicherbankauswahlleitungen 6 mit einem Speicherbankadress­ leitungsdecodierer 7 verbunden. Um vier Speicherbankauswahl­ leitungen 6 nach dem beschriebenen Schema anzusteuern, sind zwei Speicherbankadressleitungen 5 notwendig, wobei die vier möglichen Zustände der Speicherbankadressleitungen 5 jeweils einer über die Speicherbankauswahlleitungen 6 ausgewählten Speicherbank 2 entsprechen. Dadurch wird erreicht, dass ein Datum, das an einen durch die Adresse auf dem Adressbus 4 adressierten Speicherbereich des Speichers 1 geschrieben wer­ den soll, immer nur in eine durch die Speicherbankadresslei­ tung 5 bestimmte Speicherbank 2 geschrieben wird. Es ist darüber hinaus im herkömmlichen Betrieb nicht vorgesehen, ein Datum in mehr als eine Speicherbank 2 gleichzeitig zu schrei­ ben.

Beim Testen eines Speichers ist es notwendig, den Speicher mit Daten zu beschreiben, und danach wieder auszulesen, um durch ein Vergleichen von geschriebenem und wieder ausgelese­ nem Wert festzustellen, ob der Speicher defekte Speicherbe­ reiche enthält. Da die Speicherbänke 2 des Speichers 1 ihrem Aufbau nach gleichartig sind und in gleicher Größe vorliegen, können diese gemäß einem vorgegebenen Testablauf mit den gleichen Daten beschrieben werden. Zum Beschleunigen des Testablaufs ist nun erfindungsgemäß vorgesehen, Testdaten gleichzeitig in den jeweils durch die Adresse auf dem Adress­ bus 4 adressierten Speicherbereich in jeder Speicherbank 2 zu schreiben. Da in herkömmlichen integrierten Speicherbaustei­ nen im Speicherbankadressdecodierer 7 nicht vorgesehen ist, mehr als eine der Speicherbankauswahlleitungen 6 gleichzeitig anzusteuern, um mehrere Speicherbänke 2 zu adressieren, ist weiterhin eine Testschaltung 12 vorgesehen, die sich vorzugs­ weise im Speicherbankadressdecodierer 7 befindet, und die er­ findungsgemäß mit einer Testmodeleitung 8 verbunden ist. Die Testschaltung 12 wird über die Testmodeleitung 8 aktiviert und bewirkt, dass unabhängig von der an der Speicherbank­ adressleitung 5 anliegenden Speicherbankadresse die Speicher­ bankauswahlleitungen 6 so geschaltet sind, dass alle Spei­ cherbänke 2 ausgewählt sind und somit ein zum Schreiben an­ liegendes Datum in jede Speicherbank 2 an die durch die Adresse auf dem Adressbus 4 anliegende Adresse geschrieben wird. Selbstverständlich kann auch vorgesehen sein, dass über die Testmodeleitung 8 nur eine Teilmenge der Speicherbankaus­ wahlleitungen 6 ausgewählt wird, wobei mit Hilfe der an der Speicherbankadressleitung 5 anliegenden Speicherbankadresse die jeweilige Teilmenge der Speicherbankauswahlleitungen 6 bestimmt wird.

Während beim normalen Betrieb des Speichers 1 durch die Spei­ cherbankadresse auf der Speicherbankadressleitung 5 und durch die Adresse auf dem Adressbus 4 adressierten Daten in einem Speicherbereich des Speichers 1 über einen (nicht gezeigten) Datenbus ausgelesen werden, werden bei der erfindungsgemäßen integrierten Schaltung die Daten an eine Vergleichereinrich­ tung 9 angelegt. Die Vergleichereinrichtung 9 legt beim nor­ malen Betrieb des Speichers 1 die aus einer der Speicherbänke 2 kommenden Daten an eine Datenausgangsleitung 10 an. Die Vergleichereinrichtung 9 ist ebenfalls mit der Testmodelei­ tung 8 verbunden. Ist die Testmodeleitung 8 aktiviert, sind, wie oben beschrieben, alle Speicherbänke 2 angesteuert, wo­ durch diese bei einem Schreibvorgang gleichzeitig beschrieben werden können und aus denen bei einem Lesevorgang gleichzei­ tig Daten aus jeder der Speicherbänke 2 in die Vergleicher­ einrichtung 9 auslesbar sind. In dem durch die Testmodelei­ tung 8 angezeigten Testmode vergleicht die Vergleicherein­ richtung 9 die ausgelesenen Speicherdaten miteinander. Dazu erhält die Vergleichereinrichtung 9 von jeder ausgewählten Speicherbank 2 z. B. ein zuvor nach dem oben beschriebenen Verfahren geschriebenes Datum von einem durch die Adresse auf der Adressleitung 4 adressierten Speicherbereich. Die Ver­ gleichereinrichtung 9 vergleicht diese Daten und sendet ein Fehlersignal über eine Speicherstatusleitung 11 an eine (nicht gezeigte) Testeinrichtung.

Auf diese Weise kann das Testen eines Speichers 1 mit mehre­ ren Speicherbänken 2 erheblich beschleunigt werden, da es möglich ist, die Speicherbänke 3 gleichzeitig zu beschreiben und gleichzeitig auszulesen, wobei beim Auslesen ein erster Test bereits in der Vergleichereinrichtung 9 vorgenommen wird. Diese Vergleichereinrichtung 9 ist vorzugsweise mit dem Speicher 1 in einer gemeinsamen integrierten Schaltung vorge­ sehen.

Selbst wenn beim Vergleichen der ausgelesenen Daten in der Vergleichereinrichtung 9 festgestellt wird, dass die in den Speicherbänken 2 gespeicherten Daten identisch sind, kann nicht ausgeschlossen werden, dass dennoch ein systematischer Fehler in dem Speicher 1 vorliegt, der bewirkt, dass alle Speicherbänke 2 der Speicher 1 an einer Adresse fehlerhaft sind. Aus diesem Grunde kann vorteilhafterweise vorgesehen sein, dass im durch die Testmodeleitung 8 angezeigten Test­ mode das in einer der Speicherbänke 2 gespeicherte Datum auf die Datenausgangsleitung 10 gelegt wird. Zeigt die Speicher­ statusleitung 11 an, dass unterschiedliche Daten in den Spei­ cherbänken 2 gespeichert sind, kann weiterhin vorgesehen sein, dass die Datenausgangsleitung einen codierten Status­ wert ausgibt, welcher die Art der Abweichung der Speicherda­ ten in den Speicherbänken 2 angibt.

Die in der vorangehenden Beschreibung, den Ansprüchen und der Zeichnung offenbarten Merkmale der Erfindung können sowohl einzeln als auch in beliebiger Kombination für die Verwirk­ lichung der Erfindung in ihren verschiedenen Ausführungsform wesentlich sein.

Bezugszeichenliste

1

Speicher

2

Speicherbank

3

Zeilendecodierer

4

Adressbuss

5

Speicherbankadressleitung

6

Speicherbank-Auswahlleitung

7

Speicherbankadressdecodierer

8

Testmodeleitung

9

Vergleichereinrichtung

10

Datenausgangsleitung

11

Speicherstatusleitung

12

Testschaltung

Claims (10)

1. Verfahren zum Testen eines Speichers (1) mit mehreren Speicherbänken (2), die jeweils einen adressierbaren Spei­ cherbereich aufweisen, wobei Testdaten in die adressierten Speicherbereiche der Speicherbänke (2) geschrieben werden, dadurch gekennzeichnet, dass in einem Testmodus mehrere Speicherbänke (2) zu gleich ausge­ wählt werden, um ein anliegendes Testdatum gleichzeitig in die gemeinsam adressierten Speicherbereiche der ausgewählten Speicherbänke (2) zuschreiben.

2. Verfahren zum Testen eines Speichers (1) mit mehreren Speicherbänken (2), die jeweils einen durch adressierbaren Speicherbereich aufweisen, wobei aus dem adressierten Spei­ cherbereich der Speicherbänke (2) jeweils ein Speicherdatum ausgelesen wird, dadurch gekennzeichnet, dass in einem Testmodus mehrere Speicherbänke (2) zugleich ausge­ wählt werden, um jeweils ein Speicherdatum gleichzeitig aus den gemeinsam adressierten Speicherbereichen der durch den Testmodus ausgewählten Speicherbänke (2) auszulesen.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die gelesenen Speicherdaten miteinander verglichen werden, wobei ein Fehler festgestellt wird, wenn das Speicherdatum des Speicherbereichs einer der ausgewählten Speicherbänke (2) zu dem Speicherdatum des Speicherbereichs einer weiteren Speicherbank (2) unterschiedlich ist.

4. Verfahren nach einem der Ansprüche 2 oder 3, dadurch ge­ kennzeichnet, dass die Speicherdaten der mehreren ausgewähl­ ten Speicherbänke (2) parallel gelesen werden.

5. Verfahren zum Testen eines Speichers (1) mit mehreren Speicherbänken (2), die jeweils einen adressierbaren Speicherbereich aufweisen, wobei zum Testen Testdaten in die adressierten Speicherbereiche der Speicherbänke (2) geschrie­ ben werden und anschließend aus den adressierten Speicherbe­ reichen die eingespeicherten Testdaten ausgelesen werden, dadurch gekennzeichnet, dass in einem Testmodus mehrere Speicherbänke (2) zugleich ausge­ wählt werden, um ein anliegendes Testdatum gleichzeitig in die gemeinsam adressierten Speicherbereiche der ausgewählten Speicherbänke (2) zu schreiben und anschließend das einge­ speicherte Testdatum aus den gemeinsam adressierten Speicher­ bereichen der ausgewählten Speicherbänke wieder auszulesen.

6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die ausgelesenen Testdaten miteinander verglichen werden, wo­ bei ein Fehler festgestellt wird, wenn das ausgelesene Test­ datum des Speicherbereichs einer der ausgewählten Speicher­ bänke (2) zu dem Testdatum des Speicherbereichs einer weite­ ren Speicherbank (2) unterschiedlich ist.

7. Integrierte Schaltung mit einem Speicher (1), der meh­ rere Speicherbänke (2), wobei jede Speicherbank (2) einen Speicherbereich aufweist, der an einer Adresse auslesbar und mit, einem Testdatum beschreibbar ist, dadurch gekennzeichnet, dass eine Testschaltung (12) vorgesehen ist, durch die gleichzei­ tig mehrere Speicherbänke (2) aktivierbar sind, so dass ein anliegendes Testdatum gleichzeitig die gemeinsamen adres­ sierten Speicherbereiche der ausgewählten Speicherbänke (2) schreibbar und das eingespeicherte Testdatum gleichzeitig auslesbar ist.

8. Integrierte Schaltung nach Anspruch 7, dadurch gekenn­ zeichnet, dass eine Vergleicherschaltung (9) vorgesehen ist, in welche die eingespeicherten Testdaten der adressierten Speicherbereiche der ausgewählten Speicherbänke (2) auslesbar sind und wobei abhängig von den ausgelesenen Testdaten ein Speicherzustandssignal erzeugt wird.

9. Integrierte Schaltung nach Anspruch 8, dadurch gekenn­ zeichnet, dass das Speicherzustandssignal angibt, ob die aus­ gelesenen Testdaten der adressierten Speicherbereiche der ausgewählten Speicherbänke identisch sind.

10. Integrierte Schaltung nach einem der Ansprüche 8 oder 9, dadurch gekennzeichnet, dass die Vergleicherschaltung (9) ei­ nen Datenausgang für die ausgelesenen Testdaten aufweist.