DE4241327C2

DE4241327C2 - Halbleiterspeichervorrichtung

Info

Publication number: DE4241327C2
Application number: DE4241327A
Authority: DE
Inventors: Koreaki Fujita; Masayuki Yamashita; Masamitsu Shimasaki
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-12-12
Filing date: 1992-12-08
Publication date: 1995-06-01
Anticipated expiration: 2012-12-09
Also published as: DE4241327A1; US5416740A; KR960002014B1; JPH05166396A; KR930014623A

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeichervor richtung. Insbesondere betrifft die Erfindung eine Halbleiter speichervorrichtung mit einem Redundanzspeicherzellenfeld zum Reparieren von Defekten. Dabei ist die vorliegende Erfindung insbesondere auf einen statischen Speicher mit wahlfreiem Zugriff (SRAM) anwendbar, der eine Datenvergleichsschaltung aufweist, zum Durchführen eines Tests vor einer Auslieferung.

Üblicherweise enthält ein Halbleiterspeicher, wie ein statischer Speicher für wahlfreiem Zugriff (nachfolgend als SRAM bezeichnet) oder ein dynamischer Speicher für wahlfreien Zugriff (nachfolgend als DRAM bezeichnet) eine Redundanzschal tung zum Erhöhen der Produktionsausbeute. Wenn ein Defekt in einem hergestellten Halbleiterspeicher existiert, wird dieser durch die Funktion einer Redundanzschaltung behoben. Genauer gesagt wird bei einem herkömmlichen Halbleiterspeicher eine Zeile oder eine Spalte mit einer fehlerhaften Speicherzelle funktionell durch eine vorbestimmte Zeile oder Ersatzspalte ersetzt.

Obwohl die vorliegende Erfindung allgemein auf einen Halb leiterspeicher anwendbar ist, wie einen SRAM oder DRAM, bezieht sich die folgende Beschreibung auf den Fall, bei dem die vor liegende Erfindung beispielhaft auf einen SRAM angewendet wird.

Die Fig. 12 zeigt ein Blockschaltbild eines herkömmlichen SRAM mit einer Redundanzschaltung. Wie in Fig. 12 gezeigt, umfaßt ein SRAM 100 ein Speicherzellenfeld 80 zum Speichern von Daten, einen Zeilendekoder 82, der auf ein Zeilenadreßsignal RA rea giert, zum Auswählen einer Wortleitung WL im Speicherzellenfeld 80, einen Spaltendekoder 83, der auf ein Spaltenadreßsignal CA reagiert, zum Auswählen einer Spalte im Speicherzellenfeld 80, eine Schreibtreiberschaltung 84 sowie einen Leseverstärker 85. Der SRAM 100 umfaßt ferner eine Ersatzspeicherzellenspalte 81 als Redundanzschaltung, eine Adreßprogrammierschaltung 86 zum Programmieren einer Defektadresse, die einen Ort angibt, an dem ein Defekt vorliegt, sowie eine I/O-Programmierschaltung 87.

Während des Betriebs aktiviert der Zeilendekoder 82 eine Wort leitung WL im Speicherzellenfeld 80 als Reaktion auf das extern angelegte Zeilenadreßsignal RA. Der Spaltendekoder 83 wählt eine zuzugreifende Spalte als Reaktion auf das extern angelegte Spaltenadreßsignal CA aus. Genauer gesagt schaltet der Spal tendekoder 83 selektiv ein Transmissionsgatter TG1 ein, das mit einer Spalte verbunden ist, auf die zuzugreifen ist, so daß deren Bitleitung elektrisch mit dem Schreibtreiber 84 oder dem Leseverstärker 85 verbunden werden kann. Während des Schreib betriebes wird daher ein extern angelegtes Eingabedatensignal Di in die vom Zeilendekoder 82 und Spaltendekoder 83 ausge wählte Speicherzelle eingeschrieben. Bei der Leseoperation verstärkt andererseits der Leseverstärker 85 ein Datensignal, das aus der durch den Zeilendekoder 82 und den Spaltendekoder 83 ausgewählten Speicherzelle ausgelesen wurde, und das ver stärkte Signal wird als Ausgabedatensignal Do bereitgestellt.

Wenn ein Fehler in einer gewissen Speicherzellenspalte festge stellt wird, wird die defekte Speicherzellenspalte funktionell durch die Ersatzspeicherzellenspalte 81 wie folgt ersetzt. Eine Defektadresse, die einen Ort der defekten Speicherzellspalte angibt, wird in die Adreßprogrammierschaltung 86 einprogram miert, indem selektiv eine Sicherung (nicht gezeigt) durchge brannt wird. Die Adreßprogrammierschaltung 86, die eine nicht gezeigte Übereinstimmungserkennungsschaltung aufweist, erkennt eine Übereinstimmung des extern angelegten Spaltenadreßsignals CA mit dem programmierten Adreßsignal. Ein Übereinstimmungser kennungssignal CO wird dann an die I/O-Schaltung 87 angelegt.

Eine Sicherung in der I/O-Programmierschaltung 87 (nicht ge zeigt) ist vorher selektiv durchgebrannt worden, so daß eine Bitleitung in der Ersatzspeicherzellenspalte 81 über die Über tragungsgatterschaltung TG2 mit der Schreibtreiberschaltung 84 und/oder dem Leseverstärker 85 verbunden ist. Als Ergebnis, wenn das Spaltenadreßsignal CA mit dem programmierten Adreßsi gnal übereinstimmt, wird Zugriff auf die Ersatzspeicherzellen spalte 81 anstelle des normalen Zugriffs auf das Speicherzel lenfeld 80 vorgenommen. Zu diesem Zeitpunkt ist die Übertra gungsgatterschaltung TG1 ausgeschaltet.

Während die Fig. 12 das Speicherzellenfeld 80 und dessen Pe ripherieschaltungen 82, 83, . . . zeigt, aus Gründen einer Ver einfachung der Beschreibung, umfaßt ein herkömmlicher SRAM allgemein eine Mehrzahl von Speicherzellenfeldern sowie Peri pherieschaltungen dafür. Genauer gesagt, während die Fig. 12 nur einen Block eines Speicherzellenfeldes und dessen Peri pherieschaltungen zeigt, ist in der Praxis eine Mehrzahl (bei spielsweise 64) von Blöcken vorgesehen.

Da eine oder zwei Ersatzspeicherzellenspalten (oder -zeilen) in jedem der Speicherzellenfelder 80, wie in Fig. 12 gezeigt, vorgesehen sind, umfaßt ein SRAM mit einer Mehrzahl von (bei spielsweise 64) Speicherzellenfeldern 64 oder 128 Speicherzel lenspalten (oder -zeilen).

Nachdem ein SRAM mit einem Defekt durch Benutzung einer Er satzspeicherzellenspalte wie oben beschrieben repariert wurde, wird der folgende Test vor der Auslieferung in einer Herstel lungsstätte für Halbleitervorrichtungen durchgeführt. Ein Testmodussignal wird zuerst extern an den SRAM angelegt, so daß der SRAM in einen Testmodus versetzt werden kann. Im Testmodus werden Testdaten in zwei Speicherzellenfelder innerhalb des SRAM eingeschrieben. Die eingeschriebenen Testdaten, insbeson dere die zwei gespeicherten Daten der zwei Speicherzellenfelder werden dann gelesen. Die zwei gelesenen Daten werden an eine Vergleichsschaltung angelegt, zum Erkennen, ob diese Daten miteinander übereinstimmen. Wenn die zwei gelesenen Daten übereinstimmen, wird festgestellt, ob ein Defekt im SRAM re pariert worden ist, und wenn keine Übereinstimmung festgestellt wird, was anzeigt, daß der SRAM einen weiteren Defekt enthält, wird eine weitere Maßnahme zum Reparieren des Defekts durch geführt.

Allgemein kann eine Vergleichsschaltung zwei Daten mit jeweils mehreren Bits (beispielsweise 8 Bits) vergleichen. Genauer ge sagt kann eine Vergleichsschaltung eine Übereinstimmung von zwei gelesenen Daten mit jeweils entsprechenden Bits feststel len. Da eine Übereinstimmungserkennungsoperation das Vorliegen eines Defektes in einer Mehrzahl von Speicherzellen bestimmen kann, kann eine Überprüfung vor dem Ausliefern innerhalb eines kurzen Zeitraumes abgeschlossen werden.

Die Fig. 13 ist ein Schaltbild der Übertragungsgatterschal tungen TG1 und TG2 aus Fig. 12. Wie in Fig. 13 gezeigt, ist die Übertragungsgatterschaltung TG1 zwischen einem Bitlei tungspaar BLa und BLb sowie einem Datenleitungspaar DLa und DLb in einem normalen Speicherzellenfeld verbunden, während die Übertragungsgatterschaltung TG2 zwischen einem Bitleitungspaar RBLa und RBLb sowie dem Datenleitungspaar DLa und DLb in einer Ersatzspeicherzellenspalte verbunden ist. Die Übertragungsgat terschaltung TG1 wird als Reaktion auf ein Spaltenauswahlsignal mit hohem Pegel Y_L eingeschaltet, das von einem nicht gezeigten Spaltendekoder angelegt wird, so daß das Bitleitungspaar BLa und BLb mit dem Datenleitungspaar DLa und DLb elektrisch ver bunden ist. Obwohl ein Spannungsversorgungspotential Vcc an das Gate eines NMOS-Transistors 89 angelegt wird, womit der Tran sistor 89 eingeschaltet wird, wird das Spaltenauswahlsignal Y_L mit seinem Potential nicht beeinflußt, durch eine hohe Ein schaltkapazität des Transistors 89. Daher wird das Spaltenaus wahlsignal mit hohem Pegel Y_L korrekt an die Ubertragungsgat terschaltung TG1 über eine Sicherung 88 angelegt.

Wenn ein Defekt in einer Speicherzelle MC1 existiert, wird die Sicherung 88 durchgebrannt, und das Erdpotential wird über den Transistor 89 an die Übertragungsgatterschaltung TG1 angelegt, die dann ausgeschaltet ist. Wenn andererseits ein Spalten adreßsignal zum Auswählen der die Speicherzelle MC1 enthalten den Spalte angelegt wird, wird ein Signal mit hohem Pegel RY über die I/O-Programmierschaltung 87 an die Übertragungsgat terschaltung TG2 angelegt, die dann eingeschaltet wird. Folg lich wird die MC1 enthaltende Spalte mit der Ersatzspeicher zellenspalte 81 funktionell ersetzt.

Wie oben beschrieben umfaßt ein herkömmlicher Halbleiterspei cher eine Mehrzahl von Speicherzellenfeldern sowie eine oder zwei Ersatzspeicherzellenspalten für jedes Speicherzellenfeld. Daher kann ein SRAM mit 64 Speicherzellenfeldern beispielsweise 64 oder 128 fehlerhafte Speicherzellenspalten oder -zeilen er setzen. In der Praxis wird allerdings eine derartig große Re paraturfähigkeit nicht benötigt, da experimentiell derart viele Defekte nicht in einem Halbleiterspeicher existieren können.

Bei dem oben erwähnten SRAM wurde beispielsweise experimentell festgestellt, daß höchstens zehn oder weniger Defekte vorliegen können. Mit anderen Worten, ein herkömmlicher Halb leiterspeicher enthält eine zu große Anzahl von Ersatzspei cherspalten oder -zeilen, die aus einer praktischen Sicht un nötig ist und einer höheren Integration entgegensteht.

Außerdem kann eine herkömmliche Ersatzspeicherzellenspalte oder -zeile nicht zum Reparieren einer Spalte bzw. Zeilen in anderen Speicherzellenfeldern benutzt werden, da sie für das jeweilige Speicherzellenfeld vorgesehen ist. Genauer gesagt, wenn ein Defekt in mehr als zwei Speicherzellenspalten oder -zeilen vorliegt, können diese nicht repariert werden, da diese nur durch Benutzen der einen oder zwei Ersatzspeicherzellenspalten oder -zeilen repariert werden können.

Aus der DE 40 01 223 A1 ist bereits eine Halbleiterspeichervorrichtung bekannt, die eine Mehrzahl von Blöcken mit in Zeilen und Spalten angeordneten Speicherzellen, einen Redundanzblock, der gemeinsam für alle Blöcke vorgesehen ist, mit in Zeilen und Spalten angeordneten Redundanzspeicherzellen, eine Defektadressenspeichervorrichtung zum Speichern eines Defektadreßsignals, eine Adreßübereinstimmungserkennungsvorrichtung zum Erkennen einer Übereinstimmung eines extern angelegten Adreßsignals mit einem Defektadreßsignal und eine Redundanzzugriffsvorrichtung zum Zugreifen auf den Redundanzblock anstelle auf einen der Mehrzahl von Blöcken aufweist.

Aufgabe der vorliegenden Erfindung ist es daher, eine Halbleiterspeichervorrichtung mit einem Redundanzblock zu schaffen, wobei Herstellung und Zugriff auf den Redundanzblock effizienter gestaltet und das Erkennen des Vorliegens eines Fehlers vereinfacht werden soll.

Die Aufgabe wird durch die Halbleiterspeichervorrichtung nach dem Patentanspruch 1 gelöst.

Vorteilhafte Weiterbildungen sind in den Unteransprüchen beschrieben.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren.

Von den Figuren zeigt

Fig. 1 ein Blockschaltbild eines SRAM zum Verdeutlichen einer Ausführungsform;

Fig. 2 ein Blockschaltbild der in Fig. 1 gezeigten Adreßprogrammierschaltung;

Fig. 3 ein Schaltbild der in Fig. 2 gezeigten Siche rungsschaltung;

Fig. 4 ein Schaltbild der in Fig. 2 gezeigten Gruppen auswahlschaltung;

Fig. 5 ein Schemaschaltbild einer Schaltung des Redun danzspeicherzellenfeldes und der Schalteinheit, wie in Fig. 1 gezeigt;

Fig. 6 ein Schaltbild einer Defektspaltenbestimmungs schaltung in der in Fig. 1 gezeigten I/O-Pro grammierschaltung;

Fig. 7 ein Schaltbild einer Dekoderschaltung für Defekt spaltenbestimmungscodes in der in Fig. 1 gezeig ten I/O-Programmierschaltung;

Fig. 8 ein Schaltbild einer Schaltsteuersignalverteiler schaltung in der in Fig. 1 gezeigten I/O-Pro grammierschaltung;

Fig. 9 ein Blockschaltbild der in Fig. 1 gezeigten Se lektorschaltung;

Fig. 10 ein Schaltbild der in Fig. 9 gezeigten Schalt einheit;

Fig. 11 ein Schaltbild der in Fig. 1 gezeigten Ver gleichsschaltung;

Fig. 12 ein Blockschaltbild eines herkömmlichen SRAM mit einer Redundanzschaltung; und

Fig. 13 ein Schaltbild einer in Fig. 12 gezeigten Über tragungsgatterschaltung.

Wie in Fig. 1 gezeigt, umfaßt der SRAM 200 ingesamt 64 Blöcke, die jeweils ein Speicherzellenfeld umfassen, sowie einen Re dundanzblock RB, der ein Redundanzspeicherzellenfeld 1 auf weist. Zur Vereinfachung der Beschreibung sind nur vier Blöcke BL1-BL4 in Fig. 1 gezeigt. Einer der Blöcke, beispielsweise der Block BL3, umfaßt ein in acht Bereiche eingeteiltes Spei cherzellenfeld, ein Zeilendekoder, einen Spaltendekoder, eine Leseverstärkerschaltung mit acht Leseverstärkern (nicht gezeigt) sowie eine Schreibtreiberschaltung (WD). In jedem Block ist eine Basisschaltungskonfiguration eines Speicherzel lenfeldes und der peripheren Zugriffschaltungen dieselbe wie bei einem herkömmlichen SRAM, mit der Ausnahme, daß eine Er satzspeicherzellenspalte oder -zeile nicht in jedem Block vor gesehen ist.

Der Redundanzblock RB umfaßt das Redundanzspeicherzellenfeld 1 mit insgesamt 16 Redundanzspeicherzellenspalten, einen Zeilen dekoder (RD)2 sowie eine Schalteinheit 13 zum selektiven Zu greifen auf das Redundanzspeicherzellenfeld. Der Zeilendekoder 2 aktiviert selektiv eine Wortleitung (nicht gezeigt) im Redundanzspeicherzellenfeld als Reaktion auf ein Zeilenadreß signal RA, das über einen Adreßbus 11 angelegt wird. Die Schalteinheit 13 reagiert auf das aktivierte der Signale CO1- CO16, die von einer Adreßprogrammierschaltung 3 angelegt werden, zum Verbinden einer entsprechenden der Redundanzspei cherzellenspalten mit der Leseverstärkerschaltung und/oder der Schreibtreiberschaltung.

Ein Test vor dem Ausliefern kann bestimmen, ob ein Defekt in den insgesamt 64 Speicherzellenfeldern vorliegt. Wenn ein De fekt in einer Spalte eines gewissen Speicherzellenfeldes vor liegt, wird eine Adresse zum Angeben einer Position der defek ten Speicherzellenspalte (nachfolgend als "Defektadresse" bezeichnet) in die Adreßprogrammierschaltung 3 einprogrammiert. Die Adreßprogrammierschaltung 3 kann insgesamt 16 Defekt adressen programmieren.

Wenn ein externer Zugriff auf die defekte Speicherzellenspalte verlangt wird, erkennt die Adreßprogrammierschaltung 3 eine Übereinstimmung der programmierten Adresse mit der extern an gelegten Spaltenadresse und legt ein Übereinstimmungserken nungssignal (eines der Signale CO1-CO16) und Gruppenauswahl signale GS1 und GS2 an eine I/O-Programmierschaltung 4 an.

Die I/O-Programmierschaltung 4 reagiert auf das Übereinstim mungserkennungssignal und die Gruppenauswahlsignale GS1 und GS2, die von der Adreßprogrammierschaltung 3 angelegt werden, zum Anlegen von Schaltsteuersignalen S11-S18 und S21-S28 an Selektoren 5a bzw. 5b. Jeder der Selektoren 5a und 5b umfaßt acht nicht gezeigte Schalteinheiten, die selektiv als Reaktion auf die Schaltsteuersignale S11-S18 oder S21-S28 einge schaltet werden, so daß ein Zugriff auf die Redundanzspeicher zellenspalte anstelle des Zugriffs auf die defekte Speicher zellenspalte vorgenommen wird.

Eine Testmoduserkennungsschaltung 8 erkennt ein Anlegen einer extern angelegten hohen Spannung HV, die als "Super VCC" be zeichnet wird (etwa 7 Volt, in dem Fall, daß die Versorgungs spannung 5 Volt beträgt), erkennt ein externes Bestimmen des Testmodus und gibt ein Testmodussignal TM aus. Die Selektor schaltungen 5a und 5b legen aus einem Speicherzellenfeld aus gelesene Daten an einen Ausgabepuffer 10 an, wenn an sie nicht das Testmodussignal CM angelegt wird. Der Ausgabepuffer 10 stellt dann die gelesenen Daten als Ausgabedaten Do bereit. Wenn andererseits mit dem Testmodussignal TM angesteuert, legen die Selektorschaltungen 5a und 5b aus einem Speicherzellenfeld ausgelesene Daten an eine Vergleichsschaltung 6 an. Die Ver gleichsschaltung 6 reagiert auf das Testmodussignal TM zum Er kennen, ob die zwei von den Selektorschaltungen 5a und 5b an gelegten Daten übereinstimmen. Ein das Ergebnis des Erkennens anzeigendes Signal wird nach außen über den Ausgabepuffer 10 bereitgestellt. Wenn die Vergleichsschaltung 6 ein Überein stimmungserkennungssignal erzeugt, zeigt dieses an, daß kein Defekt in der Speicherzellenspalte existiert, die die zwei ge lesenen Daten speichert, und wenn die Vergleichsschaltung 6 ein eine Nichtübereinstimmung anzeigendes Signal bereitstellt, be deutet dies, daß ein Defekt in der Speicherzellenspalte existiert, die die zwei gelesenen Daten speichert.

Ein Eingabepuffer 9 empfängt ein externes Eingabedatensignal Di, das dorthinein eingeschrieben wird, und legt das Eingabe datensignal Di an die Schreibtreiberschaltung (WD) an, so daß das Eingabedatensignal Di in eine Speicherzelle eingeschrieben wird, die durch einen Zeilendekoder oder Spaltendekoder be stimmt wird.

Die folgende Beschreibung verdeutlicht den in Fig. 1 gezeigten SRAM 200 weiter im Detail. Die Fig. 2 ist ein Blockschaltbild der in Fig. 1 gezeigten Adreßprogrammierschaltung 3. Während die Adreßprogrammierschaltung 3 insgesamt 16 Schaltungsblöcke umfaßt, ist der i-te Block 3i in Fig. 2 gezeigt. Wie in Fig. 2 gezeigt, umfaßt der Adreßprogrammierschaltungsblock 3i Sicherungsschaltungen 31-39 zum Programmieren einer Defektadresse, AND-Gatter 301-305 zum Erkennen einer Überein stimmung von extern angelegten Spaltenadressen CA0-CA9 und der programmierten Defektadresse, sowie eine Gruppenauswahl schaltung 30i zum Erzeugen der Gruppenauswahlsignale GS1 und GS2. Jede der Sicherungsschaltungen 31-39 empfängt zwei ent sprechende von insgesamt 10 Bits der Spaltenadreßsignale CA0- CA9.

Wie in Fig. 3 gezeigt, umfaßt beispielsweise die Sicherungs schaltung 31 AND-Gatter 311-314 zum Vordekodieren der Spal tenadreßsignale CA0 und CA1 sowie Sicherungen 315 und 316 zum Programmieren. Ein Defektadreßsignal mit zwei Bits kann programmiert werden, indem selektiv die zwei Sicherungen 315 und 316 durchgebrannt werden. Wenn die Sicherungen 315 und 316 verbunden sind, stellen die Inverter 317 und 318 jeweils Hoch pegelspannungen bereit, während die Inverter 317 und 318 Nie drigpegelspannungen ausgeben, wenn die Sicherungen 315 und 316 durchgebrannt sind. Das AND-Gatter 311 erzeugt eine Spannung mit hohem Pegel, wenn Spaltenadreßsignale mit hohem Pegel CA0 und CA1 angelegt werden, und das AND-Gatter 312 erzeugt eine Hochpegelspannung, wenn das Hochpegelsignal CA0 und das Nie drigpegelsignal CA1 angelegt werden.

Das AND-Gatter 313 erzeugt eine Hochpegelspannung, wenn das Niedrigpegelsignal CA0 und das Hochpegelsignal CA1 angelegt werden, und das AND-Gatter 314 erzeugt ein Hochpegelausgangs signal, wenn die Hochpegelsignale CA0 und CA1 angelegt werden.

Wenn daher beispielsweise die Sicherungen 315 und 316 verbunden sind, sind die Übertragungsgatter 319 und 318 eingeschaltet. Wenn in diesem Fall die Spaltenadreßsignale CA0 und CA1 mit ho hem Pegel angelegt werden, erzeugt das AND-Gatter 311 ein Hoch pegelsignal C₀₁ über die Übertragungsgatter 319 und 318. Mit anderen Worten, nur wenn die 2 Bitdefektadressen, die durch eine "Verbindung" der Sicherungen 315 und 316 programmiert wurde, und die Spaltenadresse CA0 und CA1 übereinstimmen, erzeugt die Sicherungsschaltung 31 das Hochpegelsignal C₀₁. Das Signal C₀₁ wird dann an das AND-Gatter 301, in Fig. 2 gezeigt, angelegt.

Als Ergebnis erzeugt der i-te Adreßprogrammierschaltungsblock 3i, in Fig. 2 gezeigt, ein Hochpegel-Adreßübereinstimmungser kennungssignal COi, nur wenn die programmierte 10-Bitdefekt adresse und die extern angelegte Spaltenadresse CA0-CA9 übereinstimmen. Die Gruppenauswahlschaltung 30i ist in Fig. 4 dargestellt.

Wie in Fig. 4 gezeigt, umfaßt die Gruppenauswahlschaltung 30i eine Sicherung 320 zum Programmieren, NAND-Gatter 321 und 322, Übertragungsgatter 323 und 324 sowie NOR-Gatter 325 und 326. Das NOR-Gatter 325 empfängt die Adreßübereinstimmungserken nungssignale CO1-CO16, die von anderen Adreßprogrammier schaltungen (nicht gezeigt) ausgegeben werden. Das NOR-Gatter 326 empfängt ein Ausgabesignal des NOR-Gatters 325 und das Signal COi.

Während des Betriebes, wenn die Sicherung 320 durchgebrannt ist, empfangen das NAND-Gatter 321 und 322 eine Niedrigpegel spannung bzw. eine Hochpegelspannung, so daß das NAND-Gatter 321 eine Hochpegelspannung bereitstellt, während das NAND- Gatter 322 als Inverter dient. Wenn andererseits die Sicherung 320 verbunden ist, dient das NAND-Gatter 321 als Inverter, während das NAND-Gatter 322 eine Hochpegelspannung bereit stellt.

Wenn eine Übereinstimmung für eine der programmierten Defekt adressen erkannt wird, erzeugt das NOR-Gatter 325 eine Nie drigpegelspannung, während, wenn keine Übereinstimmung für alle programmierten Defektadressen erkannt wird, das NOR-Gatter 325 eine Hochpegelspannung erzeugt. Das NOR-Gatter 326 stellt eine Niedrigpegelspannung bereit, wenn keine Übereinstimmung für alle programmierten Defektadressen erkannt wird. Die Übertra gungsgatter 323 und 324 werden eingeschaltet, und Ausgabespan nungen der NAND-Gatter 321 und 322 werden als Gruppenauswahl signale GS1 und GS2 bereitgestellt.

Wenn eine Übereinstimmung für eine der programmierten Defekt adressen erkannt wird, die nicht im i-ten Adreßprogrammier schaltungsblock 3i erzeugt wird, erzeugt das NOR-Gatter 326 eine Spannung auf hohem Pegel. Die Übertragungsgatter 323 und 324 werden dann ausgeschaltet, und daher werden die Gruppen auswahlsignale GS1 und GS2 nicht bereitgestellt.

Wenn eine Übereinstimmung in dem i-ten Adreßprogrammierschal terblock 3i erkannt wird, erzeugt das NOR-Gatter 326 eine Spannung mit niedrigem Pegel, und die Übertragungsgatter 323 und 324 werden dann eingeschaltet. Das Adreßübereinstimmungs erkennungssignal CO1 auf hohem Pegel wird an die NAND-Gatter 321 und 322 angelegt, so daß eines der NAND-Gatter 321 und 322, das als Inverter dient, eine Niedrigpegelspannung ausgibt. Die Gruppenauswahlsignale GS1 und GS2 mit zueinander invertierten Spannungspegeln werden daher in Abhängigkeit von einem Verbin dungszustand der Sicherung 320 ausgegeben.

Die Fig. 5 ist ein Schemaschaltbild einer Schaltung des Redundanzspeicherzellenfeldes 1 und der Schalteinheit 13, wie in Fig. 1 gezeigt. Wie in Fig. 5 gezeigt, enthält das Re dundanzspeicherzellenfeld 1 die Speicherzellen MC in Zeilen und Spalten angeordnet. Das Redundanzspeicherzellenfeld 1 enthält insgesamt 16 Redundanzspeicherzellenspalten RCL1-RCL16. Wortleitungen WL1 und WL2 werden selektiv durch den in Fig. 1 gezeigten Zeilendekoder 2 aktiviert.

Eine Schalteinheit 13 umfaßt Übertragungsgatterschaltungen 701-716, die jeweils mit einer entsprechenden Redundanzspeicher zellenspalte verbunden sind. Jede der Übertragungsgatterschal tungen 701-716 wird als Reaktion auf ein entsprechendes der Adreßübereinstimmungserkennungssignal CO1-CO16 eingeschaltet, die von der Adreßprogrammierschaltung 3 angelegt werden. Bei spielsweise wird das Übertragungsgatter 701 als Reaktion auf das Übereinstimmungserkennungssignal CO1 auf hohem Pegel eingeschaltet, so daß ein Bitleitungspaar BLa und BLb in der Redundanzspeicherzellenspalte RCL mit einem Datenleitungspaar DLa und DLb verbunden wird. Wenn daher ein Spaltenadreßsignal, das mit einer in der Adreßprogrammierschaltung programmierten Defektadresse übereinstimmt, extern angelegt wird, wird eine der Übertragungsgatterschaltungen 701-716 als Reaktion auf die Adreßübereinstimmungserkennungssignale CO1-CO16 einge schaltet, so daß auf eine der Redundanzspeicherzellenspalten RCL1-RCL16 zugegriffen wird.

Die folgende Beschreibung erklärt die in Fig. 1 gezeigte I/O- Programmierschaltung 4. Die I/O-Programmierschaltung 4 umfaßt 16 Defektspaltenbestimmungsschaltungen 4a₁-4a₁₆, entsprechend 16 Adreßprogrammierschaltungsblöcken, eine Dekoderschaltung 4b für einen defekten Spaltencode sowie die Schaltsteuersignal verteilungsschaltungen 4c und 4d. Da gleichzeitig auf acht Spalten in einem Speicherzellenfeld durch ein extern angelegtes Spaltenadreßsignal zugegriffen werden kann, ist es nötig, eine defekte Speicherzellenspalte zu programmieren, daß auf sie nicht zugegriffen wird. Mit anderen Worten, da ein falsches Datum aus der Defektspeicherzellspalte ausgelesen werden kann, ist es nötig, ein aus der Redundanzspeicherzellenspalte ausge lesenes Datum anstelle des aus der defekten Speicherzellen spalte ausgelesenen bereitzustellen. Das Bestimmen oder Pro grammieren der einen Defekt aufweisenden Spalte in den acht Spalten, auf die als Reaktion auf eine Defektadresse zuge griffen werden kann, wird durch selektives Durchbrennen von Sicherungen in den Defektspaltenbestimmungsschaltungen 4a₁- 4a₁₆ durchgeführt.

In Fig. 6 ist die i-te Schaltung 4a_i der Defektspaltenbe stimmungsschaltungen 4a₁₆ gezeigt. Die Defektspaltenbestim mungsschaltung 4a_i umfaßt Sicherungen 421-423 zum Program mieren, NAND-Gatter 424-426, Übertragungsgatter 427-429 sowie NOR-Gatter 430 und 431.

Wenn während des Betriebes das Adreßübereinstimmungserken nungssignal COi auf niedrigem Pegel steht, stellen die NAND- Gatter 424 und 426 stets Spannungen auf hohem Pegel bereit, unabhängig von den Verbindungszuständen der Sicherungen 421- 423. Wenn daher die Übertragungsgatter 427 und 429 eingeschal tet sind, werden Defektspaltenbezeichnungssignale auf niedrigem Pegel (oder Defektspaltenbezeichnungscodes) DCL1-DCL3 be reitgestellt.

Wenn das Adreßübereinstimmungserkennungssignal COi auf hohem Pegel angelegt wird, stellen die NAND-Gatter 424-426 Signale bereit, die von den Verbindungszuständen der Sicherungen 421- 423 abhängen. Wenn die Sicherung 412 beispielsweise durchver bunden ist, empfängt das NAND-Gatter 424 eine Hochpegelspan nung. Das NAND-Gatter 424 erzeugt ein Niedrigpegelsignal, so daß das Defektspaltenbestimmungssignal DCL1 einen hohen Pegel einnimmt. Wenn die Sicherung 421 durchgebrannt wird, empfängt das NAND-Gatter 424 eine Niedrigpegelspannung. Das NAND-Gatter 424 erzeugt ein Signal auf niedrigem Pegel, so daß das Signal DCL niedrigen Pegel einnimmt.

Zusammengefaßt, wenn eine Übereinstimmung in dem entsprechenden Adreßprogrammierschaltungsblock 3i erkannt wird, an welchen das Hochpegelsignal COi angelegt wird, nimmt jedes der Defektspal tenbezeichnungssignale DCL1-DCL3 hohen Pegel bzw. niedrigen Pegel ein, in Abhängigkeit von der Verbindung oder Unterbre chung der entsprechenden Sicherung. Wenn das Adreßübereinstim mungssignal COi auf niedrigem Pegel angelegt wird, werden De fektspaltenbezeichnungssignale DCL1-DCL3 sämtlichst auf nie drigem Pegel bereitgestellt. Selektives Durchbrennen der drei Sicherungen 421-423 erlaubt es, daß eine der acht Speicher zellenspalten, die durch ein Spaltenadreßsignal bezeichnet werden kann, bestimmt oder programmiert wird.

Die drei in Fig. 6 gezeigten Übertragungsgatter 427-429 arbeiten wie folgt. Zuerst, wenn alle Adreßübereinstimmungs adreßerkennungssignale CO1-CO16 auf niedrigem Pegel stehen, legt das NOR-Gatter 430 ein Hochpegelsignal an das NOR-Gatter 431 an. Das NOR-Gatter 431 erzeugt ein Niedrigpegelsignal, so daß die Übertragungsgatter 427-429 eingeschaltet werden. Da in diesem Fall das Adreßübereinstimmungserkennungssignal COi auf niedrigem Pegel steht, werden die Defektspaltenbezeich nungssignale DCL1-DCL3, die alle auf hohem Pegel stehen, durch das Übertragungsgatter 427-429 bereitgestellt.

Zweitens, wenn sich das Signal COi auf niedrigem Pegel befin det, wobei eines der anderen Adreßübereinstimmungserkennungs signale CO1-CO16 (mit Ausnahme von COi) sich auf hohem Pegel befindet, legt das NOR-Gatter 430 ein Niedrigpegelsignal an das NOR-Gatter 431 an. Zwei Niedrigpegelsignale empfangend, erzeugt das NOR-Gatter 431 ein Hochpegelsignal, so daß die Übertra gungsgatter 427-429 ausgeschaltet werden. Dies verhindert eine Kollision von Defektspaltenbezeichnungssignalen, die von mehr als einer Defektspaltenbezeichnungsschaltung bereitge stellt werden.

Wenn das Hochpegeladreßübereinstimmungserkennungssignal COi bereitgestellt wird, erzeugt das NOR-Gatter 431 ein Niedrig pegelsignal. Die Übertragungsgatter 427-429 werden dann eingeschaltet, und die Defektspaltenbestimmungssignale DCL1- DCL3, die in Abhängigkeit von den Verbindungszuständen der Sicherungen 421-423 bestimmt werden, werden bereitgestellt.

Die Fig. 7 zeigt ein Schaltbild der Dekoderschaltung 4b für Defektspaltenbestimmungscodes, die in der in Fig. 1 gezeigten I/O-Programmierschaltung 4 erzeugt werden. Wie in Fig. 7 ge zeigt, ist die Dekoderschaltung 4b mit dem Ausgang der 16 De fektspaltenbestimmungsschaltungen 4a₁-4a₁₆ verbunden. Eine der Defektspaltenbestimmungsschaltungen 4a₁-4a₁₆ erzeugt die Defektspaltenbestimmungscodes DCL1-DCL3 als Reaktion auf die Adreßübereinstimmungserkennungssignale CO1-CO16.

Die Dekoderschaltung 4b umfaßt NAND-Gatter 441-448 zum Deko dieren sowie NOR-Gatter 449 und 450. Wenn sich alle Adreßüber einstimmungserkennungssignale CO1-CO16 auf niedrigem Pegel befinden, stehen die Defektspaltenbestimmungssignale DCL1- DCL3 auf niedrigem Pegel, so daß die Dekoderschaltung 4b die Schaltsteuersignale S1-S8 erzeugt, die alle auf niedrigem Pegel stehen.

Wenn sich eines der Adreßübereinstimmungserkennungssignale CO1- CO16 auf hohem Pegel befindet, erzeugt eine der Defektspal tenbestimmungsschaltungen 4a₁-4a₁₆ die Defektspaltenbestim mungscodes DCL1-DCL3. Die Defektspaltenbestimmungscodes DCL1- DCL3 werden durch die NAND-Gatter 441-448 dekodiert, und eines der Schaltsteuersignale S1-S8 wird auf niedrigen Pegel gebracht. Die Schaltsteuersignale S1-S8 werden an in Fig. 8 gezeigte Verteilungsschaltungen 4c bis 4d angelegt.

Wie in Fig. 8 gezeigt, umfaßt die Schaltsteuersignalvertei lungsschaltung 4c NOR-Gatter 451-458, jeweils mit zwei Ein gängen. Ein Eingang von jedem der NOR-Gatter 451-458 empfängt das Gruppenauswahlsignal GS1, das von der Adreßprogrammier schaltung 3 angelegt wird. Die anderen Eingänge von jedem der NOR-Gatter 451-458 empfangen ein entsprechendes der Schalt steuersignale S1-S8. Die Schaltsteuersignalverteilungsschal tung 4d weist denselben Aufbau wie die Schaltung 4c auf. Die Verteilungsschaltung (Distributionsschaltung) 4d wird als Reaktion auf das Gruppenauswahlsignal GS2 gesteuert.

Wenn eine Gruppe 1 ausgewählt wird, das heißt wenn das Signal GS1 mit niedrigem Pegel angelegt wird, legen die NOR-Gatter 451- 458 ein invertiertes Signal SL11-SL18 der Eingabesignale S1-S8 an eine Selektorschaltung 5a an. Die Distributorschaltung 4c legt die Schaltsteuersignale S11-S18 mit einem Hochpegel signal an die Selektorschaltung 5a an. Zu diesem Zeitpunkt legt die Distributorschaltung 4d an eine Selektorschaltung 5b Si gnale S21-S28 an, die alle auf niedrigem Pegel stehen, als Reaktion auf das Hochpegel-Gruppenauswahlsignal GS2. Daher wird bei dem obigen Beispiel das Schalten zum Reparieren einer defekten Speicherzellenspalte nur in Selektorschaltung 5a durchgeführt.

Die Fig. 9 ist ein Blockschaltbild der Selektorschaltung 5a aus Fig. 1. Die Selektorschaltung 5b weist ebenfalls denselben Schaltungsaufbau wie die Selektorschaltung 5a auf. Wie in Fig. 9 gezeigt, umfaßt die Selektorschaltung 5a Schalteinheiten SL1- SL8, die jeweils zwei Schaltelemente besitzen. Beispielsweise umfaßt die Schalteinheit SL1 ein Schaltelement SW11, das als Reaktion auf das Schaltsteuersignal S11 gesteuert wird, sowie ein Schaltelement SW21, das als Reaktion auf das Testmodussignal TM gesteuert wird. Jedes der Schaltelemente SW11-SW18, die in der Schalteinheit SL1-SL8 vorgesehen sind, wird jeweils als Reaktion auf ein entsprechendes Signal der Schaltsteuersignale S11-S18 gesteuert. Die Schaltelemente SW21-SW28, die in den Schalteinheiten SL1-SL8 vorgesehen sind, werden als Reaktion auf das Testmodussignal TM gesteuert.

Erste Anschlüsse der Schaltelemente SW11-SW18 empfangen Da tensignale D1-D8, die aus normalen Speicherzellenfeldern ausgelesen wurden. Zweite Anschlüsse der Schaltelemente SW11- SW18 empfangen ein Lesedatum DR von einem Redundanzspeicher zellenfeld. Erste Anschlüsse der Schaltelemente SW21-SW28 sind mit dem Ausgabepuffer 10 verbunden. Zweite Anschlüsse der Schaltelemente SW21-SW28 sind mit der Vergleichsschaltung 6 verbunden.

Während des Betriebes, wenn sich nur das Signal S11 innerhalb der Schaltsteuersignale S11-S18 als Beispiel auf hohem Pegel befindet, wird das Schaltelement SW11 auf ein verbunden, auf der Seite des Redundanzspeicherzellenfeldes, und das Lesedatum DR des Redundanzspeicherzellenfeldes wird über das Schaltele ment SW11 an das Schaltelement SW21 anstelle des Datums D1 an gelegt. Wenn ein Testmodus bestimmt ist, wird das angelegte Datum über das Schaltelement SW21 an die Vergleichsschaltung 6 angelegt, während anderersseits, wenn der Testmodus nicht be stimmt ist, das angelegte Datum an den Ausgabepuffer 10 ange legt wird.

Die Fig. 10 ist ein Schaltbild der Schalteinheiten SL1 aus Fig. 9. Wie in Fig. 10 gezeigt, enthält die Schalteinheit SL1 Übertragungsgatter 51 und 52, die als Reaktion auf das Schalt steuersignal S11 gesteuert werden, Übertragungsgatter 53 und 54, die als Reaktion auf das Testmodussignal TM gesteuert werden, sowie einen NMOS-Transistor 55. Wenn während des Betriebes sich das Signal S11 als Beispiel auf hohem Pegel be findet, wird das Übertragungsgatter 51 eingeschaltet. Wenn sich das Testmodussignal TM auf niedrigem Pegel befindet, wird das Übertragungsgatter 53 eingeschaltet. Bei dem obigen Beispiel wird das Lesedatum DR aus dem Redundanzspeicherzellenfeld über die Transmissionsgatter 51 und 53 an die Vergleichsschaltung 6 angelegt.

Die Fig. 11 ist ein Schaltbild der Vergleichsschaltung 6 aus Fig. 1. Die Vergleichsschaltung 6, obgleich sie zum Erkennen einer Übereinstimmung zwischen zwei Datensignalen mit jeweils acht Bit geeignet ist, ist nur als Schaltungsbereich gezeigt, der ein entsprechendes Paar von Bits der zwei Daten aus Fig. 1 vergleicht. Wie in Fig. 11 gezeigt, umfaßt eine Vergleichs schaltung 6j für das j-te Bit ein Übertragungsgatter 60, das ein Bitsignal DA1 eines ersten Datensignales empfängt, einen Inverter 63, der ein Bitsignal eines zweiten Datensignales em pfängt, einen PMOS-Transistor 61 sowie einen NMOS-Transistor 62.

Wenn die Signale DA1 und DA2 sich beide auf hohem Pegel befin den, erzeugt der Inverter 63 eine Spannung auf niedrigem Pegel. Eine Spannung auf niedrigem Pegel wird als Vergleichsergebnis signal CMPj bereitgestellt, wobei der Transistor 62 einge schaltet ist. Wenn sich die Signale DA1 und DA2 beide auf nie drigem Pegel befinden, werden das Übertragungsgatter 60 und der Transistor 61 eingeschaltet, so daß eine Spannung auf niedrigem Pegel als Signal CMPj bereitgestellt wird.

Wenn sich das Signal DA1 auf niedrigem Pegel befindet und sich das Signal DA2 auf hohem Pegel befindet, wird nur der Transi stor 61 eingeschaltet, so daß das Signal CMPj bereitgestellt wird. Wenn andererseits sich das Signal DA1 auf hohem Pegel befindet und das Signal DA2 sich auf niedrigem Pegel befindet, werden das Übertragungsgatter 60 und der Transistor 62 einge schaltet, so daß das Signal CMPj auf hohem Pegel bereitgestellt wird.

Folglich erzeugt die Vergleichsschaltung 6j das Niedrigpegel signal CMPj, wenn eine Übereinstimmung der Eingabebitsignale DA1 und DA2 erkannt wird, und erzeugt das Hochpegelsignal CMPj, wenn es nicht erkannt wird. Die in Fig. 1 gezeigte Ver gleichsschaltung 6 umfaßt acht Schaltungen 6j, die in Fig. 11 gezeigt sind, jeweils zwei Lesedaten mit acht Bit vergleichend. Signale CMP1-CMP8, die das Ergebnis des Vergleichs angeben, werden über den Ausgabepuffer 10 nach außen ausgegeben, wodurch es dem SRAM 200 in einer kurzen Frist ermöglicht wird zu ent scheiden, ob darin Defekte vorliegen.

Wie aus dem obigen zu ersehen ist, sind bei dem in Fig. 1 ge zeigten SRAM 200 ein Maximum von 16 Defektadressen, die einen Ort von fehlerhaften Speicherzellenspalten angeben, in der Adreßprogrammierschaltung 3 programmiert. Da acht Speicherzel lenfelder bei dieser Ausführungsform vorliegen, auf die durch eine Defektadresse zugegriffen werden kann (acht nicht gezeigte Leseverstärker arbeiten gleichzeitig), wird eine Bestimmung einer Spalte, in welcher ein Defekt vorliegt, durch Program mieren der I/O-Programmierschaltung 4 vorgenommen.

Wenn eine Spaltenadresse extern angelegt wird, die mit der programmierten Defektadresse übereinstimmt, legt die Adreß programmierschaltung 3 ein Adreßübereinstimmungserkennungssignal (eines der Signale CO1-CO16) an die I/O-Programmierschaltung 4 und die Schalteinheit 13 an. Die Schalteinheit 13 legt an eine Leseverstärkerschaltung ein Lesedatum aus einer Redundanzspeicherzellenspalte an, die durch das Adreßüberein stimmungserkennungssignal im Redundanzspeicherzellenfeld 1 bezeichnet wurde. Die Lesedaten vom Redundanzspeicherzellenfeld werden an die Selektorschaltungen 5a und 5b angelegt.

Die I/O-Programmierschaltung 4 reagiert auf das von der Adreß programmierschaltung 3 angelegte Adreßübereinstimmungserken nungssignal und erzeugt die Schaltsteuersignale S11-S18 sowie S21-S28 entsprechend eines darin enthaltenden Programms. Die Signale S11-S18 und S21-S28 werden an die Selektorschal tung 5a bzw. 5b angelegt, als Reaktion auf die Gruppenauswahl signale GS1 und GS2. Durch selektives Schalten in den Selek torschaltungen 5a und 5b werden die Lesedaten aus der bezeich neten Redundanzspeicherzellenspalte selektiv anstelle der Le sedaten aus dem defekten Speicherzellenfeld bereitgestellt.

Im Testmodus erkennt die Vergleichsschaltung 6 eine Überein stimmung zwischen zwei von den Selektorschaltungen 5a und 5b angelegten Daten, die jeweils acht Bit aufweisen, so daß ein Defekt, der in dem Speicherzellenfeld verbleibt, in einer kurzen Zeit erkannt werden kann.

Der in Fig. 1 gezeigte SRAM 200 umfaßt insgesamt 64 Blocks, das heißt 64 Speicherzellenfelder. Da jedes Speicherzel lenfeld keine Ersatzspeicherzellenzeile oder -spalte enthält, ist ein Redundanzspeicherzellenfeld 1 mit 16 Redun danzspeicherzellenspalten vorgesehen, was das hinreichende Reparieren eines Defektes im SRAM 200 gestattet. Da eine Er satzspeicherzellenspalte oder -zeile nicht nötig für jedes Speicherzellenfeld ist, kann eine höhere Integration erreicht werden.

Zusätzlich, wenn mehr als zwei Defekte in einem Speicherzel lenfeld vorliegen, können diese Defekte durch das Redundanz speicherzellenfeld 1 repariert werden. Selbst in dem Fall, daß die Anzahl von Speicherzellenspalten und -zeilen, auf die über eine Spaltenadresse oder eine Zeilenadresse zugegriffen werden kann, wenn benötigt erhöht wird, ist eine Vergrößerung des Re dundanzspeicherzellenfeldes nicht nötig, das bedeutet, daß eine Designänderung einfach durchgeführt werden kann. Da ferner eine Ersatzspeicherzellenspalte oder -zeile nicht für jedes Spei cherzellenfeld vorgesehen ist, kann die Länge eines Datenbusses verkürzt werden, und Zugriff mit höherer Geschwindigkeit er reicht werden.

Bei der obigen Ausführungsform wurde die Erfindung bezüglich eines auf einem SRAM angewendeten Ausführungsbeispieles be schrieben, allerdings ist diese Erfindung allgemein auf eine Halbleiterspeichervorrichtung anwendbar.

Claims

1. Halbleiterspeichervorrichtung mit
einer Mehrzahl von Blöcken (BL1, BL2 . . .), die jeweils mindestens ein Speicherzellenfeld aufweisen, wobei das Speicherzellenfeld in Zeilen und Spalten angeordnete Speicherzellen aufweist,
einem einzelnen Redundanzblock (RB), der gemeinsam für alle der Blöcke vorgesehen ist, zum Ersetzen einer beliebigen defekten Spalte in einem Speicherzellenfeld der Mehrzahl von Blöcken, wobei der Redundanzblock in Zeilen und Spalten angeordnete Redundanzspeicherzellen aufweist,
einer Defektadressenspeichervorrichtung (31-39) zum Speichern eines Defektadreßsignals, das einen defekten Bereich in der Mehrzahl von Blöcken anzeigt,
einer Adreßübereinstimmungserkennungsvorrichtung (301-305) zum Erkennen einer Übereinstimmung eines extern angelegten Adreßsignals mit dem Defektadreßsignal, das in der Defektadressenspeichervorrichtung gespeichert ist,
einer Redundanzzugriffsvorrichtung (5a, 5b), die auf die Adreßübereinstimmungserkennungsvorrichtung reagiert, zum Zu greifen auf den Redundanzblock anstelle eines die übereinstimmende Defektadresse enthaltenden Blockes,
einer Testmoduserkennungsvorrichtung (8) zum Erkennen einer Bestimmung eines externen Testmodus, und
einer Übereinstimmungs-/Nichtübereinstimmungs-Erkennungsvorrichtung (6), die auf die Testmoduserkennungsvorrichtung reagiert, zum Lesen von Daten aus einem Speicherzellenfeld der Mehrzahl von Blöcken und zum Erkennen einer Übereinstimmung bzw. Nichtübereinstimmung der gelesenen Daten, wobei, wenn in einem Speicherzellenfeld der Mehrzahl von Blöcken eine defekte Spalte existiert, die Übereinstimmungs-/Nichtübereinstimmungs-Erkennungsvorrichtung Daten aus einer entsprechenden und für das Ersetzen vorgesehenen Spalte in dem Redundanzblock liest, anstelle die Daten aus der defekten Spalte in der diese Spalte enthaltenden Blöcke zu lesen.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch ge kennzeichnet, daß
die Defektadressenspeichervorrichtung eine Mehrzahl von De fektadressenprogrammiervorrichtungen (31-39) aufweist, zum Programmieren einer Mehrzahl von Defektadressensignalen, die eine Mehrzahl von defekten Bereichen in der Mehrzahl von Blöcken anzeigen, und
die Adreßübereinstimmungserkennungsvorrichtung eine Mehrzahl von programmierten Adreßübereinstimmungserkennungsvorrichtun gen (31-39, 301-305) aufweist, zum Erkennen einer Über einstimmung des extern angelegten Adreßsignales und eines Adreßsignales, das in der Mehrzahl von Defektadressenpro grammiervorrichtungen programmiert ist.

3. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß
der Redundanzblock eine Mehrzahl von Redundanz speicherzellenbereichen (701-706) aufweist, die jeweils einer der Mehrzahl von programmierten Adreßübereinstimmungserken nungsvorrichtungen entsprechen, und
die Redundanzzugriffsvorrichtung auf eine entsprechende der Mehrzahl von Redundanzspeicherzellenbereichen zugreift, als Reaktion auf eine entsprechende der Mehrzahl von programmierten Adreßübereinstimmungserkennungsvorrichtungen.

4. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Redundanzzugriffsvorrichtung eine Datenauswahlvorrichtung (5a, 5b) aufweist, zum Bereitstellen von aus dem Redundanz block ausgelesenen Daten anstelle der aus der Mehrzahl von Blöcken ausgelesener Daten, als Re aktion auf die Adreßübereinstimmungserkennungsvorrichtung.

5. Halbleiterspeichervorrichtung nach Anspruch 4, dadurch ge kennzeichnet, daß
die Redundanzzugriffsvorrichtung ferner eine Zeilenauswahlvorrichtung (2) aufweist, die auf ein extern angelegtes Zeilenadreßsignal reagiert, zum Auswählen einer Zeile im Redundanzblock, auf die zuzugreifen ist, und
eine Spaltenauswahlvorrichtung (13) aufweist, die auf die Adreßübereinstimmungserkennungsvorrichtung reagiert, zum Aus wählen einer Spalte im Redundanzblock, auf die zuzugreifen ist.

6. Halbleiterspeichervorrichtung nach Anspruch 4 oder 5, da durch gekennzeichnet, daß die Redundanzzugriffsvorrichtung ferner eine Leseverstärkervorrichtung aufweist, die zwischen dem Re dundanzblock und der Datenauswahlvorrichtung ver bunden ist, zum Verstärken von aus dem Redundanzblock ausgelesenen Daten.

7. Halbleiterspeichervorrichtung nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, daß die Mehrzahl von Redundanzspeicherzellenbereichen eine Mehrzahl von Redundanzspeicherzellenspalten (701-716) aufweist.

8. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Halbleiterspeichervorrichtung ein statischer Speicher mit wahl freiem Zugriff (SRAM) ist.

9. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Blöcke eine erste Gruppe (BL1, BL2) mit mindestens einem Speicherzellenfeld sowie eine zweite Gruppe (BL3, BL4) mit mindestens einem Speicherzellenfeld aufweisen, wobei der einzelne Redundanzblock gemeinsam für die erste und die zweite Gruppe vorgesehen ist.

10. Halbleiterspeichervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Redundanzzugriffsvorrichtung aufweist:
eine erste Auswahlvorrichtung (5a), die auf die Adreßübereinstimmungserkennungsvorrichtung reagiert, zum selektiven Bereitstellen von

i) Mehrbitdaten, die aus der ersten Blockgruppe ausgelesen wurden, oder von
ii) Mehrbitdaten, die eine Mehrzahl von Bits aufweisen, ausschließlich eines Bits, das einer defekten Spalte in der ersten Blockgruppe entspricht, und zusätzlich einem Bit aus dem Redundanzblock

eine zweite Auswahlvorrichtung (5b), die auf die Adreßübereinstimmungserkennungsvorrichtung reagiert, zum selektiven Bereitstellen von

i) Mehrbitdaten, die aus der zweiten Blockgruppe ausgelesen wurden, oder von
ii) Mehrbitdaten, die eine Mehrzahl von Bits aufweisen, ausschließlich eines Bits, das einer defekten Spalte in der zweiten Blockgruppe entspricht, und zusätzlich einem Bit aus dem Redundanzblock,

und die Übereinstimmungs-/Nichtübereinstimmungs-Erkennungsvorrichtung (6) zum Erkennen einer Übereinstimmung/Nichtübereinstimmung von jeweiligen ausgewählten Daten der ersten und zweiten Auswahlvorrichtung ausgebildet ist.

11. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 10, gekennzeichnet durch
eine Mehrzahl von Datenleseleitungsgruppen, die entsprechend der Mehrzahl von Blöcken vorgesehen ist, wobei jede Gruppe eine Mehrzahl von Datenleseleitungen aufweist, zum Übertragen von Mehrbitdaten aus einem Speicherzellenfeld, welches in einem entsprechenden Block enthalten ist,
eine Redundanzdatenleseleitung, die mit dem Redundanzblock verbunden ist, zum Übertragen von Ein-Bit- Daten von dem Redundanzspeicherzellenfeld.

12. Halbleiterspeichervorrichtung nach Anspruch 9, gekennzeichnet durch
eine Mehrzahl von ersten Datenleseleitungen, die entsprechend der ersten Gruppe vorgesehen ist, zum Übertragen von Mehrbitdaten aus einem in der ersten Gruppe enthaltenen Speicherzellenfeld und
einer Mehrzahl von zweiten Datenleseleitungen, die entsprechend der zweiten Gruppe vorgesehen ist, zum Übertragen von Mehrbit-Daten aus einem in der zweiten Gruppe enthaltenen Speicherzellenfeld.