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Die
vorliegende Erfindung betrifft einen integrierten Speicher mit Speicherzellen,
die in wenigstens einem ersten und zweiten Speicherzellenblock angeordnet
sind, die jeweils Spaltenleitungen und Zeilenleitungen aufweisen,
bei dem die Speicherzellen jeweils mit einer der Zeilenleitungen
zur Auswahl einer der Speicherzellen und mit einer der Spaltenleitungen
verbunden sind, sowie ein Verfahren zum Betrieb eines solchen Speichers.
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Integrierte
Speicher weisen im allgemeinen Speicherzellen auf, die häufig in
mehreren getrennten gleichartigen Speicherzellenblöcken angeordnet sind.
Diese weisen üblicherweise
jeweils adressierbare Spaltenleitungen und Zeilenleitungen auf.
Diese können
beispielsweise Bitleitungen beziehungsweise Wortleitungen sein,
in deren Kreuzungspunkten die Speicherzellen angeordnet sind. Die
Speicherzellen sind dabei jeweils mit einer der Zeilenleitungen,
die jeweils zur Auswahl einer der Speicherzellen dienen, und mit
einer der Spaltenleitungen verbunden.
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Bei
einem Zugriff auf eine der Speicherzellen wird im allgemeinen die
betreffende Zeilenleitung über
einen Decoder ausgewählt.
Nach der Auswahl der betreffenden Zeilenleitung liegen an den entsprechenden
Spaltenleitungen Datensignale der Speicherzellen entlang der Zeilenleitung
an. Ein Datensignal einer ausgewählten
Speicherzelle wird in einem Leseverstärker des Speicherzellenfeldes
bewertet und verstärkt.
Bei einem Lesezugriff werden die Datensignale ausgewählter Speicherzellen
zur Weiterverarbeitung ausgelesen. Bei einem Schreibzugriff werden
zu schreibende Datensignale in ausgewählte Speicherzellen eingeschrieben.
Die zu schreibenden Datensignale werden dazu beispielsweise von
außerhalb
des Speichers an den betreffenden Leseverstärker angelegt. Für einen
sogenannten Refresh-Vorgang beispielsweise eines DRAM-Speichers
werden die bewerteten und verstärkten
Datensignale direkt in die betreffenden Speicherzellen zurückgeschrieben.
Weist ein Speicher mehrere getrennte Speicherzellenblöcke auf,
die auch als sogenannte Speicherbänke bezeichnet werden, erfolgen die
beschriebenen Vorgänge üblicherweise
jeweils getrennt für
jeden der Speicherbänke.
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Ein
Speicherzellenzugriff erfolgt im allgemeinen in einem Zugriffszyklus,
in dem beispielsweise jeweils eine betreffende Speicherzelle ausgewählt wird,
der entsprechende Leseverstärker
aktiviert wird, ein Schreibbefehl angelegt wird und abschließend die
ausgewählte
Zeilenleitung wieder deaktiviert wird. In einem Normalbetrieb des
Speichers erfolgt ein Speicherzellenzugriff im allgemeinen nur auf Speicherzellen
einer der Speicherbänke.
Das heißt, für einen
Speicherzellenzugriff wird während
eines Zugriffszyklus nur eine der Speicherbänke beziehungsweise deren Leseverstärker aktiviert.
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Insbesondere
während
eines Testbetriebs eines Speichers, in dem im allgemeinen eine gleiche Information
in mehrere Speicherzellen eingeschrieben und wieder ausgelesen wird,
ergibt sich eine Zeitersparnis gegenüber einem Normalbetrieb des
Speichers, indem für
einen Speicherzellenzugriff während eines
Zugriffszyklus Speicherzellen mehrerer Speicherbänke parallel mit der Information
beschrieben werden. Dazu ist es insbesondere erforderlich, mehrere
Speicherbänke
beziehungsweise deren Leseverstärker
parallel zu aktivieren (sogenannte Multibankaktivierung). Durch
das parallele Aktivieren einer größeren Anzahl von Leseverstärkern kann
das Problem entstehen, daß der
kurzzeitig entstehende summierte Strombedarf zu einem Einbruch der
Versorgungsspannung führt.
Um diesen unerwünschten Spannungseinbruch
zu vermeiden, ist es in diesem Fall erforderlich, die Anzahl der
parallel zu aktivierenden Speicherbänke beziehungsweise deren Leseverstärker zu
be schränken,
so daß die
Versorgungsspannung annähernd
konstant bleibt. Der Zeitbedarf für einen Testbetrieb ist dadurch
vergleichsweise erhöht.
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US 6,049,502 betrifft ein
Multibankspeichersystem, bei dem in einem Testmodus und in einem Nichttestmodus
auf verschiedene Speicherbänke gleichzeitig
zugegriffen werden kann, wobei nach einem Speicherzugriff alle Speicherbänke gleichzeitig mittels
eines Vorladebefehls PRE vorgeladen werden. Dadurch kann ein Schreibvorgang
beschleunigt werden.
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DE 39 08 723 A1 betrifft
eine Halbleiterspeichereinrichtung mit einer Mehrzahl von Speicherzellen
und Leseverstärkern
in einem ersten Speicheranordnungsgebiet und Speicherzellen und
Leseverstärker
in einem zweiten Speicheranordnungsgebiet. Bei einem Lesebetrieb
werden zunächst
die Leseverstärker
in einem Gebiet, das eine durch ein Adressiersignal bezeichnete
Speicherzelle aufweist, aktiviert, und erst dann werden die Leseverstärker in
dem anderen Gebiet aktiviert. Da der Verstärkerbetrieb der Leseverstärker sequentiell
erfolgt, wird als Ergebnis erreicht, dass ein Spitzenwert eines
durch die Verstärkung
aufgenommenen Stroms reduziert werden kann.
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DE 32 23 599 A1 betrifft
ein Verfahren zum Betrieb eines integrierten Speichers, bei dem
bei Nichtaktivierung eines Leseverstärkers eine Aktivierung einer
Deaktivierungsschaltung für
Zeilenleitungen erfolgt.
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Die
Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zum Betrieb
eines integrierten Speichers der eingangs genannten Art anzugeben,
durch das insbesondere der Zeitbedarf für einen Testbetrieb des Speichers
vergleichsweise gering gehalten werden kann.
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Außerdem ist
es Aufgabe der vorliegenden Erfindung, einen integrierten Speicher
der eingangs genannten Art anzugeben, bei dem insbesondere ein vergleichsweise
geringer Zeitbedarf zum Test des Speichers ermöglicht ist.
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Die
Aufgabe betreffend das Verfahren wird gelöst durch ein Verfahren zum
Betrieb eines integrierten Speichers gemäß Patentanspruch 1.
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Die
Aufgabe betreffend den integrierten Speicher wird gelöst durch
einen integrierten Speicher gemäß Patentanspruch
6.
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Gemäß dem erfindungsgemäßen Verfahren werden
die Speicherzellenblöcke
des Speichers beziehungsweise deren Leseverstärker während eines Zugriffszyklus
zueinander zeitlich versetzt aktiviert. Dadurch wird insbesondere
erreicht, daß ein
durch die Aktivierung entstehender Strombedarf in einem gewissen
Zeitraum verteilt ist, so daß kein
kurzzeitiger, vergleichsweise großer Spannungseinbruch der Versorgungsspannung
entsteht. Demgemäß können prinzipiell
beliebig viele unabhängige
Speicherzellenblöcke
beziehungsweise Speicherbänke
zeitlich gestaffelt aktiviert werden. Da die jeweiligen Leseverstärker zur
Bewertung des jeweiligen Datensignals jedoch quasi parallel in einem
Zugriffszyklus aktiviert werden, kann insbesondere in einem Testbetrieb
der Zeitbedarf für
einen Schreibzugriff vergleichsweise gering gehalten werden.
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Die
zeitliche Staffelung der Aktivierung der Leseverstärker wird
gemäß dem erfindungsgemäßen integrierten
Speicher durch die Steuerschaltung gesteuert. Die Steuerschaltung
ist vorteilhaft derart realisiert, daß beispielsweise nur ein Aktivierungsbefehl von
einem externen Testgerät
oder einem Controller angelegt werden muß, die zeitversetzte Aktivierung der
Speicherzellenblöcke
beziehungsweise der Leseverstärker
hingegen von der Steuerschaltung selbst vorgenommen werden.
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In
einer Ausführungsform
des erfindungsgemäßen Speichers
enthält
die Steuerschaltung eine Speichereinrichtung zur Speicherung von
Information, in welcher zeitlichen Reihenfolge die Leseverstärker des
ersten und zweiten Speicherzellenblocks aktivierbar sind. Beispielsweise
ist in der Speichereinrichtung gespeichert, daß zuerst der Leseverstärker des
ersten Speicherzellenblocks und anschließend der Leseverstärker des
zweiten Speicherzellenblocks aktiviert wird.
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In
einer weiteren vorteilhaften Ausführungsform des integrierten
Speichers enthält
die Steuerschaltung Verzögerungsglieder
zur Steuerung des zeitlichen Ablaufs der Aktivierung der Leseverstärker des
ersten und zweiten Speicherzellenblocks. Anhand der Verzögerungsglieder
können
Signale abgeleitet werden, die zur Steuerung des zeitlichen Ablaufs
der Aktivierung der Leseverstärker
dienen. Die Einstellung der Verzögerungsglieder
kann beispielsweise im Designprozeß des Speichers erfolgen. Ebenso
ist es möglich,
die Verzögerungsglieder
beispielsweise über
programmierbare Elemente wie Laser Fuses entsprechend einzustellen.
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In
einer anderen vorteilhaften Ausführungsform
des integrierten Speichers ist die Steuerschaltung mit einem Anschluß für ein Taktsignal
verbunden, anhand dessen der zeitliche Ablauf der Aktivierung der
Leseverstärker
des ersten und zweiten Speicherzellenblocks steuerbar ist. Die zeitliche Steuerung
des Ablaufs wird dabei von dem Taktsignal abgeleitet.
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In
einer vorteilhaften Ausführungsform
des erfindungsgemäßen Verfahrens
wird der Leseverstärker
beispielsweise des zweiten Speicherzellenblocks dann aktiviert,
wenn der Strombedarf des zuvor aktivierten Leseverstärkers des
ersten Speicherzellenblocks einen maximalen Betrag überschritten hat.
Für den
Fall, daß zuerst
der Leseverstärker
des zweiten Speicherzellenblocks aktiviert wird, wird in umgekehrter
Reihenfolge verfahren. Durch ein derartiges Vorgehen wird ein vergleichsweise
großer
Einbruch der Versorgungsspannung weitgehend verhindert.
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Das
erfindungsgemäße Verfahren
ist in ähnlicher
Weise auf einen auf die Bewertung der Datensignale folgenden Schreibzugriff
oder Lesezugriff anwendbar. Dazu wird während des Zugriffszyklus jeweils
an einen Anschluß jedes
der Speicherzel lenblöcke
ein Schreibbefehl zum Schreiben des Datensignals in die jeweilige
ausgewählte
Speicherzelle beziehungsweise ein Lesebefehl zum Auslesen eines
Datensignals aus der jeweiligen ausgewählten Speicherzelle angelegt.
Der jeweilige Schreibbefehl oder Lesebefehl wird beispielsweise
aus einem übergeordneten
Schreibbefehl beziehungsweise Lesebefehl eines Testgeräts oder
Controllers abgeleitet. Das Anlegen des Schreibbefehls oder Lesebefehls
an einen Anschluß des
zweiten Speicherzellenblocks erfolgt zeitlich versetzt zu dem Anlegen
des Schreibbefehls beziehungsweise Lesebefehls an den Anschluß des ersten
Speicherzellenblocks. Das heißt,
ein Schreibbefehl mit gleichen Datensignalen für alle Speicherzellenblöcke beziehungsweise
ein Lesebefehl wird in gleicher Weise wie die vorhergehende zeitliche
Aktivierung der Leseverstärker
abgearbeitet.
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Gemäß der Erfindung
wird in gleicher Weise mit der Deaktivierung einer zuvor ausgewählten Zeilenleitung
verfahren. Während
des Zugriffszyklus wird jeweils in jedem der Speicherzellenblöcke wenigstens
eine Deaktivierungsschaltung zur Deaktivierung (Deselektion) einer
jeweiligen Zeilenleitung aktiviert. Die Aktivierung der Deaktivierungsschaltung des
zweiten Speicherzellenblocks erfolgt dabei zeitlich versetzt zu
der Aktivierung der Deaktivierungsschaltung des ersten Speicherzellenblocks.
Da in diesem Fall auch das Deaktivieren zeitversetzt stattfindet,
lassen sich sogenannte Timing-Parameter, wie zum Beispiel sogenannte
Schreibfenster (zeitlicher Abstand zwischen dem Anlegen eines zu
schreibenden Datensignals auf der betreffenden Spaltenleitung und
der Deaktivierung der betreffenden Zeilenleitung) oder die Zykluszeit
für den
Speicher für die
unterschiedlichen Speicherzellenblöcke quasi parallel testen.
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Das
erfindungsgemäße Verfahren
ist vorteilhaft ebenfalls auf einen Refresh-Vorgang des integrierten
Speichers anwendbar. Indem ausgelesene Datensignale von mehreren
ausgewählten Speicherzellen
quasi parallel in einem Zugriffszyklus in die betreffenden Speicherzellen
zurückgeschrieben
werden, kann eine Verkürzung
der Refresh-Zeit im normalen Speicherbetrieb erzielt werden. Durch
die zeitliche Staffelung der Aktivierung der jeweiligen Leseverstärker wird
ein Einbruch der Versorgungsspannung während des Refresh-Betriebs
vermieden.
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Die
Erfindung bietet den weiteren Vorteil, daß neben der Vermeidung eines
vergleichsweise großen
Einbruchs der Versorgungsspannung dadurch auch die zeitlichen Abstände zwischen
den einzelnen Aktionen in den Speicherzellenblöcken im wesentlichen unverändert bleiben.
Das heißt,
diese sogenannten Core-Timings entsprechen während eines Testbetriebs den
jeweiligen Core-Timings eines Normalbetriebs des Speichers.
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Weitere
vorteilhafte Aus- und Weiterbildungen sind Gegenstand abhängiger Ansprüche.
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Die
Erfindung wird nachfolgend anhand der in der Zeichnung dargestellten
Figuren, die jeweils Ausführungsbeispiele
der Erfindung darstellen, näher
erläutert.
Es zeigen:
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1 eine
Ausführungsform
eines erfindungsgemäßen integrierten
Speichers;
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2 einen
zeitlichen Ablauf von Kommandosignalen zum Betrieb des Speichers
gemäß 1.
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1 zeigt
eine Ausführungsform
eines integrierten Speicher 10, der Speicherzellen MC aufweist,
die jeweils in einem ersten Speicherzellenblock 1 mit einem
Speicherzellenfeld 11 und in einem zweiten Speicherzellenblock 2 mit
einem Speicherzellenfeld 21 angeordnet sind. Die Speicherzellenblöcke 1 und 2 werden
hier als Speicherbänke 1 und 2 bezeichnet.
Sie weisen jeweils Spaltenleitungen BL und Zeilenleitungen WL auf.
In Kreuzungspunkten von Zeilenleitungen WL und Spaltenleitungen
BL sind die Speicherzellen MC jeweils mit einer der Zeilenleitungen
WL und einer der Spaltenleitungen BL verbunden. Die Speicherzellen
MC des gezeigten Speichers beinhalten jeweils einen Auswahltransistor und
einen Speicherkondensator. Dabei sind Steuereingänge der Auswahltransistoren
mit einer der Zeilenleitungen WL verbunden, während ein Hauptstrompfad der
Auswahltransistoren zwischen dem Speicherkondensator der jeweiligen
Speicherzelle MC und einer der Spaltenleitungen BL angeordnet ist.
Die Zeilenleitungen WL dienen dabei zur Auswahl einer der Speicherzellen
MC, indem über
eine Aktivierung der entsprechenden Zeilenleitung der betreffende
Auswahltransistor einer auszuwählenden Speicherzelle
MC leitend geschaltet wird.
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Jedem
der Speicherzellenfelder 11 und 21 ist ein Leseverstärker 13 beziehungsweise 23 zugeordnet.
Die Spaltenleitungen BL der jeweiligen Speicherbänke 1 und 2 sind
jeweils mit dem betreffenden Leseverstärker 13 beziehungsweise 23 verbindbar.
Die Leseverstärker 13 und 23 dienen
insbesondere zur Bewertung eines Datensignals einer entsprechenden ausgewählten Speicherzelle
MC. Die Leseverstärker 13 und 23 liegen
außerdem
an einer Versorgungsspannung V1 an.
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Die
Zeilenleitungen WL der jeweiligen Speicherbänke 1 und 2 sind über Decoderschaltungen 12 beziehungsweise 22 ansteuerbar. Über die Decoder 12 und 22 werden
die betreffenden auszuwählenden
Zeilenleitungen WL aktiviert. Sie dienen außerdem zur Steuerung der Deaktivierung
einer entsprechend zuvor ausgewählten
Zeilenleitung WL. Zur Deaktivierung der Zeilenleitungen WL werden schematisch
dargestellte Deaktivierungsschaltungen TD1 und TD2 in geeigneter
Weise angesteuert. Die Zeilenleitungen WL werden dabei auf die Deaktivierungsspannung
VD geschaltet.
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Der
integrierte Speicher 10 weist weiterhin eine Steuerschaltung 4 auf,
die mit den Speicherbänken 1 und 2 verbunden
ist. Der Steuerschaltung 4 werden unterschiedliche Signale,
beispielsweise von einem Testgerät
oder Controller einer inte grierten Schaltung, auf der sich der Speicher 10 befindet,
zugeführt.
Das Signal ADR ist dabei ein Adreßsignal zur Adressierung der
Speicherbänke 1 und 2 und
zur Adressierung der jeweiligen Speicherzellen MC. Der Steuerschaltung 4 werden
außerdem
ein Bankaktivierungsbefehl BA, ein Schreibbefehl WR und ein Deaktivierungsbefehl
PC zugeführt.
Außerdem
ist die Steuerschaltung 4 mit einem Taktsignal CLK verbunden.
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Im
folgenden wird ein beispielhafter Betrieb des Speichers gemäß 1 anhand
eines zeitlichen Ablaufs der Signale BA, WR und PC gemäß 2 näher erläutert. Es
wird insbesondere ein beispielhafter Testbetrieb beschrieben, in
dem während
eines Zugriffszyklus die Speicherzellen MC1 und MC2 mit Datensignalen
DA1 beziehungsweise DA2 beschrieben werden. Die dargestellte Betriebsweise
ist analog ebenfalls auf einen Lesevorgang anwendbar.
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Der
Speicherzellenzugriff auf die Speicherzellen MC1 und MC2 erfolgt
in einem Zugriffszyklus mit der Zeitdauer T. Während des Zugriffszyklus wird in
jedem der Speicherbänke 1 und 2 die
jeweilige Speicherzelle MC1 beziehungsweise MC2 ausgewählt, indem
die betreffende Zeilenleitung WL aktiviert wird. Dazu wird ein Aktivierungsbefehl
BA an die Steuerschaltung 4 angelegt. Aus dem Aktivierungsbefehl
BA werden die einzelnen Aktivierungssignale BA1 und BA2 sowie BA3
für eine
nicht dargestellte dritte Speicherbank erzeugt. Über die Aktivierungssignale
BA1 und BA2 werden die Leseverstärker 13 beziehungsweise 23 in
einen aktivierten Zustand versetzt. Dabei erfolgt die Aktivierung
des Leseverstärkers 23 infolge
des Signals BA2 zeitlich versetzt zur Aktivierung des Leseverstärkers 13 infolge
des Signals BA1.
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Die
zeitversetzte Aktivierung der Leseverstärker wird von der Steuerungsschaltung 4 vorgenommen.
Diese weist zu diesem Zweck eine Speichereinrichtung 5 auf,
die Informationen enthält,
welcher der Leseverstärker
zuerst zu aktivieren ist. Diese Information kann in flüchtigen
oder nicht flüchtigen Speicherelementen
gespeichert sein. Das Signal BA1 wird zum Zeitpunkt t01, das Signal
BA2 zum Zeitpunkt t02 erzeugt. Ebenso wird ein analoges Signal BA3
für eine
weitere Speicherbank zum Zeitpunkt t03 erzeugt. Zur Festlegung der
einzelnen Zeitpunkte weist die Steuerschaltung 4 Verzögerungsglieder 6 auf,
durch die die zeitliche Abfolge der Signale BA1 bis BA3 gesteuert
werden kann. Der zeitliche Abstand zwischen den Zeitpunkten t02
und t01 ist vorteilhaft derart gewählt, daß ein Strombedarf des zuerst
aktivierten Leseverstärkers 13 sein
Maximum überschritten
hat. Durch die gestaffelte Aktivierung der Leseverstärker wird
ein gewisser Abfall der Versorgungsspannung V1 verursacht, der jedoch
für den Betrieb
des Speichers keinen nennenswerten Einfluß hat.
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Durch
die Aktivierung der Leseverstärker 13 und 23 werden
die Datensignale der Speicherzellen MC1 und MC2 in dem jeweiligen
Leseverstärker
bewertet und verstärkt.
Für einen
Refresh-Vorgang
werden die verstärkten
Datensignale in die betreffenden Speicherzellen MC1 beziehungsweise
MC2 zurückgeschrieben.
Zum Schreiben der Datensignale DA1 und DA2 in einem Testbetrieb
des Speichers wird an die Steuerschaltung 4 ein Schreibbefehl
WR angelegt. Aus diesem werden in gleicher Weise wie die Befehlssignale
BA1 bis BA3 die Schreibbefehle WR1 bis WR3 für die einzelnen Speicherbänke durch
die Steuerschaltung 4 generiert. Dabei werden die Schreibzugriffe
auf die einzelnen Speicherbänke
in der gleichen Reihenfolge verzögert.
Dadurch ergeben sich gleiche sogenannte Core-Timing Abstände Δtc1 und Δtc2. Die
Generierung der einzelnen Schreibbefehle WR1 bis WR3 wird wiederum
in der Steuerschaltung 4 vorgenommen. Der Schreibbefehl WR1
für die
Speicherbank 1 wird zum Zeitpunkt t11 erzeugt, der Schreibbefehl
WR2 für
die Speicherbank 2 zeitlich versetzt zum Zeitpunkt t12.
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Zum
Abschluß des
Speicherzellenzugriffs werden die Deaktivierungsschaltungen TD1
und TD2 zur Deaktivierung der jeweiligen ausgewählten Zeilenleitungen WL aktiviert.
Dazu wird ein Deaktivierungsbefehl PC an die Steuerschaltung 4 angelegt. Die se
erzeugt die zeitlich versetzten Deaktivierungsbefehle PC1 und PC2
für die
Speicherbänke 1 und 2 zu
den Zeitpunkten t21 beziehungsweise t22. Die Deaktivierungsbefehle
PC1 und PC2 dienen zur Aktivierung der Deaktivierungsschaltung TD1
beziehungsweise TD2. Dabei werden die Zeitpunkte t21 und t22 vorteilhaft
so gewählt,
daß sich
wiederum gleiche Core-Timing-Abstände Δtc3 und Δtc4 ergeben.
Die Deaktivierungsbefehle PC1 bis PC3 werden in der Steuerschaltung 4 erzeugt.
Alternativ zu den Verzögerungsgliedern 6 kann
die zeitliche Steuerung dieses Ablaufs auch von dem von außerhalb
angelegten Taktsignal CLK abgeleitet werden.
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Die
Datensignale DA1 und DA2 werden innerhalb der Zykluszeit T quasi
parallel in die Speicherzellen MC1 beziehungsweise MC2 eingeschrieben.
Dadurch wird insbesondere die Zeitdauer für einen Testbetrieb des Speichers
verkürzt,
bei dem eine gleiche Information in Form der Datensignale DA1 und
DA2 in mehrere Speicherzellen eingeschrieben wird. Da ein vergleichsweise
großer
Einbruch der Versorgungsspannung V1 vermieden wird, ist das Timing-Verhalten
während
des Testbetriebs im Vergleich zu einem Normalbetrieb in vorteilhafter
Weise nicht verändert.
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- 1,
2
- Speicherzellenblock
- 4
- Steuerschaltung
- 5
- Speichereinrichtung
- 6
- Verzögerungsglieder
- 10
- Speicher
- 11,
21
- Speicherzellenfeld
- 12,
22
- Dekoder
- 13,
23
- Leseverstärker
- MC,
MC1, MC2
- Speicherzellen
- BL
- Spaltenleitungen
- WL
- Zeilenleitungen
- T
- Zugriffszyklus
- WR,
WR1, WR2, WR3
- Schreibbefehl
- BA,
BA1, BA2, BA3
- Aktivierungsbefehl
- PC,
PC1, PC2, PC3
- Deaktivierungsbefehl
- ADR
- Adreßsignal
- DA1,
DA2
- Datensignal
- V1
- Versorgungsspannung
- VD
- Deaktivierungsspannung
- TD1,
TD2
- Deaktivierungsschaltung
- CLK
- Taktsignal
- Δtc1, Δtc2, Δtc3, Δtc4
- Core-Timing-Abstand
- t01,
t02, t03, t11, t12, t13, t21, t22, t23
- Zeitpunkt