TW520517B - Integrated memory with memory cells in several memory-cell-blocks and method to operate such memories - Google Patents

Description

520517 五、發明説明（1 ) 本發明是有關於具有記憶胞之積體式記憶體，其至少配 置於第一與第二記憶胞區段（b 1 〇 ck)中，其各具有行線路與 列線路，其中此等記憶胞各與列線路連接用於選擇記憶胞 並且與一行線路連接，以及本發明是關於一種方法用於操 作此種記憶體。 積體式記憶體通常具有記憶胞，其經常配置於多個隔離 之同樣的記憶胞區段中。其通常各具有可定址之行線路與 列線路。其可以例如是元位線或字元線，在其交點中配置 記憶胞。此等記憶胞因此各與列線路（其各用於選擇記憶 胞）與行線路連接。 在對記憶胞的存取中通常經由解碼器（decoder)選出有關 的列線路。在選出有關之列線路後，沿著列線路在相對應 之行線路上施加記憶胞之資料信號。此所選出記憶胞之資 料信號是在記憶胞陣列之讀出放大器中評估（evaluate)並且 放大。在讀出存取中此被選出記憶胞之資料信號被讀出用 於進一步之處理。在寫入之存取中將此待寫入之資料信號 被寫入所選出之記憶胞中。此待寫入之資料信號因此例如 由記憶體之外施加於有關的讀出放大器上。對於例如 DRAM記憶體之更新（refresh)過程將此評估與放大之資料 信號直接重新寫入於有關的記憶胞中。若此記憶體具有多 個分離之記憶胞區段（其還稱爲所謂的記憶庫）’此寫入過 程通常各自分別實施用於每一個記憶庫。 此記憶胞之存取通常在存取週期中實施，其中例如各選 出一個有關之記憶胞，其將相對應之讀出放大器活化’施 520517 五、發明説明（2 ) 加寫入指令，並且然後將此被選出之列線路再度去除活化 。在記憶體之正常操作中，通常只在記憶庫之記憶胞中實 施記憶胞之存取。這即是說，對於記憶胞之存取而言，在 存取週期之期間只有一個記憶庫或其讀出放大器被活化。 尤其是在記憶體之測試作業期間，其中通常將相同的資 訊寫入於多個記憶胞中並且再讀出，由於對於記憶胞之存 取，在存取週期的期間將此資訊同時（parellel)寫入於多個 記憶庫之記憶胞，相對於記憶體之正常作業產生時間節省 。因此尤其須要，將多個記憶庫或其讀出放大器同時活化 (所謂的多庫活化：Multi-bank-activation)。藉由此讀出放 大器之較大數目之同時活化會產生問題，此在短時間所產 生之合計電流須求，導致供應電壓之缺口（notch)。爲了避 免此非所要的電壓缺口，在此情形中須要，將此同時可活 化之記憶庫或是其讀出放大器之數目限制，因此使得此供 應電壓保持近似於恆定，因此用於此測試作業之時間需求 相對地提高。 本發明之目的是說明一種方法用於操作在一開始所提到 特性之積體式記憶體，藉由它尤其此用於記憶體測試作業 的時間須求可以相對地保持得小。 此外本發明的目的是說明此在一開始所提到特性之積體 式記憶體，其中尤其使得可以有相對小的用於測試記憶體 的時間須求。 有關於此方法之目的是藉由根據申請專利範圍第1項之 方法用於操作此在一開始所提到特性之積體式記憶體而達 -4- 520517 五、發明説明（3 ) 成。 此有關於積體式記憶體的目的，是藉由根據申請專利範 圍第6項之積體式記憶體而達成。 依據此根據本發明的方法，此等記憶體之記憶胞區段或 其讀出放大器在存取週期的期間彼此以時間間隔的方式活 化（啓動）。藉此特別達成，將由活化所產生之電流須求分 配於某段時間中，因此不會產生短時間比較大的供應電壓 之電壓缺口。因此在原則上可以將任意多的獨立之記憶胞 區域或記憶庫以時間排列的方式活化（activate)。因爲各個 用於評估各資料信號之讀出放大器近似同時（parallel)在存 取週期中被活化，可以特別在測試作業中將用於寫入存取 的時間須求保持得比較小。 此讀出放大器之活化之時間上按等級排列是依據此根據 本發明之積體式記憶體藉由控制電路控制。此控制電路須 有利地實施，使得例如只有一個活化指令必須’由外部之測 試裝置或控制器施加。反之，此等記憶胞區段或讀出放大 器之時間間隔之活化是由控制電路本身實施。 以相同的方式將先前所選出之列線路實施去除活化。在 此存取週期之期間在每一個記憶胞區段中各活化（啓動）至 少一個去除活化電路，用於將各列線路去除活化（deactivate) 。 此第 二記憶胞區段 之去除活化電路之啓動與第 一記憶胞區段之去除活化電路之啓動因此是以時間間隔的 方式實施。因爲在此情況中，此去除活化以時間間隔的方 式實施，使得本身所謂的時間參數，像是例如用於記憶體 520517 五、發明説明（4 ) 之所謂的寫入窗口（在有關的行線路上施加待寫入之資料 信號，與將有關的列線路去除活化之間的時間間隔）或週 期時間，對於不同的記憶胞區段近似同時地測試。 在根據本發明記憶胞之實施形式中，此控制電路包含記 憶體裝置用於儲存資訊，在其時間順序中，此第一與第二 記憶胞區段之讀出放大器可被活化。例如在此記憶體裝置 中儲存：首先將第一記憶胞區段之讀出放大器，並且然後 將第二記憶胞區段之讀出放大器活化。 在此積體式記憶體之其他有利的是實施形式中，此控制 電路包括延遲裝置，用於控制此第一與第二記憶胞區段之 讀出放大器活化之時間過程。根據此延遲裝置可以得出信 號，其用於控制讀出放大器之活化之時間過程。此延遲裝 置之調整例如可以在記憶體之設計過程中實施。同樣地可 以將此延遲裝置例如經由可程式化元件像是雷射熔絲 (Fuse)相對應地調整。 在此積體式記憶體之另一個有利的實施形式中，此控制 電路與用於時脈信號之端子（terminal)連接，根據它的第一 與第二記憶胞區段之讀出放大器活化之時間過程是可控制 的。此過程之時間控制因此由時脈信號產生。 在根據本發明方法之有利的實施形式中，當此第一記憶 胞區段之先前被活化之讀出放大器之電流須求超過了最大 値時，則將例如第二記憶胞區段之讀出放大器活化。對此 情況，（首先將第二記憶胞區段之讀出放大器活化），以相 反的順序實施。藉由此種以上的方式儘可能地避免供應電壓 520517 五、發明説明（5 ) 比較大的缺口。 此根據本發明之方法以類似的方式可以使用於緊接著資 料信號評估之寫入存取或讀出存取中。因此在存取週期期 間，各在每一個記憶胞區段的端子上施加寫入指令用於將 資料信號寫入於各所選出之記憶胞中，或施加讀出指令用 於由各所選出之記憶胞讀出資料信號。此各寫入指令或讀 取指令例如是由置於其上之測試裝置或控制器之寫入指令 或讀出指令導出。此在第二記憶胞區段的端子上施加寫入 或讀出指令，與在第一記憶胞區段的端子上施加寫入或讀 出指令是在時間上間隔。這即是說，寫入指令以相同之資 料信號用於所有的記憶胞區段，或者讀出指令以如同以上 相同的方式完成讀出放大器之時間上之活化。 此根據本發明之方法可以有利的同樣使用於積體式記億 體之更新（refresh)過程中。由於此由多個所選出之記憶胞 中所讀出之資料信號，在存取週期中以近似同時的方式重 新寫回有關的記憶胞中，可以縮短在正常記憶體作業中之 更新時間。藉由各讀出放大器活化之時間等級排序，而避 免在更新作業期間供應電壓之缺口。 本發明還提供其他的優點，除了避免供應電壓比較大的 缺口之外，還可以將在記憶胞區段中各個措施之間的時間 間隔在基本上保持不變。這就是說，此在記憶體之測試作 業期間的所謂核心計時（core-timing)，相對應於正常作業 之各核心計時。 本發明其他有利之形成與進一步之發展是申請專利範圍 -7- 520517 五、發明説明（6 ) 附屬項之標的。 本發明以下根據此在圖式中所描述之圖（其各說明本發 明之實施例）作進一步說明。 圖式之簡單說明 第1圖爲根據本發明之積體式記憶體之實施例。 第2圖爲指令信號之時間曲線，其用以操作根據第1圖 之記憶體。 第1圖顯示積體式記憶體1 0之實施形式，其具有記憶 胞MC，其各配置於具有記憶胞陣列1 1之第一記憶胞區段 1中，以及具有記憶胞陣列21之第二記憶胞區段2中。此 等記憶胞區段1與2在此稱爲記憶庫1與2。其各具有行 線路BL與列線路WL。在列線路WL與行線路BL之交點 中此等記憶胞MC各與一列線路WL以及與一行線路BL 連接。此所顯示記憶體之記憶胞MC各包含一選擇式電晶 體與一記憶體電容器。因此，此選擇式電晶體之控制輸入 與列線路WL連接，而選擇式電晶體之主要電流路徑配置 介於各記憶胞MC之記憶體電容器與行線路BL之間。此 列線路WL因此用於選擇記憶胞MC，藉由將有關的選擇 式電晶體之相對應之列線路活化，而將所選出之記憶胞 MC接通導電。 每一個記憶胞陣列11與21是配置於讀出放大器13或 23。各記憶庫1與2之行線路BL可各與有關之讀出放大 器13或23連接。此等讀出放大器13與23特別用於評估 相對應所選擇記憶胞MC之資料信號。此等讀出放大器13 520517 五、發明説明（7 ) 與23被施加供應電壓VI。 各記憶庫1與2之列線路WL是經由解碼器電路1 3或 22而可驅動。經由解碼器1 2與22此有關之被讀出之列線 路WL被活化。此外，它用於控制相對應先前被讀出列線 路WL之去除活化。爲了將此等列線路WL之去除活化而 槪要圖式說明地以適當的方式驅動去除活化電路TD1與 TD2。此等列線路WL因此被接通於去除活化電壓VD中。 此外，積體式記憶體1 0具有控制電路4，其與記憶庫1 與2連接，此控制電路例如由積體電路（記憶體1 〇位於其 中）之測試裝置或控制器供應不同的信號。信號ADR因此 是定址信號用於將記憶庫1與2定址以及將各記憶胞MC 定址。此外，此控制電路4被提供庫活化指令BA、寫入 指令WR以及去除活化指令PC。此外，此控制電路4與 時脈信號CLK連接。 在以下將根據第1圖記憶體之典型的作業，依照根據第 2圖之信號B A、WR與PC之時間過程作進一步之說明。 其尤其說明典型之測試作業，其中在存取週期之期間說明 具有資料信號DA1或DA2記憶胞MCI與MC2。此所說明 之作業方式同樣類似地可使用於讀出過程中。 此在記憶胞MCI與MC2中記憶胞之存取是在具有時間 期間T之存取週期中實施。由於有關的列線路WL被活化 ，而在存取週期的期間中在每一個記憶庫1與2中，各個 記憶胞MC 1與MC2被選出。爲此而在控制電路4上施加 活化指令BA。由此活化指令BA產生各個活化信號BA1 520517 五、發明説明（8 ) 與BA2以及用於未說明之第三記憶胞之B A3。經由此等 活化信號BA1與BA2而將讀出放大器13或23移轉至活 化狀態中。因此由於信號BA2所實施之讀出放大器23之 活化，與由於信號BA1所實施之讀出放大器1 3之活化在 時間上產生間隔。

此讀出放大器之活化之時間間隔是由控制電路4實施。 其爲此目的具有記憶體裝置5(其包含資訊），其首先將此 讀出放大器活化。此資訊可以被儲存於可消逝或不消逝記 憶體元件中。信號BA1是在時點t01產生，信號BA2是 在時點t02產生。同樣的用於另一個記憶庫之類似信號 BA3是在時點t03產生。爲了確是各個時點此控制電路4 具有延遲裝置6，藉由它可控制信號BA1至BA3之時間 順序。須有利地選擇時點t02與t0 1之間之時間間隔，使 得此最先被活化之讀出放大器1 3之電流須求超過最大値 ，藉由此讀出放大器之等級排序之活化而造成供應電壓 VI之某種下降，然而它對於記憶體之作業沒有値得一提 的影響。 藉由讀出放大器13與23之活化，此等記憶胞MCI與 MC2之資料信號在各讀出放大器中被評估與增強。對於更 新（refresh)過程，此增強之資料信號被寫回有關的記憶胞 MC 1與MC2中。爲了在記憶體的測試作業中將資料信號 DA1與DA2寫入而在控制電路4上施加寫入指令WR。由 此指令以如同指令信號BA1至BA3相同的方式，將用於 各個記憶庫之寫入指令WR1至WR3藉由控制電路4產生。 -10- 520517 五、發明説明（9 ) 因此將在各個記憶庫中之寫入存取以相同的順序延遲。因 此產生相同的所謂核心計時（core timing)間隔Ate 1與 △ tc2。此WR1至WR3之各個寫入指令之產生再度於控制 電路4中進行。此用於記憶庫1之寫入指令WR1是在時 點til產生，此用於記憶庫2之寫入指令WR2在時間上 移至時點tl2。 爲了結束此記憶胞之存取而啓動（活化）此等去除活化 電路TD 1與TD2，用於將各個被選出之列線路WL去除活 化。爲此而在控制電路4上施加去除活化指令PC。此產 生時間上間隔而在時點t2 1或t22用於記憶庫1與2之去 除活化指令PC1與PC2。此等去除活化指令PC1與PC2 是用於活化此去除活化電路TD1或TD2。因此須有利地選 擇時點t21與t22，使得再度產生相同之核心計時間隔。 △ tc3與。此等去除活化指令PC1至PC3是在控制電 路4中產生。對於延遲裝置6不同的方式，此過程之時間 控制還可由外部施加之時脈信號CLK產生。 此等資料信號DA 1與DA2在週期時間T之內近似同時 地寫入於記憶胞MCI或MC2中。因此尤其縮短用於記憶 體測試作業之期間，其中相同的資訊以資料信號DA 1與 DA2之形式寫入於多個記憶胞中。因爲避免了供應電壓 VI比較大的缺口，其在測試作業期間的計時（Timing)行爲 相較於正常作業以有利之方法而未改變。 符號之說明 1,2 記憶胞區段 -11- 520517 五、發明説明（1G ) 4 控制電路 5 記憶體裝置 6 延遲裝置 10 記憶體 1 1，21 記憶胞陣列 12,22 解碼器 13,23 讀出放大器 MC，MC1，MC2 記憶胞 BL 行線路 WL 列線路 T 存取週期 WR，WR1，WR2，WR3 寫入指令 BA，BA1，BA2，BA3 活化指令 PC，PC1，PC2，PC3 去除活化指令 ADR 定址信號 DAI ?DA2 資料信號 VI 供應電壓 VD 去除活化電壓 TD1?TD2 去除活化電路 CLK 時脈信號 Δ tcl?Atc2Atc3?Atc4 核心計時間隔 tO 15t02，t03 時點 tl I?tl2?tl3 時點 t2 1，t22，t23 時點 -12-

Claims (1)

1. 520517 黎丄匕 六、申請專利範圍 ， 、補充 第901 20597號「在多個記憶胞區段中具有記憶胞之積體式記 憶體，以及操作此等記憶體之方法」專利案 (91年3月修正） 申請專利範圍 煩 讀 委 員 明 1· 一種用於操作具有記憶胞（MC)之積體式記憶體（10)之方 法，此等記憶胞配置於至少一第一與第二記憶胞區段（1，2) 中，其各具有行線路（BL)與列線路（WL)，其中此等記憶 胞（MC)各與列線路（WL)連接用於選擇記憶胞（MC)，並且 與行線路（BL)連接，並且每個記憶胞區段（1，2)其行線路 | (BL)各與讀出放大器（13,23)連接，其特徵爲， 正-其中在存取週期（T)中實施記憶胞存取，用於讀出或寫 ί 入記憶胞（MC)之資料信號， t -其中在存取週期（T)期間，各於每一個記憶胞區段（1，2) β、: 康中選出各一記憶胞（MC1，MC2)，並且將各讀出放大器 - 質 （13,23)活化用於評估各所選出記憶胞（MC1，MC2)之資料 内 信號， -其中此第二記憶胞區段（2)之讀出放大器（23)之活化， 與第一記憶胞區段（1)之讀出放大器（13)之活化是以時 間間隔的方式實施， -其中在存取週期（T)之期間各於每一個記憶胞區段（1，2) 中至少一去除活化電路（TD1，TD2)被活化，用於將各列 線路（WL)去除活化， -其中此第二記憶胞區段（2)之去除活化電路（TD2)之活 化，與第一記憶胞區段（1)之去除活化電路（TD1)之活 520517 六、申請專利範圍 化，是以時間間隔的方式實施。 2. 如申請專利範圍第1項之方法，其中 當用於另外的記憶胞區段U)之讀出放大器（13)活化之 電流需求已超過最大値時，則將記憶胞區段（2)之讀出放 大器（23)活化。 3. 如申請專利範圍第1或2項之方法，其中’ -在存取週期（T)的期間，在每一個記憶胞區段（1，2)之端 子上施加寫入指令（WR1，WR2)，用於將資料信號 (DA1，DA2)寫入於各所選出的記憶胞（MC1，MC2)中， -在第二記憶胞區段（2)之端子上施加寫入指令（WR2)，與 在第一記憶胞區段（1)之端子上施加寫入指令（WR1)， 是以時間間隔的方式實施。 4. 如申請專利範圍第1或2項之方法，其中 -在存取週期（T)的期間，在每一個記憶胞區段（1，2)之端 子上施加讀出指令，用於由各所選出之記憶胞 (MC1，MC2)讀出資料信號（DA1，DA2)， -在第二記憶胞區段（2)之端子上施加讀出指令，與在第 一記憶胞區段（1)之端子上施加讀出指令，是以時間間 隔之方式實施。 5. 如申請專利範圍第1或2項之方法，其中 資訊之儲存是採取第一與第二記憶胞區段（1，2)之讀出 放大器（13,23)活化之時間順序而實施。 6. —種積體式記憶體，其特徵爲 -具有此等記憶胞（MC)，其配置於至少一第一與第二記

   -2 - 520517 六、申請專利範圍 憶胞區段（1，2)中，其各具有行線路（BL)與列線路（WL)， -其中此等記憶胞（MC)各具有列線路（WL)用於選擇記憶 胞（MC)，並且與行線路（BL)連接， -其中每一個記憶胞區段（1，2)之行線路（BL)各可與可活 化之讀出放大器（13,23)連接，用於評估相對應記憶胞 (MC)之資料信號， -其中每一個記憶胞區段（1，2)至少設有一去除活化電路 (TD1,TD2)，用於將各列線路（WL)去除活化， -具有控制電路（4)，其與記憶胞區段（1，2)連接， -其中此等記憶胞區段（1，2)須可藉由控制電路（4)而控 制，使得各記憶胞區段（1，2)之讀出放大器（13,23)以時 間重疊的方式在活化狀態中操作，並且此第二記憶胞 區段（2)之讀出放大器（23)，與第一記憶胞區段（1)之讀 出放大器（13)，是可以以時間間隔的方式活化， -其中此去除活化電路（TD1，TD2)須可藉由控制電路（4)控 制，使得此第二記憶胞區段（2)之去除活化電路（TD2)之 活化，與第一記憶胞區段（1)之去除活化電路（TD1)之活 化，是以時間間隔的方式實施。 7. 如申請專利範圍第6項之積體式記憶體，其中 此控制電路（4)包括記憶體裝置（5)用於儲存資訊，在其 時間順序中可活化第一與第二記憶胞區段（1,2)之讀出放 大器（13,23)。 8. 如申請專利範圍第6或7項之積體式記憶體，其中 此控制電路（4)包括延遲裝置（6)，用於控制第一與第記 520517 六、申請專利範圍 憶胞區段（1，2)之讀出放大器（13,23)活化之時間過程。 a如申請專利範圍第6或7項之積體式記憶體，其中 此控制電路（4)具有用於連接時脈信號（CLK)之端子， 藉由它而可控制第一與第二記憶胞區段（1，2)之讀出放大 器（13,23)活化之時間過程。

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