KR19990006323A

KR19990006323A - 반도체 기억 장치

Info

Publication number: KR19990006323A
Application number: KR1019980000372A
Authority: KR
Inventors: 히로시 아카마츠; 시게루 모리
Original assignee: 키타오카 타카시; 미쓰비시 덴키 가부시끼 가이샤
Priority date: 1997-06-19
Filing date: 1998-01-09
Publication date: 1999-01-25
Also published as: JPH117792A; TW400520B; CN1203425A; KR100271514B1; DE19753496A1; US6134681A

Abstract

본 발명은, 스페어 메모리 셀을 사용하지 않는 경우에 액세스의 속도를 고속화할 수 있는 반도체 기억 장치를 제공한다.

SDRAM에 있어서, 스페어 열선택선 SCSL을 사용하지 않는 경우는 상보 열어드레스 신호 /CAD0∼/CAD7가 확정되는 시각 t1에서 열선택선 CSL로의 액세스를 개시하고, 스페어 열선택선 SCSL을 사용하는 경우에는 용장 열디코더 활성화 신호 /SCE의 레벨이 확정되는 시각 t2까지 열선택선 CSL로의 액세스를 정지한다. 열선택선 CSL로의 액세스를 항상 시각 t2까지 정지하던 종래 기술에 비해, 액세스 속도를 고속화시킨다.

Description

반도체 기억 장치

본 발명은 반도체 기억 장치에 관한 것으로, 특히 불량인 메모리 셀과 치환하기 위한 스페어(spare) 메모리 셀을 구비하여, 전기적으로 데이터를 재기록(rewrite)할 수 있는 반도체 기억 장치에 관한 것이다.

도 8은 종래의 동기식 다이나믹 랜덤 액세스 메모리(이하, SDRAM으로 칭함)의 구성을 나타내는 블럭도, 도 9는 SDRAM의 주요부의 구성을 나타내는 회로 블럭도이다. 도 8 및 도 9를 참조하면, 이 SDRAM은 클럭 버퍼(51), 제어 신호 버퍼(52), 어드레스 버퍼(53), 모드 레지스터(54) 및 제어 회로(55)를 구비한다.

클럭 버퍼(51)는 신호 CKE에 의해 활성화되어, 외부 클럭 신호 CLK를 제어 신호 버퍼(52), 어드레스 버퍼(53) 및 제어 회로(55)에 전송한다. 제어 신호 버퍼(52)는 클럭 버퍼(51)로부터의 외부 클럭 신호 CLK에 동기하여, 외부 제어 신호/CS, /RAS, /CAS, /WE, DQM을 제어 회로(55)에 전송한다. 어드레스 버퍼(53)는 클럭 버퍼(51)로부터의 외부 클럭 신호 CLK에 동기하여, 외부 어드레스 신호 A0∼A10 및 뱅크 선택 신호 BA를 제어 회로(55)에 전달한다. 모드 레지스터(54)는 외부 어드레스 신호 A0∼A10 등에 의해 지시된 모드를 기억한다. 제어 회로(55)는 버퍼(51∼53) 및 모드 레지스터(54)로부터의 신호에 따라 각종 내부 신호를 생성하여, SDRAM 전체를 제어한다.

또한, 이 SDRAM은 메모리 어레이(56a)(뱅크#0), 메모리 어레이(56b)(뱅크#1), 용장(Redundancy) 메모리 어레이(RMA)(57a, 57b), 센스 리프레시 앰프(Sense refresh Amp, SA)+입출력 제어 회로(58a, 58b), 행디코더(59a, 59b), 열디코더(60a, 60b), 용장 열디코더(61a, 61b) 및 입출력 버퍼(62)를 구비한다.

메모리 어레이(56a)는, 도 9에 도시하는 바와 같이 행렬 형상으로 배치된 복수의 메모리 셀 MC와, 각 행에 대응하여 마련된 워드선 WL과, 각 열에 대응하여 마련된 비트선쌍 BL, /BL을 포함한다. 메모리 어레이(56a)는, 예를 들면 1024개의 워드선 WL과, 256세트의 비트선쌍 BL, /BL을 포함한다.

공지된 바와 같이, 메모리 셀 MC는 액세스용 트랜지스터와 정보 기억용 캐패시터로 이루어진다. 워드선 WL은 행디코더(59a)의 출력을 전달하여, 선택된 행의 메모리 셀 MC를 활성화시킨다. 비트선쌍 BL, /BL은 선택된 메모리 셀 MC와 데이터 신호의 입출력을 실행한다.

용장 메모리 어레이(57a)는 열의 수가 메모리 어레이(56a)보다도 적은 것을 제외하면, 메모리 어레이(56a)와 동일한 구성으로 되어 있다. 메모리 어레이(56a)와 용장 메모리 어레이(57a)는 같은 행수를 가지며, 워드선 WL은 메모리 어레이(56a)와 용장 메모리 어레이(57a)에 의해 공용된다. 이 용장 메모리 어레이(57a)는 N+1(N은 0이상의 정수)개의 열을 갖는 것으로 한다. 메모리 어레이(56a)에 불량인 열이 존재하는 경우는, 그 열은 용장 메모리 어레이(57a)의 열로 치환된다.

센스 리프레시 앰프+입출력 제어 회로(58a)는 데이터 신호 입출력선 쌍 IO, /IO(IOP), 메모리 어레이(56a)의 각 열에 대응하여 마련된 열선택선 CSL, 용장 메모리 어레이(57a)의 각 열에 대응하여 마련된 스페어 열선택선 SCSL, 각 열에 대응하여 마련된 열선택 게이트(63), 센스 리프레시 앰프(64) 및 등화기(65)를 포함한다. 열선택 게이트(63)는 대응하는 열의 비트선쌍 BL, /BL과 데이터 신호 입출력선 쌍 IO, /IO 사이에 접속된 1쌍의 N 채널 MOS 트랜지스터를 포함한다. 각 N 채널 MOS 트랜지스터의 게이트는 대응하는 열의 열선택선 CSL 또는 스페어 열선택선 SCSL을 경유하여 열디코더(60a) 또는 용장 열디코더(61a)에 접속된다. 열디코더(60a) 또는 용장 열디코더(61a)에 의해 열선택선 CSL 또는 스페어 열선택선 SCSL이 선택 레벨인 「H」레벨로 상승되면, N 채널 MOS 트랜지스터가 도통상태로 되어, 비트선쌍 BL, /BL과 데이터 신호 입출력선 쌍 IO, /IO가 결합된다.

센스 리프레시 앰프(64)는 센스 앰프 활성화 신호 SE, /SE가 각각「H」레벨 및 「L」레벨로 된 것에 따라, 비트선쌍 BL, /BL 사이의 미소 전위차를 전원 전압 Vcc로 증폭한다. 등화기(65)는 비트선 등화 신호 BLEQ가 활성화 레벨인「H」레벨로 된 것에 따라, 비트선 BL과 /BL의 전위를 비트선 전위 VBL로 등화한다.

행디코더(59a)는 제어 회로(55)로부터의 프리디코드(pre-decoded) 신호 X0∼X23에 따라, 1024개의 워드선 WL 중 1개의 워드선 WL을 선택 레벨인 「H」레벨로 상승시킨다. 열디코더(60a)는 제어 회로(55)로부터의 프리디코드 신호 Y0∼Y19에 따라, 256개의 열선택선 CSL 중 1개의 열선택선 CSL을 선택 레벨인 「H」레벨로 상승시킨다. 용장 열디코더(61a)는 제어 회로(55)로부터의 프리디코드 신호 Z0∼ZN에 따라 N+1개의 스페어 열선택선 SCSL중 1개의 스페어 열선택선 SCSL을 선택 레벨인 「H」레벨로 상승시킨다.

메모리 어레이(56a, 56b), 용장 메모리 어레이(57a, 57b), 센스 리프레시 앰프+입출력 제어 회로(58a, 58b), 행디코더(59a, 59b), 열디코더(60a, 60b), 용장 열디코더(61a, 61b)는 각각 동일한 구성을 가진다.

도 8에 도시하는 바와 같이, 데이터 신호 입출력선 쌍 IOP의 다른쪽 단부는 입출력 버퍼(62)에 접속된다. 입출력 버퍼(62)는 기록 모드시에 있어서는 외부로부터 공급된 데이터를 데이터 신호 입출력선쌍 IOP를 거쳐서 선택된 메모리 셀 MC에 공급하고, 판독 모드시에 있어서는, 선택된 메모리 셀 MC로부터의 판독 데이터를 외부에 출력한다.

다음에, 도 8 및 도 9에 도시된 SDRAM의 동작에 대하여 간단히 설명한다. 기록 모드시에 있어서는, 선택된 뱅크(예를 들면, #0)에 대응하는 열디코더(이 경우는, (60a) 또는 (61a))가 프리디코드 신호 Y0∼Y19 또는 Z0∼ZN에 따른 열의 열선택선 CSL 또는 SCSL을 활성화 레벨인 「H」레벨로 하강시켜 열선택 게이트(63)를 도통시킨다.

입출력 버퍼(62)는 외부로부터 공급된 기록 데이터를 데이터 신호 입출력선 쌍 IO, /IO를 거쳐서 선택된 열의 비트선쌍 BL, /BL에 공급한다. 기록 데이터는 비트선 BL, /BL 사이의 전위차로서 공급된다. 이어서, 행디코더(59a)가 프리디코드 신호 X0∼X23에 따른 행의 워드선 WL을 선택 레벨인 「H」레벨로 상승시켜, 그 행의 메모리 셀 MC를 활성화시킨다. 선택된 메모리 셀 MC의 캐패시터에는 비트선 BL 또는 /BL의 전위에 따른 전하량이 축적된다.

판독 모드시에 있어서는, 우선 비트선 등화 신호 BLEQ가 비활성화 레벨인 「L」레벨로 하강되고, 등화기(65)가 비활성화되어 비트선 BL, /BL의 등화가 정지된다. 행디코더(59a)는 프리디코드 신호 X0∼X23에 대응하는 행의 워드선 WL을 선택 레벨인 「H」레벨로 상승시킨다. 비트선 BL, /BL의 전위는 활성화된 메모리 셀 MC의 캐패시터의 전하량에 따라 미소량만큼 변화한다.

이어서, 센스 앰프 활성화 신호 SE, /SE가 각각 「H」레벨 및 「L」레벨로 되어, 센스 리프레시 앰프(64)가 활성화된다. 비트선 BL의 전위가 비트선 /BL의 전위보다 미소량만큼 높은 경우는, 비트선 BL의 전위가 「H」레벨까지 상승되고, 비트선 /BL의 전위가 「L」레벨까지 하강된다. 반대로, 비트선 /BL의 전위가 비트선 BL의 전위보다 미소량만큼 높은 경우에는, 비트선 /BL의 전위가 「H」레벨까지 상승되고, 비트선 BL의 전위가 「L」레벨까지 하강된다.

이어서, 열디코더(60a 또는 61a)가 프리디코드 신호 Y0∼Y19 또는 Z0∼ZN에 대응하는 열의 열선택선 CSL 또는 SCSL을 선택 레벨인 「H」레벨로 상승시켜, 그 열의 열선택 게이트(63)를 도통시킨다. 선택된 열의 비트선쌍 BL, /BL의 데이터가 열선택 게이트(63) 및 데이터 신호 입출력선 쌍 IO, /IO를 거쳐서 입출력 버퍼(62)에 공급된다. 입출력 버퍼(62)는 판독 데이터를 외부에 출력한다.

다음에, 이 SDRAM의 열선택 방법에 대하여 상세히 설명한다.

메모리 어레이(56a)의 256개의 열선택선 CSL0∼CSL255는, 각각이 32개의 열선택선 CSL을 포함하는 8개의 블럭으로 미리 분할되고, 각 블럭은 각각이 4개의 열선택선 CSL을 포함하는 8개의 그룹으로 미리 분할된다. 프리디코드 신호 Y12∼Y19는 각각 8개의 블럭에 할당되고, 프리디코드 신호 Y4∼Y11는 각각 8개의 그룹에 할당되고, 프리디코드 신호 Y0∼Y3는 각각 4개의 열선택선 CSL에 할당된다. 따라서, 프리디코드 신호 Y12∼Y19 중 1개의 신호 Yk(k는 12∼19의 정수)와, 프리디코드 신호 Y4∼Y12 중 1개의 신호 Yj(j는 4∼12의 정수)와, 프리디코드 신호 Y0∼Y3 중 1개의 신호 Yi(i는 0∼3의 정수)에 의해 256개의 열선택선 CSL0∼CSL255 중 1개의 열선택선 CSLm(m은 0∼255의 정수)이 지정된다.

구체적으로 설명하면, 우선 제어 회로(55)는 버퍼(51, 52)로부터의 신호에 응답하여, 어드레스 신호 A0∼A7를 컬럼 어드레스 신호 CA0∼CA7로서 입력하고, 입력된 어드레스 신호 CA0∼CA7를 상보(complementary) 열어드레스 신호 CAD0∼CAD7, /CAD0∼/CAD7로 변환한다.

제어 회로(55)에는, 도 10에 도시하는 바와 같이, 8쌍의 프리디코더(pre-decoder)(70), 8세트의 프리디코더(75) 및 4세트의 프리디코더(80)가 마련된다. 8세트의 프리디코더(70)는 각각 프리디코드 신호 Y12∼Y19에 대응하여 마련된다. 8세트의 프리디코더(75)는 각각 프리디코드 신호 Y4∼Y11에 대응하여 마련된다. 4쌍의 프리디코더(80)는 각각 프리디코드 신호 Y0∼Y3에 대응하여 마련된다.

프리디코드 신호 Y12∼Y19의 각각에는 상보 열어드레스 신호 CAD5∼CAD7, /CAD5∼/CAD7 중 어느 3개의 신호가 미리 할당되어 있다. 각 프리디코더(70)는 NAND 게이트(71, 73) 및 인버터(72, 74)를 포함한다. NAND 게이트(71)는 미리 할당된 3개의 상보 열어드레스 신호를 수신하고, 그 출력은 인버터(72)에 입력된다. NAND 게이트(73)는 인버터(72)의 출력과 신호 /SCE를 수신하고, 그 출력이 인버터(74)에 입력된다. 인버터(74)의 출력이 프리디코드 신호 Yk로 된다. 프리디코더(70)는 미리 할당된 3개의 상보 열어드레스 신호와 신호 /SCE 모두가 「H」레벨로 되었을 때, 「H」레벨을 출력한다.

프리디코드 신호 Y4∼Y11의 각각에는, 상보 열어드레스 신호 CAD2∼CAD4, /CAD2∼/CAD4 중 어느 3개의 신호가 미리 할당되어 있다. 각 프리디코더(75)는 NAND 게이트(76, 78) 및 인버터(77, 79)를 포함한다. NAND 게이트(76)는 미리 할당된 3개의 상보 열어드레스 신호를 수신하고, 그 출력은 인버터(77)에 입력된다. NAND 게이트(76)는 인버터(77)의 출력과 신호 CDE를 수신하고, 그 출력은 인버터(79)에 입력된다. 인버터(79)의 출력이 프리디코드 신호 Yj로 된다. 프리디코더(75)는 미리 할당된 3개의 상보 열어드레스 신호와 신호 CDE 모두가 「H」레벨로 되었을 때, 「H」레벨을 출력한다.

프리디코드 신호 Y0∼Y3의 각각에는, 상보 열어드레스 신호 CAD0, CAD1, /CAD0, /CAD1 중 어느 2개의 신호가 미리 할당된다. 각 프리디코더(80)는 NAND 게이트(81, 83) 및 인버터(82, 84)를 포함한다. NAND 게이트(81)는 미리 할당된 2개의 상보 열어드레스 신호를 수신하고, 그 출력은 인버터(82)에 입력된다. NAND 게이트(83)는 인버터(82)의 출력과 신호 CDE를 수신하고, 그 출력은 인버터(84)에 입력된다. 인버터(84)의 출력이 프리디코드 신호 Yi로 된다. 프리디코더(80)는 미리 할당된 2개의 상보 열어드레스 신호와 신호 CDE 모두가 「H」레벨로 되었을 때, 「H」레벨을 출력한다.

열디코더(60a)는, 도 11에 도시하는 바와 같이, 256세트의 열디코더 단위 회로(85)를 포함한다. 256세트의 열디코더 단위 회로(85)는 각각 256개의 열선택선 CSL0∼CSL255에 대응하여 마련된다. 열선택선 CSL0∼CSL255의 각각에는, 프리디코드 신호 Y12∼Y19중 어느 1개의 신호 Yk와, 프리디코드 신호 Y4∼Y11중 어느 1개의 신호 Yj와, 프리디코드 신호 Y0∼Y3중 어느 1개의 신호 Yi가 미리 할당되어 있다.

열디코더 단위 회로(85)는 NAND 게이트(86) 및 인버터(87)를 포함한다. NAND 게이트(86)는 미리 할당된 3개의 프리디코드 신호 Yi, Yj, Yk를 수신하고, 그 출력 노드는 인버터(87)를 거쳐서 대응하는 열선택선 CSLm에 접속된다. 열디코더 단위 회로(85)는 미리 할당된 3개의 프리디코드 신호 Yi, Yj, Yk가 모두 「H」레벨로 되었을 때, 대응하는 열선택선 CSLm을 선택 레벨인 「H」레벨로 상승시킨다.

또한, 메모리 어레이(56a)에 불량인 열이 있는 경우는, 그 불량인 열의 어드레스가 제어 회로(55)에 기억된다. 제어 회로(55)는, 그 어드레스가 입력된 경우는, 프리디코드 신호 Yi, Yj, Yk 대신에 프리디코드 신호 Zn(n은 0∼N의 정수)을 출력하여, 불량인 열선택선 CSL 대신에 스페어 열선택선 SCSLn을 선택한다.

즉, 제어 회로(55)내에는, 도 12 및 도 13에 도시하는 바와 같이, N+1세트의 프로그램 회로(90)가 마련된다. N+1세트의 프로그램 회로(90)는 각각 프리디코드 신호 Z0∼ZN에 대응하여 마련된다.

각 프로그램 회로(90)는 퓨즈(92, 110a∼117a, 110b∼117b), P 채널 MOS 트랜지스터(91, 120∼127), N 채널 MOS 트랜지스터(93), NAND 게이트(94, 134, 138), 인버터(95, 135∼137, 139), 스위칭 인버터(100a∼107a, 100b∼107b) 및 NOR 게이트(130∼133)를 포함한다.

P 채널 MOS 트랜지스터(91), 퓨즈(92) 및 N 채널 MOS 트랜지스터(93)는 전원 전위 Vcc 라인과 접지 전위 GND 라인 사이에 직렬 접속된다. P 채널 MOS 트랜지스터(91) 및 N 채널 MOS 트랜지스터(93)의 게이트는 프리 차지 신호 /PC를 수신한다. 프리 차지 신호 /PC는, 도 14에 도시된 바와 같이, 클럭 신호 CLK의 상승시에 판독 명령 또는 기록 명령이 있었을때 「L」레벨로 하강하고, 클럭 신호 CLK의 다음번의 하강에 따라 「H」레벨로 상승하는 신호이다. 퓨즈(92)는 대응하는 스페어 열선택선 SCSL이 사용되는 경우에 절단되고, 대응하는 스페어 열선택선 SCSL이 사용되지 않는 경우는 절단되지 않는다.

퓨즈(92)가 절단된 경우는, P 채널 MOS 트랜지스터의 드레인(노드 N91)은 프리 차지 신호 /PC가 「L」레벨로 하강했을 때에 P 채널 MOS 트랜지스터(91)를 거쳐서 「H」레벨로 충전되고, 프리 차지 신호 /PC가 「H」레벨로 상승하더라도 방전되지 않고, 항상 「H」레벨로 된다. 퓨즈(92)가 절단되지 않은 경우는, P 채널 MOS 트랜지스터(91), 퓨즈(92) 및 N 채널 MOS 트랜지스터(93)는 인버터를 구성한다. 따라서, 노드 N91에는 프리 차지 신호 /PC의 반전 신호가 출력된다.

NAND 게이트(94)는, 노드 N91에 나타나는 신호와 프리 차지 신호 /PC를 수신하고, 그 출력이 인버터(95)를 거쳐서 스위칭 인버터(100a∼107a, 100b∼107b) 및 P 채널 MOS 트랜지스터(120∼127)의 게이트에 입력된다.

인버터(95)의 출력 신호φ95는, 퓨즈(92)가 절단된 경우는 프리 차지 신호 /PC가 NAND 게이트(94) 및 인버터(95)에서 지연된 신호로 되고, 퓨즈(92)가 절단되지 않은 경우는 항상 「L」레벨로 된다.

스위칭 인버터(100a∼107a, 100b∼107b)는 각각 상보 열어드레스 신호 /CAD0∼/CAD7, CAD0∼CAD7에 대응하여 마련된다. 스위칭 인버터(100a)는, 도 15에 도시하는 바와 같이, 전원 전위 Vcc 라인과 접지 전위 GND 라인 사이에 직렬 접속된 P 채널 MOS 트랜지스터(141) 및 N 채널 MOS 트랜지스터(142, 143)를 포함한다. MOS 트랜지스터(141, 143)의 게이트는 대응하는 상보 열어드레스 신호 /CAD0를 수신하고, N 채널 MOS 트랜지스터(142)의 게이트는 신호 φ95를 수신한다. P 채널 MOS 트랜지스터(141)의 드레인이 스위칭 인버터(100a)의 출력 노드 N141이 된다.

신호 φ95가 「H」레벨인 경우는 N 채널 MOS 트랜지스터(142)가 도통상태로 되어 스위칭 인버터(100a)가 활성화되고, 신호 φ95가 「L」레벨인 경우는 N 채널 MOS 트랜지스터(142)가 비도통상태로 되어 스위칭 인버터(100a)는 비활성화된다. 다른 스위칭 인버터(101a∼107a, 100b∼107b)도 스위칭 인버터(100a)와 마찬가지이다.

퓨즈(110a∼117a, 110b∼117b)는 각각 내부 열어드레스 신호 /CAD0∼/CAD7, CAD0∼CAD7에 대응하여 마련된다. 퓨즈(110a∼117a)는 각각 대응하는 스위칭 인버터(100a∼107a)의 출력 노드 N141와 노드 N120∼N127 사이에 접속된다. 퓨즈(110b∼117b)는 각각 대응하는 스위칭 인버터(100b∼107b)의 출력 노드 N141과 노드 N120∼N127 사이에 접속된다.

불량인 열선택선 CSL을 지정하는 상보 열어드레스 신호에 대응하는 퓨즈는 절단되지 않고, 그 이외의 퓨즈는 절단되어, 불량인 열선택선 CSL의 어드레스가 기억된다. 그 어드레스가 입력된 경우는, 스위칭 인버터(100a∼107a, 100b∼107b)의 출력이 퓨즈(110a∼117a, 110b∼117b)를 통하여 노드 N120∼N127에 전달된다.

P 채널 MOS 트랜지스터(120∼127)는 각각 전원 전위 Vcc 라인과 노드 N120∼N127 사이에 접속되고, 그 게이트가 신호φ95를 수신한다. 신호 φ95가 「L」레벨로 하강하면, P 채널 MOS 트랜지스터(120∼127)가 도통상태로 되어 노드 N120∼N127가 「H」레벨로 프리 차지된다.

NOR 게이트(130)는 노드 N120, N121에 나타나는 신호를 수신하고, NOR 게이트(131)는 노드 N122, N123에 나타나는 신호를 수신하고, NOR 게이트(132)는 노드 N124, N125에 나타나는 신호를 수신하고, NOR 게이트(133)는 노드 N126, N127에 나타나는 신호를 수신하고, NAND 게이트(134)는 NOR 게이트(130∼133)의 출력을 수신한다.

NAND 게이트(134)의 출력 신호 φ134는, 도 13에 도시하는 바와 같이, 인버터(135, 136)에 의해 증폭되어 신호 /SCE로 됨과 동시에 인버터(137)에 입력된다. NAND 게이트(138)는 인버터(137)의 출력과 신호 CDE를 수신한다. NAND 게이트(138)의 출력은 인버터(139)에 의해 반전되어 프리디코드 신호 Zn로 된다.

따라서, 프로그램 회로(90)는 퓨즈(92, 110a∼117a, 110b∼117b)에서 프로그램된 상보 열어드레스 신호가 입력됨에 따라 신호 /SCE를 「L」레벨로 하강시키고, 또 신호 CDE가 「H」레벨로 상승함에 따라 대응하는 프리디코드 신호 Zn를 「H」레벨로 상승시킨다.

용장 열디코더(61a)는, 도 16에 도시한 바와 같이, N+1세트의 용장 열디코더 단위 회로(144)를 포함한다. N+1세트의 용장 열디코더 단위 회로(144)는 각각 N+1세트의 스페어 열선택선 SCSL0∼SCSLN에 대응하여 마련된다. 스페어 열선택선 SCSL0∼SCSLN의 각각에는, 각각 프리디코드 신호 Z0∼ZN이 미리 할당된다.

각 용장 열디코더 단위 회로(144)는 직렬 접속된 인버터(145, 146)를 포함한다. 용장 열디코더 단위 회로(144)는 미리 할당된 프리디코드 신호 Zn이 「H」레벨로 상승한 것에 따라, 대응하는 스페어 열선택선 SCSLn을 선택 레벨인 「H」레벨로 상승시킨다.

도 17은 이 SDRAM의 열선택 동작을 나타내는 타이밍차트이다. 도 17을 참조하면, 시각 t1에 있어서 상보 열어드레스 신호 /CAD0∼/CAD7, CAD0∼CAD7이 확정된다.

상보 열어드레스 신호 /CAD0∼/CAD7, CAD0∼CAD7가 프로그램 회로(90)에 의해 프로그램되어 있는 경우는, 시각 t1으로부터 소정의 시간(프로그램 회로(90)의 지연 시간) 후의 시각 t2에서 신호 /SCE가 「L」레벨로 하강함과 동시에, 신호 CDE가 「H」레벨로 상승한다. 따라서, 도 10의 프리디코더(70)의 출력, 즉 프리디코드 신호 Yk가 「H」레벨로 고정되고, 도 11의 열디코더 단위 회로(85)의 출력, 즉 열선택선 CSLm이 「L」레벨로 고정된다. 동시에, 도 13의 프리디코드 신호 Zn이 「H」레벨로 상승하고, 도 16의 용장 열디코더 단위 회로(144)의 출력, 즉 스페어 열선택선 SCSLn이 「H」레벨로 상승한다.

상보 열어드레스 신호 /CAD0∼/CAD7, CAD0∼CAD7가 프로그램 회로(90)에 프로그램되어 있지 않은 경우는, 신호 /SCE는 「H」레벨의 상태로 변화하지 않고, 시각 t2에서 신호 CDE가 「H」레벨로 상승한다. 따라서, 도 10의 프리디코드 신호 Y12∼Y19 중 1개의 신호 Yk와, 프리디코드 신호 Y4∼Y11 중 1개의 신호 Yj와, 프리디코드 신호 Y0∼Y3 중 1개의 신호 Yi가 「H」레벨로 상승하고, 도 11에서 도시한 256세트의 열디코더 단위 회로(85) 중 1개의 회로(85)의 출력, 즉 열선택선 CSLm이 선택 레벨인 「H」레벨로 상승한다. 한편, 도 13의 프리 디코드 신호 Zn은 「L」레벨로 고정되고, 도 16의 용장 디코더 단위 회로(144)의 출력, 즉 스페어 열선택선 SCSLn은 비선택 레벨인 「L」레벨로 고정된다.

또, 열선택선 CSL, SCSL로의 액세스를 시각 t2까지 대기하는 것은, 예를 들면, 시각 t1에서 열선택선 CSL, SCSL로의 액세스를 개시하면, 시각 t1에서 t2 사이에는 불량인 열선택선 CSLm을 선택하고, 시각 t2 이후에는 스페어 열선택선 SCSLn을 선택하게 되므로, 소위 다중 선택(multi-selecton)이 발생하는 경우가 있기 때문이다.

또, 통상의 DRAM에서는, 어드레스 천이 검지 회로에 의해 상보 어드레스 신호의 천이를 검지한 후에 프리디코더를 개시하지만, 어드레스 천이 검지 회로에 의한 지연 시간이 충분히 크기 때문에 다중 선택은 발생하지 않는다.

그러나, 종래의 SDRAM에서는, 불량인 열이 존재하지 않고 스페어 열선택선 SCSL이 사용되지 않는 경우라도, 신호 /SCE가 확정될 때까지 열선택선 CSL로 액세스하지 않고 대기하고 있었으므로, 시간을 낭비한다는 점에서 문제가 있었다.

따라서, 본 발명의 주된 목적은, 스페어 메모리 셀을 사용하지 않는 경우에 액세스 속도의 고속화를 도모할 수 있는 반도체 기억 장치를 제공하는 데에 있다.

도 1은 본 발명의 실시예 1에 의한 SDRAM의 퓨즈 회로의 구성을 나타내는 회로도,

도 2는 도 1에 도시된 퓨즈 회로의 출력 신호에 의해 제어되는 신호 발생 회로의 구성을 나타내는 회로 블럭도,

도 3은 도 2에 도시된 신호 발생 회로의 동작을 나타내는 타이밍차트,

도 4는 도 1 ∼ 도 3에서 도시한 SDRAM의 동작을 나타내는 타이밍차트,

도 5는 본 발명의 실시예 2에 의한 SDRAM의 신호 발생 회로의 구성을 나타내는 회로도,

도 6은 도 5에 도시된 지연 회로의 구성을 나타내는 회로도,

도 7은 본 발명의 실시예 3에 의한 SDRAM의 지연 회로의 구성을 나타내는 회로도,

도 8은 종래의 SDRAM의 구성을 나타내는 블럭도,

도 9는 도 8에 도시된 SDRAM의 주요부의 구성을 나타내는 일부 생략된 회로 블럭도,

도 10은 도 8에 도시된 제어 회로에 포함되는 프리디코더의 구성을 나타내는 회로도,

도 11은 도 8에 도시된 열디코더에 포함되는 열디코더 단위 회로의 구성을 나타내는 회로도,

도 12는 도 8에 도시된 제어 회로에 포함되는 프로그램 회로의 일부를 나타내는 회로 블럭도,

도 13은 도 8에 도시된 제어 회로에 포함되는 프로그램 회로의 다른 부분의 구성을 나타내는 회로도,

도 14는 도 12에 도시된 프리 차지 신호 /PC를 설명하기 위한 타이밍차트,

도 15는 도 12에 도시된 스위칭 인버터 구성을 나타내는 회로도,

도 16은 도 8에 도시된 용장 열디코더에 포함되는 용장 열디코더 단위 회로의 구성을 나타내는 회로도,

도 17은 도 8∼도 16에 도시한 SDRAM의 동작을 나타내는 타이밍차트.

* 도면의 주요 부분에 대한 부호의 설명

1 : 퓨즈 회로

2, 13∼15, 71, 73, 76, 78, 81, 83, 86, 94, 134, 138 : NAND 게이트

3, 8, 12, 72, 74, 77, 79, 82, 84, 87, 95, 135, 137, 139, 145, 146 : 인버터

4, 5, 26, 31, 32, 91, 120∼127, 141 : P 채널 MOS 트랜지스터

6, 22, 23, 92, 110a∼117a, 110b∼117b : 퓨즈

7, 27, 33, 34, 93, 142, 143 : N 채널 MOS 트랜지스터

10, 20 : 신호 발생 회로 11, 21, 30 : 지연 회로

24, 25 : 저항 소자 50 : SDRAM

51 : 클럭 버퍼 52 : 제어 신호 버퍼

53 : 어드레스 버퍼 54 : 모드 레지스터

55 : 제어 회로 56a, 56b : 메모리 어레이

57a, 57b : 용장 메모리 어레이

58a, 58b : 센스 리프레시 앰프+입출력 제어 회로

59a, 59b : 행디코더 60a, 60b : 열디코더

61a, 61b : 용장 열디코더 62 : 입출력 버퍼

63 : 열선택 게이트 64 : 센스 리프레시 앰프

65 : 등화기 70, 75, 80 : 프리디코더

85 : 열디코더 단위 회로 90 : 프로그램 회로

100a∼107a, 100b∼107b : 스위칭 인버터

130∼133 : NOR 게이트 144 : 용장 열디코더 단위 회로

상기의 목적을 달성하기 위해, 청구항 1에 관한 발명은, 전기적으로 데이터를 재기록할 수 있는 반도체 기억 장치에 있어서, 복수의 메모리 셀, 선택선, 스페어 메모리 셀, 스페어 선택선, 제 1 디코더, 제 2 디코더, 신호 발생 수단, 제 1 게이트 수단 및 제 2 게이트 수단을 구비한다. 복수의 메모리 셀 각각은 데이터를 기억한다. 선택선은 각 메모리 셀에 대응하여 마련되고, 대응하는 메모리 셀을 선택하기 위해 마련된다. 스페어 메모리 셀은 복수의 메모리 셀중 불량인 메모리 셀과 치환하기 위해 마련된다. 스페어 선택선은 스페어 메모리 셀을 선택하기 위해 마련된다. 제 1 디코더는 스페어 선택선을 지정하는 어드레스 신호가 입력된 것에 따라, 그 입력으로부터 제 1 시간 경과 후에 선택 레벨의 신호를 출력한다. 제 2 디코더는 선택선을 지정하는 어드레스 신호가 입력된 것에 따라, 그 입력으로부터 제 1 시간 보다도 짧은 제 2 시간 경과 후에 선택 레벨의 신호를 출력하고, 제 1 디코더로부터 선택 레벨의 신호가 출력된 것에 따라 비선택 레벨의 신호를 출력한다. 신호 발생 수단은, 불량인 메모리 셀이 있기 때문에 스페어 메모리 셀이 사용되는 경우는, 어드레스 신호의 입력으로부터 제 1 시간 경과 후에 활성화 신호를 출력하고, 불량인 메모리 셀이 없기 때문에 스페어 메모리 셀이 사용되지 않는 경우에는, 어드레스 신호의 입력으로부터 제 2 시간 경과 후에 활성화 신호를 출력한다. 제 1 게이트 수단은 제 1 디코더와 스페어 선택선 사이에 마련되어, 신호 발생 수단으로부터 활성화 신호가 출력된 것에 따라, 제 1 디코더의 출력 신호를 스페어 선택선에 전달한다. 제 2 게이트 수단은 제 2 디코더와 선택선 사이에 마련되고, 신호 발생 수단으로부터 활성화 신호가 출력된 것에 따라, 제 2 디코더의 출력 신호를 선택선에 전달한다.

청구항 2에 관한 발명에서는, 청구항 1에 관한 발명의 신호 발생 수단은, 제 1 지연 회로, 제 2 지연 회로, 퓨즈 및 게이트 회로를 포함한다. 제 1 지연 회로는 어드레스 신호에 동기한 기준 신호를 제 1 시간 만큼 지연시켜 출력한다. 제 2 지연 회로는 기준 신호를 제 2 시간 만큼 지연시켜 출력한다. 퓨즈는 스페어 메모리 셀이 사용되는가의 여부를 프로그램하기 위해 마련된다. 게이트 회로는, 퓨즈에 의해 스페어 메모리 셀이 사용되는 것이 프로그램되어 있는 경우는, 제 1 지연 회로의 출력 신호를 활성화 신호로서 통과시키고, 퓨즈에 의해 스페어 메모리 셀이 사용되지 않는 것이 프로그램되어 있는 경우에는, 제 2 지연 회로의 출력 신호를 활성화 신호로서 통과시킨다.

청구항 3에 관한 발명에서는, 청구항 1에 관한 발명의 신호 발생 수단은, 어드레스 신호에 동기한 기준 신호를 제 1 또는 제 2 시간 만큼 지연시켜 활성화 신호를 생성하기 위한 직렬 접속된 복수의 지연 회로를 포함하고, 각 지연 회로는 제 1 도전 형식의 제 1 트랜지스터, 제 2 도전 형식의 제 2 트랜지스터, 제 1 퓨즈, 제 2 퓨즈 및 제 1 및 제 2 저항 소자를 포함한다. 제 1 도전 형식의 제 1 트랜지스터는 그 입력 전극이 입력 노드에 접속되고, 그 제 1 전극은 출력 노드에 접속된다. 제 2 도전 형식의 제 2 트랜지스터는 그 입력 전극이 입력 노드에 접속되고, 그 제 1 전극이 출력 노드에 접속된다. 제 1 퓨즈는 전원 전위의 라인과 제 1 트랜지스터의 제 2 전극 사이에 접속되고, 스페어 메모리 셀이 사용되는 경우에 절단된다. 제 2 퓨즈는 접지 전위의 라인과 제 2 트랜지스터의 제 2 전극 사이에 접속되고, 스페어 메모리 셀이 사용되는 경우에 절단된다. 제 1 및 제 2 저항 소자는 각각이 제 1 및 제 2 퓨즈에 병렬로 접속된다.

청구항 4에 관한 발명에서는, 청구항 1에 관한 발명의 신호 발생 수단은, 어드레스 신호에 동기한 기준 신호를 제 1 또는 제 2 시간 만큼 지연시켜 활성화 신호를 생성하기 위한 직렬 접속된 복수의 지연 회로를 포함하고, 각 지연 회로는 제 1 도전 형식의 제 1 및 제 2 트랜지스터, 제 2 도전 형식의 제 3 및 제 4 트랜지스터 및 제 1 및 제 2 퓨즈를 포함한다. 제 1 도전 형식의 제 1 및 제 2 트랜지스터는 전원 전위의 라인과 출력 노드 사이에 직렬 접속되고, 각각의 입력 전극이 모두 입력 노드에 접속된다. 제 2 도전 형식의 제 3 및 제 4 트랜지스터는 접지 전위의 라인과 출력 노드 사이에 직렬 접속되고, 각각의 입력 전극이 모두 입력 노드에 접속된다. 제 1 및 제 2 퓨즈는 각각 제 1 및 제 3 트랜지스터에 병렬로 접속되고, 스페어 메모리 셀이 사용되는 경우에 절단된다.

(실시예 1)

도 1은 본 발명의 실시예 1에 의한 SDRAM에 포함되는 퓨즈 회로(1)의 구성을 나타내는 회로도이다.

도 1을 참조하면, 이 퓨즈 회로(1)는 NAND 게이트(2), 인버터(3, 8), P 채널 MOS 트랜지스터(4, 5), 퓨즈(6) 및 N 채널 MOS 트랜지스터(7)를 포함한다. NAND 게이트(2)는 신호 /POR(Power On Reset) 및 프리 차지 신호 /PC를 수신한다. 신호 /POR는 SDRAM의 전원을 온(ON) 상태로 한 후, 소정의 시간이 경과한 후에 「H」레벨로 상승되는 신호이다. 이 신호 /POR이 「L」레벨인 동안에, SDRAM은 내부적으로 리셋된다.

P 채널 MOS 트랜지스터(4), 퓨즈(6) 및 N 채널 MOS 트랜지스터(7)는 전원 전위 Vcc 라인과 접지 전위 GND 라인 사이에 직렬 접속된다. NAND 게이트(2)의 출력은 인버터(3)를 통하여 MOS 트랜지스터(4),(7)의 게이트에 입력된다. P 채널 MOS 트랜지스터(5)는 P 채널 MOS 트랜지스터(4)와 병렬로 접속된다. P 채널 MOS 트랜지스터(5)의 드레인(노드 N5)은 인버터(8)를 통하여 P 채널 MOS 트랜지스터(5)의 게이트에 접속된다. P 채널 MOS 트랜지스터(5)와 인버터(8)는 래치 회로를 구성한다. 인버터(8)의 출력이 퓨즈 회로(1)의 출력 신호 φS로 된다.

퓨즈(6)는 메모리 어레이(56a)에 불량인 열이 전혀 없어서, 스페어 열선택선 SCSL이 사용되지 않는 경우는 절단되지 않는다. 이 경우는, P 채널 M0S 트랜지스터(4), 퓨즈(6) 및 N 채널 MOS 트랜지스터(7)는 인버터를 구성한다. 액세스시에는 신호 /POR, /PC가 모두 「H」레벨로 되기 때문에, 신호 φS도 「H」레벨로 된다.

퓨즈(6)는 메모리 어레이(56a)에 불량인 열이 있어서, 스페어 열선택선 SCSL이 사용되는 경우에는 절단된다. 이 경우는, 신호 /POR 및 프리 차지 신호 /PC 중 적어도 한쪽이 「L」레벨로 되었을 때에 P 채널 MOS 트랜지스터(4)가 도통상태로 되어, 노드 N5가 「H」레벨로 되고, 신호 φS는 P 채널 MOS 트랜지스터(5) 및 인버터(8)로 이루어지는 래치 회로에 의해 「L」레벨로 유지된다.

도 2는 이 SDRAM의 신호 발생 회로(10)를 도시한 회로 블럭도이다. 도 2를 참조하면, 신호 발생 회로(10)는 지연 회로(11), 인버터(12) 및 NAND 게이트(13∼15)를 포함한다. 판독 신호 φR(또는, 기록 신호 φW)가 NAND 게이트(13)의 한쪽 입력 노드에 직접 입력됨과 동시에, 지연 회로(11)를 통하여 NAND 게이트(14)의 한쪽 입력 노드에 입력된다. 판독 신호 φR(기록 신호 φW)는, 도 3에 도시하는 바와 같이, 클럭 신호 CLK의 상승시에 판독 명령(또는, 기록 명령)이 있었을 때에 「H」레벨로 상승하고, 클럭 신호 CLK의 다음번 하강시에 하강한다. 신호 φS는 NAND 게이트(13)의 다른쪽 입력 노드에 직접 입력됨과 동시에, 인버터(12)를 통하여 NAND 게이트(14)의 다른쪽 입력 노드에 입력된다. NAND 게이트(15)는 NAND 게이트(13, 14)의 출력을 수신하고, 신호 CDE를 출력한다.

메모리 어레이(56a)에 불량인 열이 없기 때문에 퓨즈(6)가 절단되지 않고, 신호 φS가 액세스시에 있어서 「H」레벨로 된 경우는, NAND 게이트(14)의 출력은 「H」레벨로 고정되고, NAND 게이트(13, 15)는 신호 φR(φW)에 대하여 인버터로서 동작한다. 따라서, 신호 CDE는, 도 3에 도시하는 바와 같이, 신호 φR(φW)를 NAND 게이트(13, 15)의 지연 시간 Td1만큼 지연시킨 신호가 된다.

메모리 어레이(56a)에 불량인 열이 있었기 때문에 퓨즈(6)가 절단되고, 신호φS가 「L」레벨로 고정된 경우에는, NAND 게이트(13)의 출력은 「H」레벨로 고정되고, NAND 게이트(14, 15)는 지연 회로(11)의 출력에 대하여 인버터로서 동작한다. 따라서, 신호 CDE는, 도 3에 도시하는 바와 같이, 신호 φR(φW)를 지연 회로(11) 및 NAND 게이트(14, 15)의 지연 시간 Td2(Td1)만큼 지연시킨 신호가 된다. 시간 Td2-Td1은 지연 회로(11)의 지연 시간으로서, 도 17의 시간 t2-t1으로 설정된다.

도 4는 SDRAM의 열선택 동작을 나타내는 타이밍차트로서, 도 17과 대비되는 도면이다. 도 4를 참조하면, 시각 t1에 있어서 상보 열어드레스 신호 /CAD0∼/CAD7, CAD0∼CAD7가 확정된다.

메모리 어레이(56a)에 불량인 열이 존재하지 않는 경우는, 도 12 및 도 13의 프로그램 회로(90)는 사용되지 않고, 또한 퓨즈 회로(1)의 퓨즈(6)는 절단되지 않는다. 이 경우는, 신호 /SCE는 「H」레벨로 유지되고, 신호 CDE는 시각 t1에서 상승한다. 따라서, 열선택선 CSL로의 액세스가 도 17의 경우와 비교하여 t2-t1만큼 고속화된다.

메모리 어레이(56a)에 불량인 열이 존재하는 경우는, 도 12 및 도 13의 프로그램 회로(90)가 사용되고, 또한 퓨즈 회로(1)의 퓨즈(6)는 절단된다. 이 경우는, 시각 t2에서 신호 /SCE가 확정됨과 동시에 신호 CDE가 「H」레벨로 상승한다. 따라서, 열선택선 CSL과 스페어 열선택선 SCSL의 다중 선택이 발생하지 않는다.

다른 구성 및 동작은 종래의 SDRAM과 동일하므로, 그에 대한 설명은 생략한다.

본 실시예에서는, 스페어 열선택선 SCSL을 사용하지 않는 경우는 상보 열어드레스 신호가 확정됨과 동시에 열선택선 CSL로의 액세스가 개시되며, 스페어 열선택선 SCSL을 사용하는 경우는 신호 /SCE가 확정될 때까지 대기하여 열선택선 SCL 또는 스페어 열선택선 SCSL로의 액세스를 개시한다. 따라서, 스페어 열선택선 SCSL을 사용하지 않는 경우에 열선택선 CSL로의 액세스 속도의 고속화를 도모할 수 있어서, 스페어 열선택선 SCSL을 사용하는 경우에 다중 선택을 방지할 수 있다.

(실시예 2)

도 5는 본 발명의 실시예 2에 의한 SDRAM에 포함되는 신호 발생 회로(20)의 구성을 도시한 회로도이다. 도 5를 참조하면, 이 신호 발생 회로(20)는 직렬 접속된 짝수 개(도면에서는 4개)의 지연 회로(21)를 포함하고, 신호 φR(φW)을 지연시켜 신호 CDE를 생성한다.

지연 회로(21)는, 도 6에 도시하는 바와 같이, 퓨즈(22, 23), 저항 소자(24, 25), P 채널 MOS 트랜지스터(26) 및 N 채널 MOS 트랜지스터(27)를 포함한다. 퓨즈(22) 및 P 채널 MOS 트랜지스터(26)는 전원 전위 Vcc 라인과 지연 회로(21)의 출력 노드(21b) 사이에 직렬 접속된다. 퓨즈(23) 및 N 채널 MOS 트랜지스터(27)는 접지 전위 GND 라인과 출력 노드(21b) 사이에 직렬 접속된다. MOS 트랜지스터(26, 27)의 게이트는 지연 회로(21)의 입력 노드(21a)에 접속된다. 저항 소자(24, 25)는 각각 퓨즈(22, 23)에 병렬로 접속된다.

퓨즈(22, 23)는 메모리 어레이(56a)에 불량인 열이 전혀 없어서, 스페어 열선택선 SCSL이 사용되지 않는 경우는 절단되지 않는다. 이 경우는, 입력 노드(21a)의 전위가 「H」레벨로 상승하면, N 채널 MOS 트랜지스터(27)가 도통 상태로 되고 P 채널 M0S 트랜지스터(26)가 비도통 상태로 되어, 출력 노드(21b)는 N 채널 MOS 트랜지스터(27), 퓨즈(23) 및 저항 소자(25)를 통하여 「L」레벨로 방전된다. 입력 노드(21a)의 전위가 「L」레벨로 하강하면, P 채널 MOS 트랜지스터(26)가 도통 상태로 되고 N 채널 MOS 트랜지스터(27)가 비도통 상태로 되어, 출력 노드(21b)는 퓨즈(22), 저항 소자(24) 및 P 채널 MOS 트랜지스터(26)를 통하여 「H」레벨로 충전된다. 따라서, 지연 회로(21)의 지연 시간은 비교적 짧은 시간으로 된다. 신호 발생 회로(20)의 지연 시간은 도 3의 지연 시간 Td1으로 되도록 설정된다.

퓨즈(22, 23)는 메모리 어레이(56a)에 불량인 열이 존재하여서, 스페어 열선택선 SCSL이 사용되는 경우에는 절단된다. 이 경우는, 입력 노드(21a)의 전위가 「H」레벨로 상승하면, N 채널 MOS 트랜지스터(27)는 도통 상태로 되고 P 채널 MOS 트랜지스터(26)는 비도통 상태로 되어, 출력 노드(21b)는 N 채널 MOS 트랜지스터(27) 및 저항 소자(25)를 통하여 「L」레벨로 방전된다. 입력 노드(21a)의 전위가 「L」레벨로 하강하면 P 채널 MOS 트랜지스터(26)가 도통 상태로 되고 N 채널 MOS 트랜지스터(27)가 비도통 상태로 되어, 출력 노드(21b)는 저항 소자(24) 및 P 채널 MOS 트랜지스터(26)를 통하여 「H」레벨로 충전된다. 따라서, 지연 회로(21)의 지연 시간은 비교적 긴 시간으로 된다. 신호 발생 회로(20)의 지연 시간은 도 3의 지연 시간 Td2로 되도록 설정된다.

다른 구성 및 동작은 실시예 1의 SDRAM과 동일하므로, 그에 대한 설명은 생략한다.

본 실시예에서는, 실시예 1과 동일한 효과를 얻을 뿐만 아니라, 간단한 구성을 가지는 효과가 있다.

(실시예 3)

도 7은 본 발명의 실시예 3에 의한 SDRAM에 포함되는 지연 회로(30)의 구성을 도시한 회로도이다.

도 7을 참조하면, 이 SDRAM이 실시예 2의 SDRAM과 다른 점은, 도 5의 신호 발생 회로(20)의 지연 회로(21)가 지연 회로(30)로 치환되어 있는 점이다.

지연 회로(30)는 P 채널 MOS 트랜지스터(31, 32), N 채널 MOS 트랜지스터(33, 34) 및 퓨즈(35, 36)를 포함한다. MOS 트랜지스터(31∼34)는 동일한 크기로 되어 있다. P 채널 MOS 트랜지스터(31, 32)는 전원 전위 Vcc 라인과 지연 회로(30)의 출력 노드(30b) 사이에 직렬 접속된다. N 채널 MOS 트랜지스터(34, 33)는 접지 전위 GND 라인과 지연 회로(30)의 출력 노드(30b) 사이에 직렬 접속된다. MOS 트랜지스터(31∼34)의 게이트는 지연 회로(30)의 입력 노드(30a)에 접속된다. 퓨즈(35, 36)는 각각 MOS 트랜지스터(31, 34)에 병렬로 접속된다.

퓨즈(35, 36)는 메모리 어레이(56a)에 불량인 열이 전혀 없어서, 스페어 열선택선 SCSL이 사용되지 않는 경우에는 절단되지 않는다. 이 경우는, 입력 노드(30a)의 전위가「H」 레벨로 상승하면, N 채널 MOS 트랜지스터(33, 34)가 도통 상태로 되고, P 채널 MOS 트랜지스터(31, 32)가 비도통 상태로 되어, 출력 노드(30b)는 N 채널 MOS 트랜지스터(33, 34) 및 퓨즈(36)를 통하여 「L」레벨로 방전된다. 입력 노드(30a)의 전위가 「L」레벨로 하강하면 P 채널 MOS 트랜지스터(31, 32)가 도통 상태로 되고, N 채널 MOS 트랜지스터(33, 34)가 비도통 상태로 되어, 출력 노드(30b)는 P 채널 M0S 트랜지스터(31, 32) 및 퓨즈(35)를 통하여 「H」레벨로 충전된다. 따라서, 지연 회로(30)의 지연 시간은 비교적 짧은 시간으로 된다. 신호 발생 회로(20)의 지연 시간은 도 3의 지연 시간 Td1으로 되도록 설정된다.

퓨즈(35, 36)는 메모리 어레이(56a)에 불량인 열이 존재하여서, 스페어 열선택선 SCSL이 사용되는 경우에는 절단된다. 이 경우에는, 입력 노드(30a)의 전위가 「H」레벨로 상승하면 N 채널 MOS 트랜지스터(33, 34)가 도통 상태로 되고 P 채널 MOS 트랜지스터(31, 32)가 비도통 상태로 되어, 출력 노드(30b)는 N 채널 MOS 트랜지스터(33, 34)를 통하여 「L」레벨로 방전된다. 입력 노드(30a)의 전위가 「L」레벨로 하강하면 P 채널 MOS 트랜지스터(31, 32)가 도통 상태로 되고 N 채널 MOS 트랜지스터(33, 34)가 비도통 상태로 되어, 출력 노드(30b)는 P 채널 MOS 트랜지스터(31, 32)를 통하여 「H」레벨로 충전된다. 따라서, 지연 회로(30)의 지연 시간은 비교적 긴 시간으로 된다. 신호 발생 회로(20)의 지연 시간은 도 3의 지연 시간 Td1으로 되도록 설정된다.

본 실시예에서도, 실시예 2와 동일한 효과를 얻을 수 있다.

따라서, 청구항 1에 관한 발명에 따르면, 어드레스 신호의 입력으로부터 제 1 시간 경과 후에, 그 출력이 확정되는 스페어 선택선용 제 1 디코더와 스페어 선택선 사이에 제 1 게이트 수단을 마련하고, 어드레스 신호의 입력으로부터 제 1 시간 보다도 짧은 제 2 시간 경과 후에, 그 출력이 확정되는 선택선용 제 2 디코더와 선택선 사이에 제 2 게이트 수단을 마련한다. 신호 발생 수단은 스페어 메모리 셀이 사용되는 경우는 어드레스 신호의 입력이 제 1 시간 경과 후에 활성화 신호를 출력하여 제 1 및 제 2 게이트 수단을 도통시키고, 스페어 메모리 셀이 사용되지 않는 경우에는 어드레스 신호의 입력으로부터 제 2 시간 경과 후에 활성화 신호를 출력하여 제 1 및 제 2 게이트 수단을 도통시킨다. 따라서, 스페어 메모리 셀의 사용유무에 관계없이 어드레스 신호의 입력으로부터 제 1 시간 경과 후에 제 1 및 제 2 게이트 수단을 도통시키던 종래기술에 비해, 스페어 메모리 셀을 사용하지 않는 경우의 액세스 속도를 고속화할 수 있다.

청구항 2에 관한 발명에 따르면, 청구항 1에 관한 발명의 신호 발생 수단은 어드레스 신호에 동기한 기준 신호를 각각 제 1 및 제 2 시간 만큼 지연시키는 제 1 및 제 2 지연 회로와, 스페어 메모리 셀의 사용유무를 프로그램하기 위한 퓨즈와, 퓨즈의 프로그램 결과에 따라 제 1 또는 제 2 지연 회로의 출력 신호를 활성화 신호로서 통과시키는 게이트 회로를 포함한다. 이에 따라, 신호 발생 수단을 용이하게 구성할 수 있다.

청구항 3에 관한 발명에 따르면, 청구항 1에 관한 발명의 신호 발생 수단은, 어드레스 신호에 동기한 기준 신호를 제 1 또는 제 2 시간 만큼 지연시켜 활성화 신호를 생성하기 위한 직렬 접속된 복수의 지연 회로를 포함한다. 각 지연 회로는 인버터를 구성하는 제 1 및 제 2 트랜지스터와, 인버터의 충전 전류를 대소(大小) 2단계로 전환하기 위한 병렬 접속된 제 1 퓨즈 및 제 1 저항 소자와, 인버터의 방전 전류를 대소 2단계로 전환하기 위한 병렬 접속된 제 2 퓨즈 및 제 2 저항 소자를 포함한다. 이에 따라, 신호 발생 수단을 용이하게 구성할 수 있다.

청구항 4에 관한 발명에 따르면, 청구항 1에 관한 발명의 신호 발생 수단은 어드레스 신호에 동기한 기준 신호를 제 1 또는 제 2 시간 만큼 지연시켜 활성화 신호를 생성하기 위한 직렬 접속된 복수의 지연 회로를 포함한다. 각 지연 회로는 인버터를 구성하는 제 2 및 제 4 트랜지스터와, 인버터의 충전 전류를 대소 2단계로 전환하기 위한 병렬 접속된 제 1 트랜지스터 및 제 1 퓨즈와, 인버터의 방전 전류를 대소 2단계로 전환하기 위한 병렬 접속된 제 3 트랜지스터 및 제 2 퓨즈를 포함한다. 이에 따라, 신호 발생 수단을 용이하게 구성할 수 있다.

Claims

전기적으로 데이터를 재기록할 수 있는 반도체 기억 장치에 있어서,

각각이 데이터를 기억하는 복수의 메모리 셀,

각 메모리 셀에 대응하여 마련되고, 대응하는 메모리 셀을 선택하기 위한 선택선,

상기 복수의 메모리 셀 중, 불량인 메모리 셀과 치환하기 위한 스페어 메모리 셀,

상기 스페어 메모리 셀을 선택하기 위한 스페어 선택선,

상기 스페어 선택선을 지정하는 어드레스 신호가 입력된 것에 따라, 그 입력으로부터 제 1 시간 경과 후에 선택 레벨의 신호를 출력하는 제 1 디코더,

상기 선택선을 지정하는 어드레스 신호가 입력된 것에 따라, 그 입력으로부터 상기 제 1 시간보다도 짧은 제 2 시간 경과 후에 상기 선택 레벨의 신호를 출력하고, 상기 제 1 디코더로부터 상기 선택 레벨의 신호가 출력된 것에 따라 비선택 레벨의 신호를 출력하는 제 2 디코더,

상기 불량인 메모리 셀이 있기 때문에 상기 스페어 메모리 셀이 사용될 경우는, 상기 어드레스 신호의 입력으로부터 상기 제 1 시간 경과 후에 활성화 신호를 출력하고, 상기 불량인 메모리 셀이 없기 때문에 상기 스페어 메모리 셀이 사용되지 않을 경우에는, 상기 어드레스 신호의 입력으로부터 상기 제 2 시간 경과 후에 상기 활성화 신호를 출력하는 신호 발생 수단,

상기 제 1 디코더와 상기 스페어 선택선과의 사이에 마련되고, 상기 신호 발생 수단으로부터 상기 활성화 신호가 출력된 것에 따라, 상기 제 1 디코더의 출력 신호를 상기 스페어 선택선에 전달시키는 제 1 게이트 수단 및

상기 제 2 디코더와 상기 선택선과의 사이에 마련되고, 상기 신호 발생 수단으로부터 상기 활성화 신호가 출력된 것에 따라, 상기 제 2 디코더의 출력 신호를 상기 선택선에 전달시키는 제 2 게이트 수단을 포함하는 반도체 기억 장치.
제 1 항에 있어서,

상기 신호 발생 수단은,

상기 어드레스 신호에 동기한 기준 신호를 상기 제 1 시간만큼 지연시켜 출력하는 제 1 지연 회로,

상기 기준 신호를 상기 제 2 시간만큼 지연시켜 출력하는 제 2 지연 회로,

상기 스페어 메모리 셀이 사용되는가의 여부를 프로그램하기 위한 퓨즈 및

상기 퓨즈에 의해 상기 스페어 메모리 셀이 사용되는 것이 프로그램되어 있는 경우는, 상기 제 1 지연 회로의 출력 신호를 상기 활성화 신호로서 통과시키고, 상기 퓨즈에 의해 상기 스페어 메모리 셀이 사용되지 않는 것이 프로그램되어 있는 경우에는, 상기 제 2 지연 회로의 출력 신호를 상기 활성화 신호로서 통과시키는 게이트 회로를 포함하는 반도체 기억 장치.
제 1 항에 있어서,

상기 신호 발생 회로는, 상기 어드레스 신호에 동기한 기준 신호를 상기 제 1 또는 제 2 시간만큼 지연시켜, 상기 활성화 신호를 생성하기 위한 직렬 접속된 복수의 지연 회로를 포함하며,

각 지연 회로는,

그 입력 전극이 입력 노드에 접속되고, 그 제 1 전극이 출력 노드에 접속된 제 1 도전 형식의 제 1 트랜지스터,

그 입력 전극이 상기 입력 노드에 접속되고, 그 제 1 전극이 상기 출력 노드에 접속된 제 2 도전 형식의 제 2 트랜지스터,

전원 전위의 라인과 상기 제 1 트랜지스터의 제 2 전극 사이에 접속되어, 상기 스페어 메모리 셀이 사용되는 경우에 절단되는 제 1 퓨즈,

접지 전위의 라인과 상기 제 2 트랜지스터의 제 2 전극 사이에 접속되어, 상기 스페어 메모리 셀이 사용되는 경우에 절단되는 제 2 퓨즈 및

각각이 상기 제 1 및 제 2 퓨즈에 병렬로 접속되는 제 1 및 제 2 저항 소자를 포함하는 반도체 기억 장치.
제 1 항에 있어서,

상기 신호 발생 회로는, 상기 어드레스 신호에 동기한 기준 신호를 상기 제 1 또는 제 2 시간만큼 지연시켜, 상기 활성화 신호를 생성하기 위한 직렬 접속된 복수의 지연 회로를 포함하며,

각 지연 회로는,

전원 전위의 라인과 출력 노드와의 사이에 직렬 접속되어, 각각의 입력 전극이 모두 입력 노드에 접속된 제 1 도전 형식의 제 1 및 제 2 트랜지스터,

접지 전위의 라인과 상기 출력 노드 사이에 직렬 접속되어, 각각의 입력 전극이 모두 상기 입력 노드에 접속된 제 2 도전 형식의 제 3 및 제 4 트랜지스터 및

각각이 상기 제 1 및 제 3 트랜지스터에 병렬로 접속되어, 상기 스페어 메모리 셀이 사용되는 경우에 절단되는 제 1 및 제 2 퓨즈를 포함하는 반도체 기억 장치.