TW400520B - Semiconductor memory device - Google Patents

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經濟部中央標準局員工消費合作杜印製 Α7 Β7 五、發明説明（1 ) [發明所雇之技術領域] 本發明有關於半導暖記憶裝置，尤其有闞於具備有用以 替換不良之記憶單元之備用記億單元，可以電的重寫資料 之半導®記憶裝置0 [習知之技術] 晒8是方塊圔*用來表示習知之同步動態随機存取記憶 器（M下稱為SDRAM)之構造，是霣路方塊圈，用來表示 其主要部份之構造°參照圈8和圖9，該SDRAM具備有時鐘 锤街器51’控制信號缓銜器52，位址煖衡器53，模態暫存 器54，和控制霣路55。 時鐘壊衡器51被信號C1CE活性化，用來將外部時鐘信號 CLK傳達到控制緩衡器52，位址緩衝器53和控制霣路55。 控制信號嫒衝器52，與來自時鐘緩衝器51之外部時鐘信號 CLK同步的，將外部控制信號/cs，/RAS，/CAS，/WE，DQM 傳達到控制電路55。位址媛衝器53，與來自時鐘緩衝器51 之外部時鐘信號CLK同步的，將外部位址信號/U〜A1D和群 組選擇信號BA傳達到控制電路55。模態暫存器54用來記憶 由外部位址信號A0〜A 10等所指示之横態。控制轚路55依 照來自媛衝器51〜53和來自模態暫存器54之信號，用來產 生各種内部信號，藉以控制SDRAM全體。 另外*該SDRAM具備有記憶器陣列56a(群組#0)，記憧器 陣列5 6 b (群組1Π )，冗餘記像器陣列（R A Μ ) 5 7 a , 5 7 b，感測復 新放大器+鍮人/输出控制窜路58a,58b，列解碼器59a， 59b*行解碼器60a,60b，冗採行解碼器61 a, 6 lb，和输入/_ 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X 297公釐） λ _ (請先閲讀背面之注意事項再填寫本頁) 裝 訂 經濟部中央標隼局員工消費合作社印製 Α7 Β7 五、發明説明（2 ) 出媛衡器62。 記憶器陣列56a如圓9所示，包含有被排列成行列狀之多 個記憶單元MC，被設置成對應到各列之字線WL’被設置成 對懕到各_行之位元缉對偁BL，/BL。記億器陣列倉f 1〇24根之字學WL，和256組之位元_镍對偁。 12搶·器單元MC為包含有存取用之轚晶雔和資訊記憶用之 霣容器之習知所用者。字線WL用來傳痒列解碼器59a之輸 出，藉以使被選擇之列之記憧單元MC活性化。位元媒街偶 BL，/BL用東复行與之單元MC之間之^資料信號 之输入/输出。 冗餘記憶器陣列57 a除了行之數目比記憶器陣列56a者少 之外，其他之構造均與記憶器陣列56a相同。記憧器降列 56a和冗餘記億器陣列57a具有相同之列數，字線WL被記憶 器陴列56a和冗餘記憶器陣列57a共用。該冗餘記憶器陣列 57a具有N+1U為0K上之整數）個之行。在記憧器陣列56a 存在有不良之行之情況時，就K冗餘記憶器陣列57a之行 替換該行。 感測復新放大器+ _入/输出控制電路5 8a包含有：資料 信號瞼^_/爆出線對偶I，/IOUOP);行選屬線CSL ’被設 置植！陣列56a之各行對應；備用行選擇線SCSL， 被設置成興圮絲!&憶器陣列573之各行對、應；行選擇閘63，被 設置成與各行對應；感測復新放大H64 ··和等化器6、5。行 埋擇閛63包含有1對之Η通道MOS霣晶《被連接在對應之行 ·. * 之位元線對偶BL，/BL和資料信號_入/輸出線對偁10， 本紙張尺度適用中國國家揉準（CNS ) Α4規格（210Χ 297公釐） (請先閲讀背面之注意事項再填寫本頁) 、1Τ -5 - 經濟部中央標隼局員工消費合作社印製 A7 B7 五、發明説明（3 ) /10之間。各個Η通道MOS霣晶體之閘極’經由對應之行之 行埋擇線CSL或備用行遘擇線SCSL，連接到行解碼器60a或 冗餘行解碼器61a。當利用行解碼器60a或冗餘行解碼器 61a使行選擇線CSL或備用行選擇媒SCSL上升為壤擇位準之 「H」位準時，Η通道M0S霣晶髖就進行導通，用來使位元 嬝對偶BL，/BL和資料信號_入/輪出線對偁10* /10互相 结合。 感測復新放大器6 4随著感測放大器活性化信虢SE，/SE 之分別變成「H j位準和「L」位準，用.來將位元線對调BL ，鸯羞取大成轚源電壓Vcc。等化器65釀著 位元線等化信號BLEQ之變成活性化位準之「Hj位準，用 來使位元線BL和/BL之電位等化成位元線電位vBL〇 列解碼器59a依照來自控制電路55之預解碼信號χ〇〜X23 ，用來使.1 〇 2 4根字線W L中之丄棍_^_字線WL上升為選擇位準 之「H j位準。灌器60a依照來自控制電路55之預解碼 信號Y0〜Y19 ’用來使256根之行壤擇線CSL中$ 1枏夕行β 擇線CSL上升為選擇位準之「Η」位準。冗餘行解碼器61a 依照來自控制電路55之預解碼信號Z〇〜ZN，用來使N + 1根 之備用行遘擇線SCSL中之1一根之備用行選擇孃SCSL上升為 選擇位準之「H j位準。 記憤器陣列56a和56b’冗餘記憶器陣列57a和57b,感測 復新放大器+蝓入/ _出控制霣路58a和58b,列解碼器 59a和59b，行解碼器60a和60b，冗餘行解碼器61aW61b, 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐〉 (請先閲讀背面之注意事項再填寫本頁) 装· 6

A7 7 B 五 4 /fv 明説 明發 同 相 有 具 別 分 输 號 信 料 資接 連 输 / 入 输 到 來 將 時 態 模 入 馨 I. i Lf 销 / 43 夕 之入 i 自 造 示 所 8 圖 如 端 1 外 另 之 F ο I U 對 媒 出 輪 器 衝 猨 出 器 衝 鍰 出 輸 / 入 輸 該 的㈣ -、 在 09 對 出 輪 / 入 輸 號 信 料 資 由 經 料 資 之 部

元 單 憶 記 之 擇 選 被 到 加- 施 P ο I 被 自 來 將 時 態 模 出 謓 在 部 外 到 出 输 料 資 出 讀圖 之明 HC說 元的 Ϊ I Β〇Γ Β〇Γ 億 記 之面 擇下 選 簡 將 之 示 所 9 圈 和

寫 在 ο 作 動 之 N A R 經濟部中央標準局舅工消費合作社印製 入模態時，對懕到被_擇之蜣組（例如《〇)之(在 此處之情況為6〇a或61a)，依照SJi碼信號Y0〜Y19或Z0〜 ZH册行選擇線H4^-SLCSL設定為活性化位準之/ULi位__準， 柯使行勇擇閘63進行導通。 输人/輸出緩衝器62將来自外部之寫入資料經由.資料信 號輸入/輸出線對偶1〇、/10施加到被選擇之行之位元線對 偁BL，/BL。寫入資料是位元媒BL，/BU之間之電位差。其次，列解碼器59a依照預解碼信號XO〜）(23使®之字線U上 、. "" 升為選擇位準之「Hj位準，用來使該列之記憶單元MC活 浮化。在_被選擇之記憶單元MC之電容器儲存有對應到位元 線BL或/ BL之電位之電荷董。 在謓出横態時，首先使位元線等化信號BLEQ下降為非活 性化位準之「L」位準，等化器65被非活性化用來停止位 元線BL，/BL之等化。列解碼器5<7a依照預解碼信號Χ0〜 X23使列之字媒WL上升為選擇位準之「H」位準。位元媒BL ，/BL之霣位依照被活性化之記憶單元MC之電容器之霣荷11只進行微小量之變化。 , ——— " -...·· _ 本紙張尺度適用中國國家標準（CNS ) A4規格（210乂297公瘦_) ~ -I— twin In —Jr II ^ϋ· n ^ 11·· HI 1^1 ^ϋ> m ^ r «-0¾-9 zn. - (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作杜印製 A7 __B7 五、發明説明（5 ) 其次，感測放大器活性化信號SE，/SE分別變成「H」位 準和「Lj位準，用來使感測復新放大器6 4活性化。在位 元媒BL之電位稍微高於位元線/ BL之電位之情況時，位元 線BL之電位上升至「H」位準，位元線/ BL之電位下降至「 L」位準。相反的，在位元線/ BL之霣位稍微高於位元線BL 之電位之情況時，位元線/ BL轚電位上升至「H」位準，位 元媒BL之電位下降至「Lj位準。 其次，行解碼器60a或61a依照預解碼信號Y0〜Y19或Z0 〜Zn使行之行選擇媒CSL或SCSL上升為選擇位準之「Hj位 準，用來使該行之行選擇閘63進行専通。被選擇之行之位 元線對偶BL，/BL之資料，經由行選擇閘63和資料信號輪 入/輸出線對偁10，/10，施加到_入/輸出缓衝器62。該 鎗入/输出緩衡器62將讀出資料輪出到外部。 下面將詳细的說明該SDRAM之行選擇方法。 、、記憶_器Jt列56a之256根之行選擇線CSL0〜CSL255被預先 分割成8個塊，每一儼塊包含有32根之行選擇線CSL，毛個 塊被預先分割成8個組，每一個組包#有4根夕行/墨線 ——.....—-------... * ~ CSL。預解碼信號Y12〜YM分別分配給8個塊，預解碼信號 Y4〜Y11分別分配給8個組，預解碼信分別分配_給 4根之行選擇線CSL。因此，利用預解碼信號.γ 12〜Y19中之 **_' — 1個之信號Yk(k為12〜19之整數），和預解碼信號Υ4〜Υ12 中_之1個之信號Yj(j為4〜12之整數）’及預解瑪信號γο〜 丫3中之1僩多隻MYi(i為〇〜3之整数），可以用來指定256 f g堪攫媒C S L 0〜C S L 2 5 5中一之1根之行選擇線CSLm (4 0〜 I紙張尺度適用中國國家標準（CNS ) A4規格（2!〇X297公釐) -8 - - » Id - -τί HI ml IX ' I— - !.1 HI I— -I - —SI---- ^/f\ · - (請先聞讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 ___B7_ 五、發明説明（6 ) 255之整数）。 亦即，茛先控郵五5依JUL自媛衝器51、52之信取 入位址」迮為行並延f號CAO〜CA7，將所取人之信 號CAO〜CA7變換成互補行位址信號CADO〜CAD7，/CADO〜 /CAD7 〇 控制電路55如圃10所示，設有8組之預解礴器70，8組之 預解碼器75，和4組之預解碣器80。該8組之預解碼器70被 設置成分別對應到預解碼信《 Y12〜Y19。8組之預解礴器 75被設置成分別對應到預解碼信號Y4〜Y11。4姐之預解碣 器8 0被設置成分別對應到預解碼信號Y0〜Y3。 預解碼信號Y12〜Y19分別分配有互補行位址信號CAD5〜 CAD7，/CAD5〜/CAD7中之任何3個*各個預解碼器70包含 有HAND閘71，73和反相器72、74。NAHD閘71用來接受被預 先分配之3個互補行位址信號，其輪出被輸入到反相器72 。MAND閘73用來接受反相器72之輸出和信號/SCE，其鑰出 被輸入到反相器74。反相器74之输出變成預解碼信號Yk。 預解碼器70在被分配之3個互補行位址信號和信號/SCE全 部變成「Hj位準時，就轆出「H」位準。 在預解碼信號Y4〜Y11分別被預先分配有互補行位址信 號CAD2〜CAD4，/CAD2〜/CAD4中之任何3個之信號。各個 預解碼器75包含有HAND閘76，78和反相器77，79。HAHDW 76接受被預先分配之3個互補行位準信號，其輸出被輸人 到反相器77cNANDW76接受反相器77之輸出和信號CDE， 其輸出被输入到反相器79。反相器79之輸出變成為預解碼 信號Yj。預解碼器75在被預先分配之3個互補行位址信號 本紙張尺度適用中國國家標隼（CNS ) Α4規格（210Χ 297公釐） 9 11'-- - «I 1 —I- - ^^^1 nn ^^1· a^n 1^1 —^n 一eJ β (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印製 A7 B7 五、發明説明（7 ) 和信號CDE全部為「Hj位準時’就輪出「Hj位準。 在預解碼信號Y0〜Y3分Stf被預先分配有互補行位址信號 CADO，CADI* /CADO，/CAD1中之任何2個之信號。各個預 解碼器80包含有HAND閘81,83和反相器82,84 °HAHD閘81接 受被預先分配之2個互補行位址信號*其输出被输入到反 相器82。NAND閘83接受反相器82之输出和信號CDE，其输 出被输入到反相器84°反枏器84之输出變成為預解碼信號 Yi。預解碼器80在被分配之2個互補行位置信號和信號CDE 全部為「H」位準時，就輸出「H」位準。 行解碼器60a如圖11所示，包含有256組之行解碼器單位 電路85。該256組之行解碼單位霄路85被設置成分別對應 到256根之行進擇媒CSL0〜CSL255。1行選擇線CSL0〜CSL 255之各個被分配有：預解碼信號Y12〜Y19中之任何一個 之信號Yk;預解碼信號Y4〜Y11中之任何一個之信號Yj ; 和預解碼信號Y0〜Y3中之任何一個之信虢Yi。 行解碼器單位電路85包含有NAND閘86和反相器87。NAND 閛86接受被預先分配之3涸預解碼信號Yi，Yj，Yk，其輸 出節點經由反相器87連接到對應之行選擇線CSLa。行解碼 器簞位電路85在被預先分配之3個預解碼信號Yi、Yj、Yk 均變成「Η」位準時，就使對懕之行選擇線CSLrn上升為選 擇位準之「H j位準。 另外，在記憶器陣列56a有不良行之情況時，就將該不 良行之位址記憶在控制電路55。在控制電路55被输入有該 位址之情況時，就输出預解碼信號Zn(n為0〜N之整數）用 本紙伕尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） -11— I _| 1^1 I - - - --- —J (請先閱讀背面之注意事項再填寫本頁) ,ιτ -10- 經濟部中央標準局員工消費合作社印製 A7 B7 i'發明説明（8 ) Μ代替預解碼信號Yi，Yj，Yk，和選擇備用行選擇線 SCSU用W代替不良之行選擇媒CSL。 亦即，在控制電路55内，如圈12和圖13所示*設有N+組 之程式規劃電路90。該H + 1組之程式規劃電路90被設置成 分別對應到預解碼信號Z0〜ZN。 各個程式規劃電路90包含有熔媒92，110a〜117a，110b 〜117b，P通道M0S電晶體91，120〜127，Η通道M0S電晶體 93， HAND闸 94， 134， 138，反相器 95， 135〜137， 139， 開鬮反相器100a〜107a，100b〜107b，和N0R閛130〜133。 P通道H0S電晶體91，熔線92和N通道M0S電晶雎93串瞄連 接在電源電位Vcc之線和接地電位GKD之線之間。P通道M0S 電晶體91和N通道M0S電晶體93之閘極接受預充電信號/PC 。該預充電信號/ PC如圖14所示，當在時鐘信號之上升時 刻具有讀取命令或寫入命令時，就下降為「L」位準，在 回應時鐘信號CU之下一個上升時，就上升為「Hj位準。 熔媒92在使用對應之備用行選擇線SCSL之情況時被切斷， 在未使用對應之備用行選擇線SCSL之情況時不被切断。 在熔媒92被切斷之情況，當預充電信號/ PC下降為「L」 位準時，P通道M0S電晶體之吸棰（節點H91)經由P通道M0S 霣晶體91被充電成「Hj位準，則即使預充®信號/PC上升 為「Hj位準時亦不放霣，經常為「Hj位準。在熔媒92未 被切斷之情況，則由P通道M0S®晶體91，熔線92和Η通道 M0S霣晶體93構成反相器。因此，在節點91_出預充電信 號/ PC之反相信號。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公货） _ 1 1 _ — —Li ml HL' 1^1 —IV— ^^^1 m In -J. • - 洚 j (請先閲讀背面之注意事項再填寫本頁) A7 B7 經濟部中央標準局貝工消費合作杜印製 五、發明説明（9) NAND閘9 4捿受出現在節點《91之信號和預充11信號/?(：’ 其輸出經由反相器95輸人到開關反相器l〇〇a〜107a ’ 100b〜107b和P通道M0S電晶體120〜127之閘極。 反相器95之輸出信號炎95，在溶線92被切斷之情況時’ 變成是利用NAHD閘94和反相器95將預充電信號延g之信號 ，在熔媒92未被切斷之情況時經常為「L」位準。 開闞反相器l〇〇a〜l〇7a，100b〜107b被設置成分別對應 到互補行位址信號/ CAD0〜/ CAD7’ CAD0〜CAD7。開闥反相 器100a如摑15所示，包含有串聯連接在電源電位Vcc之線 和接地電位GND之線之間之P通道M0S電晶體141和N通道 M0S電晶體142、143。M0S電晶體141,143之閛極接受對懕 之互補行位址信號/CAD0，Η通道H0S電晶骽142之閛極接受 信號Φ 95。Ρ通道M0S電晶體141之吸極變成為開藺反相器 100a之输出節點141。 在信號Φ 95為「Hj位準之情況時，K通道M0S電晶體142 進行導通，開關反相器l〇〇a被活性化’在信號於95為「L 」位準之情況時，N通道M0S電晶體142變成非導通*開鼷 反相器100a被非活性化。其他之開闞反相器〜107a， 1 0 0 b〜10 7 b亦與開鼷反相器1 〇 〇 a相同。 熔線110a〜117a，110b〜117b被設置成分別對應到内部 行位址信號/CAD0〜/CAD7，CAD0〜CAD7。熔媒110a〜117a 分別連接在對應之開闞反相器l〇〇a〜107a之輪出節點N141 和節點N120〜N127之間。熔線110b〜117b分別連接在對應 之開闞反相器100b〜107b之輸出節點N141和節點N120〜

In nn Kn ^^^1 1 f —li n >^1— \v - U3, i /13\ w - (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家橾準（CNS ) Λ4規格（210X297公釐） 12 -1 Ο - A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（ι〇 N127之間。 用Μ指定不良行選擇線CSL之互補列位址信號所對應之 熔線不被切斷，其Μ外之熔線被切斷’不良行選擇線CSL 之位址被記憶。在該位址被耱入之情況時，開闞反相器 100a〜107a，100b〜107b之输出經由熔線ll〇a〜117a， 110b〜117b傳達到節點120〜127。 P通道M0S霄晶通120〜127分別被連接在®源電位Vcc之 線和節點H120〜127之間，K其閘極接受信號炎95。當信 號彡95下降為「Lj位準時，P通道MOS«晶體120〜127進 行導通，節點N120〜N127被預充罨成「Hj位準。 N0R閘130接受出現在節點N120，N121之信號。N0R閛131 接受出現在節點H122，H123之信號。N0R閘132接受出現在 節點N124，N125之信號。H0R閛133接受出現在節點N126， N127之信號。NAND閘134接受N0R閘130〜.133之輪出。 NAND閘134之輸出信號4 134，如圈13所示，變成為被反 相器135，136放大之信號/ SCE，和输入到反相器137。 NAND閘138接受反相器137之輸出和信號CDE。NAND閘138之 輪出被反相器139反相，變成為預解碼信號Zn。 因此，當輸入有被熔線92，110a〜117a，110b〜117b程 式規劃之互補行位址信號時，程式規劃電路90就使信號 /SCE下降為「L」位準，和當信號CDE上升為「H」位準時 躭使對應之預解碼信號Zn上升為「Hj位準。 冗餘行解碼器61a，如圈16所示，包含有N + 1姐之冗餘行 解碣器單位霣路144。該N + 1組之冗餘行解碼器單位電路 本紙張尺度適用中國國家標準（CNS ) A·»規格（210X297公釐） 13 t* n^n —^ϋ nn tl^li \， /f\ * (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 A7 B7 五、發明説明（1Λ ) 144被設置成分別對懕到N + 1姐之備用行選擇線SCSLO〜 SCSLH。在備用行選擇線SCSLO〜SCSLH之各個分別被預先 分配有預解碼信號Z0〜ZH。 各個冗餘行解碼器單位電路144包含有串聯連接之反相 器145，146。冗餘行解碼器單位電路144在回應被預先分 配之預解碼信號Zn之上升為「H」位準時，使對應之備用 行選擇線SCSLn上升為選擇位準之「Hj位準。 鬮17是時序圖，用來表示該SDRAM之行選擇動作。參照 圃17 *在時刻tl界定互補行位址信號/CADO〜CAD7 * CADO 〜CAD7 ° 在互相行位址信號/CADO〜/CAD7，CADO〜CAD7被程式規 剷電路90程式規劃之情況時，在從時刻tl起經過指定之時 間（程式規剿電路90之延遅時間）後之時刻t2，信號/ SC下 降為「Lj位準，和信號CDE上升為「Hj位準。因此，圖 10之預解碼器70之輪出，亦即預解碼信號Yk被固定為「Η J位準，圖11之行解碼器單位霣路85之輸出，亦即行選擇 線CSL·被固定為「L」位準。同時，圈13之預解碼信號Zn 上升為「Hj位準，圈16之冗餘行解碼器單位電路144之鎗 出•亦即備用行選擇線SCSLn上升為「H j位準。 在互補行位址信號/ CADO〜/ CAD7，CAD0〜CAD7未被程式 規劃S路90程式規剷之情況時，信號/SCE不會變成「Hj 位準之狀態，在時刻t 2信號CDE上升為「H j位準。因此，

圃10中之預解碼信號Υ12〜Υ19中之1個之信號Yk，和預解 碼信號Y4〜Y11中之1個之信號Yj，以及預解碼信號Y0〜Y3 J 本紙張尺度適用中國國家梯準（CNS ) A4規格（210X 297公釐） I— HT I - _ i I -I - 1^1 HI · ^^^1---- i n m ^znx I (請先閲讀背面之注意Ϋ項再填寫本頁) 經濟部中央標準局員工消費合作社印裝 A7 B7 _ 五、發明説明（I2) 中之1個之信號Yi上升為「H」位準*圖11所示之256組之 行解碼器單位電路85中之1個之電路85之輸出，亦即行選 擇線CSLm上升為選擇位準之「H」位準。另外一方面*圖 13之預解碼信號Ζη被固定為「L」位準，圖16之冗餘資料 單位電路144之輸出，亦即備用行選擇線SCSU被固定為非 選擇位準之「L j 。 另外*行選擇線CSL，SCSL之存取要等到時t2才進行* 因為假如在時刻tl開始行選擇線CSL，SCSL之存取時，在 時刻tl至t2之間選擇不良之行選擇線CSLm *在時刻t2M後 選擇備用行選擇線SCSLn，則其结果會產生所謂之多選擇 之情況。 另外*在通常之DRAM中，在利用位址遷移檢測電路檢測 到互補位址信號之遷移後開始進行預解碼，利用該位址遷 移檢测電路使延遲時間變成不會發生多選擇。 [發明所欲解決之問題] 但是，在習知之SDRAM中，即使在沒有不良行存在，不 使用備用行選擇線SCSL之情況時，因為對行選擇線CSL之 存取要等待至信號/SCE之界定*所Μ該等待時間變成浪費。 因此，本發明之主要目的是提供半導體記憶装置，在未 使用備用記憶單元之情況時可Μ使存取速度高速化。 [解決問題之手段] 申請專利範圍第1項之本發明是可Μ進行電的資料重寫 之半導體記憶裝置，具備有多個記憶單元，選擇線，備用 記憶單元*備用選擇線，第1解碼器，第2解碼器，信號產 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） _ ς _ ^n urt m mlL ϋ mu ml m L tm —HI— 一OJ i ~ (請先閱讀背面之注意事項再填寫本頁) A7 B7 五、發明説明（13) 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 生裝置，第1閘裝置，和第2閛裝置。該多個記憶單元分別 用來記憶資料。選擇媒被設置成對應到各個記憶單元，.用 來選擇對應之記憶單元。備用記憶單元用來與多個記憶單 元中之不良之記憶單元互換。備用選擇線被設置成用來選 擇備用記憶單元。第1解碼器依照用以指定備用選擇線之 位址信號之輸入，從該輸入起於經遇第1時_間之後輸出選 擇位準之信號。第2解碼器依照用Μ指定選_線之位址信 號之輸入，從該輪入起於經過比第1時間短之第2時間之後 輸出選擇位準信號，在回應第1解碼器輸出選擇位準之信 號時，輸出非選擇位準之信號。信號產生裝置在因為有不 良記憶單元而使用備用記憶單元時，從位址信號之輸入起 於經過第1時間後輸出活性化信號*在因為沒有不良記憶 單元而未使用備用記憶單元時，從位址信號之輸入起於經 過第2時間後輸出活性化信號。第1閘裝置被設在第1解碼 器和備用選擇線之間，在回應從信號產生裝置輪出活性化 信號時，用來將第1解碼器之輸出信號傳達到備用選擇線 。第2閘裝置被設在第2解碼器和選擇線之間，在回應從信 號產生裝置輸出之活性化信號時，用來將第2解碼器之輸 出信號傳達到選擇線。 在申請專利範圍第2項之本發明中，使申請專利範画第1 項之信號產生裝置包含有第1延遲電路*第2延遲電路，熔 線，和閘電路。第1延遲電路用來使與位址信號同步之基 準信號延遅第1時間後加Μ輸出。第2延遲電路用來使基準 信號延遲第2時間後加Μ輸出。熔線用來程式規劃是否使 本紙張尺度適用中國國家標準（CNS〉Λ4規格（210Χ297公煃) ~ -16- A7 B7 五、發明説明（14 ) 用備用記憶單元。閘電路在利用熔線程式規劃使用備用記 憶單元時，使第1延遲電路之输出信號成為活性化信號的 通過，在利用熔線程式規劃不使用備用記憶單元時，使第 2延遲電路之輸出信號成為活性化信號的通過。 在申請專利範圍第3項之本發明中，使申請專利範圍第1 項之本發明之信號產生装置包含有多個延遲電路形成串聯 連接，用來使與位址信號同步之基準信號延遅第1或第2時 間，藉Μ產生活性化信號，各個延遲電路包含有第1導電 形式之第1電晶體，第2導電形式之第2電晶體，第1熔線， 第2熔媒，和第1和第2電阻元件。第1導電形式之第1電晶 體其輸入電極連接到輸入節點*其第1電極連接到輪出節 點。第2導電形式之第2電晶體其輸入電極連接到輸人節點 ，其第1電極連接到輸出節點。第1熔線被連接在電源電位 之線和第1電晶體之第2電極之間，在使用備用記憶單元之 情況時被切斷。第1和第2電阻元件分別與第1和第2熔線並 聯連接。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 在申請專利範圃第4項之本發明中，使申請專利範圍第1 項之本發明之信號產生装置包含有多個延遲電路，形成串 聯連接，用來使與位址信號同步之基準信號延遲第1或第2 時間，藉Μ產生活性化信號，各個延遲電路包含有第1導 電形式之第1和第2電晶體，第2導電形式之第3和第4電晶 體，和第1和第2熔線。第1導電形式之第1和第2電晶體串 聯連接在電源電位之線和輸出節點之間，各涸之輸入電極 均連接到輸入節點。第2導電形式之第3和第4電晶體串聯 本紙張尺度適用中國國家標隼（CNS ) Α4規格（210X 297公釐) A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（15 ) 埋接在接地之電位之線和上述输出節黏之間，各個之鑰入 電極均連接到輸入節點。第1和第2熔線分別與第1和第3電 晶體並聯連接，在使用備用記憶單元之情況時被切斷。 [發明之寊施形態] [實施形態1] 圖1是電路圖，用來表示被包含在依照本發明之實施形 態1之被包含在SDRAM之熔媒電路1之構造。 參照HI，該熔線電路1包含有NAHD閛2，反相器3，8，P 通道MOS電晶體4，5，熔線6和N通道MOS電晶體7。NAND閘2 用來接受信號/ P 〇 R ( P 〇 * e r 0 n R e s e t)和預充電信號/ P C。 信號/POR是從SDRAM之電源OH起，於經過指定之時間後上 升為「Hj位準之信號。在該信號/P0R為rL」位準之期間 ，SDRAM内被重設。 P通道M0S電晶體4，熔線6和N通道M0S電晶體7串聯連接 在電源電位Vcc之線和接地電位GND之線之間。HAND閘2之 輸出經由反相器3輸入到M0S電晶體4，7之閘極。P通道H0S 電晶體5與P通道M0S電晶體4並聯連接。P通道M0S電晶體5 之吸極（節點N5)經由反相器8連接到P通道M0S電晶體5之閘 極° P通道M0S電晶體5和反相器8構成閂鎖電路。反相器8 之輪出變成熔線電路1之輸出信號φ S。 在記憶器陣列56a完全沒有不良之行，和備用行選擇線 SC SL來被使用之情況時，熔線6就不被切斷。在這棰情況 時’ p通道M0S電晶體4 .熔線6和N通道M0S電晶韓7-起構成 反相器。在存取時，因為信號/ POR* /PC均變成「H」位準 本紙張尺度適财1)¾家標準（CNS ) ^祕（21G>：297公楚） (請先閲讀背面之注意事項再填寫本頁) 裝.

經濟部中央標準局員工消費合作社印製 、發明説明（16 ) ，所Μ信號亦變成「Hj位準。 在記憶器陣列56a有不良行，備用行選擇線SCSL被使用 之情況時，熔媒6就被切斷》在這種情況，於信號和 預充電信號/ PC中之至少之一方變成「Lj位準時，P通道 MOS電晶體4進行導通，節點N5變成「H」位準，利用由P通 道MOS電晶體5和反相器8所構成之閂鎖罨路用來使信號多S 保持在「L j位準。 圖2是電路方塊丽，用來表示該SDRAM之信號產生電路10 。參照圖2，該信號產生電路10包含有延遅電路11’反相 器12和NAND閘13〜15。讀取信號（或寫入信號4 W)直接输 入到NAHD閘13〜15，和經由延遅霣路11輪入到HAHD閘14之 一方之輸入節點。謓取信號(寫入信號炎W)如圈3所示 ，在時鐘信號CLK之上升時假如有讀取命令（或寫入命令） 就上升為「H」位準，在時鐘信號CLK之下一個之下降時進 行下降。信號在S直接輸入到NAND閘13之另外一方之翰入 節點，和經由反相器12输人到NAND閘14之另外一方之輸入 節點。NAND閘15用來接受NAND閘13，14之輸出’藉Μ输出 信號CDE。 因為在記憶器陣列56a沒有不良之行，熔線6未被切斷’ 所Μ在信號0S存取時變成「Hj位準之情況’ NAHD閘14之 输出被固定在「Hj位準* NAND阐13，15對信虢必R(0W) 進行反相動作，因此，信號CD如圖3所示，變成為使信號 沴R(彡W)延遲NAND閘13，15之延遲時間Tdl之信號。

在記憶器陣列56a有不良之行，熔線6被切斷•信號多S 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公梦_ ) ^^1 - - ^^1 ^^1 -. I— —I—. ml I-I — - - Is— ./i\. - - (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消费合作社印製 A7 B7 五、發明説明（17 ) 被固定在「Lj位準之情況時’ NAND閘13之輸出被固定在 「H」位準，NAND闸14，15對延遲電路11之輸出進行反相 動作。因此，信號CDE如圃3所示，變成為使信號炎R(必V) 延遲該延遲S路11和NAND閘14，15之延遲時間Td2DTdl) 之信號。時間Td2-Tdl是延遲電路11之延遲時間’被設定 為圖17之時間t2-tl。 圈4是時序_，用來表示SDRAM之行選擇動作，該圖4與 圈17對應。參照圖4，在時刻tl確定互補行位址信號/CADO 〜/CAD7，CADO〜CAD7 ° 在記憶器陣列56a沒有不良之行存在之情況時，不使用 圖12和圖13之程式規劃電路90，和不切斷熔線電路1之熔 線6。在這種情況時，信號/ SCE保持在「H」位準，信號 CDE在時刻tl上升。因此，對行選擇烺CSL之存取當與匾17 之情況比較時，可K高速化t2-tl之部份。 在記憶器陣列56a有不良之行存在之情況時’使用圈12 和圈13之程式電路90，和切斷熔線電路1之熔線6。在這種 情況時，在時刻t2界定信號/ SCE和使信號CDE上升為「Hj 位準。因此，不畲產生行選擇線CSL和備用行選擇線SCSL 之多重選擇。 其他之構造和動作與習知之SDRAM相同，所以不®複其 說明。

在本實胞形態中，於未使用備用行選擇媒SCSL之情況* 在界定互補行位址信號之同時開始對行選擇線CSL之存取 ，在使用到備用行選擇線SCSL之情況時’等待至信號/SCE 本紙張尺度適用中國國家標準（CNS ) A4規格（210x297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 、11 A7 B7 五、發明説明（is ) 之界定再開始對行選擇線SCL或備用行堪擇線^以之存取 。因此，在未使用備用行選擇線SCSL之情況時對備用行選 擇媒CSL之存取速度可以高速化’在使用到備用行選擇媒 SCSL之情況時可Μ防止多重選擇。 [實施形態2] 圖5是電路圓，用來表示被包含在依照本發明之實施肜 態2之SDRAM之信號產生電路20之構造。參照圖5，該信號 產生電路20包含有串聯連接之偶數個（圃中為4個）之延遲 電路21，用來產生使信號於R(於W)延遲之信號CDE〇 延遲窜路21如圖6所示，包含有熔媒22、23·電阻元件 24、25，P通道M0S電晶體26和H通道M0S笛晶體27°熔線22 和P通道M0S電晶體26串聪連接在電源®位Vcc之線和延遲 電路21之输出節點21b之間。熔線23和N通道M0S電晶體27 串聯連接在接地電位GND之線和输出節點21b之間。MOSm 晶體26、27之閘極連接到延遅電路21之耱入節點21a °電 阻元件24、25分別並聯連接在熔線22、23 ° 經濟部中央標準局員工消費合作社印裝 n^i ^^^^1 n^i 41— mu —Bn ί —HI— 1^1^1 mt i^^i——J • 穿 , i ,/t. * - (請先閲讀背面之注^^項再填寫本頁) 在記憶器陣列56a完全沒有不良之行和備用行選擇線 S CSC未被使用到之情況時，熔線22、23未被切斷。在瑄種 情況，當输入節點21a之電位上升到「Hj位準時，N通道 M0S電晶體27逸行導通，P通道M0S®晶體26變成非導通， 輪出節轚21b經由N通道M0S電晶體27.熔媒23和電胆元件 25放電成「L」位準。當輸入節點21a之電位下降為「Lj 位準時，P通道M0S電晶體26進行導通，N通道M0S霣晶體27 變成非導通，輪出節點21b經由熔媒22，電阻元件24和P通 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公蝥) " 7~ B7 五、發明説明（19 ) 道MOS電晶體26被充電成「Hj位準。因此，延遲電路21之 延遲時間變成較短之時間。信號產生電路20之延遲時間被 設定成如圖3之延遲時間Tdl所示。 在記億器陣列56a有不良之行存在，備用行選擇媒SCSL 被使用到之情況時，熔線22、2 3被切斷。在這棰情況，當 輸入節點21a之電位上升到「H」位準時，N通道M0S電晶體 27進行導通，P通道M0S電晶體26變成非導通，輸出節點 21b經由N通道M0S電晶體27和電阻元件25放電成「Lj位準 。當輸入節點21a之電位下降為「L」位準時，P通道M0S電 晶體26進行導通，N通道M0S電晶體27變成非導通，輸出節 點21b經由電阻元件24和P通道M0S電晶體26被充電成「Hj 位準。因此，延遲電路21之延遲時間變成較長之時間。信 號產生電路20之延遲時間被設定成如圖3之延遅時間Td2所 示 所Μ 其他之構造和動作因為與實施形態1之SDRAM相同 不重複其說明。 經濟部中央標隼局貝工消費合作社印裝 本實施形態除了可Μ獲得與賁施形態1相同之效果外， 亦可Κ使構造簡化。

(請先閱讀背面之注意事項再填寫本頁) 態3] ι電路圖，用來表示被包含在依照本發明之實拖形 AM之延遲電路30之構造。 參照圖7，其SDRAM之與實施形態2之SDRAM之不同點是以 延遲電路30代替圖5之信號產生電路24之延遲電路21。

該延遅電路30包含有P通道M0S電晶體31、32，N通道M0S 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨Ο X 2W公釐） 22 A7 B7 經濟部中央標準局員工消費合作杜印袈 五、發明説明（20 ) 電晶體33、3 4和熔線35、36° MOS電晶髏31〜34具有相同 之大小。P通道M0S電晶黷31、32串聯連接在電源電位Vcc 之線和延遲電路30之輸出節點間。N通道MOS電晶體34 、33串聯連接在接地電位GND之媒和延遲笛路30之输出節 點30b之間。M〇s電晶體31〜34之閘極連接到延遲電路30之 輪入節點30a。熔媒35、36分別並聯連接在M0S電晶體31、 34 〇 在記憶器陣列56a完全沒有不良之行’和未使用到備用 行選擇線SCSL之情況時，熔線35、36未被切斷。在這棰情 況，當輸入節點31a之甯位上升為「H」位準時，N通道M0S 電晶體33、34進行導通，P通道M〇S電晶體31、32變成非導 通，輸出節點30b經由H通道M0S®晶體33、34和熔媒36放 電成「Lj位準。當輪入節點30a之電位下降為「L」位準 時，P通道M0S電晶暖31、32進行導通，N通道M0S電晶體33 、34變成非導通，輸出節點3 Ob經由P通道M0S電晶體31、 32和熔線35被充電成為「Hj位準。因此，延遲電路30之延遲 時間變成較短之時間。信號產生電路20之延遲時間被設定 成如圃3之延遲時間Tdl所示。 在記憶器陣列56a沒有不良之行存在，和未使用到備用 行選揮線SCSL之情況時，烙線35、36被切斷。在這種倩況 ，當輸入節點3〇a之霣位上升為「Hj位準時，H通道MOS® 晶體33、34進行導通，P通道MOS®晶體31、32變成非導通 ’輸出節點30b經N通道M0S電晶體33、3 4放霣為1位準。當 输入節點30a之電位下降為rLj位準時，P通道M0S電晶體 本紙張尺度適用中國國家標率.（CNS ) A4規格（2I0X297公釐} ^^^1 HI nn In ^^^1 1^1. · 1^1 1^1 . (請先閲讀背面之注意事項再填寫本頁) 訂 i j- 經濟部中央橾準局貝工消費合作社印製 A7 B7 五、發明説明（21) 31、32進行導通，N通道MOS電晶體33、3 4變成非導通，輸 出節點30b經由P通道MOS電晶體31、32被充電成為「H」位 準。因此，延遲電路30之延遲時間變成較長之時間。信號 產生電路20之延遲時間被設定為如圖3之延遲時間Tdl所示。 本實施形態亦可以獲得與實施形態2相同之效果。 [發明之效果] 如上所述*在依照申請專利範圍第1項之本發明中，設 有：第1閘裝置，位於備用選擇線用之第1解碼器和備用選 擇線之間*在從位址信號之輸入起經過第1時間後，用來 界定其輸出；和第2閘裝置，位於選擇線用之第2解碼器和 選擇線之間，在從位址信號之輸入起經過比第1時間短之 第2時間後，用來界定其輸出。信號產生裝置在使用有備 用記憶單元之情況*於位址信號之輸入起經過第1時間後 輸出活性化信號時，使第1和第2閘裝置進行導通，在未使 用備用記憶單元之情況時，於位址信號之輸入起經過第2 時間後輸出活性化信號時使第1和第2閘裝置進行導通。因 此，當與習知技術（其中不論是否使用備用記憶單元，都 是在位址信號之輸入起經過第1時間後.使第1和第2閘装置 進行導通）比較時，在未使用備用記憶單元之情況可以使 取速度高速化。 在申請專利範圍第2項之本發明中，使申請專利範圍第1 項之信號產生裝置包含有：第1和第2延遲電路，分別用來 使與位址信號同步之基準信號延遲第1和第2時間；熔線， 用來程式規劃是否使用備用記憶單元；和閘電路，依照熔 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公t ) (請先閱讀背面之注意事項再填寫本頁) --J— 訂 經濟部中央標隼局員工消費合作社印装 A7 B7 _ 五、發明説明（22 ) 線之程式規劃之结果用來使第1或第2延遲電路之輸出信號 成為活性化信號的通過。利用這種方式可以很容易構成信 號產生裝置。 在申請專利範圍第3項之本發明中，使申請專利範圍第1 項之信號產生裝置包含有串聯連接之多個延遲電路，用來 使與位址信號同步之基準信號延遲第1或第2時間藉K產生 活性化信號。各個延遲電路包含有：第1和第2電晶體，用 Μ構成反相器；並聯連接之第1熔媒和第1電阻元件，用來 將反相器之充電電流變換成大小2個階段；和並聯連接之 第2熔線和第2電阻元件，用來將反相器之放電電流變換成 大小2涸階段。利用這種方式可Μ很容易構成信號產生裝 置。 在申請專利範圍第4項之本發明中，使申請專利範圍第1 項之信號產生裝置包含有串聯連接之多個延遲電路，用來 使與位址信號同步之基準信號延遲第1或第2時間藉以產生 活性化信號。各個延遲電路包含有：第2和第4電晶體，用 Κ構成反相器；並聯連接之第1電晶體和第1熔線，用來將 反相器之充電電流變換成大小2個階段；和並聯連接之第3 電晶體和第2熔線，用來將反相器之放電電流變換成大小2 個階段。利用這種方式可以很容易構成信號產生裝置。 [附圖之簡單說明] 1是電路圖*用來表示依照本發明之茛施形態1之 S D R A Μ之熔線電路之構造。 2是電路方塊圖，用來表示被圖1所示之熔線電路之輸 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公f ) _ ，裝 p 訂 ,ί * ^ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作杜印製 A7 B7__ 五、發明说明（23 ) 出信號控制之信號產生電路之構造。 圖3是時序圖，用來表示圖2所示之信號產生電路之動作。 圖4是時序圖，用來表示圖1〜圖3所示之SDRAM之動作。 圖5是電路圖，用來表示依照本發明之實施形態2之 SDRAM之信號產生電路之構造。 圖6是電路圖，用來表示圖5所示之延遲電路之構造。 圖7是電路圖，用來表示依照本發明之實施形態3之 SDRAM之延遲電路之構造。 -圖8是方塊圖，用來表示習知之SDRAM之構造。 圖9是將表示圖8所示之SDRAM之主要部份之構造之一部 份省略之電路方塊圖。 圖10是電路圖，用來表示被包含在圖8所示之控制電路 之預解碼器之構造。 圖11是電路圖，用來表示被包含在圖8所示之行解碼器 之行解碼器單位電路之構造。 圖12是電路方塊圖，用來表示被包含在圖8所示之控制 電路之程式規剷電路之一部份。 圖13是電路圖，用來表示被包含在圖8所示之控制電路 之程式規割電路之另一部份之構造。 圖14是時間圖，用來說明圖12所示之預充電信號/ PC。 圖15是電路圖，用來表示圖12所示之開R8反相器之構造。 圖16是電路圖，用來表示被包含在圖8所示之冗餘行解 碼器之冗餘行解碼器單位電路之構造。 圖17是時間圖，用來表示圖8〜圖16所示之SDRAM之動作。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) 7 OR _ (請先閱讀背面之注意事項再填寫本頁)

，1T A7 B7 五、發明説明（24 ) [符號之說明] 1...熔線電路 * 2,13 〜15、71、73、76、78、81、83 、86、94、134、138. ..HAND 閘， 3、8、12、72、74、 77、 79、 82、 84、 87、 95、 135、 137、 139、 145 > 146… 反相器 * 4' 5' 26' 31' 32' 91 > 120〜127' 141…P通 M0S電晶體， 6、11、23 - 92' 110a〜117a' 110b〜 117b …熔媒， 7、27' 33' 34、93、142' 143 ...N 通道 M0S® 晶趙，10、20...信號產生電路，11、21、31... 延遅電路， 24、25...電阻元件， 50...SDRAM， 51.. .時鐘媛衡器、 52...控制信號緩衝器， 53...位 址緩衡器* 54...模態暫存器， 55...控制電路， 56a,56b...記憶器陣列， 57a,57b...冗餘記憶器陣列， 58a,58b...感測復新放大器+输入/输出控制電路， 59a,59b...列解碼器， 60a，60b...行解碼器，61a, 61b...冗餘行解碼器， 62...输入/_出鍰衝器， 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 63.. .行選擇閘， 64...感測復新放大器， 65...等化 器，70、75、80...預解碼器， 85...行解碼器單位電路 ，90..,程式電路， 100a〜107a、1 0 0 b〜1 0 7 b ...開閭反 相器， 130〜133. .. N0R閘， 1 4 4 ...冗餘行解碼器單位 電路。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）

Claims (1)

1. 經濟部中央標率局貝工消費合作社印製 A8 B8 C8 D8六、申請專利範圍 1. 一種半導體記憶裝置，可以進行電的資料重寫，其特 徴是具備： 多個記憶單元，分別用來記憶資料； 選擇線，被設置成對應到各個記憶單元，用來選擇對應 之記憶單元； 備用記憶單元，用來與上述多個記憶單元中之不良之記 憶單元互換； 備用選擇線，用來選擇上述之備用記憶單元； 第1解碼器，依照用以指定上述之備用選擇線之位址信 號之輸入，從該輸入起於經過第1時間之後輸出選擇位準 之信號； , 第2解碼器*依照用Μ指定上述之選擇線之位址信號之 輸入*從該輪入起於經過比上逑第1時間短之第2時間之後 輸出選擇位準之信號，在回應從上述之第1解碼器輸出上 述選擇位準之信號時，輸出非選擇位準之信號； 信號產生裝置，在因為有上述之不良記憶單元而使用上 述之備用記憶單元時，從上述之位址信號之輸入起於經過 上述之第1時間從輸出活性化信號，在因為沒有上述之不 良記憶單元而未使用上述之備用記憶單元時，從上述之位 址信號之輸入起於經過第2時間後輸出上述之活性化信號； 第1閘装置，被設在上述之第1解碼器和上述之備用選擇 線之間，在回應從上述之信號產生裝置輸出上述之活性化 信號時*用來將上述第1解碼器之輸出信號傳達到上述之 備用選擇線；和 -----JC --Ί--：---訂-------k (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度逋用中國國家梂準（CNS ) A4規格（210X297公釐） A8 B8 C8 D8 六、申請專利範圍 第2閘裝置，被設在上述之第2解碼器和上述之選擇媒之 間，在回應從上述之信號產生装置輸出上述之活性化信號 時，用來將上述之第2解碼器之輸出信號傳達到上述之選 擇線。 申請專利範圍第1項之半導體記憶裝置，其中上述 之信號產生裝置包含有： 第1延遲電路，用來使與上逑位址信號同步之基準信號 延遲上述之第1時間後加K輸出； 第2延遲電路，用來使上述之基準信號延遲上述之第2時 間後加Μ輸出； 熔線，用來程式規劃是否使用上述之備用記憶單元；和 閘電路，在利用上述之熔線程式規剌使用上述之備用記 憶單元時，使上述第1延遲電路之輸出信號成為上述活性 化信號的通過，在利用上述之熔線程式規劃不使用上述之 備用記憶單元時，使上述第2延遲電路之輸出信號成為上 述活性化信號的通過。 申請專利範圍第1項之半導體記憶裝置，其中 經濟部中央揉準局貝工消費合作社印裝 I n ml n^i nd I in_ 士m^i HJ— ml ml HI m· i (請先閲讀背面之注意事項再填寫本頁) 上述之信號產生電路包含有多個延遲電路，形成串聯連 接，用來使與上述位址信號同步之基準信號延遲上述之第 1或第2時間，藉Μ產生上述之活性化信號； 各個延遲電路包含有： 第1導電形式之第1電晶體，其输入電極連接到輸人節點 ，其第1電極連接到輪出節點； 第2導電形式之第2電晶體，其輸入電極連接到上述之輸 本紙張尺度適用中國國家橾準（CNS ) Α4規格（210Χ297公釐） 六、申請專利範圍 A8 B8 C8 D8 經濟部中央揉率局貝工消費合作社印装 入節點*其第1電極連接到上逑之輸出節點； 第1熔線，被連接在電源電位之線和上述第1電晶體之第 2電極之間*在使用上述之備用記憶單元之情況時被切斷 ;和 第1和第2電阻元件，分別與上述之第1和第2熔線並聯連 接。 n/"如申請專利範圍第1項之半導體記憶裝置，其中 上述之信號產生電路包含有多個延遲電路，形成串聯連 接，用來使與上述位址信號同步之基準信號延遲上述之第 1或第2時間，藉Μ產生上述之活性化信號； 各個延遲電路包含有： 第1導電形式之第1和第2電晶體*串聯連接在電源電位 之線和輸出節點之間，各個之輸入電極均連接到輸入節點 第2導電形式之第3和第4電晶體，串聯連接在接地電位 之線和上述輸出節點之間，各個之輪入電極均連接到上述 之輸入節點；和 第1和第2熔線，分別與上述之第1和第3電晶體並聯連接 ，在使用上述之備用記憶單元之情況時被切斷。 (請先閲讀背面之注意事項再填寫本頁) 裝· 、tT 本紙張尺度適用中國國家標準（CNS ) A4说格（210X297公釐） 3