TW212848B - - Google Patents

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21¾843 A6 _B6_ 五、發明説明（1 ) 本發明係闋於動態随機存取記億鼷及靜態随機存取 記億體，尤指一種組合式DRAM及SRAM記億陣列。 傳統型動態隨機存取記億體（DRAMs)像可利用分 頁模式存取設計來快速存取資料。此表示利用早已感測 之感測放大器，則只須捺跳共用位址即可自選定放大器 讀取資料。雖然此種方式在往昔認為夠用，惟此種方法 仍有幾個問題。 第一，每一分頁之可用資料量並不充分。就64 MEG DRAM言，假如使用8K復原循環（refresh cycle),將 僅有8K數元資料可資利用。就8數元輪出DRAM言，此表 示僅有1K字。第二，分頁模式操作會因需執行DRAM資料 復原操作而中斷。對於有一大型高密度DRAM佔其總記億 容量之大部分之糸統而言，此會變成一健大問題。因此 ,乃期求一種自I/O銷及行舆列位址銷之觀點言，宛如 為一完全靜態SRAH之DR AM。 經濟部中央標準局员工消費合作社印*'衣 (請先閲讀背面之注意事項再填寫本頁) 根據本發明之一特點，組合式DRAM及SRAM陣列係包 含複數個各嫌合於至少一 DRAM數元線之DRAM感潮放大器 。毎一數元線具有複數個與其網合之DRAM記憶單胞。該 等感測放大器組嫌成群，以使每一群感測放大器得選擇 性地網合於各自之真及互補I/O線，彼等I/O線偽為群 内之每一感測放大器服務》對於每一對真及互補I/O線 ，有一 SRAM胞锅合於線對。 本紙張尺度適用中國國家標準（CNS)甲4规格（210 X 297公犛)_______________82.3. 40.000 經濟部中央標準局8工消費合作社印i衣 A6 _B6_ 五、發明説明（2 ) 根據本發明之另一待鲇，上述之真及互補I/O線偽 為SUB I/O線，彼等I/O線供藉後數傾選擇電晶腰多工 至一對LOCAL I/O線。由於SUB I/O線於能餘存數元之 電路中形成一隔離節點，故可將閂扣器連接於SUB I/O 線對以保持其狀態。當切斷通至感測放大器之通過閘時 ,SUB I/O線上將存在有浮動節點。 此種陣列架構之主要技術優點在於其可酋作一 SRAM ，而有一DRAM隱JS其後。對於每一數元線具有120個單 胞之64 MEG DRAM言，其設有一藉由捺跳段位址及行位 址而可作存取操作之32K SRAM。藉由使感渕放大器之通 過閘保持切斷狀態，可令32K SRAM與DRAM完金無關。此 表示SRAM可接收及傳輪資料，而DRAM則單獨經歷復原循 環。其進一步技術優點為甚大之頁次可供快速存取之用 。又，其亦無需因復原需要而中斷資料流動。皤藏式復 原循環今得為真實皤藏式者。 SRAM實際上可視為一具1K數元平行讀窝模式之快取 記億體。如此，記億體可於S R A Μ與D R A Μ部分間分段，以 使一 SRAM數元直接為DRAM之2Κ數元所支持。此種設計之 再一優點為具有供段用之持別列常用冗餘（redundancy) ，此表示得修理支持SRAM之各段中之列故障及單一數元 故障。 本發明之進一步恃點及其優點，可由參照下列諸附 -4 - 本紙張尺度適用中國國家標準（CNS)甲4規格（210 X 297公釐） 82.3. 40,000 ---------------|--------裝------ΤΓ----^ 線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局8工消費合作社印ii 212*843 A6 _B6_ 五、發明説明户) 圖知悉之，圖中相似之文宇像表示相似^組件；附躍中 圖1係本發明之組合式DRAM及SRAM裝置之平視 以概略顯示其高階架構； 圖2係槪略電路圓，以顯示記憶裝置之段架構；以 及 圖3係連至單一閂扣生效控制線對之一群SRAM單胞 之概略電路圖。 圖1係包含有本發明之動態隨機存取記憶龌及靜態 随機存取記億體之階層式多資料線（HMD)記億晶Μ 之概略高階架構平視圖。晶片通常以1〇表示。所示晶Η 包含64百萬數元動態随機存取記億體及一關聯的32Κ數 元靜態随機存取記億體。記億體組鏃成十六傾4百萬數 元段12〜42。毎一記億段12〜42包含八個512Κ DRAM單 胞陣列44。 晶Η 10設有四傾寛資料路徑電路段50、52、54及56 。寬資料路徑電路50、52、54及56係分別為記億段12〜 18，20〜26, 2 8〜34及36〜44製備。由箭頭60、62概略 顯示之複數個真及互補LOCAL I/O (LI0)線係自記億單 胞段連至相關之寛資料路徑電路56。罾如，一組LOCAL I/O線對60傺將段36、38連至寬資料路徑電路56,而一 組LOCAL I/O線對62則對段40、42執行相同的功能。 -5 - 本紙張尺度適用中國a家標準（CNS)甲4规格（210 X 297公釐〉 82.3. 40,000 ----------------^-------裝------.玎----- (請先閲讀背面之注意事項再項寫本頁) A6 B6 經濟部中央標準局R工消費合作社印奴 五、發明説明（4 ) 第一 Y解碼器段64傺為八餾頂段12^26製備，而Y 解碼器段66則為八匍底段28〜42製備。對於Y解碼器一 侧上之四個段群，有一組Y選擇線（以箭頭68表示）將 被等對接至各自之Y解碼器段。替如，Y選擇線組68係 將段36〜42連至Y解碼器段66。同樣地，亦設有供段28 〜34, 20〜26及12〜18使用之Y選擇線組（未圖示）。 每一對四百萬數元段12〜14, 16〜18, 20〜22, 24〜26 ，28〜30, 32〜34, 36〜38及40〜42設有一列解碼器段 70 〇 所示晶片之架構像為自圖1之垂直方向尺寸量測時 ,得具有8K單胞、4K數元線及2K感測放大器者。自水平 方向言，則有8K單胞，16K字線及68個感測放大器組。 感測放大器組偽於圖1中以鄰接51 2K記億胞陣列44間之 邊界加以表示；譬如，其中示有一感測放大器組72。 Η參照圖2,感測放大器段80包括四掴感拥I放大器 82及四値感測放大器84。感測放大器82、84得組成如圖 1所示之2Κ感測放大器組72之八個感測放大器。毎一傾 感測放大器接至一對半數元線86。半數元線86傜與複數 個宇線88相交；為清楚起見，圖2僅示出一字線88。字 線88與每一半數元線86之交點形成有一動態随機存取記 億單胞（未圖示），此單胞包含一通過電晶體，其具有 一連至字線88之閘極，及一將半數元線之一連至各自之 (請先閲讀背面之注意事項再塽寫本頁) 、-·· Τ % 本紙張尺度適用中國國家標準（CNS)甲4規格（210 X 297公釐） 82.3. 40,000 經濟部中央標準局员工消费合作社印製 A6 B6 五、發明説明（5 ) 電容器之電流路徑。 對於每一想測放大器84,均設有一對感澜放大器遘 擇或通過電晶龌90、92。複數個感測放大器選擇線94〜 100偽接至各自之一對感測放大器選擇電晶腥90 、92之 閘槿。毎一電晶體90之電流路徑將各自之感測放大器接 至SUB I/O線〗02,而毎一感測放大器選擇電晶龌92之 電流路徑則可將各自之放大器連至互補SUB I/O線104 Ο 段選擇線106傈控制一對I/O存取電晶醱108、110 之閘極。LOCAL I/O線112係藉段選擇電晶饅108之電流 路徑接至節點114。LOCAL I/O線傜藉I/O 存取電晶 體110之電流路徑接至節點118。LOCAL I/O線112及 LOCAL 1/ 116形成一 LOCAL I/O線對；園1中示有 一 LOCAL 1/0線對60。LOCAL 1/0線對60像接至寬資料 路徑電路，如圖1所示之電路66。 宇線88 (圖中僅示其一）係接至圖1所示列解碼器組 70之一。 一對Y選擇線68係接至Y解碼器組，例如疆1所示 之解碼器組56,其偽由YWRITE線120及YREAD線122所組 成。YREAD線122傑接至電晶體124之閘極，而YWRITE線 120則接至WRITE電晶膜126、 128。 SUB I/O線1〇2係接至電晶體130之閘極，而 本紙張尺度適用中國國家«準（CNS)甲4规格（210 X 297公釐） 82.3. 40,000 ----------------f-------裝------ir-----: (請先聞讀背面之注意事項再填鸾本頁) · A6 B6 經濟部中央標準马B工消費合作社印製 五、發明説明设) Τ7Ύ~線104則接至霣晶饑132之閛棰。霣'晶驩132之霣流 路徑係將節點114接至節點134,而電晶體130之萆流路 徑則將節點118接至節點134。電晶體130之閘極像接至 SUB I/O線102,而電晶體132之閘極則接至ΤΰΓΉ^ό線 104〇 因電晶體132、130之選擇導通而可自SUB I/O線對 102、104讀取資詢，此會再選擇性地拉降LOCAL I/O狳 112、116。資料供經由電晶醱126、108 (如為SUB I/O 線102時）、電晶髓128、110 (如為SUB 1/ Ϊ線1〇 4時） 之電流路徑寫人SUB I/O線對102、104。在與其它之笔 晶體108、110、126、128組合之下，彼等電晶艨將把拔 數傾SUB I/O線對1〇2、104多工至單一 local I/O線對 60 〇 寬資料路徑霣路66係縞合於主1/ 0段140 。資料路 徑142將主I/O段142鎘合於全球I/O段144 , S —資料 路徑則將全球I/0段146連至輪出電路148。 根據本發明，SRAH閂扣器150具有連至SUB 線 102之第一输入152及連至Tub 1/ 〇線104之第二輪入154 。閂扣器150復具有一對閂扣生效控制線156、158 。假 如通過電晶體90、92二者皆切斷，則SUB I/O線對 、：104將為浮動節點，以容許儲存一資料數元。SRAM R 扣器1 5 0係插入S U B I / 0線1 〇 2舆1 〇 4之間.以便問扣儲 -8 - (請先聞讀背面之注意事項*瑱寫本頁) -裝. 訂. 砵· 本紙張尺度適用中國國家樣準（CNS)甲4规格（210 X 2耵公釐） 82.3. 40,000 A6 B6 經濟部中央標準局β:工消費合作社印3·? 五、發明説明（7 ) 存於線102、104上之資料數元。在與其相藺之通過電晶 醱結合之下，閂扣器150可當作一 SRAM記億胞。 圖3偽SRAM閂扣器150及組嫌關聯之SRAM閂扣器160 、162、164之更詳細的概略電路圖。SRAM 150、160、 162、164各以長方表不。僅顯不出罔扣器150之組件；罔 扣器160〜164最好為相似者。於閂扣器150中，P通道場 效電晶體168俗具有連至節點170之閘極，連至閂扣生效 控制線156之源棰，及連至節點172之吸極。節點172係 接至SUB I/O線102。η通道場效電晶體174俱具有連至 節點1 7 2之吸極，連至閂扣生效控制線1 5 8之源極，及連 至節點1 7 0之閘極。Ρ通道場效電晶體1 7 6係具有連至閂 扣生效控制線156之源極，連至節點170之吸極，及連至 節點172之閘極。η通道場效電晶醱178俗具有連至節點 170之吸極，連至節點172之閘棰，及連至閂扣生效控制 線158之源極。節點170係接至SUB 1/ 0線104。 η通道場效電晶體180傜具有一可選擇地將節點172 連接至節點170之電流路徑，及一連至佶號SRAMEQ之訊 源之閘掻。當此信號起動時，節點172、170將相互均衡 ，而不再儲存資料數元。 閂扣器1 5 0俱用以閂扣S U Β I / 0線對（S ϋ Β I / 0 |及 SUB 1/0)上之資料數元。同樣地，閂扣器16 0係能閂 扣S U B I / 〇2 , SUB I / 02上之資料數元，閂扣器1 6 2偽 -9 - (請先閲讀背面之注意事項再填寫本頁) -—裝. 1ΤΓ, 線 本紙張尺度適用中國國家標準（CNS)甲4規格（210 X 297公釐） 82.3. 40,000 A6 B6 21284b 五、發明説明（8 ) 能閂扣SUB I/〇3, SUB 1/03上之資料數元，而閂扣器 164則能閂扣SUB 1/ 〇4 , S U B I / 04上之資料數元。單 胞150、 160、 162、164皆由閂扣生效控制線156、 158予 以控制。亦可考廉能以單一閂扣生效控制線對156、158 來控制複數個SRAM閂扣器之其它配置方式。於所示實施 例中，P通道場效電晶體182僳具有一可選擇地使高電 壓供應源與線156連接之電流路徑。同樣地，η通道場 效電晶體184亦具有一可選擇地將閂扣生效控制線158接 地之電流路徑。 雖然已例示五電晶醱SRAM閂扣器150,惟亦可使用 其它型式之閂扣器。 於蓮作時，當欲將一資料數元寫人SRAM閂扣器150 時，可藉由使各自之一對通過電晶體90、92起動，以將 選出之感測放大器84接至SUB I/O線102, 10 4。 SRAM閂 扣器160之電晶醱之尺寸必須為使其易於為感測放大器 所捺跳，而不會壓服其操作者。當感測放大器於感測接 至各自之半數元線之SRAM單胞之狀態時， 選擇電晶塍 90、92即停止作動，從而使感測放大器84與SUB I/O線 102、104隔離。如此，可於同一電路中達獾DRAM及SRAM 兩種操作。 本發明之架構可視為偽一高密度SRAM,其中毎一 SRAM 數元皆由其自身之小DRAM支持之。本發明利用所掲示之 -10 一 本紙張尺度適用中國國家標竿（CNS)甲4規格（210 X 297公* ) ----------------f-------装------訂-----c # (請先閲讀背面之注意事項再填寫本頁) · 經濟部中央標準局8工消費合作社印製 82.3. 40,000 212843 A6 B6 烴濟部中央標準局S工消费合作社印製 五、發明説明（9 ) DRAM陣列之寬資料路徑架構，侔藉由將隔離式SUB I/O 線1 0 2、1 0 4閂扣於資料路徑中，以嵌設一 S R A Μ。 所有段中之閂扣器皆可經由施加信號至閂扣生效控 制電晶體182、】84之閘極而起動。雖然DC情況存在於閂 扣器上，惟資料得以靜態方式儲存。此外，在適當控制 通過電晶體90、92之情形下，可自四個慼測放大器84中 之一讀出此資料，或將此資料寫入四個感測放大器84之 一中。本發明之一技術優點為··對於每一數元線具有12δ 單胞之64 MEG DRAM言，存在有一 32Κ SRAM;而藉由捺 跳段行位址，可對此SRAM作存取操作。又，藉由使接至 感測放大器84之通過閘90、92皆處於切斷狀態，則32K SRAM可完全獨立而與DRAM無關。此乃表示SRAM可接收及 傳輸資料，而DRAM單獨經歴一復原循環。 本發明之架構復具有下述之進一步優點。有甚大之 可用分頁，以作快速存取操作。無需因復原蒲要而截斷 資料流動。從而能真實陲藏常用之“適遇復原”循環（ •’hit and refresh” cycle)。再者，在1K數兀平行讀寫 模式之下，SRAM實際上成為一快取記億體。因此，記億 體變成於SRAM與 DRAM之間分段，而使每一 SRAM數元直接為 D R A Μ之2 K數元所支持。 此種設計之另一優點在於其每一段之特別列之常用 冗餘，此乃表示得修理支持SRAM之每一段中之列及單一 ~ 11 - (請先閲讀背面之注意Ϋ項再塡寫本頁) .裝. 訂. 線 本紙張尺度通用中國國家標準（CNS)甲4規格（210 X 297公釐） 82.3. 40,000 212843 A6 B6 五、發明説明（1 〇 ) 數元故障。對行冗餘而言，則必須更換SRAM行及其所有 相關之D R A Μ數元。 每一 LOCAL I/O線對之感測放大器84之數量為彈性 可變的。此外，記億體之DRAM及SRAM段間之平行讀寫操 作之資料路徑係為功率及時鐘等考廉因素所限制。然而 ,假如能閂扣住所有的D R A Μ感測放大器，則並無其它原 因會妨礙32Κ數元平行讀或寫操作之施行。 總之，本發明掲示一種新穎之記億體架構，其傜利 用記億體資料路徑中之一組隔離節點，以便嵌入SRAM單 胞，俾閂扣住存在於該等節點上之資料。 雖然本發明之實施例已詳予說明如上，惟本發明並 非限制於所示實施例；本發明之範圍及精神傜以如下所 附申請專利範圍為準。 (請先閲讀背面之注意事項再填寫本頁) -裝. 訂· 線· 經濟部中央標準局8工消費合作社印5i -12- 本紙張尺度適用中國國家標準（CNS)甲4规格（210 X 297公釐） 82.3. 40,000

Claims (1)

1. Λ 〇 Q / ：Ί A ' C7 ___ D7_ 六、申請專利苑SO 1 . 一種組合式動態隨機存取記億體（DRAM)及靜態随 機存取記億體（SRAM)陣列，包括： 複數個D R A Μ感測放大器，每一感測放大器锅合 於至少一 DRAM數元線，而複數個DRAM記億單胞係可 選擇地锅合於各該數元線； 該等感测放大器係組織成群，每一群感測放大 器係可選擇地網合於各自之真及互補I/O線；以及 對每一真及互補I/O線對言，有一 SRAM單胞網 合於該線對。 2. 如申請專利範圍第1項之陣列，其中該等真及互補 1/ 0線包括一真及互補SUB 1/ 0線，一為該等SUB I/O線群及該等互補SUB I/O線群準備之各自高階 真I/O線及高階互補I/O線，每一群真及互補I/O 综係分別多工至一真及互補高階I/O線。 3. 如申請專利範圍第1項之陣列，其中每一群感測放 大器偽由四個感測放大器所組成。 經濟部中央橾準局員工消費合作社印製 (¾先聞讀背面之注意事邛再填寫本頁 •訂：_f -線. 4 .如申請專利範圍第1項之陣列，復包括為毎一感測 放大器設置之一對感測放大器選擇電晶體.此等電 晶體俱具有電流路徑，以便能選擇性地將各自之感 測放大器锅合於該等舆及互補SUB I/O線，及能選 擇性地使該靜態R A Μ單胞與該等感測放大器隔離 〇 -1 3 - 本紙張尺度適用中國國家楳準（CNS)平4規格（2丨0x297公赘) 212843 AT B7 C7 D7 六、申請專利範® 5. —種階層式多資料線記億裝置，包括： 複數個形成於半導體晶Η之表面上之記億單胞 段，每一段包含複數個記億陣列，每一陣列包括複 數個列與行，而使動態随機存取記億單胞形成於該等 行與列之交點； 一分屬每一群記億單胞段之寛資料路徑電路， 複數値Μ該寬資料路徑電路多工至一主I/O電路之 真及互補LOCAL 1/ 0線； 毎一記億陣列組織成段，而該記億陣列中之每 一段各設置一段選擇線； 每一段具有複數個感測放大器及至少一對真及 互補SUB I/O線，以及選擇閘，此等選擇閘係具有 锅合於該等段選擇線之控制電極，以及可選擇地將 該等SUB I/O線耦合於該等LOCAL I/O線之電流路 徑； 該等複數個感測放大器之每一感測放大器均備 有一感測放大器選擇線及複數値感测放大器選擇電 晶體，該感測放大器群傜藉該等感測放大器選擇電 晶體之電流路徑锅合於該等SUB I/O線；以及 每一對SUB I/O線均锅合一靜態隨機存取記億 閂扣器。 6. 如申請專利範圍第5項之装置，愎包括：對於每一 -14 - (猜先聞讀背面之注意事JI1再瑱莴本頁) ♦次. JI 經濟部中央標準局員工消費合作杜印M 經淌部屮央櫺準工消贽合作社印製 A7 B7 C7 D7 六、申請專利範81 記億陣列均備有第一及第二閂扣生效控制線；一第 一閂扣生效控制電晶體，其電流路徑俱可選擇地將 第一電壓耩合於該第一閂扣生效控制線；一第二閂 扣生效控制電晶體.其電流路徑係可選擇地將該第 二罔扣生效控制線網合於一實質上較該第一電壓低 之第二電壓；該陣列具有複數饀靜態RAM單胞， 該陣列中之每一靜態RAM閂扣器係耦合於該第一 及第二閂扣生效控制線。 7. —種記億陣列，包括： 複數鍤感制放大器，各鋇合於複數掴記億單胞 ，以便感測其狀態，該等感測放大器像組鏃成群； 以及 對於每一感測放大器群，均備有一真I/O線與 一互補I/O線，以及一網合於該真I/O線與互補 I / 0線之記億閂扣器，俾將狀態閂扣於該真及互補 1/ 0線上。 8 .如申請專利範圍第7項之記億陣列，其中，該讲合 於該舆及互補I/O線之記億單胞偽包括一靜態随機 存取記億閂扣器。 9.如申請專利範圍第7項之記億陣列，後包括複數個 可選擇地將該感測放大器群網合於該真I/O線及該 -15 - 17 1^843 {-先聞請背而之注意事項再填"本頁 •Φ. 本纸張尺度適用中Η國家標準（CNS)甲4規格（210x297公龙） 經濟部中央梂準局員工消費合作杜印製 Cl ___ D7_ 六、申請專利苑園 互補I/O線之選擇電閘，此等選擇電閛偽可運作， 以使該等宾及互補I/O線與該等感测放大器隔離。 10. 如申請專利範圍第7項之記億陣列，其中該等真及 互補I/O線偽由SUB I/O線對及電路所組成，該等 複數個SUB I/O線對組嫌成群，每一群傺與一較高 階真及互補線對對應，該電路傜可選擇地將該等SUB I/O線對之一锅合於該較高階線對，該電路傷可蓮 作，以使該等SUB I/O線對與該較高階線對隔離。 11. 一種組合式動態随機存取記億體（DRAM)及靜態随 機存取記億體（SRAM),包括： 後數値感測放大器，各網合於複數個D R A Μ單胞 ，以便感測彼等之狀態； 對於每一感測放大器，均備有一真I/O線與一 互補I/O線；可選擇地將該等感測放大器之一或不 將感測放大器之任一耦合於該等真及互補I/O線之 電路；及一網合於該真I/O線與該互補I/O線之間 俾閂扣其狀態之S R A Μ閂扣器；以及 一分屬前述之每一S R A Μ閂扣器群之閂扣生效控 制電路，俾使該等S R A Μ閂扣器得起動以便閂扣資料 Ο 12. —種用以閂扣真SUB I/O線及互補SUB I/O線之狀 態之方法，包括以下之步驟： -16 - ............................{ .....................^'..............................J"-........................-^ (請先聞請背面之注意事項再填寫本百) Βτ C7 ___ D7_ 六、申請專利範® 使真及互補SUB I/O線與以可瘇擇方式與之網 合之複數値感測放大器隔離； 使真及互補SUB I/O線與一較高階真及互補SUB 線隔離；以及 利用一網合於該等真及互補I / 〇線間之閂扣器 來閂扣真及互補S U B I / 0線。 (請先間讀背面之注章本項再填寫本頁) .訂----| ^. 經濟部中央標準局員工消費合作社印製 -17- 本紙張尺度適用中囤國家標準（CNS) T4規格（210x297公發）