CN103646663B - 存储器阵列及均衡其数字线的方法 - Google Patents

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Abstract

本发明涉及存储器阵列及均衡其数字线的方法。本发明揭示一种均衡数字线的方法，一种用于配置成开放数字线架构的数字线的存储器阵列、装置、系统及晶片。通过将第一数字线的端接端耦合到均衡参考且将第二数字线的非端接端耦合到所述第一数字线的所述端接端来均衡所述数字线。所述存储器阵列配置成所述第一数字线与第二数字线直接邻近于彼此而布置。

Description

存储器阵列及均衡其数字线的方法
分案申请的相关信息
本案是一件分案申请。本案的母案是国际申请号为PCT/US2009/036563、申请日为2009年3月9日、PCT申请进入中国国家阶段后申请号为200980108318.9、发明名称为“存储器阵列及均衡其数字线的方法”的发明专利申请案。
本申请案请求对2008年3月10提出申请的美国待决专利申请案第12/045,353号的申请日期的权益。
技术领域
本发明的各种实施例一般来说涉及易失性存储器装置的领域，且更特定来说涉及均衡随机存取存储器的数字线。
背景技术
例如动态随机存取存储器(DRAM)装置等存储器装置传统上包含布置成行及列的若干个存储器单元。所述存储器单元分组成子阵列。每一存储器单元包括能够保存电荷的电容器及用于存取所述电容器电荷的存取晶体管。所述电荷称为数据位且可为高电压或低电压。数据在写入模式期间可存储于所述存储器单元中或数据可在读取模式期间从所述存储器单元检索。所述存储器单元的所述存取晶体管连接到内部信号线，称为位线或数字线。所述数字线通过输入/输出晶体管连接到输入/输出线，所述输入/输出晶体管用作切换装置以允许数据在读取或写入模式期间在所述数字线与所述输入/输出线之间传输。
若干个感测放大器包括于所述存储器中以感测存储于所述存储器单元中的数据且放大所述数据以供输出两者。每一感测放大器将存储于存储器单元上的电荷与已知参考相比较。感测放大器传统上连接到两个数字线以执行所述感测操作。在所述感测操作中，首先使用均衡电路将所述两个数字线均衡到参考电压，所述参考电压通常是但不限于供电电压(Vcc)的一半，其有时也称为DVC2。此后，将所述数字线驱动到相反电压电平。也就是说，所述数字线中的一者被驱动到Vcc且另一者被驱动到接地。连接到正在存取的存储器单元的数字线上的电压指示存储于所述存储器单元中的数据的值。
在开放数字线存储器装置中，所有数字线交错。具体来说，由于感测放大器与存储器单元的尺寸相比相对较大的尺寸，子阵列的一个数字线在所述子阵列的一个侧上连接到一个感测放大器，且邻近数字线在所述子阵列的另一侧上连接到另一感测放大器。因此，数字线具有直接耦合到感测放大器的端接端(借此来编程或感测逻辑状态)及具有到所述感测放大器的最高阻抗路径的延伸或非端接端。
由于所述子阵列的每一侧上的感测电路仅每隔一个或交替存取数字线，因此所述感测放大器可根据所述数字线的间隔或间距的两倍实施于所述子阵列的边缘上。实施所述感测放大器所需要的物理空间通常限制所述子阵列中的存储器单元的密度。因此，具有交错数字线的开放数字线架构促进小数字线间距大小，因为所述感测放大器实施于所述存储器子阵列的交替侧上。此外，小数字线间距大小允许高密度子阵列，此产生大量的附接存储器单元及穿过所述子阵列的相对大物理长度的数字线。
为将数字线准备用于从存储器单元感测逻辑值，已形成均衡电路，以电平衡所述数字线。常规均衡电路一直以来设计为感测放大器的部分且根据与所述感测放大器相关联的较大特征大小设计。鉴于进一步减小存储器阵列及相关联电路的大小的尝试，所述均衡电路的这些较大特征大小是不期望的。
出于上述原因且出于所属领域的技术人员在阅读并理解本说明书后将变得明了的下述其它原因，此项技术中需要一种不影响交错数字线的间距的经改进均衡电路。
附图说明
图1是根据本发明的各种实施例的包括多个存储器子阵列的存储器装置的开放数字线结构的一部分的框图。
图2图解说明根据本发明的各种实施例的均衡与隔离电路。
图3图解说明根据本发明的各种实施例的用于存储器子阵列的一部分的均衡电路。
图4图解说明根据本发明的各种实施例的图3均衡电路的物理布局。
图5图解说明根据本发明的各种实施例的用于存储器子阵列的一部分的另一均衡电路。
图6图解说明根据本发明的各种实施例的图5均衡电路的物理布局。
图7图解说明根据本发明的各种实施例的用于存储器子阵列的一部分的又一均衡电路。
图8图解说明根据本发明的各种实施例的图7均衡电路的物理布局。
图9是根据本发明的各种实施例的存储器装置的框图。
图10是根据本发明的各种实施例的电子系统的框图。
图11是根据本发明的各种实施例的包括并入有本文中所描述均衡电路中的一者或一者以上的集成电路裸片的半导体晶片的图示。
具体实施方式
在以下详细说明中，参照形成本发明的一部分且其中以图解说明方式显示其中可实践本发明的具体实施例的附图。充分详细描述这些实施例以使所属领域的技术人员能够实践本发明，且应理解可实施其它实施例，且可在不背离本发明的精神及范围的情况下作出结构、逻辑及电改变。
本发明揭示一种均衡数字线的方法，包括所述数字线的存储器阵列、装置、系统及晶片。在本发明的一个实施例中，通过将第一数字线的端接端耦合到均衡参考且至少部分与此同时将第二数字线的非端接端耦合到所述第一数字线的所述端接端来均衡存储器装置中的数字线。所述存储器阵列配置成开放数字线布置，其中所述第一数字线与第二数字线直接邻近于彼此而布置。
图1是根据本发明的各种实施例的存储器阵列100的一部分的图示。存储器阵列100包括多个子阵列(其包括子阵列A120及子阵列B130)、多个感测放大器(SA)102、104、106且所述存储器阵列根据开放数字线架构配置。通过图解说明的方式，存储器单元位于每一行与列交叉点处，其中同一列中的存储器单元连接到同一数字线DIGIT A或DIGIT B。同一行中的存储器单元连接到同一行线或字线WL。也就是说，所述数字线交错，以使得经激活字线WL将存取每一数字线上的存储器单元。
感测放大器104中的每一者在一个侧上连接到第一数字线140(例如，DIGIT A)且在相对侧上连接到第二数字线142(例如，DIGIT B)。第一数字线A140连接到子阵列A120中的多个存储器单元141(其由数字线与字线WL的每一交叉点处的点指示)。第二数字线B142也连接到子阵列B130中的多个存储器单元143，其类似于子阵列A120中的那些存储器单元。数字线A140与子阵列A120中的数字线138交错且数字线B142与子阵列B130中的数字线144交错。
在本发明的另一实施例中，揭示一种存储器阵列且其包括配置成开放数字线架构的存储器子阵列。所述存储器阵列进一步包括经配置以均衡所述存储器子阵列中的多个数字线的均衡电路。此外，所述均衡电路包括配置在小于数字线间距处的传送晶体管。
图2图解说明根据本发明的各种实施例的用于将存储器子阵列与感测放大器耦合的均衡与隔离电路。感测放大器104可感测第一存储器子阵列A120及第二存储器子阵列B130，其每一者含有多个存储器单元。感测放大器104分别经由所述对互补数字线140感测选定子阵列A120或子阵列B130的选定存储器单元中的电压电平或经由所述对互补数字线142感测所述选定子阵列B130的选定存储器单元。子阵列A120或子阵列B130中的一者分别通过向对应于存储器子阵列A120或存储器子阵列B130中的存储器单元的字线108或109施加信号及分别向晶体管114、115及116、117的ISOA及ISOB施加信号来选择。因此，当ISOA被启用且被驱动到逻辑高值时，晶体管114及115变得导电，即接通，以将子阵列A120连接到感测放大器104。当ISOB被启用且被驱动到逻辑高值时，晶体管116及117接通以将子阵列B130连接到感测放大器104。
均衡电路122及132经提供以将所述数字线预充电。为简明起见，现在描述用于感测放大器104的存储器子阵列A120侧的均衡电路122的操作，应理解均衡电路132针对感测放大器104的存储器子阵列B130侧以相同方式操作，包括晶体管133到136。
均衡电路122包括第一源极/漏极区耦合到数字线140、第二源极/漏极区耦合到互补数字线140且栅极经耦合以接收标记为EQA的均衡信号的晶体管123。均衡电路122进一步包括晶体管124、125及126。晶体管124包括耦合到数字线140的第一源极/漏极区、经耦合以接收所述均衡信号EQA的栅极及耦合到晶体管126的第一源极/漏极区的第二源极/漏极区。晶体管125包括耦合到互补数字线140的第一源极/漏极区、经耦合以接收所述均衡信号EQA的栅极及耦合到晶体管126的第一源极/漏极区的第二源极/漏极区。晶体管126具有耦合到通常为Vcc/2的均衡电压DVC2的第二源极/漏极区及连接到泵激Vcc电压VCCP的栅极，VCCP通常比Vcc高约一到两伏。VCCP到晶体管126的栅极的施加致使晶体管126向晶体管124、125供应经均衡电压。当所述EQA信号处于高逻辑等级时，晶体管124、125将所述经均衡电压施加到数字线140且晶体管123使所述线短路以使得两个线被均衡到电压Vcc/2(也称作DVC2)。
在读取操作期间，数字线140将达到Vcc或GND，此取决于所读取的存储器单元中的所存储电荷。感测放大器104感测跨越数字线140的差分电压(其表示存储于所存取存储器单元中的电荷)且将数字线140中含有较高电压的一者驱动到Vcc并将数字线140中含有较低电压的另一者驱动到GND。这些相应电压Vcc及GND也被提供到I/O、I/O*线118。
根据此项技术中已知的感测放大器布局，用于相应感测放大器的均衡电路传统上位于存储器装置布局的感测放大器电路块内。在此一配置中，均衡晶体管123、124、125使用感测放大器的较大特征大小制作，因此产生大得多的电路区域。然而，根据本发明的各种实施例，用于感测放大器的均衡电路不位于感测放大器块内，而是位于存储器子阵列块内或作为所述存储器子阵列块的延伸部。具体来说，本发明的所述各种实施例在沿字线的最后存储器单元之后于存储器子阵列的边缘处形成均衡电路。此外，与根据与感测放大器相关联的装置的布局尺寸及规则在所述感测放大器中或附近形成的现有技术均衡电路相比，本发明的各种实施例使得能够根据所述存储器子阵列的大体较小的布局尺寸来形成所述均衡电路。根据感测放大器设计方针形成均衡电路产生无必要庞大的设计且将均衡电路置于更远离数字线的穿过存储器子阵列的部分处。
图3图解说明根据本发明的实施例的存储器子阵列的一部分中的均衡电路的电路图。图解说明存储器子阵列150的一部分为包括交错数字线的开放数字线架构。在图3中，多个存储器单元152沿字线WL1156成阵列且多个存储器单元154沿字线WL0158进一步成阵列。数字线DL1到DL5160到168交错穿过存储器子阵列。具体来说，存储器单元154为沿连接到感测放大器180的数字线DL1160、数字线DL3164及数字线DL5168的初始存储器单元。存储器单元154表示沿连接到位于所述存储器子阵列的相对侧上的感测放大器(未显示)的数字线DL2162及数字线DL4166的最后或末端存储器单元。
如所述，在存储器子阵列的读取操作之前，必须均衡数字线DL1到DL5160到168以在感测所述存储器装置的子阵列中的存储器单元的逻辑状态之前从所述数字线移除不期望的电荷。本实施例利用根据与感测放大器的布局准则不同的子阵列布局准则及工艺形成于存储器子阵列的边缘处的均衡电路。因此，均衡电路182包括形成于存储器子阵列150的边缘处的均衡传送晶体管174，其形成为所述存储器子阵列的部分。通过图解说明的方式，当由均衡信号170激活时，均衡传送晶体管174将数字线DL1160连接到均衡参考172(DVC2)。图3进一步图解说明类似地连接以用于均衡数字线DL3164的传送晶体管176及用于均衡数字线DL5168的传送晶体管178。应注意，由于存储器子阵列根据开放数字线架构配置，因此数字线DL2162及数字线DL4166由类似地配置于存储器子阵列的相对侧上的均衡电路的另一部分(未显示)均衡。
图4图解说明根据本发明的一个或一个以上实施例的图解说明于图3中的电路的存储器单元子阵列的边缘的物理布局。本发明因在阵列内且邻近最后一行存储器单元154在存储器单元子阵列150的边缘处重新定位均衡电路而背离此项技术中已知的常规DRAM布局。用于均衡晶体管的均衡信号170邻近所述存储器子阵列的字线WL且均衡信号170经配置以根据下一邻近字线WL的工艺步骤及尺寸形成。此外，图4的物理布局图解说明数字线DL1160与数字线DL3164分开单个数字线间距。
如图4中所示，存储器单元152、154的框200根据一种或一种以上已知方法形成于衬底中，其非限制性实例揭示于2006年3月2日提出申请且标题为“垂直选通存取晶体管(Vertical Gated Access Transistor)”的美国专利申请案第11/366,212号中(其受让予本申请案的受让人)及2006年5月12日提出申请且标题为“非平面晶体管及其制作技术(Non-Planar Transistor and Techniques for Fabricating the Same)”的美国专利申请案第11/433,533号(其受让予本申请案的受让人)中。通过举例方式而非限制方式，描述单个存储器单元及均衡电路的对应部分，其中每一存储器单元及每一数字线具有类似配置。如所述，存储器子阵列配置成其中数字线交错的开放数字线架构。因此，虽然图解说明均衡电路的用于存储器子阵列的一个边缘的一部分，但也将在所述存储器子阵列的相对边缘(未显示)上实施对称部分以用于均衡所述交错数字线的另一部分。
如所图解说明，存储器单元152包括形成于垂直柱204之间的传送晶体管202，垂直柱204经配置以用于通过触点206(由“X”指代)耦合到数字线DL1160。传送晶体管202进一步经形成以包括另一垂直柱208，其经配置以经由触点210(其由“O”指代)耦合到电容器212。传送晶体管202由字线WL1156控制，其在被激活时将电容器212(图3)连接到数字线DL1160。
如所述，必须将数字线均衡到不偏向于一个逻辑状态优于另一逻辑状态的读取的中立参考。均衡电路182响应于用于激活均衡传送晶体管174、176的均衡信号170。根据参照图3到4所图解说明的实施例，均衡传送晶体管174配置为形成在存储器子阵列的数字线间距(特征的宽度加上到下一重复特征的空间)的一半处的垂直选通传送晶体管。如所述，常规均衡电路一直以来根据感测放大器的设计参数形成，所述感测放大器以比本发明的各种实施例的均衡电路的半间距均衡传送晶体管大得多的尺寸设计。
均衡传送晶体管174也根据存储器单元的传送晶体管的形成工艺形成，然而，所述均衡传送晶体管形成为长晶体管以维持与在存储器子阵列的制造期间执行的类似处理步骤。当断言均衡信号170时，均衡传送晶体管174将数字线DL1160耦合到均衡参考172(DCV2)。均衡传送晶体管174形成于垂直柱224之间，垂直柱224经配置以用于通过触点226(由“X”指代)耦合到数字线DL1160。均衡传送晶体管174进一步经形成以包括另一垂直柱228，其经配置以用于经由触点230(由“X”指代)耦合到数字线层的经隔离部分232以获得制造简单性。当断言均衡信号170时，由较大“X”指代的随后触点234继续均衡传送晶体管174与均衡参考172(DCV2)的接触。
图5图解说明根据本发明的各种其它实施例的存储器子阵列的一部分中的均衡电路的电路图。存储器子阵列150的一部分经图解说明为包括交错数字线的开放数字线架构。在本实施例中，根据与感测放大器的布局准则不同的子阵列的布局准则在存储器子阵列的边缘处形成均衡电路。因此，均衡升压电路282包括形成于存储器子阵列150的边缘处的均衡升压传送晶体管274且进一步形成为所述存储器子阵列的部分。通过图解说明的方式，在由均衡升压信号270激活时，均衡升压传送晶体管274将数字线DL1160连接到数字线DL2162。在一个实施例中，均衡升压信号270经激活以匹配均衡信号170的负载循环。在本发明的另一实施例中，均衡升压信号270在均衡信号170的激活的一部分期间激活以通过在均衡过程期间减小数字线的电阻来向均衡电路350提供均衡升压。为形成与数字线DL2162的连接，数字线DL2162经形成以在与连接到感测放大器的数字线端相对的其延伸端处包括数字线DL的延伸部分290。
均衡升压电路282通过在均衡期间将数字线的延伸或非端接端与非常接近均衡电路的邻近数字线耦合来增强均衡速度。通过将所述数字线的所述延伸或非端接端与物理上接近均衡电路的邻近数字线连接，均衡升压电路282使得所述数字线上的电荷能够从所述数字线的两个端均衡。从两个端均衡数字线提供沿所述数字线的较低电阻而且提供用于对所述数字线充电或放电的多个电流路径。在一个实施例中，均衡升压电路282所利用的均衡电路位于感测放大器180内。在另一实施例中，均衡升压电路282利用关于图3及4所描述的均衡电路182。
图6图解说明根据本发明的一个或一个以上实施例的图解说明于图5中的电路的存储器单元子阵列的边缘的物理布局。均衡电路282包括用于激活均衡升压传送晶体管274、276的均衡升压信号270。根据参照图6所图解说明的实施例，均衡升压传送晶体管274配置为形成在存储器子阵列的数字线间距(特征的宽度加上到下一重复特征的空间)的一半处的垂直选通传送晶体管。如所述，常规均衡电路一直以来根据感测放大器的设计参数形成，所述感测放大器以比本发明的各种实施例的均衡电路的半间距均衡传送晶体管大得多的尺寸设计。
均衡升压传送晶体管274如存储器单元传送晶体管也形成为垂直晶体管，然而，所述均衡传送晶体管形成为长晶体管且维持用于存储器子阵列的制造类似的设计尺寸。当断言均衡升压信号270时，均衡升压传送晶体管274将数字线DL1160耦合到数字线DL2162。均衡升压传送晶体管274形成于垂直柱324之间，垂直柱324经配置以用于通过触点326(由“X”指代)耦合到数字线DL1160。均衡升压传送晶体管274进一步经形成以包括另一垂直柱328，其经配置以用于经由触点330(由“X”指代)耦合到数字线DL2162的延伸部分290。
如所述，所述均衡电路可实施为均衡电路182而非依赖于感测放大器中的均衡电路。因此，在另一实施例中，均衡电路350可包括均衡电路182与均衡升压电路282的组合。
图7图解说明根据本发明的各种其它实施例的存储器子阵列的一部分中的均衡电路的电路图。图解说明存储器子阵列150的一部分且其如上文所描述实施。在一个所图解说明的实施例中，根据与感测放大器的布局准则不同的子阵列布局准则在存储器子阵列的边缘处形成均衡电路。因此，均衡电路450包括均衡电路350(图5及6)且进一步包括另一均衡升压电路382，其包括形成于存储器子阵列150的边缘处且形成为所述存储器子阵列的一部分的均衡升压传送晶体管374。通过图解说明的方式，在由均衡升压信号370激活时，均衡升压传送晶体管374将数字线DL2162连接到数字线DL3164。在一个实施例中，均衡升压信号370经激活以匹配均衡信号170及均衡升压信号270的负载循环。在本发明的另一实施例中，均衡升压信号370在均衡信号170及均衡升压信号270的激活的一部分期间激活以通过在均衡过程期间减小数字线的电阻来向均衡电路450提供均衡升压。为形成与数字线DL2162的延伸端的连接，数字线DL2162经形成以在其延伸端处包括数字线DL的延伸部分390。在本实施例中，另一均衡升压电路382从均衡升压电路282偏移一个数字线。均衡升压电路的此偏移实现实质上使所有数字线DL1到DL5一起短路的传送门网络的形成，因此跨越所有所述数字线DL产生共用均衡参考电压。
均衡升压电路382通过在均衡期间将数字线的延伸或非端接端与非常接近均衡电路的邻近数字线耦合来增强均衡速度。通过将所述数字线的所述延伸或非端接端与物理上接近均衡电路的邻近数字线连接，均衡升压电路382使得能够从所述数字线的两个端均衡所述数字线上的电荷。从两个端均衡数字线提供沿所述数字线的较低电阻而且提供用于对所述数字线充电或放电的多个电流路径，因此产生较快的均衡时间。在一个实施例中，均衡升压电路382所利用的均衡电路位于感测放大器180内。在另一实施例中，均衡升压电路382利用关于图3及4所描述的在存储器子阵列的边缘处的均衡电路182。
图8图解说明根据本发明的一个或一个以上实施例的图解说明于图7中的电路的存储器单元子阵列的边缘的物理布局。均衡电路382包括用于激活均衡升压传送晶体管374、376的均衡升压信号370。根据参照图8所图解说明的实施例，均衡升压传送晶体管374配置为形成在存储器子阵列的数字线间距(特征的宽度加上到下一重复特征的空间)的一半处的垂直选通传送晶体管。如所述，常规均衡电路一直以来根据感测放大器的设计参数形成，所述感测放大器以比本发明的各种实施例的均衡电路的半间距均衡传送晶体管大得多的尺寸设计。
均衡升压传送晶体管374如存储器单元传送晶体管也形成为垂直晶体管，然而，所述均衡传送晶体管形成为长晶体管以维持与在存储器子阵列的制造期间执行的类似处理步骤。当断言均衡信号370时，均衡升压传送晶体管374将数字线DL2162耦合到数字线DL3164。均衡升压传送晶体管374形成于垂直柱424之间，垂直柱424经配置以用于通过触点426(由“X”指代)耦合到数字线DL2162的延伸部分390。均衡升压传送晶体管374进一步经形成以包括另一垂直柱428，其经配置以用于经由触点430(由“X”指代)耦合到数字线DL3164。
如所述，均衡电路450可使用均衡电路182实施而非依赖于感测放大器中的均衡电路。因此，在另一实施例中，均衡电路450可包括均衡电路182、均衡升压电路282与均衡升压电路282的组合。
在本发明的又一实施例中，揭示一种存储器装置。所述存储器装置包括配置成开放数字线架构的存储器阵列。所述存储器装置进一步包括均衡电路，所述均衡电路包括：经配置以将第一数字线的端接端耦合到均衡参考的均衡传送晶体管；及均衡升压电路，其包括经配置以将第二数字线的非端接端耦合到所述第一数字线的所述端接端的第一均衡升压传送晶体管，所述第一数字线与第二数字线直接邻近于彼此而布置。
图9是根据本发明的实施例的存储器装置的框图。DRAM存储器装置400包括控制逻辑电路420以控制读取、写入、擦除及执行其它存储器操作。列地址缓冲器423及行地址缓冲器427适于接收存储器地址请求。刷新控制器/计数器425耦合到行地址缓冲器427以控制存储器阵列422的刷新。行解码电路429耦合于行地址缓冲器427与存储器阵列422之间。根据本发明的各种实施例，存储器阵列422包括存储器子阵列452及均衡电路460。列解码电路432耦合到列地址缓冲器423。感测放大器-I/O选通电路434耦合于列解码电路432与存储器阵列422之间。DRAM存储器装置400也图解说明为具有输出缓冲器436及输入缓冲器438。外部处理器可耦合到DRAM存储器装置400的控制逻辑电路420以提供外部命令。
本发明的另一实施例揭示一种电子系统。所述电子系统包括处理器及可操作地耦合到所述处理器的存储器装置。所述存储器装置包括配置成开放数字线架构的存储器子阵列及均衡电路。所述均衡电路包括经配置以将第一数字线的端接端耦合到均衡参考的均衡传送晶体管。所述均衡电路进一步包括均衡升压电路，所述均衡升压电路包括经配置以将第二数字线的非端接端耦合到所述第一数字线的所述端接端的第一均衡升压传送晶体管。另外，所述第一数字线与第二数字线直接邻近于彼此而布置。
图10是根据本发明的实施例的电子系统的框图。电子系统500包括输入装置572、输出装置574及存储器装置400，其全部耦合到处理器装置576。根据本文中所揭示各种实施例中的一者或一者以上，所述存储器装置400并入有至少一个存储器子阵列及均衡电路。
又一实施例揭示一种包括配置成开放数字线架构的至少一个存储器阵列的半导体晶片。所述存储器阵列包括经配置以均衡在均衡过程期间借助第二数字线的非端接端耦合到均衡参考的第一数字线的均衡电路。
图11是根据本发明又一实施例的包括并入有先前实施例中的一者或一者以上的存储器阵列及无电容器存储器单元的集成电路裸片的半导体晶片的图示。如图11中所示，半导体晶片600包括有待切割的集成电路裸片440，其并入有如本文中所揭示的一个或一个以上无电容器存储器单元。
上文所描述工艺及装置图解说明可根据本发明的实施例使用及产生的许多方法及装置中的若干方法及装置的实施例。上述说明及图式图解说明提供本发明的显著特征及优点的实施例。然而，本发明并不打算严格受限于上文所描述及所图解说明的实施例。
尽管已参照特定实施例显示并描述了本发明，但所属领域的技术人员将明了即使本文中未显示或具体描述，与本发明有关的各种添加、删除及修改应视为在以上权利要求书所涵盖的本发明的范围内。

Claims (40)

1.一种均衡配置成开放数字线架构的存储器装置中的数字线的方法，其包含：
将存储器子阵列的第一数字线的端接端耦合到均衡参考；及
至少部分地同时将所述存储器子阵列的第二数字线的非端接端耦合到所述第一数字线的所述端接端，其中所述第一数字线与所述第二数字线邻近于彼此，并且其中所述端接端耦合到感测放大器且所述非端接端具有到另一感测放大器的最高阻抗路径。
2.根据权利要求1所述的方法，其进一步包含至少部分地同时从所述存储器子阵列的所述第一数字线的非端接端均衡所述存储器子阵列的所述第一数字线。
3.根据权利要求1所述的方法，其中耦合所述第二数字线的所述非端接端进一步包含经由配置在所述开放数字线架构的数字线间距的一半处的传送晶体管耦合所述第二数字线的所述非端接端。
4.根据权利要求1所述的方法，其中耦合所述第一数字线的所述端接端进一步包含经由配置在所述开放数字线架构的数字线间距的一半处的传送晶体管将所述第一数字线的所述端接端耦合到所述均衡参考。
5.根据权利要求1所述的方法，其中将所述第一数字线的所述端接端耦合到所述均衡参考与将所述第二数字线的所述非端接端耦合到所述第一数字线同时发生。
6.根据权利要求1所述的方法，其中将所述第二数字线的所述非端接端耦合到所述第一数字线的所述端接端发生在将所述第一数字线的所述端接端耦合到所述均衡参考的一部分期间。
7.根据权利要求1所述的方法，其进一步包含至少部分地同时将所述第二数字线的所述非端接端与直接邻近于所述第二数字线的第三数字线的端接端耦合。
8.一种存储器阵列，其包含：
存储器子阵列，其配置成开放数字线架构；及
均衡电路，其包括经配置以将第一数字线的端接端耦合到均衡参考的均衡传送晶体管，且进一步包括均衡升压电路，所述均衡升压电路包括经配置以将第二数字线的非端接端耦合到所述第一数字线的所述端接端的第一均衡升压传送晶体管，所述第一数字线与所述第二数字线邻近于彼此，其中所述端接端耦合到感测放大器且所述非端接端耦合具有到另一感测放大器的最高阻抗路径。
9.根据权利要求8所述的存储器阵列，其中所述均衡电路经配置以均衡所述存储器子阵列中的多个数字线。
10.根据权利要求8所述的存储器阵列，其中所述均衡电路根据所述存储器子阵列的布局尺寸形成。
11.根据权利要求10所述的存储器阵列，其中所述均衡传送晶体管及所述第一均衡升压传送晶体管各自配置在小于所述存储器子阵列中的数字线间距处。
12.根据权利要求10所述的存储器阵列，其中所述均衡传送晶体管及所述第一均衡升压传送晶体管各自配置在所述开放数字线架构的数字线间距的一半处。
13.根据权利要求10所述的存储器阵列，其中所述均衡电路配置在所述存储器子阵列的边缘处且制作为所述存储器子阵列的延伸部。
14.根据权利要求8所述的存储器阵列，其中所述均衡传送晶体管经配置以响应于均衡信号而将所述第一数字线的所述端接端耦合到所述均衡参考。
15.根据权利要求14所述的存储器阵列，其中所述第一均衡升压传送晶体管经配置以响应于第一均衡升压信号而将所述第二数字线的所述非端接端耦合到所述第一数字线的所述端接端。
16.根据权利要求15所述的存储器阵列，其中所述均衡信号与所述第一均衡升压信号可同时断言。
17.根据权利要求16所述的存储器阵列，其中所述第一均衡升压信号可断言比所述均衡信号短的持续时间。
18.根据权利要求8所述的存储器阵列，其中所述均衡电路进一步包括第二均衡电路，所述第二均衡电路包括经配置以将所述第二数字线的所述非端接端与第三数字线的端接端耦合的第二均衡升压传送晶体管。
19.根据权利要求18所述的存储器阵列，其中所述第三数字线邻近所述第二数字线。
20.根据权利要求8所述的存储器阵列，其中所述第二数字线的所述非端接端包括将所述第二数字线与所述第一均衡升压传送晶体管耦合的延伸部分。
21.根据权利要求8所述的存储器阵列，其中所述第一均衡升压传送晶体管以所述存储器子阵列的存储器单元中的传送晶体管的特征大小的两倍形成。
22.根据权利要求21所述的存储器阵列，其中所述第一均衡升压传送晶体管配置为所述存储器子阵列的延伸部且以所述存储器子阵列的存储器单元的传送门的特征大小的倍数形成。
23.根据权利要求8所述的存储器阵列，其进一步包含与所述第二数字线的所述非端接端耦合的所述另一感测放大器。
24.根据权利要求8所述的存储器阵列，其中所述存储器阵列配置于存储器装置内。
25.根据权利要求24所述的存储器阵列，其中所述存储器装置配置于包括可操作地与所述存储器装置耦合的处理器的电子系统内。
26.根据权利要求25所述的存储器阵列，其中所述存储器装置进一步包括经配置以控制所述存储器阵列的包括读取操作、写入操作、擦除操作、刷新操作及均衡操作中的至少一者的存储器操作的控制电路。
27.根据权利要求8所述的存储器阵列，其中所述存储器阵列配置于半导体晶片内。
28.一种存储器装置，其包括：
感测放大器块，其包含：
第一感测放大器，其耦合到在所述感测放大器块的第一面上的第一数字线且耦合到感测放大器块的第二面上的第二数字线，其中所述第二面与所述第一面是相反的；以及
第二感测放大器，其耦合到在所述感测放大器块的第一面上的第三数字线且耦合到感测放大器块的第二面上的第四数字线，其中所述第三数字线与所述第一数字线分开单个数字线间距；
第一和第二存储器子阵列，其中第一存储器子阵列的第一多个存储器单元耦合到所述第一数字线，第二存储器子阵列的第一多个存储器单元耦合到所述第二数字线，第一存储器子阵列的第二多个存储器单元耦合到所述第三数字线，第二存储器子阵列的第二多个存储器单元耦合到所述第四数字线；以及
均衡电路，其包括：
均衡传送晶体管，所述均衡传送晶体管耦合到所述第一数字线，且其位置是所述第一存储器子阵列块内或作为所述第一存储器子阵列块的延伸部中的至少一者，其中所述均衡传送晶体管被配置在小于所述单个数字线间距处；及
均衡升压传送晶体管，其耦合到所述第一数字线的端接端且耦合到位于所述第一数字线和所述第三数字线之间的另一数字线的非端接端，其中所述端接端耦合到所述第一感测放大器且所述非端接端具有针对所述另一数字线的到另一感测放大器的最高阻抗路径。
29.根据权利要求28所述存储器装置，其中所述均衡电路在所述第一存储器子阵列的边缘处形成。
30.根据权利要求28所述存储器装置，其中所述均衡电路在所述第一存储器子阵列中且邻近存储器单元的一行，所述行在所述第一存储器子阵列的边缘处。
31.根据权利要求30所述存储器装置，其中经配置以承载到均衡电路的均衡信号的线是根据对应于所述第一存储器子阵列的存储器单元的最后一行的字线的尺寸而形成的。
32.根据权利要求28所述存储器装置，其中所述均衡传送晶体管被配置为垂直选通传送晶体管。
33.根据权利要求28所述存储器装置，其中所述均衡传送晶体管是在耦合到所述感测放大器块的第一和第二存储器子阵列的数字线的间距的一半处形成的。
34.根据权利要求28所述存储器装置，其中所述均衡传送晶体管作为长晶体管而形成。
35.根据权利要求28所述存储器装置，其中所述存储器装置被配置在电子系统内，所述电子系统包括耦合到所述存储器装置的处理器。
36.根据权利要求28所述存储器装置，其中所述存储器装置被配置在半导体晶片内，所述半导体晶片包括并入所述感测放大器块和所述第一和第二存储器子阵列的集成电路裸片。
37.根据权利要求28所述存储器装置，其中被配置在小于所述单个数字线间距处的所述均衡传送晶体管包括在所述单个数字线的间距的一半处形成的均衡传送晶体管。
38.根据权利要求28所述存储器装置，其中所述均衡电路是根据所述第一存储器子阵列的布局准则而形成的。
39.根据权利要求28所述存储器装置，其中耦合到所述均衡电路的所述均衡传送晶体管的均衡信号线邻近于所述第一存储器子阵列的字线，且根据所述第一存储器子阵列的字线的尺寸而形成。
40.根据权利要求28所述存储器装置，其中耦合到所述第一数字线的所述均衡传送晶体管比所述第一存储器子阵列和所述第二存储器子阵列的存储器单元的传送晶体管要长。
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