CN1941162A - 共享感测放大器的半导体存储装置 - Google Patents

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Abstract

本发明揭示一种半导体存储装置，其含有对于数据存取所需的核心区域的减小数目的信号线。该半导体存储装置包括：感测放大器，其用于选择性感测及放大在排列于第一单元阵列处的第一对位线及排列于第二单元阵列处的第二对位线上的数据信号；区块选择控制单元，其用于基于数据存取的地址输入而产生第一选择控制信号及第二选择控制信号；及控制单元，其用于控制该第一对位线及该第二对位线的电压电平的均衡，且响应于该第一选择控制信号及该第二选择控制信号，而判定该感测放大器是否连接至该第一对位线或连接至该第二对位线。

Description

共享感测放大器的半导体存储装置
技术领域
本发明是关于一种半导体存储装置，且更特定言之是关于共享感测放大器的半导体存储装置。
背景技术
诸如动态随机存取存储器(DRAM)的半导体存储装置通常在核心区域中含有海量存储器单元。存储器单元分别储存逻辑数据，意即逻辑高电平或逻辑低电平。一般而言，为在半导体存储装置中集成更多存储器单元，存储器单元仅具有最小量的电荷，该最小量的电荷可感测储存的逻辑数据为高电平数据或是低电平数据。因此，继存储器单元的最小量的电荷传送入数据线以感测逻辑高电平或逻辑低电平之后，关于在数据线处供应的最小量的电荷的数据信号必须由传感器感测且由放大器放大以用于数据存取操作。半导体存储装置通常含有用于感测及放大供应至数据线(意即位线)的数据信号的感测放大器。
多个字线及多个位线相交于半导体存储装置的核心区域中。存储器单元排列于字线及位线的多个相交点处。存储器单元由形成单元阵列的区块分组。选定的多个位线及选定的多个字线排列于一单元阵列处以用于存取在选定单元阵列中的存储器单元的数据。在单元阵列的一侧设置对应于在单元阵列中的选定的多个位线的多个感测放大器。
对于减小半导体存储装置的核心区域，两个相邻单元区块可共享感测放大器。即，感测放大器可感测及放大在一相邻单元区块的位线处供应的数据信号或在另一相邻单元区块的另一位线处供应的另一数据信号。在此配置中，半导体存储装置共享感测放大器。
图1为已知半导体存储装置的核心区域及控制信号产生单元的方区块图。
核心区域300包括多个单元阵列(例如310A、310B、310C、340A、340B及340C)及多个感测放大单元(例如320A、320B及320C)，每一者分别对应于两个单元阵列，例如310A及340A、310B及340B以及310C及340C。
子字线解码器330A、330B、330C、350A、350B及350C分别排列于在两个相应单元阵列之间的空间。传送单元(例如360A、360B、360C)分别排列于在多个感测放大单元(例如320A、320B及320C等等)中的相应两个邻近感测放大单元之间的称为子孔的空间。传送单元360A、360B及360C为电路，其用于传送均衡控制信号BLEQb且将来自控制信号产生单元200的控制信号BISHb及BISLb连接入感测放大单元320A、320B及320C。
控制信号产生单元200包括区块选择信号产生单元210、连接信号产生单元220及均衡信号产生单元230。区块选择信号产生单元210响应于单元区块选择的地址BAX输入而产生区块选择信号BS_0及BS_1。连接信号产生单元220产生连接控制信号BISHb及BISLb且均衡信号产生单元230响应于区块选择信号BS_0及BS_1而产生均衡信号BLEQb。区块选择信号产生单元210包括：第一选择信号产生单元212，其用于产生区块选择信号BS_0；及第二选择信号产生单元214，其用于产生区块选择信号BS_1。
控制信号BISHb、BISLb及BLEQb分别经由金属线M1、M2及M3传送至核心区域300中。在核心区域中，传送单元将经由金属线M1、M2及M3供应的控制信号传送至感测放大单元中。详言之，传送单元360A、360B及360C的输出传送至在感测放大单元中的个别连接单元及均衡单元的MOS晶体管的栅极中。
图2为在图1中的数据传送单元的示意图。
传送单元(例如360A)包括：反转器21，其用于反转连接控制信号BISLb以输出连接控制信号BISL；反转器22，其用于反转均衡控制信号BLEQb以输出均衡控制信号BLEQ；及反转器23，其用于反转连接控制信号BISHb以输出连接控制信号BISH。
如上所述，连接信号产生单元220产生连接控制信号BISHb及BISLb且均衡信号产生单元230产生均衡控制信号BLEQb。存在用于自控制信号产生单元200将控制信号BISHb、BISLb及BLEQb传送至感测放大单元中的许多金属线M1、M2及M3。
一般而言，用于供应控制信号BISHb、BISLb及BLEQb的金属线M1、M2及M3以及用于供应电源电压、接地电压等的其它金属线排列于核心区域的预定区域中。
因此，如上所述，由于存在用于将许多控制信号传送至核心区域中的许多线，所以在核心区域中排列许多金属线是非常困难的。
发明内容
因此，本发明的一目标为提供能够减少在核心区域中的信号线的半导体存储装置的各种实施例。
根据本发明的一方面，提供一种半导体存储装置，其包括：感测放大器，其用于选择性感测及放大在排列于第一单元阵列处的第一对位线上及排列于第二单元阵列处的第二对位线上的数据信号；区块选择控制单元，其用于基于数据存取的地址输入而产生第一选择控制信号及第二选择控制信号；及控制单元，其用于控制第一对位线及第二对位线的电压电平的均衡，且响应于第一选择控制信号及第二选择控制信号而确定感测放大器与第一对位线连接或是与第二对位线连接。
根据本发明的另一方面，提供一种用于操作具有由第一单元阵列及第二单元阵列共享的感测放大器的半导体存储装置的方法，其包括：响应于数据存取的地址输入，分别产生对应于第一单元阵列及第二单元阵列的第一选择控制信号及第二选择控制信号；响应于第一选择控制信号及第二选择控制信号，控制排列于第一单元阵列的第一对位线及排列于第二单元阵列的第二对位线的电压电平的均衡；及响应于第一选择控制信号及第二选择控制信号，控制感测放大器与第一对位线连接或是与第二对位线连接。
根据本发明的另一方面，提供一种半导体存储装置，其包括：感测放大器，其用于选择性感测及放大排列于第一单元阵列处的第一对位线及排列于第二单元阵列处的第二对位线上的数据信号；区块选择控制单元，其用于基于数据存取的地址输入而产生第一选择控制信号及第二选择控制信号；及中继器，其用于响应于第一选择控制信号及第二选择控制信号而控制第一对位线或第二对位线的连接。
附图说明
图1展示已知半导体存储装置的核心区域的方块图；
图2展示在图1中的数据传送单元的示意图；
图3展示根据本发明的一实施例的半导体存储装置的核心区域的方块图；
图4展示在图3中的控制单元的示意图；及
图5展示在图3中的感测放大单元的示意图。
[主要元件标号说明]
21、22、23  反转器
30   感测放大器
40   第一电路单元
50   第二电路单元
51   第一反转器
52   逻辑单元
53   第二反转器
200  控制信号产生单元
210  区块选择信号产生单元
212  第一选择信号产生单元
214  第二选择信号产生单元
220  连接信号产生单元
230  均衡信号产生单元
300  核心区域
310A、310B、310C  单元阵列
320A、320B、320C  感测放大单元
330A、330B、330C  子字线解码器
340A、340B、340C  单元阵列
350A、350B、350C  子字线解码器
360A、360B、360C  传送单元
400  区块选择控制单元
412  第一区块选择信号产生单元
414  第二区块选择信号产生单元
500  核心区域
510A、510B、510C  单元阵列
520A、520B、520C  感测放大单元
530A、530B、530C  子字线解码器
540A、540B、540C  单元阵列
550A、550B、550C  子字线解码器
560A、560B、560C  控制单元
M0、M4、M5、M6、M7  晶体管
M1、M2、M3  晶体管/金属线
MET0  第一传送线
MET1  第二传送线
N1、N2  NMOS晶体管
P1PMOS  晶体管/第三传送线
P2PMOS  晶体管/第四传送线
P3  第五传送线
T1、T2  NMOS晶体管
具体实施方式
在下文中，将参看附图详细描述根据本发明的半导体存储装置。
图3展示根据本发明的一实施例的半导体存储装置的核心区域的方块图。
核心区域500包括多个单元阵列(例如510A、510B、510C、540A、540B及540C)及分别与两个单元阵列对应的多个感测放大单元520A、520B、520C、...。
存储器单元分别排列于单元阵列(例如510A、510B、510C、540A、540B及540C)处。感测放大单元(例如520A、520B及520C)分别包括感测放大器，其用于感测及放大排列于第一单元阵列(例如，单元阵列510A)处的第一对位线或排列于第二单元阵列(例如，单元阵列540A)处的第二对位线。
子字线解码器(例如，530A、530B、530C、550A、550B及550C)排列于单元阵列(例如，510A、510B、510C、540A、540B及540C)之间的空间处。子字线解码器解码数据存取的地址输入。通过解码结果选择排列于选定单元阵列处的子字线之一。
控制单元(例如，560A、560B及560C)排列于在所谓的子孔区域中的在感测放大单元之间(例如，520A、520B及520C)的空间处。下文中，因为所有控制单元(例如，560A、560B及560C)执行实质上相同的操作，所以将参考控制单元560A描述控制单元的操作。
控制单元560A控制在第一单元阵列510A中的第一对位线及在第二单元阵列540A中的第二对位线的均衡操作。再者，控制单元560A响应于第一选择控制信号BS_0及第二选择控制信号BS_1，而控制感测放大单元520A的感测放大器(未图示)是否连接至在第一单元阵列510A中的第一对位线或连接至在第二单元阵列540A中的第二对位线。其它控制单元550B、560C、...执行的操作实质上相同于控制单元560A执行的操作。
区块选择控制单元400产生对应于为数据存取输入及解码的地址信号BAX的第一选择控制信号BS_0及第二选择信号BS_1。区块选择控制单元400排列于用于解码在半导体中的地址而排列的空间处。
第一选择控制信号BS_0及第二选择信号BS_1经由传送线MET0及MET1而传送。即，第一传送线MET0及第二传送线MET1分别将第一选择控制信号BS_0及第二选择控制信号BS_1自区块选择控制单元400传送至控制单元560A、560B、...中。第一传送线MET0及第二传送线MET1由金属制成。再者，第三及第四传送线P1及P2分别将第一连接控制信号BISH及第二连接控制信号BISL自控制单元560A及560B传送至感测放大单元(例如520A、520B及520C)中。经由第五传送线P3，均衡控制信号BLEQ自控制单元560A及560B传送至感测放大单元(例如520A、520B及520C)中。第三至第五传送线P1、P2及P3由多晶硅线制成。
图4为在图3中的控制单元的示意图。
控制单元560A包括第一反转器51、第二反转器53及逻辑单元52。第一反转器51反转第一选择控制信号BS_0以产生用于将感测放大单元520A的感测放大器与排列于单元阵列510A中的第一对位线连接的第一连接控制信号BISH。
第二反转器53反转第二选择控制信号BS_1以产生用于将感测放大器520A的感测放大器与排列于阵列540A中的第二对位线阵列连接的第二连接控制信号BISL。
逻辑单元52产生均衡控制信号BLEQ以使用第一选择控制信号BS_0及第二选择控制信号BS_1来均衡在单元阵列510A中的第一对位线或在单元阵列540A中的第二对位线的电位电平。逻辑单元52为NOR逻辑门。
图5为在图3中的感测放大单元的示意图。
感测放大单元520A位于第一单元阵列510A与第二单元阵列540A之间且由第一单元阵列510A及第二单元阵列540A共享。感测放大单元520A包括感测放大器30、在感测放大器30与第一单元阵列510A之间的第一电路单元40及在感测放大器30与第二单元阵列540A之间的第二电路单元50。
感测放大器30包括：在位线BL与第一电源供应线RTO之间的PMOS晶体管P1，其用于放大为数据信号的逻辑高电平；在位线BLb与第一电源供应线RTO之间的PMOS晶体管P2；在位线BL与第二电源供应线Sb之间的NMOS晶体管N1，其用于放大为数据信号的逻辑低电平；及在位线BLb与第二电源供应线Sb之间的NMOS晶体管N2。
第一电路单元40包括具有NMOS晶体管M0的第一均衡单元、具有NMOS晶体管M1及M2的连接单元及具有NMOS晶体管M3及M4的预充电单元。
NMOS晶体管M0响应于均衡控制信号BLEQ而均衡第一单元阵列510A的位线BLU及BlbU的两个电位电平。响应于连接控制信号BISH，第一连接单元的NMOS晶体管M1及M2分别连接或隔离用第一单元阵列510A的位线BLU及BLUb而连接至感测放大器30的位线BL及BLb。响应于均衡控制信号BLEQ，预充电单元的NMOS晶体管M3及M4分别将预充电电压传送至连接至感测放大器30的位线BL及BLb中以用于预充电操作。
第二电路单元50包括具有NMOS晶体管M7的第二均衡单元、具有NMOS晶体管M5及M6的连接单元及具有NMOS晶体管T1及T2的数据输出单元。
NMOS晶体管M7响应于均衡控制信号BLEQ而均衡第二单元阵列540A的位线BLD及BlbD的两个电位电平。响应于连接控制信号BISL，第二连接单元的NMOS晶体管M5及M6分别连接或隔离用第二单元阵列540A的位线BLD及BLbD而连接至感测放大器30的位线BL及BLb。响应于经解码的行信号CY，数据输出单元的NMOS晶体管T1及T2分别将在位线BL及BLb处供应的数据信号传送至数据输出线SIO及SIOb中。
总之，如上所述，感测放大器30由第一单元阵列510A及第二单元阵列540A共享。
下文中，将参看图3至图5描述根据本发明的实施例的半导体存储装置的操作。
在数据存取的就绪状态(意即预充电模式)，区块选择信号BS_0及BS_1启动为逻辑低电平。接着，第一连接控制信号BISH及第二连接控制信号BISL以及均衡控制信号BLEQ启动为逻辑高电平。响应于启动的控制信号BLEQ、BISH及BISL，开启MOS晶体管M1至M7。
首先，在通过输入地址选择单元阵列510A的状况下，继输入数据存取的有效命令及地址之后，区块选择控制单元400将第一选择控制信号BS_0维持为逻辑低电平且产生撤消为逻辑高电平的第二选择控制信号BS_1。
控制单元560A将第一连接控制信号BISH维持为逻辑高电平，且产生均衡控制信号BLEQ及撤消为逻辑低电平的第二连接控制信号BISL。因此，NMOS晶体管M1及M2被开启且NMOS晶体管M0、M3至M7被关闭。连接至感测放大器30的位线BL及BLb耦接至第二单元阵列510A的位线BLU及BLbU。位线BL及BLb自第一单元阵列540A的位线BLD及BLbD隔离。即，感测放大器30耦接至第二单元阵列510A。接着，感测放大器30感测及放大在第二单元阵列510A的位线BLU及BLbU处供应的数据信号。
在通过输入地址选择单元阵列540A中，继输入数据存取的有效命令及地址之后，区块选择控制单元400产生启动为逻辑高电平的第一选择控制信号BS_0及为逻辑低电平的第二选择控制信号BS_1。
控制单元560A将第二连接控制信号BISL维持为逻辑高电平，且产生均衡控制信号BLEQ及第一连接控制信号BISH为逻辑低电平。因此，NMOS晶体管M5及M6被开启且NMOS晶体管M0至M4及M7被关闭。连接至感测放大器30的位线BL及BLb耦接至第一单元阵列540A的位线BLD及BLbD。位线BL及BLb隔离于第二单元阵列510A的位线BLU及BLbU。即，感测放大器30耦接至第二单元阵列540A。接着，感测放大器30感测及放大在第二单元阵列540A的位线BLD及BLbD处供应的信号。
如上所述，根据本发明的第一实施例的半导体存储装置控制排列于第一单元阵列510A及第二单元阵列540A处的位线的电位电平的均衡操作，且使用第一选择控制信号BS_0及第二选择控制信号BS_1来控制将感测放大器连接至第一单元阵列510A或连接至第二单元阵列540A。
彼为可能的，因为第一选择控制信号BS_0及第二选择控制信号BS_1是经由第一传送线MET0及第二传送线MET1直接传送至核心区域500的控制单元560A中。另外，第一连接控制信号BISH及第二连接控制信号BISL以及均衡控制信号BLEQ是经由多晶硅线自控制单元560A传送至放大单元560A中。
因此，可减少用于控制放大单元560A的控制信号线。详言之，参看两个单元阵列，信号线可自三根线(意即BISH、BLEQ及BISL)减少为两根线(意即BS_0及BS_1)。结果，可能减小用于排列电线(意即用于提供电源电压或接地电压以控制放大单元的线)的电路区域。
虽然通过以上实例描述半导体存储器，但是可能使用各种替代、修正及等效物。举例而言，本领域技术人员应了解在任何类型的逻辑电路环境下可使用结合图4描述的控制机构。
本发明含有关于分别于2005年9月29日及2005年12月29日在韩国专利局申请的韩国专利申请案第2005-90958及2005-133984号的主题，其全文以引用的方式并入本文中。
虽然已相对于特定实施例描述本发明，但是本领域技术人员易于了解，可进行各种改变及修正而不脱离在所述权利要求范围中界定的本发明的精神及范畴。

Claims (17)

1.一种半导体存储装置，其包含：
感测放大器，其用于选择性感测及放大在排列于第一单元阵列处的第一对位线及排列于第二单元阵列处的第二对位线上的数据信号；
区块选择控制单元，其用于基于数据存取的地址输入而产生第一选择控制信号及第二选择控制信号；及
控制单元，其用于控制该第一对位线及该第二对位线的电压电平的均衡，且响应于该第一选择控制信号及该第二选择控制信号，而判定该感测放大器是否连接至该第一对位线或连接至该第二对位线。
2.根据权利要求1所述的半导体存储装置，其中该控制单元包括：
第一反转器，其用于反转该第一选择控制信号，以产生用于将该感测放大器与该第一对位线连接的第一连接控制信号；
第二反转器，其用于反转该第二选择控制信号，以产生用于将该感测放大器与该第二对位线连接的第二连接控制信号；及
逻辑单元，其用于响应于该第一选择控制信号及该第二选择控制信号而产生均衡控制信号，以选择性地均衡该第一对位线及该第二对位线。
3.根据权利要求2所述的半导体存储装置，其中该控制单元排列于该感测放大器单元与邻近该感测放大器的另一感测放大器之间的空间处。
4.根据权利要求3所述的半导体存储装置，其中该区块选择控制单元排列于对该地址进行解码的区域处。
5.根据权利要求4所述的半导体存储装置，其进一步包含：
第一及第二传送线，其用于分别将该第一选择控制信号及该第二选择控制信号自该区块选择控制单元传送至该控制单元；
第三及第四传送线，其用于分别将该第一连接控制信号及该第二连接控制信号自该控制单元传送至该等感测放大单元；及
第五传送线，其用于将该均衡控制信号自该控制单元传送至该等感测放大单元。
6.根据权利要求5所述的半导体存储装置，其中该第一及该第二传送线是由金属所制成。
7.根据权利要求6所述的半导体存储装置，其中该第三至该第五传送线是由多晶硅所制成。
8.一种用于操作具有由第一单元阵列及第二单元阵列共享的感测放大器的半导体存储装置的方法，该方法包含：
响应于数据存取的地址输入，而分别产生对应于该第一单元阵列及该第二单元阵列的第一选择控制信号及第二选择控制信号；
响应于该第一选择控制信号及该第二选择控制信号，而控制排列于该第一单元阵列处的第一对位线及排列于该第二单元阵列处的第二对位线的电压电平的均衡；及
响应于该第一选择控制信号及该第二选择控制信号，而控制该感测放大器是否连接至该第一对位线或连接至该第二对位线。
9.根据权利要求8所述的方法，其中控制该均衡包括：
执行该第一选择控制信号与该第二选择控制信号的NOR逻辑运算，以产生用于该均衡的均衡控制信号。
10.根据权利要求9所述的方法，其中控制该感测放大器是否连接至该第一对位线或连接至该第二对位线包括：
反转该第一选择控制信号，以产生用于将该感测放大器与该第一对位线连接或隔离的第一连接控制信号；及
反转该第二选择控制信号，以产生用于将该感测放大器与该第二对位线连接或隔离的第二连接控制信号。
11.一种半导体存储装置，其包含：
感测放大器，其用于选择性感测及放大排列于第一单元阵列处的第一对位线及排列于第二单元阵列处的第二对位线上的数据信号；
区块选择控制单元，其用于基于数据存取的地址输入，而产生第一选择控制信号及第二选择控制信号；及
中继器，其用于响应于该第一选择控制信号及该第二选择控制信号，而控制该第一对位线或该第二对位线的连接。
12.根据权利要求11所述的半导体存储装置，其中该控制单元包括：
第一驱动器，其用于驱动该第一选择控制信号，以产生用于将该感测放大器与该第一对位线连接的第一连接控制信号；
第二驱动器，其用于驱动该第二选择控制信号，以产生用于将该感测放大器与该第二对位线连接的第二连接控制信号；及
第三驱动器，其用于响应于该第一选择控制信号及该第二选择控制信号而产生均衡控制信号，以选择性地均衡该第一对位线及该第二对位线。
13.根据权利要求12所述的半导体存储装置，其中该控制单元排列于该感测放大器单元与邻近该感测放大器的另一感测放大器之间的空间处。
14.根据权利要求13所述的半导体存储装置，其中该区块选择控制单元排列于对该地址进行解码的区域处。
15.根据权利要求14所述的半导体存储装置，其进一步包含：
第一及第二传送线，其用于分别将该第一选择控制信号及该第二选择控制信号自该区块选择控制单元传送至该控制单元；
第三及第四传送线，其用于分别将该第一连接控制信号及该第二连接控制信号自该控制单元传送至感测放大单元；及
第五传送线，其用于将该均衡控制信号自该控制单元传送至该感测放大单元。
16.根据权利要求15所述的半导体存储装置，其中该第一及该第二传送线是由金属所制成。
17.根据权利要求16所述的半导体存储装置，其中该第三至该第五传送线是由多晶硅所制成。
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