CN106469566A - 半导体器件 - Google Patents

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Abstract

描述了一种能够改善半导体器件的感测裕度的半导体器件。半导体器件可以包括多个区块、多个感测电路、多个连接电路和多个区块划分电路。区块被划分为上区和下区，并且由字线来激活。感测电路布置在多个区块之间的区域中并且被配置为感测/放大从多个区块施加的数据。连接电路被配置为对应于多个位线选择信号来控制区块与感测电路之间的连接。区块划分电路被配置为对应于多个区块选择信号来选择性地将上区的位线与下区的位线彼此连接。

Description

半导体器件
相关申请的交叉引用
本申请要求2015年8月21日向韩国知识产权局提交的申请号为10-2015-0117926的韩国申请的优先权，其通过引用整体合并于此。
技术领域
各种实施例总体涉及一种半导体器件，更具体地，涉及一种用于改善感测放大器的感测裕度(sensing margin)的技术。
背景技术
半导体器件的位线感测放大器可以被分类为具有开放式位线感测放大器结构或具有折叠式位线感测放大器结构。位线感测放大器的操作特性与位线电容Cb与单元电容Cs的比率或Cb/Cs相关联。
半导体存储器件是高度集成的。由于单元电容Cs被减小，因此位线电容Cb的减小变得越来越重要。
因此，需要高速操作的用于图形的DRAM采用将单元区块(mat)的大小减小为一半(1/2)的方法以将位线电容Cb减小为一半(1/2)。为了此目的，由于位线感测放大器和子字线驱动器的数目应该被增加两倍，因此单元效率可以被降低。
为了进一步解释，注意半导体是从硅晶片制造来的。为了最大化从一个晶片可获得的半导体裸片的数目，关键的设计规则是通过设计架构的改变等来收缩芯片的技术或面积。
在减小芯片的面积的一种方法中，包括多个存储单元的区块的大小可以被增大。当存储器的区块大小增大时，在区块之间使用的感测放大器的数目减少，使得最大化裸片的数目成为可能。
然而，当存储器的区块大小增大时，每单位位线连接的存储单元的数目增加。即，布置在单位存储器的单元区块中的存储单元的数目增加。结果，连接到每个感测放大器的每个位线的单元的数目增加，使得减少感测放大器的数目成为可能。
然而，感测放大器的位线的长度变长，导致位线的电容增大。在这种情况下，由于感测放大器的感测裕度减小，因此其成为不利于高速操作的因素。
因此，所需要的是适用于改善感测放大器的裕度和/或现有技术的其它缺陷的半导体器件。
发明内容
本公开的各种实施例针对即使在区块大小增大时也确保感测放大器的感测裕度和操作速度。
在本公开的实施例中，一种半导体器件可以包括多个区块、多个感测电路、多个连接电路和多个区块划分电路。区块被划分成上区和下区并且由字线来激活。感测电路布置在多个区块之间的区域中并且被配置为感测/放大从多个区块施加的数据。连接电路被配置为对应于多个位线选择信号来控制区块与感测电路之间的连接。区块划分电路被配置为对应于多个区块选择信号来选择性地将上区的位线和下区的位线彼此连接。
根据实施例，可以减小感测放大器的位线的长度以改善位线负载。即使当区块的大小增大时，也有可能确保感测放大器的感测裕度和操作速度。
附图说明
图1是根据本公开的实施例的半导体器件的电路图；
图2是用于控制半导体器件(例如，图1的半导体器件)中的每个信号的控制器的配置图；
图3是根据本公开的实施例的半导体器件的配置图；以及
图4是根据本公开的实施例的半导体器件的配置图。
具体实施方式
在下文中，将在下面通过实施例的各种示例来参照附图描述半导体器件。
图1是根据本公开的实施例的半导体器件的电路图。
如图1中所示，半导体器件可以包括多个区块101至105、多个感测电路121至125、以及多个连接电路151至155和161至164。多个区块101至105可以分别包括多个区块划分电路141至145。多个感测电路121至125中的每个可以包括多个感测放大器S/A。
半导体器件可以被划分为多个存储体并且被驱动。多个存储体中的每个可以包括多个区块MAT 101至105，该多个区块MAT 101至105包括多个存储单元。即，存储单元阵列可以被划分为多个组的多个单位存储单元：区块101至区块105。这些区块101至105可以沿行方向和列方向布置成复数以形成多个区块行(区块块)和多个区块列。
例如，各个区块101至105可以布置在具有512K、640K、768K、832K、1M、1.2M等各种大小的存储单元组中。512K的区块大小表示字线WL的数目为512而位线的数目为1024。
在512K中，数字“512”等可以表示感测放大器S/A的每个位线连接的存储单元的数目。即，当区块大小为640K时，可以表示每个位线可以连接640K个存储单元。如果用于修复等的冗余字线被添加，则各个区块101至105的大小可以根据冗余字线的数目来增加。
多个区块101至105中的每个可以被区块划分电路141至145中的每个划分为上区SUB1和下区SUB2。多个区块划分电路141至145可以通过区块选择信号MSA1至MSA5和MSB1至MSB5(MSAi和MSBi)来分别将多个区块101至105划分为上区SUB1和下区SUB2。在其中区块区域已经被区块划分电路141至145在垂直方向上划分的多个区块101至105中，行线可以通过字线WL0、WLn-1、WLn、WL2n-1、WL2n、WL3n-1……来选择。
区块划分电路141可以包括NMOS晶体管171和172。NMOS晶体管171和172可以连接在上区SUB1与下区SUB2之间，并且通过其栅极端子来接收区块选择信号MSA1和MSB1。区块划分电路142可以包括NMOS晶体管173和174。NMOS晶体管173和174可以连接在上区SUB1与下区SUB2之间，并且通过其栅极端子来接收区块选择信号MSA2和MSB2。区块划分电路143可以包括NMOS晶体管175和176。NMOS晶体管175和176可以连接在上区SUB1与下区SUB2之间，并且通过其栅极端子来接收区块选择信号MSA3和MSB3。区块划分电路144可以包括NMOS晶体管177和178。NMOS晶体管177和178可以连接在上区SUB1与下区SUB2之间，并且通过其栅极端子来接收区块选择信号MSA4和MSB4。区块划分电路145可以包括NMOS晶体管179和180。NMOS晶体管179和180可以连接在上区SUB1与下区SUB2之间，并且通过其栅极端子来接收区块选择信号MSA5和MSB5。区块划分电路141至145可以分别通过多个区块选择信号MSA1至MSA5和MSB1至MSB5来选择性地将上区SUB1的位线对BL和/BL连接到下区的位线对BL和/BL。
在多个NMOS晶体管171至180之中，第一组开关元件的NMOS晶体管171、173、175、177和179可以由区块选择信号MSA1至MSA5来控制。第二组开关元件的NMOS晶体管172、174、176、178和180可以由区块选择信号MSB1至MSB5来控制。
区块101可以包括位于字线WL0和WLn-1与位线BL彼此交叉的区域中的存储单元130。区块102可以包括位于字线WLn和WL2n-1与位线BL彼此交叉的区域中的存储单元131和133。区块104可以包括位于字线WLn和WL2n-1与位线BL彼此交叉的区域中的存储单元132和134。多个存储单元130至134可以通过位线对BL(真实位线)和/BL(互补位线(Bit Line Bar))。
在实施例中，在多个区块101至105之中，彼此不相邻的两个区块可以被字线WL同时激活。例如，当字线WLn被使能时，选中的两个区块131和132可以被激活。
此外，感测电路121可以布置在区块101与区块102之间的区域中。感测电路122可以布置在区块102和103之间的区域中，感测电路123可以布置在区块103与区块104之间的区域中。感测电路124可以布置在区块104与区块105之间的区域中。多个感测电路121至125中的每个可以连接到一对位线BL和/BL。
包括在多个感测电路121至125中的感测放大器S/A可以通过多个连接电路151至155和161至164来选择性地连接到区块101至105的存储单元130至134。感测放大器S/A可以包括锁存器、位线均衡电路和位线预充电电路等。
多个连接电路151至155和161至164可以被包括在各个区块101至105与多个感测电路121至125之间的区域中。多个连接电路151至155和161至165可以对应于位线选择信号BSUB1A至BSUB5A、BSUB1B至BSUB5B、BSDT1A至BSDT4A和BSDT1B至BSDT4B来选择性地控制各个区块101至105与多个感测电路121至125之间的连接。
这种连接电路151至155和161至164可以包括多个NMOS晶体管181至198。多个NMOS晶体管181至198可以连接在各个区块101至105与多个感测电路121至125之间。多个NMOS晶体管181至198可以通过其栅极端子来接收位线选择信号BSUB1A至BSUB5A、BSUB1B至BSUB5B、BSDT1A至BSDT4A和BSDT1B至BSDT4B(BSUBiA、BSUBiB、BSDTiA和BSDTiB(i＝…,m-1,m,m+1,…))。
即，第一组开关元件的多个NMOS晶体管181、182、185、186、189、190、193、194、197和198可以布置在各个区块101至105的下区与多个感测电路121至125的上区之间。第二组开关元件的多个NMOS晶体管183、184、187、188、191、192、195和196可以布置在各个区块101至105的上区与多个感测电路121至125的下区之间。
通过多个连接电路151至155和161至164，感测电路121至125可以连接到上区块的位线对BL和/BL，并且还可以选择性地连接到下区块的位线对BL和/BL。即，由多个连接电路151至155和161至164选中的区块可以选择性地连接到上区的感测电路121至125或下区的感测电路121至125。
数据(DQ)输入/输出线的突发长度和数目可以根据半导体器件的类型和结构而改变。要被选中的列线的数目可以根据半导体器件的数据输入/输出线的突发长度和数目而改变。列选择信号YI可以通过从外部输入的列地址而以彼此不同的数量激活。结果，在读取/写入命令的时间处，感测放大器中的由选中的区块102的感测电路之中的列选择信号YI选中的数据可以被输入和输出。
图2示出用于控制半导体器件的控制器(例如，用于控制图1的半导体器件的控制器)的配置。
如图2中所示，半导体器件的控制器可以包括行解码器200、区块选择部210和连接控制部220。
行解码器200可以解码激活命令ACT和行地址RADD，并且可以选择性地激活字线WL。在实施例中，两个字线WL(例如，WLn)可以连接到彼此不相邻的两个区块，并且可以对应于激活命令ACT和行地址RADD而同时被激活。
例如，可以假设输入到行解码器200的行地址RADD是A0至A9。在行地址A0至A9之中，行地址A0至A8可以用作用于选择性地激活一个区块MAT中的字线WL的地址。其它行地址A9可以用作用于选择区块的地址。最后的行地址A9的逻辑电平可以被确定为同时激活两个字线WL以及激活连接到同一区块的两个字线中的任何一个。
区块选择部210可以对应于从外部施加的地址ADD来选择性地激活区块选择信号MSA1至MSA5和区块选择信号MSB1至MSB5。此外，连接控制部220可以对应于从外部施加的地址ADD来选择性地激活位线选择信号BSUB1A至BSUB5A、BSUB1B至BSUB5B、BSDT1A至BSDT4A和BSDT1B至BSDT4B。
现在将描述本公开的半导体器件(其可以具有前述配置或任何其它类似或合适的配置)的操作过程。
在半导体器件中，两个字线WL可以由外部激活命令ACT和行地址RADD来使能。例如，区块102的字线Wn和区块103的字线WLn可以都被使能。
基于区块102和104，布置在区块102之上和之下的多个感测电路121至124操作，使得针对区块102和104中的存储单元131至134的读取操作或写入操作可以做好准备。
例如，当位线选择信号BSUB1A是高时，位线选择信号BSUB1B可以是低，位线选择信号BSDT1A可以是高，以及位线选择信号BSDT1B可以是低。在此，连接电路151和161的奇数线的晶体管181和183可以被导通，而连接电路151和161的偶数线的晶体管182和184可以被关断。因此，包括在感测电路121中的相应的感测放大器S/A1、S/A3、S/A5、S/A7…可以由连接电路151和161来连接到区块101和区块102的位线BL。
此外，当位线选择信号BSUB2A是低时，位线选择信号BSUB2B可以是高，位线选择信号BSDT2A可以是低，以及位线选择信号BSDT2B可以是高。在此，连接电路152和162的偶数线的晶体管186和188可以被导通，而连接电路152和162的奇数线的晶体管185和187可以被关断。因此，包括在感测电路122中的相应的感测放大器S/A…可以由连接电路152和162来连接到区块102和区块103的位线BL。
此外，当位线选择信号BSUB3A是高时，位线选择信号BSUB3B可以是低，位线选择信号BSDT3A可以是高，以及位线选择信号BSDT3B可以是低。连接电路153和163的奇数线的晶体管189和191可以被导通，而连接电路153和163的偶数线的晶体管190和192可以被关断。因此，包括在感测电路123中的相应的感测放大器S/A2、S/A4、S/A6、S/A8…可以由连接电路153和163来连接到区块103和区块104的位线BL。
此外，当位线选择信号BSUB4A是低时，位线选择信号BSUB4B可以是高，位线选择信号BSDT4A可以是低，以及位线选择信号BSDT4B可以是高。连接电路154和164的偶数线的晶体管194和196可以被导通，而连接电路154和164的奇数线的晶体管193和195可以被关断。因此，包括在感测电路124中的相应的感测放大器S/A…可以由连接电路154和164来连接到区块104和区块105的位线BL。
此外，当激活命令ACT被激活时，区块102、104、103和105(在其中字线WL已经被激活)中的每个上区SUB1和每个下区SUB2可以选择性地连接到多个位线BL。即，区块选择信号MSA2、MSA3、MSA4和MSA5可以具有低电平，而区块选择信号MSB2、MSB3、MSB4和MSB5可以具有高电平。因此，区块划分电路142、143、144和145的NMOS晶体管174、176、178和180可以被导通。然后，在区块102、104、103和105中，每个上区SUB1和每个下区SUB2可以彼此连接。
在激活操作中，由选中的WL来操作的区块102、104、103和105的区块选择信号MSAi和MSBi可以被互补地激活。选择性地将感测电路121至125连接到位线BL的位线选择信号BSUBiA和位线选择信号BSUBiB可以被互补地激活。位线选择信号BSDTiA和位线选择信号BSDTiB可以互补地操作。
例如，当区块102和104被外部激活命令ACT选中且字线WL被使能时，区块选择信号MSA2可以具有低电平，感测电路121的感测放大器S/A1的位线选择信号BSUB1A和BSDT1A可以具有高电平，以及位线选择信号BSUB1B和BSDT1B可以具有低电平。区块101的所有区块选择信号MSA1和MSB1可以具有低电平。
因此，区块102的存储单元131可以通过区块102的上区SUB1的位线BL和NMOS晶体管183来连接到感测电路121的感测放大器S/A1的真实位线BL。
此外，感测放大器S/A的互补位线(Bar bit line)/BL可以连接到区块101的下区SUB2的位线BL和NMOS晶体管181。此时，由于区块选择信号MSA1可以具有低电平，因此其未连接到区块101的上区SUB1的位线BL。
因此，当区块102的存储单元131的数据被感测且被放大时，感测放大器S/A1的真实位线BL可以连接到区块102的上区SUB1(一个位线BL)。互补位线/BL可以连接到区块101的下区SUB2(一个位线/BL)以操作作为感测放大器S/A1的参考。
在区块102中，NMOS晶体管174被导通，使得区块102的上区SUB1与下区SUB2可以彼此连接。因此，区块102的存储单元133可以连接到感测电路122的感测放大器S/A9的互补位线/BL。此外，感测放大器S/A9的真实位线BL可以通过NMOS晶体管188和NMOS晶体管176来连接到区块103的上区SUB1和下区SUB2的位线BL。
即，基于感测放大器S/A9，互补位线/BL可以连接到区块102的上区SUB1和下区SUB2的位线BL。因此，存储单元133的数据可以被感测且被放大。此外，感测放大器S/A9的真实位线BL可以连接到区块103的上区SUB1和下区SUB2的位线BL以操作作为参考。
以相同的方式，区块104的存储单元132可以类似于存储单元131来操作。即，在存储单元132中，区块103的下区SUB2和区块104的上区SUB1可以通过感测放大器S/A2而连接到一个位线，使得存储单元132操作负载。
存储单元134可以类似于存储单元133来操作。即，存储单元134可以通过感测放大器S/A来执行具有区块104的上区SUB1和下区SUB2以及区块105的上区SUB1和下区SUB2的位线BL负载的感测操作。
在一般情况下，在激活操作中，在由外部地址选中的区块102中一个字线WL可以被激活。此外，在选中区块102中的连接到被激活字线WL的存储单元之中，可以连接到选中的列选择信号Yi的所有存储单元(例如，8个存储单元)的数据被用作读取/写入操作中的输入/输出数据。
然而，在本公开的实施例中，在选中的两个区块102和104中的连接到被激活字线WLm的存储单元之中，仅一半连接到选中列选择信号Yi的存储单元的数据可以被用作读取/写入操作中的输入/输出数据。
例如，在本公开的实施例中，字线WLn可以在两个区块102和104中被激活，使得连接到选中列的存储单元的输入/输出数据的数目可以总共为16。在这些存储单元中，仅对应于1/2的8个存储单元可以通过感测放大器S/A来在数据输入/输出操作中使用。其它8个存储单元可以通过感测电路122和124来执行用于恢复存储单元的数据的操作。
根据实施例，在由选中区块102和字线WLn使能的存储单元中，读取/写入操作中所需要的感测电路的位线BL负载可以被减小，使得有可能高速地执行感测操作(tRCD改善)。
在仅执行恢复操作的存储单元的情况下，由于其未参与读取/写入操作，因此不需要高速操作。因此，与读取/写入操作中所需要的感测电路121和123相比，感测电路122和124的感测放大器S/A可以被允许在充足时间段之后被使能。
在感测放大器的初始操作中真实位线BL与互补位线/BL之间的电压差可以被定义为ΔV，并且此值是位线感测放大器的感测裕度中的重要因素。感测放大器的电压差ΔV可以通过近似等式(诸如，±0.5VCORE/(1+Cb/Cs))来表达。
核心电压VCORE是真实位线BL的电压或互补位线/BL的电压，Cb表示位线电容，以及Cs表示存储单元的电容。Cb可以受位线BL的每单位面积电容、位线的长度或存储器的区块大小影响，并且在电压差ΔV增大时，感测放大器的感测裕度增大。
图3是根据本公开的实施例的半导体器件的配置图。
半导体器件可以包括在正常区块MAT0至MATk-1的上边缘区和下边缘区中的虚设区块DMAT_U和DMAT_D。虚设区块DMAT_U可以形成在正常区块MAT0之上，而虚设区块DMAT_D可以形成在正常区块MATk-1之下。
虚设区块DMAT_U和DMAT_D中的每个可以连接到一个感测放大器S/A和一对位线。在正常区块MAT0至MATk-1的感测操作中，该位线对可以连接到虚设区块DMAT_U和DMAT_D中的每个并且可以被用作参考。正常区块MAT0至MATk-1中的每个和感测放大器S/A的结构可以等同于图1的实施例的结构。
根据实施例，在激活操作中，两个字线WL可以被激活，使得彼此不相邻的两个区块MAT可以被同时激活。
例如，当正常区块MAT0和MAT2的字线WL0被激活时，正常区块MATk-3和MATk-1的字线WLkn-1可以被同时激活。在图3的实施例中，每个字线WL的布置可以由图2中示出的行解码器200来设置。
如图3中所示，行解码器200可以设置通过行地址RADD而连接到每个区块的字线WL的布置次序。图3中箭头的方向指示各个字线被激活的次序。
例如，在字线WL的布置次序中，WL0至WLn-1、WLn至WL2n-1、WL2n至WL3n-1以及WL3n至WL4n-1可以被顺序地选中。因此，正常区块可以按MAT0/MAT2、MAT1/MAT3…MATk-3/MATk-1的顺序而被顺序地激活。
即，当两个字线WL0被使能时，正常区块MAT0和MAT2可以被同时激活。此外，当两个字线WL4n-1被使能时，正常区块MAT1和MAT3可以被同时激活。在后续的字线被顺序地激活之后，当最后的两个字线WLkn-1被使能时，正常区块MATk-3和MATk-1可以被同时激活。
连接到区块MAT0的字线WL可以连接到WL0和WLn。行解码器200可以确定上述最后的行地址A12(即，编码信号)的逻辑电平并且激活连接到同一区块MAT0的两个字线WL0和WLn中的一个。
例如，当行地址A9(其是编码信号)的逻辑电平处于低电平时，布置在连接到区块MAT0的两个字线WL0和WLn的左列处的字线WL0可以被选中。然而，当行地址A9(其是编码信号)的逻辑电平处于高电平时，布置在两个字线WL0和WLn的右列处的字线WLn可以被选中。
图4是根据本公开的实施例的半导体器件的配置图。
图4的半导体器件可以具有与图3的字线布置方案不同的字线布置方案。
例如，当正常区块MAT0和MATk/2的字线WL0被激活时，正常区块MAT2和MATk/2+2的字线WL2n可以被同时激活。在图4的实施例中，每个字线WL的布置可以由图2中示出的行解码器200来设置。
如图4中所示，行解码器200可以通过行地址RADD来设置连接到每个区块的字线WL的布置次序。图4中的箭头的方向指示各个字线被激活的次序。
例如，在字线WL的布置次序中，WL0至WLn-1、WLn至WL2n-1、WL2n至WL3n-1、WL3n至WL4n-1、WL(k/2-2)n至WL(k/2-1)n-1以及WL(k/2-1)n至WL(k/2)n-1可以被顺序地选中。此外，WL(k/2)n至WL(k/2+1)n-1、WL(k/2+1)n至WL(k/2-2)n-1、WL(k/2+2)n至WL(k/2+3)n-1、WL(k/2+3)n至WL(k/2+4)n-1、WL(k-3)n至WL(k-2)n-1以及WL(k-1)n至WLkn-1可以被顺序地选中。
因此，正常区块可以按MAT0、MATk/2…MAT1、MATk/2+1…MATk/MAT2-1、MATk-1的顺序而被顺序地激活。
即，在其中除虚设区块DMAT_U和DMAT_D之外的区块MAT的总数是k的情况下，当两个字线WL0被使能时，正常区块MAT0和MATk/2可以被同时激活。当两个字线WL2n被使能时，正常区块MAT2和MATk/2+2可以被同时激活。
然后，当两个字线WL(k/2+2)n-1被使能时，正常区块MAT1和MATk/2+1可以被同时激活。在后续的字线被顺序地激活之后，当最后的两个字线WLkn-1被使能时，正常区块MATk/2-1和MATk-1可以被同时激活。
连接到区块MAT0的字线WL可以连接到WL0和WL(k/2)n。行解码器200可以确定上述最后的行地址A12(即，编码信号)的逻辑电平。行解码器200可以激活连接到同一区块MAT0的两个字线WL0和WL(k/2)n中的一个。
例如，当行地址A9(其是编码信号)的逻辑电平处于低电平时，布置在连接到区块MAT0的两个字线WL0和WL(k/2)n的左列处的字线WL0可以被选中。然而，当行地址A9(其是编码信号)的逻辑电平处于高电平时，布置在两个字线WL0和WL(k/2)n的右列处的字线WLn可以被选中。
如上所述，在本公开的实施例中，可以在彼此不相邻的区块MAT中激活字线WL。可以通过将整个区块MAT划分成2等分、4等分、8等份等来使用行地址RADD的增加次序。
虽然已经描述了各种实施例，但是本领域技术人员将理解的是，所描述的实施例仅作为示例。因此，本文中描述的半导体器件不应该基于所描述的实施例而受到限制。
通过以上实施例可以看出，本申请提供了以下的技术方案：
技术方案1.一种半导体器件，包括：
多个区块，被划分为上区和下区并且由字线来激活；
多个感测电路，布置在所述多个区块之间的区域中，并且被配置为感测或放大从所述多个区块施加的数据；
多个连接电路，被配置为对应于多个位线选择信号来控制所述多个区块与所述多个感测电路之间的连接；以及
多个区块划分电路，被配置为对应于多个区块选择信号来选择性地将上区的位线与下区的位线彼此连接。
技术方案2.如技术方案1所述的半导体器件，其中，所述多个感测电路中的每个感测电路包括多个感测放大器和连接到一个感测放大器的一个位线对。
技术方案3.如技术方案1所述的半导体器件，其中，在所述多个感测电路的每个感测电路中，一对位线中的连接到第一区块的一个位线用于读取或写入存储单元数据，而连接到第二区块的剩余位线用作参考。
技术方案4.如技术方案1所述的半导体器件，其中，所述多个感测电路中的每个感测电路选择性地连接到位于通过控制所述多个连接电路而选中的感测放大器之上的下区或位于所述感测放大器之下的上区。
技术方案5.如技术方案1所述的半导体器件，其中，所述多个连接电路中的每个连接电路形成在所述多个区块与所述多个感测电路之间的区域中。
技术方案6.如技术方案5所述的半导体器件，其中，所述多个连接电路中的每个连接电路包括多个晶体管，所述多个晶体管连接在所述多个区块与所述多个感测电路之间且通过其栅极端子来接收所述多个位线选择信号。
技术方案7.如技术方案6所述的半导体器件，其中，在所述多个连接电路中的每个连接电路中，一对晶体管连接到一个感测放大器，并且对应于所述多个位线选择信号而互补地操作。
技术方案8.如技术方案6所述的半导体器件，其中，所述多个连接电路中的每个连接电路包括：
第一组开关元件，布置在所述多个区块的下部与所述多个感测电路的上部之间；以及
第二组开关元件，布置在所述多个区块的上部与所述多个感测电路的下部之间。
技术方案9.如技术方案1所述的半导体器件，其中，所述多个区块划分电路中的每个区块划分电路包括多个晶体管，所述多个晶体管连接在上区与下区之间且通过其栅极端子来接收所述多个区块选择信号。
技术方案10.如技术方案9所述的半导体器件，其中，所述多个区块划分电路中的每个区块划分电路包括：
由第一区块选择信号来控制的第一组开关元件；以及
由第二区块选择信号来控制的第二组开关元件，
其中，第一区块选择信号和第二区块选择信号被互补地激活。
技术方案11.如技术方案1所述的半导体器件，其中，在所述多个区块中，在激活操作中，两个字线被激活，使得彼此不相邻的两个区块被同时激活。
技术方案12.如技术方案1所述的半导体器件，其中，在所述多个区块中，当列选择信号被激活时，仅在与由字线选中的区块中的1/2的存储单元相对应的存储单元中读取或写入数据，而剩余的一半存储单元执行恢复操作。
技术方案13.如技术方案1所述的半导体器件，其中，在所述多个区块中，每个区块的字线以特定区块间隔时间来激活。
技术方案14.如技术方案1所述的半导体器件，还包括：
行解码器，被配置为对应于激活命令和行地址而以若干特定单元来激活字线。
技术方案15.如技术方案14所述的半导体器件，其中，行解码器对应于行地址中的预先设置的任意一个行地址的逻辑电平来选择用于激活同一区块的特定单元的字线中的任意一个字线。
技术方案16.如技术方案1所述的半导体器件，还包括：
区块选择部，被配置为对应于从外部施加的地址来选择性地激活所述多个选择信号。
技术方案17.如技术方案1所述的半导体器件，还包括：
连接控制部，被配置为对应于从外部施加的地址来选择性地激活所述多个位线选择信号。
技术方案18.如技术方案1所述的半导体器件，还包括：
第一虚设区块，形成在所述多个区块的上边缘区中；以及
第二虚设区块，形成在所述多个区块的下边缘区中。
技术方案19.如技术方案18所述的半导体器件，还包括：
感测电路，形成在第一虚设区块与布置在所述多个区块的最上面的位置处的区块之间；以及
连接电路，被配置为选择性地控制感测电路与第一虚设区块之间的连接。
技术方案20.如技术方案18所述的半导体器件，还包括：
感测电路，在第二虚设区块与布置在所述多个区块的最下面的位置处的区块之间；以及
连接电路，被配置为选择性地控制感测电路与第二虚设区块之间的连接。

Claims (10)

1.一种半导体器件，包括：
多个区块，被划分为上区和下区并且由字线来激活；
多个感测电路，布置在所述多个区块之间的区域中，并且被配置为感测或放大从所述多个区块施加的数据；
多个连接电路，被配置为对应于多个位线选择信号来控制所述多个区块与所述多个感测电路之间的连接；以及
多个区块划分电路，被配置为对应于多个区块选择信号来选择性地将上区的位线与下区的位线彼此连接。
2.如权利要求1所述的半导体器件，其中，所述多个感测电路中的每个感测电路包括多个感测放大器和连接到一个感测放大器的一个位线对。
3.如权利要求1所述的半导体器件，其中，在所述多个感测电路的每个感测电路中，一对位线中的连接到第一区块的一个位线用于读取或写入存储单元数据，而连接到第二区块的剩余位线用作参考。
4.如权利要求1所述的半导体器件，其中，所述多个感测电路中的每个感测电路选择性地连接到位于通过控制所述多个连接电路而选中的感测放大器之上的下区或位于所述感测放大器之下的上区。
5.如权利要求1所述的半导体器件，其中，所述多个连接电路中的每个连接电路形成在所述多个区块与所述多个感测电路之间的区域中。
6.如权利要求5所述的半导体器件，其中，所述多个连接电路中的每个连接电路包括多个晶体管，所述多个晶体管连接在所述多个区块与所述多个感测电路之间且通过其栅极端子来接收所述多个位线选择信号。
7.如权利要求6所述的半导体器件，其中，在所述多个连接电路中的每个连接电路中，一对晶体管连接到一个感测放大器，并且对应于所述多个位线选择信号而互补地操作。
8.如权利要求6所述的半导体器件，其中，所述多个连接电路中的每个连接电路包括：
第一组开关元件，布置在所述多个区块的下部与所述多个感测电路的上部之间；以及
第二组开关元件，布置在所述多个区块的上部与所述多个感测电路的下部之间。
9.如权利要求1所述的半导体器件，其中，所述多个区块划分电路中的每个区块划分电路包括多个晶体管，所述多个晶体管连接在上区与下区之间且通过其栅极端子来接收所述多个区块选择信号。
10.如权利要求9所述的半导体器件，其中，所述多个区块划分电路中的每个区块划分电路包括：
由第一区块选择信号来控制的第一组开关元件；以及
由第二区块选择信号来控制的第二组开关元件，
其中，第一区块选择信号和第二区块选择信号被互补地激活。
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