CN110415743B - 半导体器件 - Google Patents

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Abstract

本发明公开了一种半导体器件。所述半导体器件可以包括布置在存储体的第一侧的第一列解码器，其中所述第一列解码器由第一列解码器选择信号来使能。所述半导体器件可以包括布置在所述存储体的第二侧的第二列解码器，其中所述第二列解码器由第二列解码器选择信号来使能；并且其中所述存储体布置在所述第一列解码器与所述第二列解码器之间。所述半导体器件还可以包括：列解码器选择电路，其适用于基于行地址来激活所述第一列解码器选择信号和所述第二列解码器选择信号中的任一者。

Description

半导体器件
相关申请的交叉引用
本申请要求于2018年4月30日向韩国知识产权局提交的申请号为10-2018-0050147的韩国申请的优先权，其通过引用整体并入本文。
技术领域
各种实施例总体而言涉及半导体器件，更具体地，涉及与减小信号传输路径有关的技术。
背景技术
随着对高容量存储器的需求的增加，正在制造每单位面积包括更多存储单元的半导体器件。为了增加存储单元密度，增大布置存储单元的存储体的高度。然而，这种高度的增大加长了信号的传输路径，所述信号用于访问与存储体的特定字线和特定位线相对应的存储单元。这导致列至列延迟(CCD)的增加，降低了半导体器件的性能。
发明内容
对于根据本教导的实施例，一种半导体器件可以包括布置在存储体的第一侧的第一列解码器，其中所述第一列解码器由第一列解码器选择信号来使能。所述半导体器件可以包括布置在所述存储体的第二侧的第二列解码器，其中所述第二列解码器由第二列解码器选择信号来使能，并且其中所述存储体布置在所述第一列解码器与所述第二列解码器之间。所述半导体器件还可以包括：列解码器选择电路，其适用于基于行地址来激活所述第一列解码器选择信号和所述第二列解码器选择信号中的任一者。
对于根据本教导的另一实施例，一种半导体器件可以包括：列解码器选择电路，其适用于基于行地址来激活第一列解码器选择信号和第二列解码器选择信号中的任一者。所述半导体器件还可以包括：第一列解码器，其适用于基于所述第一列解码器选择信号来对列地址解码，并且适用于基于所述列地址的解码结果来将第一列选择信号输出到第一列选择信号传输线。所述半导体器件还可以包括：第二列解码器，其适用于基于所述第二列解码器选择信号来对所述列地址解码，并且适用于基于所述列地址的解码结果来将第二列选择信号输出到第二列选择信号传输线。所述半导体器件还可以包括：存储体，其包括耦接到多条字线和多条位线的多个单元，其中响应于通过所述第一列选择信号传输线而传输的第一列选择信号来访问所述多个单元的、位于所述存储体的上部区域中的单元，并且其中响应于通过所述第二列选择信号传输线而传输的第二列选择信号来访问所述多个单元的、位于所述存储体的下部区域中的单元。
附图说明
附图连同下面的详细描述被并入并形成说明书的一部分，并且用于进一步说明包括要求保护的新颖性的构思的实施例，以及用于解释那些实施例的各种原理和优点，在附图中，相同的附图标记在单独的图中指代相同或功能相似的元件。
图1示出了根据本教导的实施例的半导体器件的配置图。
图2示出了图1的存储体的详细图。
图3、图4和图5示出了图示图1的半导体器件中的列选择信号的传输路径的图。
图6(A)和图6(B)示出了图示图1的半导体器件中的列选择信号的脉冲形态的图。
图7示出了包括图1的半导体器件的半导体系统的配置。
具体实施方式
在下文中，将通过示例性实施例参考附图在下面描述根据本公开的半导体器件。各种实施例针对于一种能够减小信号的传输路径的半导体器件，从而提高存储单元的集成密度。
图1示出了根据本教导的实施例的半导体器件1的配置图。
半导体器件1可以包括存储体100、行解码器200、列解码器选择电路300、第一列解码器410、第二列解码器420和数据输入/输出(I/O)电路500。
存储体100可以包括耦接到多条字线WL和多条位线BL的多个存储单元。本实施例可以基于以下假设：字线WL在水平方向上延伸，并且位线BL在竖直方向上延伸。存储体100的详细配置参考图2来详细描述。
行解码器200可以基于对行地址RADD解码而获得的结果来使能一条或更多条字线WL。
列解码器选择电路300可以基于行地址RADD来选择性地使能第一列解码器410和第二列解码器420中的任一者。例如，列解码器选择电路300可以根据行地址RADD来激活第一列解码器选择信号YDEC_SEL1和第二列解码器选择信号YDEC_SEL2中的任一者。
列解码器选择电路300可以基于行地址RADD的最高有效位(MSB)的值来选择第一列解码器410和第二列解码器420中的任一者。例如，当行地址RADD的MSB的值为“0”时，列解码器选择电路300可以选择第一列解码器410。另一方面，当行地址RADD的MSB的值为“1”时，列解码器选择电路300可以选择第二列解码器420。
第一列解码器410可以布置在存储体100的一侧，而第二列解码器420可以被布置成从存储体100的另一侧面向第一列解码器410。例如，如图所示，存储体100介于第一列解码器410与第二列解码器420之间。在一个实施例中，第一列解码器410和第二列解码器420可以沿着位线BL延伸的方向布置。
第一列解码器410可以基于第一列解码器选择信号YDEC_SEL1来对列地址CADD解码，并且可以根据解码结果来将第一列选择信号YI1输出到存储体100。第二列解码器420可以基于第二列解码器选择信号YDEC_SEL2来对列地址CADD解码，并且可以根据解码结果来将第二列选择信号YI2输出到存储体100。因为第一列解码器选择信号YDEC_SEL1和第二列解码器选择信号YDEC_SEL2中仅一个信号被激活，所以第一列解码器410和第二列解码器420中仅有一个操作。
数据I/O电路500可以在读取操作期间将数据DQ从存储体100输出到外部，或者可以在写入操作期间将数据DQ从外部输入到存储体100。对于一个实施例，数据I/O电路500可以与第二列解码器420相邻地布置。
图2示出了图1的存储体100的详细图。
参考图2，存储体100可以包括存储单元阵列110以及多个列选择电路CSEL1和CSEL2。
存储单元阵列110可以包括多条字线WL1和WL2以及多条位线BL。为了便于说明，图2示出了两条字线WL1和WL2以及一条位线BL。字线WL1可以位于存储单元阵列110的上部区域，而字线WL2可以位于存储单元阵列110的下部区域。
存储单元阵列110可以包括布置在多条字线WL1和WL2与多条位线BL之间的各个交叉点处的多个单元MC1和MC2。图2仅示出了两个单元MC1和MC2。单元MC1可以耦接到字线WL1和位线BL，而单元MC2可以耦接到字线WL2和位线BL。单元MC1可以包括单元晶体管CT1和单元电容器CC1。单元MC2可以包括单元晶体管CT2和单元电容器CC2。
列选择电路CSEL1和CSEL2可以对应于相应的单元MC1和单元MC2。
列选择电路CSEL1可以响应于第一列选择信号YI1来将位线BL的数据传送到数据I/O线LIO。列选择电路CSEL1可以包括晶体管T1。晶体管T1可以耦接在位线BL与数据I/O线LIO之间，并且可以通过其栅极端子来接收第一列选择信号YI1。第一列选择信号YI1可以通过第一列选择信号传输线CSL1来施加。
列选择电路CSEL2可以响应于第二列选择信号YI2来将位线BL的数据传送到数据I/O线LIO。列选择电路CSEL2可以包括晶体管T2。晶体管T2可以耦接在位线BL与数据I/O线LIO之间，并且可以通过其栅极端子来接收第二列选择信号YI2。第二列选择信号YI2可以通过第二列选择信号传输线CSL2来施加。
第一列解码器410可以布置在存储体100的顶部，而第二列解码器420可以布置在存储体100的底部。
存储体100可以根据所访问的区域来使用不同的列解码器。换言之，当访问位于存储体100的上部区域中的单元时，可以使用第一列解码器410，并且当访问位于存储体100的下部区域中的单元时，可以使用第二列解码器420。
根据本实施例的存储体100可以包括一条数据I/O线LIO和与位线BL相对应的两条列选择信号传输线。所述两条列选择信号传输线可以包括第一列选择信号传输线CSL1和第二列选择信号传输线CSL2。图2仅示出了一条位线BL。然而，当安置多条位线BL时，所述两条列选择信号传输线，即第一列选择信号传输线CSL1和第二列选择信号传输线CSL2，可以耦接到每条位线BL。
即，第一列选择信号传输线CSL1可以耦接到第一列解码器410。因此，当由第一列选择信号YI1来操作列选择电路CSEL1时，布置在存储单元阵列110的上部区域中的单元MC1的数据可以通过位线BL被传送到数据I/O线LIO。第二列选择信号传输线CSL1可以耦接到第二列解码器420。因此，当由第二列选择信号YI2来操作列选择电路CSEL2时，布置在存储单元阵列110的下部区域中的单元MC2的数据可以通过位线BL被传送到数据I/O线LIO。传送到数据I/O线LIO的数据DQ可以通过数据I/O电路500输出到外部。
对于一个实施例，具有上述配置的半导体器件1可以如下来操作。
首先，描述当行地址RADD的最高有效位MSB为“0”时的读取操作。
行解码器200可以根据通过对行地址RADD解码而获得的结果来使能多条字线WL中的一条或更多条。例如，假设由行解码器200来使能位于存储单元阵列110的上部区域中的字线WL1。当字线WL1被使能时，单元MC1的单元晶体管CT1可以导通。因此，随着在位线BL与单元电容器CC1之间共享电荷，储存在单元电容器CC1中的电压可以输出到位线BL。
因为行地址RADD的MSB是“0”，所以第一列解码器选择信号YDEC_SEL1可以被激活。因此，第一列解码器410可以对列地址CADD解码。本实施例可以基于以下假设：第一列解码器410通过第一列选择信号传输线CSL1来传输第一列选择信号YI1。当第一列解码器410被选中时，第一列选择电路CSEL1的晶体管T1可以根据第一列选择信号YI1而导通，以将位线BL的电压传输到数据I/O线LIO。数据I/O电路500可以将从数据I/O线LIO施加的数据DQ输出到外部。
接下来，描述当行地址RADD的MSB为“1”时的读取操作。
假设由行解码器200来使能位于存储单元阵列110的下部区域中的字线WL2。当字线WL2被使能时，单元MC2的单元晶体管CT2可以导通。因此，随着在位线BL和单元电容器CC2之间共享电荷，储存在单元电容器CC2中的电压可以输出到位线BL。
因为行地址RADD的MSB是“1”，所以第二列解码器选择信号YDEC_SEL2可以被激活。因此，第二列解码器420可以对列地址CADD解码。本实施例可以基于以下假设：第二列解码器420通过第二列选择信号传输线CSL2来传输第二列选择信号YI2。当第二列解码器420被选中时，第二列选择电路CSEL2的晶体管T2可以根据第二列选择信号YI2而导通，以将位线BL的电压传输到数据I/O线LIO。数据I/O电路500可以将从数据I/O线LIO施加的数据DQ输出到外部。
接下来，描述当行地址RADD的MSB为“0”时的写入操作。
当由行解码器200来使能字线WL1时，单元晶体管CT1可以导通。数据I/O电路500可以将从外部输入的数据DQ传输到数据I/O线LIO。因为行地址RADD的MSB是“0”，所以第一列解码器选择信号YDEC_SEL1可以被激活。因此，第一列解码器410可以对列地址CADD解码。当第一列解码器410被选中时，第一列选择电路CSEL1的晶体管T1可以根据第一列选择信号YI1而导通，以将数据I/O线LIO的电压传输到位线BL。此时，因为单元晶体管CT1导通，所以单元电容器CC1可以通过位线BL的电位被充电。
最后，描述当行地址RADD的MSB为“1”时的写入操作。
当由行解码器200来使能字线WL2时，单元晶体管CT2可以导通。数据I/O电路500可以将从外部输入的数据DQ传输到数据I/O线LIO。因为行地址RADD的MSB是“1”，所以第二列解码器选择信号YDEC_SEL2可以被激活。因此，第二列解码器420可以对列地址CADD解码。当第二列解码器420被选中时，第二列选择电路CSEL2的晶体管T2可以根据第二列选择信号YI2而导通，以将数据I/O线LIO的电压传输到位线BL。此时，因为单元晶体管CT2导通，所以单元电容器CC2可以通过位线BL的电位而被充电。
对于一些实施例，第一列选择信号传输线CSL1和第二列选择信号传输线CSL2可以具有与存储体100的高度的大体一半相对应的长度。本实施例基于以下假设：属于存储体100的上部区域的字线WL1在行地址RADD的MSB为“0”时被使能，并且属于存储体100的下部区域的字线WL2在行地址RADD的MSB为“1”时被使能。然而，其他实施例不限于这些长度。第一列选择信号传输线CSL1的长度和第二列选择信号传输线CSL2的长度可以在等于或小于存储体100的高度的范围内改变。在这种情况下，列解码器选择电路300可以基于行地址RADD的MSB以及基于行地址RADD的另一比特位来使能第一列解码器选择信号YDEC_SEL1和第二列解码器选择信号YDEC_SEL2中的任一者。
图3示出了图1的半导体器件1中的第一列选择信号YI1的传输路径。图3仅示出了半导体器件1的一部分。图3示出了访问与存储体100的上部区域中的最上面的字线相对应的单元。
参考图3，通过第一列解码器410产生的第一列选择信号YI1可以沿着第一列选择信号传输线CSL1被传输到与存储体100的最上面的字线相对应的单元。因此，数据DQ可以从第一列选择信号YI1所传输到的单元输出。沿着数据I/O线LIO传输到数据I/O电路500的数据DQ可以输出到外部。
在图3中，箭头P1表示第一列选择信号YI1和数据DQ的传输路径。第一列选择信号YI1可以从第一列解码器410传输到存储体100的最上面的字线，并且数据DQ可以从存储体100的顶部传输到位于存储体100的底部的数据I/O电路500。因此，第一列选择信号YI1和数据DQ的传输路径的长度之和可以对应于存储体100的高度。
图4示出了图1的半导体器件1中的第二列选择信号YI2的传输路径。图4仅示出了半导体器件1的一部分。图4示出了访问与存储体100的下部区域中的最上面的字线相对应的单元。
参考图4，通过第二列解码器420产生的第二列选择信号YI2可以沿着第二列选择信号传输线CSL2被传输到与存储体100的下部区域中的最上面的字线相对应的单元。因此，数据DQ可以从第二列选择信号YI2所传输到的单元输出。沿着数据I/O线LIO传输到数据I/O电路500的数据DQ可以输出到外部。
在图4中，箭头P2表示第二列选择信号YI2和数据DQ的传输路径。第二列选择信号YI2可以沿着从第二列解码器420到存储体100的下部区域中的最上面的字线的路径来传输，该路径具有与存储体100的高度的大约一半相对应的长度。数据DQ可以沿着从存储体100的下部区域的顶部到位于存储体100的底部的数据I/O电路500的路径来传输，该路径具有与存储体100的高度的大约一半相对应的长度。因此，第二列选择信号YI2和数据DQ的传输路径的长度之和可以对应于存储体100的高度。
图5示出了根据比较示例的半导体器件1'中的列选择信号YI的传输路径。
参考图5，半导体器件1'可以包括存储体100'、行解码器200'、列解码器400'和数据I/O电路500'。
图5基于以下假设：多条位线对应于多条列选择信号传输线CSL和多条数据I/O线LIO。即，存储体100'可以包括与一条位线相对应的一条列选择信号传输线CSL，这与参考图3和图4描述的存储体100不同。
半导体器件1'包括单个列解码器400'，并且不包括半导体器件1的列解码器选择电路300。列解码器400'对列地址CADD解码，并基于解码结果通过多条列选择信号传输线CSL中的一条或更多条来传输列选择信号YI。
参考图5，通过列解码器400'产生的列选择信号YI沿着列选择信号传输线CSL被传输到与存储体100'的最上面的字线相对应的单元。因此，数据DQ从列选择信号YI所传输到的单元输出。输出的数据DQ沿着数据I/O线LIO传输到数据I/O电路500'。
在图5中，箭头P3表示列选择信号YI和数据DQ的传输路径。列选择信号YI沿着从列解码器400'到存储体100'的顶部的路径传输，该路径具有与存储体100'的高度相对应的长度。数据DQ可以沿着从存储体100'的顶部到位于存储体100'下面的数据I/O电路500'的路径传输，该路径具有与存储体100'的高度相对应的长度。
图3和图5的情况，即存储体100和100'的最上面的字线分别被访问的情况，可以如下进行比较。在图3的情况下，列选择信号YI和数据DQ的传输路径的长度之和可以对应于存储体的高度。在图5的情况下，列选择信号YI和数据DQ的传输路径的长度之和对应于存储体的高度的两倍。图3和图5示出了访问存储体100和100'的最上面的字线。然而，即使访问存储体的上部区域，根据本教导的半导体器件1的传输路径也可以比根据比较示例的半导体器件1'的传输路径更短。
因为本实施例基于数据I/O电路500位于存储体100的底部的假设，所以在通过第一列解码器410来访问存储体的上部区域时，信号的传输路径可以减小。另一方面，当数据I/O电路500位于存储体100的顶部时，在通过第二列解码器420来访问存储体的下部区域的情况下，信号的传输路径可以减小。
图6(A)和图6(B)示出了列选择信号YI1、YI2或YI分别根据列选择信号传输线CSL1、CSL2或CSL的长度的电压波形，以及数据传输线LIO的电压波形。图6(A)示出了列选择信号传输线CSL1、CSL2或CSL的长度大于图6(B)的情况。
参考图6(A)，列选择信号YI1、YI2或YI的电压可以在时间t11开始上升并且在时间t12达到电压电平V1。列选择信号YI1、YI2或YI的电压可以在时间t13达到电压电平V2，并且在从时间t13到时间t14的时间段期间保持电压电平V2。列选择信号YI1、YI2或YI的电压可以在时间t14开始下降，在时间t15达到电压电平V1，并且在时间t16返回到初始电压电平。
在本实施例中，列选择信号YI1、YI2或YI需要保持在电压电平V1或更高，使得脉冲型的列选择信号YI1、YI2或YI被列选择电路CSEL1和CSEL2正常识别。因此，当列选择信号YI1、YI2或YI的电压在时间t12达到电压电平V1时，与列选择信号YI1、YI2或YI相对应的数据传输线LIO的电压可开始下降。数据传输线LIO的电压可以在从时间t12到时间t15的时间段期间下降，在所述时间段中列选择信号YI1、YI2或YI的电压等于或大于电压电平V1。在时间t15，数据传输线LIO的电压的大小可以具有对应于ΔVa的最大(从数据传输线LIO在时间t11处的电压的最大位移)值。数据传输线LIO的电压可以在从时间t15以预定时间保持对应于ΔVa的值，然后返回到初始电压电平。
图6(B)示出了列选择信号传输线CSL1、CSL2或CSL的长度小于图6(A)所示。在图6(B)中，由列选择信号传输线CSL1、CSL2或CSL引起的负载可以变得小于图6(A)中的。因此，列选择信号YI1、YI2或YI的电压可以具有陡峭的增大斜率。因此，当图6(B)中的列选择信号YI1、YI2或YI的电压在如图6(A)的时间t11开始上升时，列选择信号YI1、YI2或YI的电压可以在早于图6(A)中的时间t12的时间t21达到电压电平V1，并且在早于图6(A)中的时间t13的时间t22达到电压电平V2。
在图6(B)中，列选择信号YI1、YI2或YI可以在与图6(A)中的时间t14相同的时间开始下降。然而，列选择信号YI1、YI2或YI的电压也可以以与电压升高的方式类似而具有比图6(A)更陡的下降斜率。因此，在图6(B)中，列选择信号YI1、YI2或YI的电压可以在比图6(A)中的时间t15更早的时间t24达到电压电平V1，并且在比图6(A)的时间t16更早的时间t25达到初始电压。
当列选择信号YI1、YI2或YI的电压在图6(B)的时间t21达到电压电平V1时，数据传输线LIO的电压可以开始下降。此时，因为列选择信号YI1、YI2或YI的电压的增大斜率比图6(A)中的更陡，所以数据传输线LIO的电压的下降斜率也可以比图6(A)中的更陡。因此，数据传输线LIO的电压的大小可以在比图6(A)的时间t15更早的时间t23达到ΔVa。此外，数据传输线LIO的电压可以在列选择信号YI1、YI2或YI的电压等于或大于电压电平V1的、从时间t22到时间t24的时间段期间下降，并且，从时间t22到时间t24的时间段可以比图6(A)中的列选择信号YI1、YI2或YI的电压等于或大于电压电平V1的、从时间t12到时间t15的时间段更长。即，因为数据传输线LIO的电压以比图6(A)中更大的斜率下降更长的时间，所以与数据传输线LIO的电压的ΔVb相对应的最大值可以比与图6(A)的ΔVa相对应的最大值更大。
当列选择信号传输线CSL1、CSL2或CSL的长度减小时，列选择信号YI1、YI2或YI的电压可以更早地达到电压电平V1，这使得可以减小在列地址CADD被传送到列解码器410或420之后直到输出数据为止所需的时间tAA。
在图6(B)中，描述了列选择信号YI1、YI2或YI的电压在与图6(A)的时间相同的时间处开始下降。然而，在另一个实施例中，列选择信号YI1、YI2或YI的电压可以具有与图6(A)相同的脉冲宽度。在这种情况下，因为可以提前列选择信号YI1、YI2或YI开始下降的定时，所以可以确保列至列延迟时间(tCCD)的操作余量。
如上所述，列选择信号YI1、YI2或YI的电平需要保持在电压电平V1或更高，使得脉冲型的列选择信号YI1、YI2或YI被列选择电路CSEL1和CSEL2正常识别。然而，随着列选择信号传输线CSL1、CSL2或CSL的长度增大，列选择信号YI1、YI2或YI的脉冲的斜率可减小。因此，列选择信号YI1、YI2或YI的电平等于或大于预定电压电平V1的时间段可减小。该减小可限制列选择信号传输线CSL1、CSL2或CSL的长度，例如，存储体的高度。
根据本实施例，半导体器件1可以包括具有比存储体的高度更短的长度的第一列选择信号传输线CSL1和第二列选择信号传输线CSL2。第一列解码器410可以通过第一列选择信号传输线CSL1来传输第一列选择信号YI1，或者第二列解码器420可以通过第二列选择信号传输线CSL2来传输第二列选择信号YI2。因此，第一列选择信号YI1或第二列选择信号YI2的传输路径的长度可以减小。因此，可以在增大存储体高度的同时增大第一列选择信号YI1或第二列选择信号YI2的斜率以确保脉冲宽度。
图7示出了包括图1的半导体器件1的半导体系统1000的配置。
如图7中所示，半导体系统1000可以包括半导体器件1、控制器2和主机3。半导体器件1可以包括诸如DRAM或快闪存储器的存储器件。控制器2可以包括用于控制存储器件的存储器控制器。半导体器件1和控制器2可以实现为如虚线所示的一个模块。主机3可以包括例如CPU，并且可以根据实施例用作测试设备，所述测试设备用于传输用于执行一系列操作的各种命令。
主机3可以将请求REQ和数据DATA传输到控制器2以访问半导体器件1。主机3可以将数据传输到控制器2以将数据储存在半导体器件1中。此外，主机3可以通过控制器2从半导体器件1接收数据。控制器2可以响应于请求REQ来将数据信息、地址信息、存储器设置信息、写入请求和读取请求提供给半导体器件1，并且控制半导体器件1执行写入操作或读取操作。控制器2可以中继主机3与半导体器件1之间的通信。控制器2可以从主机3接收请求REQ和数据DATA，产生时钟信号CLK、命令CMD、地址ADD、数据DQ和数据选通信号DQS，并将产生的信号提供给半导体器件1，以便控制半导体器件1的操作。地址ADD可以包括行地址RADD和列地址CADD。控制器2可以将来自半导体器件1的数据DQ和数据选通信号DQS提供给主机3。图1和图2未示出时钟信号CLK、命令CMD和数据选通信号DQS，但是这些信号可以通过已知技术来处理。
在本实施例中，半导体器件1可以基于命令CMD和地址ADD来执行写入操作或读取操作。半导体器件1可以基于通过对行地址RADD解码而获得的结果来使能字线。此外，半导体器件1可以基于行地址RADD来使能第一列解码器410或第二列解码器420。被使能的第一列解码器410或第二列解码器420可以基于通过对列地址CADD解码而获得的结果来分别产生第一列选择信号YI1或第二列选择信号YI2。第一列选择信号YI1可以通过第一列选择信号传输线CSL1被传输到列选择电路CSEL1和单元MC1。第二列选择信号YI2可以通过第二列选择信号传输线CSL2被传输到列选择电路CSEL2和单元MC2。在读取操作期间，从单元MC1或MC2输出的数据DQ可以通过数据I/O线LIO和数据I/O电路500被传输到控制器2。在写入操作期间，数据可以在第一列选择信号YI1或第二列选择信号YI2被传输的同时通过数据I/O线LIO来传输。传输的数据DQ可以储存在单元MC1或MC2中。
图7示出了主机3和控制器2在物理上彼此分离。然而，控制器2可以被包括(嵌入)在主机3的处理器(诸如CPU、AP和GPU)中，或者以SoC(片上系统)形式与处理器实现为一个芯片。
半导体器件1可以从控制器2接收时钟信号CLK、命令CMD、地址ADD、数据DQ和数据选通信号DQS，并且可以基于接收到的信号来执行操作。
半导体器件1可以包括多个存储体，并且可以基于地址ADD来将数据DQ储存在存储体的特定区域中。半导体器件1可以基于从控制器2接收到的命令CMD和地址ADD来执行数据传输操作。半导体器件1可以基于命令CMD和地址ADD来将在存储体的特定区域中储存的数据DQ传输到控制器2。
已经详细描述了实施例。然而，本公开不限于上述实施例和附图。对于本领域技术人员明显的是，本公开包括可以在不脱离本公开的范围的情况下进行的各种替换和修改。
例如，图1示出了半导体器件1仅包括一个存储体100。然而，半导体器件1可以包括多个存储体，并且可以为每个存储体安置列解码器选择电路以及第一列解码器和第二列解码器。
图1的组件的布置可以改变。例如，列解码器选择电路300或数据I/O电路500可以布置在与图1所示不同的位置。
作为参考，可以包括附加组件以更详细地描述本公开，即使所述附加组件与本公开的技术构思不直接相关。此外，指示信号或电路的激活状态的激活高电平或激活低电平的配置可以根据实施例改变。这种电路变化可具有许多情况，并且本领域技术人员可以容易地推断出这些情况。因此，本文省略了对这些情况的列举。
根据本实施例，半导体器件可以减小列选择信号传输所经过的路径，从而提高半导体器件的集成密度。
附图标记说明
100：存储体
200：行解码器
300：列解码器选择电路
410：第一列解码器
420：第二列解码器

Claims (18)

1.一种半导体器件，包括：
第一列解码器，其布置在存储体的第一侧，其中所述第一列解码器由第一列解码器选择信号来使能；
第二列解码器，其布置在所述存储体的第二侧，其中所述第二列解码器由第二列解码器选择信号来使能，并且其中所述存储体布置在所述第一列解码器与所述第二列解码器之间；
列解码器选择电路，其适用于根据行地址来激活所述第一列解码器选择信号和所述第二列解码器选择信号中的任一者；
数据I/O电路，其适用于将从外部输入的数据传输到与所述存储体耦接的数据I/O线、或将通过所述数据I/O线传输的数据输出到所述外部，其中I/O指输入和输出；以及
数据I/O线，其适用于对应于多个位线中的每一个位线，并且耦接到所述数据I/O电路以将所述多个位线的数据传输到所述数据I/O电路。
2.根据权利要求1所述的半导体器件，还包括：
第一列选择信号传输线，其耦接到所述第一列解码器，其中所述第一列选择信号传输线适用于将第一列选择信号传输到所述存储体；以及
第二列选择信号传输线，其耦接到所述第二列解码器，其中所述第二列选择信号传输线适用于将第二列选择信号传输到所述存储体。
3.根据权利要求2所述的半导体器件，其中，所述第一列选择信号传输线和所述第二列选择信号传输线各自具有比所述存储体的高度更短的长度。
4.根据权利要求2所述的半导体器件，其中，所述第一列选择信号传输线和所述第二列选择信号传输线各自具有所述存储体的高度的一半的长度。
5.根据权利要求1所述的半导体器件，其中，所述第一列解码器基于通过对列地址解码而获得的结果来将第一列选择信号输出到所述存储体的上部区域。
6.根据权利要求1所述的半导体器件，其中，所述第二列解码器基于通过对列地址解码而获得的结果来将第二列选择信号输出到所述存储体的下部区域。
7.根据权利要求1所述的半导体器件，其中，所述数据I/O电路与所述第二列解码器相邻布置，其中所述第二列解码器布置在所述存储体与所述数据I/O电路之间。
8.根据权利要求1所述的半导体器件，其中，所述数据I/O线具有与所述存储体的高度相同的长度。
9.根据权利要求1所述的半导体器件，其中，所述存储体包括：
第一列选择电路，其耦接在数据I/O线与位线之间，其中所述第一列选择电路具有与所述第一列解码器的第一列选择信号传输线耦接的栅极端子，其中所述第一列选择信号传输线传输所述第一列解码器选择信号；以及
第二列选择电路，其耦接在所述数据I/O线与所述位线之间，所述第二列选择电路具有与所述第二列解码器的第二列选择信号传输线耦接的栅极端子，其中所述第二列选择信号传输线传输所述第二列解码器选择信号。
10.根据权利要求1所述的半导体器件，其中，所述列解码器选择电路基于所述行地址的最高有效位来将所述第一列解码器和所述第二列解码器中的任一者使能。
11.一种半导体器件，包括：
列解码器选择电路，其适用于基于行地址来激活第一列解码器选择信号和第二列解码器选择信号中的任一者；
第一列解码器，其适用于基于所述第一列解码器选择信号来对列地址解码，并且适用于基于所述列地址的解码结果来将第一列选择信号输出到第一列选择信号传输线；
第二列解码器，其适用于基于所述第二列解码器选择信号来对所述列地址解码，并且适用于基于所述列地址的解码结果来将第二列选择信号输出到第二列选择信号传输线；以及
存储体，其包括耦接到多条字线和多条位线的多个单元，其中，响应于通过所述第一列选择信号传输线传输的第一列选择信号来访问所述多个单元中的、位于所述存储体的上部区域中的单元，并且其中，响应于通过所述第二列选择信号传输线传输的第二列选择信号来访问所述多个单元中的、位于所述存储体的下部区域中的单元；
数据I/O电路，其适用于将从外部输入的数据传输到与所述存储体耦接的数据I/O线、或将通过所述数据I/O线传输的数据输出到所述外部，其中I/O指输入和输出；以及
数据I/O线，其适用于对应于多个位线中的每一个位线，并且耦接到所述数据I/O电路以将所述多个位线的数据传输到所述数据I/O电路。
12.根据权利要求11所述的半导体器件，其中，所述第一列解码器布置在所述存储体的第一侧，并且所述第二列解码器布置在所述存储体的第二侧，其中所述存储体布置在所述第一列解码器与所述第二列解码器之间，并且其中所述多条位线在所述存储体的所述第一侧与所述第二侧之间延伸穿过所述存储体。
13.根据权利要求11所述的半导体器件，其中，所述第一列选择信号传输线和所述第二列选择信号传输线各自具有比所述存储体的高度更短的长度。
14.根据权利要求11所述的半导体器件，其中，所述第一列选择信号传输线和所述第二列选择信号传输线各自具有所述存储体的高度的一半的长度。
15.根据权利要求11所述的半导体器件，其中，所述数据I/O电路与所述第二列解码器相邻布置，其中所述第二列解码器布置在所述存储体与所述数据I/O电路之间。
16.根据权利要求11所述的半导体器件，其中，所述数据I/O线具有与所述存储体的高度相同的长度。
17.根据权利要求11所述的半导体器件，其中，所述存储体包括：
第一列选择电路，其耦接在所述数据I/O线与所述多条位线中的位线之间，其中所述第一列选择电路具有耦接到所述第一列选择信号传输线的栅极端子；以及
第二列选择电路，其耦接在所述数据I/O线与所述位线之间，其中所述第二列选择电路具有耦接到所述第二列选择信号传输线的栅极端子。
18.根据权利要求11所述的半导体器件，其中，所述列解码器选择电路基于所述行地址的最高有效位来激活所述第一列解码器选择信号和所述第二列解码器选择信号中的任一者。
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