CN1811983A - 半导体存储器件和控制其子字线驱动器的方法 - Google Patents

半导体存储器件和控制其子字线驱动器的方法 Download PDF

Info

Publication number
CN1811983A
CN1811983A CNA2006100061689A CN200610006168A CN1811983A CN 1811983 A CN1811983 A CN 1811983A CN A2006100061689 A CNA2006100061689 A CN A2006100061689A CN 200610006168 A CN200610006168 A CN 200610006168A CN 1811983 A CN1811983 A CN 1811983A
Authority
CN
China
Prior art keywords
word line
sub
control signal
mos transistor
type mos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2006100061689A
Other languages
English (en)
Inventor
尹鸿九
李宗彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1811983A publication Critical patent/CN1811983A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

一种半导体存储器件包括子字线驱动器，用于选择性地将子字线之一与主字线相连、并且将具有比电源电压高的电平的升高电压施加到所选的子字线。器件包括子字线驱动器控制信号生成器。子字线驱动器控制信号生成器接收施加的隔离信号来将读出放大器与连接到构成器件存储单元阵列的存储单元的位线电隔离，并且生成驱动器控制信号，用来确定子字线驱动器是否工作。因此，可以降低子字线驱动器控制信号生成器的负载，从而降低功耗。

Description

半导体存储器件和控制其子字线驱动器的方法
本发明要求于2005年1月28日提交的韩国专利申请No.2005-07969和2005年8月3日提交的韩国专利申请No.2005-70859的优先权，其全部内容援引于此以供参考。
技术领域
本发明涉及半导体存储器件，尤其涉及子字线(sub word line)驱动器控制信号生成器及其控制方法，用于控制连接到半导体存储器件中的存储单元的子字线的子字线驱动器。
背景技术
通常，由于DRAM(动态随机存取存储器)容易具有大容量，因此由于布线阻抗延迟导致的传输信号所花费的时间要比存储单元阵列自身延迟时间长。因此，需要通过适当划分线的长度、从而适当划分用于从存储单元阵列中选择一行的字线来匹配延迟时间。
字线连接到存储单元的晶体管的栅极端，并且通常由多晶硅形成。多晶硅的电阻率要比金属的电阻率大不少。此外，由于字线从单元晶体管的栅极氧化物上经过，因此电容也很大。当字线的电阻变大时，RC延迟增加。用于驱动字线的译码器输出端应当较大，因此，增加了面积消耗，并且在将整个字线充电到高电压和对其放电时消耗更多的功率。因此，需要阻抗上匹配字线的长度，并且降低字线电阻。
为了解决该问题，使用分层的字线驱动方法，其中将字线划分成适当长度来形成子字线。然后通过行译码器的主字线与子字线驱动器的子字线之间的组合来驱动子字线。
下面将参照图1到3描述根据现有技术的、具有这种分层字线结构的半导体存储器件。
图1是方框图，而图1A和1B是示意性图解根据现有技术的、具有子字线驱动器控制信号生成器(下面称为‘SWD控制信号生成器’)的半导体存储器件的区域的电路图。图2是详细图解图1的读出放大器区域SA 20和SWD控制信号生成器PXID_GEN之间的连接的电路图。图3是图2所示的SWD控制信号生成器PXID_GEN的等效电路图。
首先参照图1、1A和1B，根据现有技术的半导体存储器件包括存储单元阵列MCA 14、主字线译码器12、读出放大器区域20、SWD控制信号生成器区域18和包含SWD的SWD区域16。
在存储单元阵列14(图1A)中，有多个存储单元MC和连接到存储单元MC的位线BL和BLB。每个存储单元MC定位于子字线SWL和位线BL或BLB的交叉点。
主字线译码器12接收输入的行地址之中的特定地址(例如RA2～RA8)，然后对其译码并提供具有比电源电压VDD高的电平的升高电压VPP给多个主字线MWL中的一个主字线。
读出放大器区域20(图1B)定位于存储单元阵列之间，并且具有多个读出放大器SA，用来读出和放大位线BL和BLB的信号。
子字线驱动器区域16定位于存储单元阵列之间，并且具有由SWD控制信号PXID和MWL信号驱动的多个子字线驱动器SWD。
SWD控制信号生成器区域18(图1B)定位于读出放大器区域之间，即，在结合区域CONJ处，并且生成SWD控制信号PXID。
SWD控制信号生成器PXID_GEN接收由子字线译码器PXI_GEN 11生成的子字线译码信号PXI，并且将SWD控制信号PXID施加到相应子字线驱动器SWD。子字线译码器PXI_GEN 11接收特定行地址(例如RA0和RA1)，并且对它们译码并生成多个译码信号PXI。
参照图2，有更详细示出的读出放大器区域20、存储单元阵列14a、14b和SWD控制信号发生器PXID_GEN和多个子字线驱动器SWD。因此，仅示出了图1所示的两个子字线译码信号PXI中的一个，该信号施加到SWD控制信号生成器PXID_GEN。
在读出放大器区域20中，提供多个读出放大器SA和位线隔离部分24和26。读出放大器区域20中的读出放大器SA使用隔离信号BISL或BISR电连接到与相邻存储单元阵列14a、14b的存储单元(图1的MC)相连的位线对BL、BLB当中的一个位线对BL、BLB，以读出和放大连接的位线对中承载的信号电平。
例如，当存储单元阵列14b的子字线SWL有效时，隔离信号BISR变为高电平，而隔离信号BISL变为低电平。即，定位于存储单元阵列14b的位线对BL、BLB与多个读出放大器SA之间的位线隔离部分24的晶体管TR1、TR2、TR3和TR4导通。因此，存储单元阵列14b侧的位线对BL、BLB电连接到读出放大器SA。同时，定位于存储单元阵列14a的位线对BL、BLB与多个读出放大器SA之间的位线隔离部分26的晶体管TR11、TR12、TR13和TR14关断。因此，存储单元阵列14a的位线对BL、BLB和读出放大器SA之间的连接被切断。这样的两个相邻存储单元阵列共享一个读出放大器区域的布局系统称为共享读出放大器系统。该系统被广泛使用，它的优点在于降低了读出放大器的面积，从而可以适用于高集成度。
参照图3，SWD控制信号生成器PXID_GEN接收子字线译码信号PXI并且生成SWD控制信号PXID。当子字线译码信号PXI具有高电平时，SWD控制信号PXID通过SWD控制信号生成器PXID_GEN上的反转器INV1、INV2的操作而变为升高电压VPP。反转器INV1和INV2分别由一对P型MOS(金属氧化物半导体)晶体管PM1、PM2和N型MOS晶体管NM1、NM2构成。换句话说，INV1由PM1和NM1构成，而INV2由PM2和NM2构成。
SWD控制信号PXID控制子字线驱动器区域16(图1A、1B)中提供的多个子字线驱动器SWD。例如，由主字线译码器12有效的主字线MWL和有效的SWD控制信号PXID使得子字线驱动器有效，从而用具有比电源电压VDD高的电平的升高电压VPP使子字线SWL有效。
在这种半导体存储器件中，例如，在图2中对应于存储单元阵列14b的子字线有效的情况下，响应于施加到主字线MWL和子字线译码信号PXI而使对应于存储单元阵列14b的子字线中的一条子字线有效，从而选择存储单元阵列14b内的存储单元。在这种情况下，没有必要施加SWD控制信号PXID到存储单元阵列14a。
然而，图2的SWD控制信号PXID使能(enable)对应于定位于读出放大器SA两侧的单元阵列14a和14b的多个子字线驱动器SWD。
换句话说，SWD控制信号生成器PXID_GEN的负载很大，而这导致在激活SWD控制信号PXID时消耗很多功率，尤其是严重影响了要求低功耗的移动设备等的工作特性。
发明内容
本发明的示范性实施例提供能够降低子字线驱动器控制信号生成器的负载的半导体存储器件。半导体存储器件可以通过大大降低特定信号线和电路器件的数量而具有高密度和高集成度，并且具有降低的功耗。
本发明的另一示范性实施例提供能够降低子字线驱动器控制信号生成器的负载的子字线驱动器控制方法。
附图说明
通过下面参照附图的描述，本发明的示范性实施例的上述和其他特征将变得更容易明白，其中：
图1是方框图，而图1A和1B是示意性图解根据现有技术的、具有SWD控制信号生成器的半导体存储器件的电路图；
图2是详细图解图1所示的读出放大器区域和子字线驱动器(SWD)控制信号生成器之间的连接的电路图；
图3是图2所示的SWD控制信号生成器的电路图；
图4是图解根据本发明示范性实施例的、具有SWD控制信号生成器的半导体存储器件的结构的电路图；
图5是根据本发明第一示范性实施例的SWD控制信号生成器的电路图；和
图6是根据本发明第二示范性实施例的SWD控制信号生成器的电路图。
具体实施方式
参照图4到6更详细地描述本发明的示范性实施例。本发明可以用多种形式实施，而不应被认为限于这里所述的示范性实施例。相反，提供这些示范性实施例使得本公开彻底和详尽，并且将本发明的构思传达给本领域技术人员。
图4是图解根据本发明示范性实施例的、具有子字线驱动器(SWD)控制信号生成器PXID_GEN的半导体存储器件的接收的电路图。
参照图4，根据示范性实施例的半导体存储器件100包括存储单元阵列116、118、共享的读出放大器110、子字线驱动器控制信号生成器PXID_GEN和子字线驱动器SWD。
存储单元阵列和共享的读出放大器具有与图2相同的配置，因此下面将省略对其的详细描述。
SWD控制信号生成器PXID_GEN每个响应子字线译码信号PXI和隔离信号BISL、BISR，输出第一子字线驱动信号PXIDL和第二子字线驱动信号PXIDR。
子字线驱动器(SWD)包括响应于主字线信号MWLL0～n和第一子字线驱动信号PXIDL的子字线驱动器SWDL，以及响应于主字线信号MWLR0～n和第二子字线驱动信号PXIDR的子字线驱动器SWDR。
图5是详细图解根据本发明第一示范性实施例的SWD控制信号生成器PXID_GEN的电路图。
参照图4和图5，SWD控制信号生成器PXID_GEN包括升压供给部分52、第一子字线驱动控制信号输出部分54、第二子字线驱动控制信号输出部分56和浮动(floating)防止部分57、58。
当子字线译码信号PXI具有高电平时，升压供给部分52输出具有比电源电压VDD高的电平的升高电压VPP到第一子字线驱动控制信号输出部分54和第二子字线驱动控制信号输出部分56。即，当子字线译码信号PXI具有高电平时，随着子字线译码信号PXI被反转器INV51反转，节点N51的电压变为低电平。升压供给部分52的P型MOS晶体管PM52被节点N51的电压导通，以输出升高电压VPP到节点N52。节点N52具有施加的、第一子字线驱动控制信号输出部分54和第二子字线驱动控制信号输出部分56的源极电压。子字线译码信号PXI是从图1的子字线译码信号生成器PXI_GEN输出的信号，用于接收特定行地址，例如上部行地址(图1的RA0和RA1)，然后对其解码。
第一子字线驱动控制信号输出部分54包括第一P型MOS晶体管PM54和第一N型MOS晶体管NM54。在隔离信号BISL和BISR中，用于切断图4的读出放大器SA和子存储单元阵列116、118之间的信号流的隔离信号BISR被施加到第一P型MOS晶体管PM54的栅极端。将作为升压供给部分52的输出电压的节点N52的电压施加到第一P型MOS晶体管PM54的源极端。第一P型MOS晶体管PM54的漏极端连接到第一N型MOS晶体管NM54的漏极端。子字线译码信号PXI的反转信号被施加到第一N型MOS晶体管NM54的栅极端，而地电压VSS被施加到第一N型MOS晶体管NM54的源极端。子字线译码信号PXI的反转信号由反转器INV51生成，反转器INV51用于接收子字线译码信号PXI并输出反转信号。因此，从第一P型MOS晶体管PM54的漏极端和第一N型MOS晶体管NM54的漏极端之间的节点N54输出第一子字线驱动控制信号PXIDL。
第二子字线驱动控制信号输出部分56包括第二P型MOS晶体管PM56和第二N型MOS晶体管NM56。在隔离信号BISL和BISR中，用于连接读出放大器SA和子存储单元阵列116、118之间的信号流的隔离信号BISL被施加到第二P型MOS晶体管PM56的栅极端。将作为升压供给部分52的输出电压的节点N56的电压施加到第二P型MOS晶体管PM56的源极端。第二P型MOS晶体管PM56的漏极端连接到第二N型MOS晶体管NM56的漏极端。子字线译码信号PXI的反转信号被施加到第二N型MOS晶体管NM56的栅极端，而地电压VSS被施加到第二N型MOS晶体管NM56的源极端。因此，从第二P型MOS晶体管PM56的漏极端和第二N型MOS晶体管NM56的漏极端之间的节点N56输出第二子字线驱动控制信号PXIDR。
例如，当子字线译码信号PXI具有高电平、第二隔离信号BISR具有低电平且第一隔离信号BISL具有高电平时，节点N51变为低电平，升压供给部分的P型MOS晶体管PM52导通，并且第一P型MOS晶体管PM54也导通。第二P型MOS晶体管PM56关断，并且第一和第二N型MOS晶体管NM54和NM56关断。因此，第一子字线驱动控制信号输出部分54的节点N54变为升高电压VPP，而第二子字线驱动控制信号输出部分56的节点N56维持现有电压。在该实例中，现有电压指示当子字线译码信号PXI具有低电平且第二N型MOS晶体管NM56导通、从而第二子字线驱动控制信号输出部分56的节点N56具有地电压VSS时的状态。然后，升高电压VPP提供给对应于通过第一隔离信号BISL与读出放大器相连的子存储单元阵列的子字线驱动器(图4的SWDL0和SWDL1)，并且激活应于与读出放大器相连的子存储单元阵列的子字线驱动器(图4的SWDL0和SWDL1)。同时，第二子字线驱动控制信号PXIDR变为地电压VSS。换句话说，不激活对应于通过第二隔离信号BISR与读出放大器断开的子存储单元阵列的子字线驱动器(图4的SWDR0和SWDR1)。
浮动防止部分57、58防止任何没有供给升高电压VPP的SWD控制信号输出部分54和56中无论哪一个浮动。
当第二子字线驱动控制信号输出部分输出升高电压VPP时，即，当节点N56具有升高电压VPP而节点N54变为浮动状态时，第一浮动防止部分57提供参考电压给节点N54。换句话说，第一浮动防止部分57由第二隔离信号BISR控制，施加第二隔离信号BISR用来连接子存储单元阵列和读出放大器之间的信号流，当第一P型MOS晶体管PM54未导通时第一浮动防止部分57提供参考电压给节点N54。在这个实例中，参考电压可以是地电压VSS。
当第一子字线驱动控制信号输出部分54输出升高电压VPP时，即，当节点N54具有升高电压VPP而节点N56变为浮动状态时，第二浮动防止部分58提供参考电压给节点N56。换句话说，当第二P型MOS晶体管未导通时第二浮动防止部分58提供参考电压给节点N56，从而防止当第二P型MOS晶体管PM56关断时节点N56的浮动。在这个实例中，参考电压可以是地电压VSS。
第一浮动防止部分57和第二浮动防止部分58可以在SWD控制信号生成器PXID_GEN未占用的结合区域的一部分中形成，最好是紧邻形成读出放大器的区域。
第一浮动防止部分57和第二浮动防止部分58分别包括由第二隔离信号BISR控制的N型MOS晶体管NM57和由第一隔离信号BISL控制的N型MOS晶体管NM58。例如，第一浮动防止部分57连接到第一子字线驱动控制信号输出部分54的节点N54，并且当第二隔离信号BISR具有高电平、第一子字线驱动控制信号输出部分54的P型MOS晶体管PM54关断从而第一子字线驱动控制信号输出部分54的节点N54变得浮动时提供参考电压。换句话说，第一浮动防止部分57的N型MOS晶体管NM57由第二隔离信号BISR控制并且提供参考电压给第一子字线驱动控制信号输出部分54的节点N54，第二隔离信号BISR用来连接读出放大器和子存储单元阵列之间的信号流。在这种情况下，第二浮动防止部分58由第一隔离信号BISL控制，因此不提供参考电压给第二子字线驱动控制信号输出部分56的节点N56。由于第二子字线驱动控制信号输出部分56的P型MOS晶体管PM56导通，因此节点N56不变为浮动状态。
如上所述，参考电压被提供到未施加升高电压的地方。因此，子字线驱动控制信号输出部分不变为浮动状态。换句话说，可选浮动电压不激活连接到该部分的子字线驱动器。
图6是根据本发明第二示范性实施例的SWD控制信号生成器PXID_GEN的电路图。
参照图4和6，SWD控制信号生成器PXID_GEN使用第一隔离信号BISL和第二隔离信号BISR。第一隔离信号BISL连接多个子存储单元阵列中的一个阵列118与读出放大器SA。第二隔离信号BISR将子存储单元阵列116与读出放大器断开。SWD控制信号生成器PXID_GEN驱动对应于连接到读出放大器SA的子存储单元阵列118的子字线驱动器SWDL0和SWDL1，但不驱动未连接到读出放大器SA的子存储单元阵列116的子字线驱动器SWDR0和SWDR1。
SWD控制信号生成器PXID_GEN包括第一子字线驱动控制信号输出部分64和第二子字线驱动控制信号输出部分66。
第一子字线驱动控制信号输出部分64接收第一隔离信号BISL，并且提供第一子字线驱动控制信号PXIDL给对应于连接到读出放大器SA的子存储单元阵列118的子字线驱动器SWDL0和SWDL1。第一子字线驱动控制信号PXIDL是升高电压VPP，并且驱动对应于连接到读出放大器SA的子存储单元阵列118的子字线驱动器SWDL0和SWDL1，并且分别驱动与它们相连的子字线SWL。
第一子字线驱动控制信号输出部分64包括第一N型MOS晶体管NM64、第一P型MOS晶体管PM65、第二P型MOS晶体管PM64和第一反转器INV64。
当用于选择连接到读出放大器SA的子存储单元阵列中的存储单元的子字线译码信号PXI具有高电平时，第一N型MOS晶体管NM64由第一隔离信号BISL导通。因此，第一节点N64具有地电压，第一节点N64是第一P型MOS晶体管PM65的漏极端和第二P型MOS晶体管PM64的漏极端之间的节点。
第一反转器INV64接收第一节点N64的电压，并且输出第一子字线驱动控制信号PXIDL。
子字线译码信号PXI被施加到第一P型MOS晶体管PM65的栅极端，而具有比电源电压VDD高的升高电压VPP被施加到源极端。
第一子字线驱动控制信号PXIDL被施加到第二P型MOS晶体管PM64的栅极端，而升高电压VPP被施加到源极端。换句话说，第二P型MOS晶体管PM64的栅极端连接到第一反转器INV64的输出端。
当子字线译码信号PXI具有低电平从而第一P型MOS晶体管PM65导通时，第一节点N64变为升高电压VPP。第一子字线驱动控制信号PXIDL由第一反转器INV64变为低电平。
第二子字线驱动控制信号输出部分66接收第二隔离信号BISR，并且提供第二子字线驱动控制信号PXIDR给对应于与读出放大器SA断开的子存储单元阵列116的子字线驱动器SWDR0和SWDR1。
当用于选择与读出放大器相连的子存储电源阵列118的存储单元的子字线译码信号PXI在变为高电平之前具有低电平时，第二子字线驱动控制信号PXIDR是第二子字线驱动控制信号输出部分66的节点N66的反转信号。即，第二子字线驱动控制信号PXIDR具有低电平，并且连接到第二子字线驱动控制信号PXIDR的子字线驱动器SWDR0和SWDR1未被驱动。
第二子字线驱动控制信号输出部分66包括第二N型MOS晶体管NM66、第三P型MOS晶体管PM67、第四P型MOS晶体管PM66和第二反转器INV66。
当用于选择连接到读出放大器SA的子存储单元阵列中的存储单元的子字线译码信号PXI从低电平转到高电平时，第二N型MOS晶体管NM66由第二隔离信号BISR导通。因此，第二节点N66具有升高电压VPP，第二节点N66是第三P型MOS晶体管PM67的漏极端和第四P型MOS晶体管PM66的漏极端之间的节点。
第二反转器INV66接收第二节点N66的电压，并且输出第二子字线驱动控制信号PXIDR。
子字线译码信号PXIDR被施加到第三P型MOS晶体管PM67的栅极端，而具有比电源电压VDD高的升高电压VPP被施加到源极端。
第二子字线驱动控制信号PXI被施加到第四P型MOS晶体管PM66的栅极端，而升高电压VPP被施加到源极端。即，第四P型MOS晶体管PM66的栅极端连接到第一反转器INV66的输出端。
当子字线译码信号PXI从低电平转到高电平而第二隔离信号BISR具有低电平时，第二节点N66保持升高电压VPP。即，第二节点N66继续保持当子字线译码信号PXI为低电平时提供的升高电压VPP。这样，可以防止第二节点N66变为浮动状态，并且不让第二子字线驱动控制信号PXIDR达到将会驱动连接到第二子字线驱动控制信号输出部分66的子字线驱动器(图6的SWDR0和SWDR1)的电压电平。第二子字线驱动控制信号PXIDR由第二反转器INV66变为低电平。
下面将描述根据本发明第二示范性实施例的SWD控制信号生成器PXID_GEN的操作。
当子字线译码信号PXI具有低电平时，N型MOS晶体管NM62关断，并且第一P型MOS晶体管PM65和第三P型MOS晶体管PM67导通。节点N64和N66变为升高电压VPP，并且节点N64和N66的电压被反转器INV64和INV66反转，从而第一和第二子字线驱动控制信号PXIDL和PXIDR变为低电平。在这种情况下，连接到第一和第二子字线驱动控制信号输出部分64和66的所有子字线驱动器SWD不操作。
当子字线译码信号PXI从低电平转为高电平，而第一隔离信号BISL具有高电平且第二隔离信号BISR具有低电平时，第一和第二子字线驱动控制信号输出部分64和66相互不同地操作。
首先，查看第一子字线驱动控制信号输出部分64，第一P型MOS晶体管PM65关断且第一N型MOS晶体管NM64导通，从而第一节点N64变为地电压VSS。第一反转器INV64接收第一节点N64的地电压VSS，并且输出反转信号作为第一子字线驱动控制信号PXIDL。第一子字线驱动控制信号PXIDL最好能够是升高电压VPP。在这种情况下，第二P型MOS晶体管PM64处于关断状态。
其次，查看第二子字线驱动控制信号输出部分66，第三P型MOS晶体管PM67关断且第二N型MOS晶体管NM66也关断。因而，第二节点N66保持当子字线译码信号PXI具有低电平时提供的升高电压VPP。第二反转器INV66接收第二节点N66的升高电压VPP，并且输出反转信号作为第二子字线驱动控制信号PXIDR。第二子字线驱动控制信号PXIDR被施加到第四P型MOS晶体管PM66的栅极端，并且第二节点N66继续保持升高电压VPP。
在SWD控制信号生成器PXID_GEN中，共享读出放大器(图4)的子存储单元阵列116和118(图4)之一接收用于与读出放大器SA连接的第一隔离信号BISL，从而第一子字线驱动控制信号PXIDL具有升高电压VPP，第一子字线驱动控制信号PXIDL用于驱动对应于图4所示的子存储单元阵列118的子字线驱动器SWDL0和SWDL1(图4)。图4所示的子存储单元阵列116接收第二隔离信号BISR，从而第二子字线驱动控制信号PXIDR具有地电压VSS，第二子字线驱动控制信号PXIDR用于驱动对应于图4所示的子存储单元阵列116的子字线驱动器SWDR0和SWDR1(图4)。在这种情况下，第四P型MOS晶体管PM66继续提供升高电压VPP给第二节点N66，从而第二子字线驱动控制信号PXIDR保持低电平。这样，可以防止第二节点N66降低到一定电压电平以下，从而可以防止第二子字线驱动控制信号PXIDR具有升高电压VPP。
下面将参照图4到6描述SWD控制方法。
在采用共享读出放大器系统的半导体存储器件中使用子字线驱动控制信号PXIDL和PXIDR控制子字线驱动器SWD的方法包括：将子字线驱动控制信号PXIDL施加到对应于利用隔离信号BISL、BISR与读出放大器SA相连的子存储单元阵列的字线驱动器SWD；以及施加子字线驱动控制信号PXIDR(而不施加子字线驱动控制信号PXIDL)到对应于未与读出放大器SA相连的其余子存储单元阵列的字线驱动器。
如上面所述，隔离信号BISL和BISR分别对应于用于连接共享读出放大器SA的子存储单元阵列116和118中的一个与读出放大器的第一隔离信号BISL、和用于断开其余子存储单元阵列与读出放大器SA的第二隔离信号BISR。
如上所述，根据本发明的第一示范性实施例，本发明的SWD控制方法包括：接收第二隔离信号BISR，并且将子字线驱动控制信号PXIDL施加到对应于与读出放大器SA相连的子存储单元阵列118的子字线驱动器SWDL0和SWDL1；以及接收第一隔离信号BISL，并且将子字线驱动控制信号PXIDR施加到对应于与读出放大器SA断开的子存储单元阵列116的子字线驱动器SWDR0和SWDR1。
如上所述，根据本发明的第二示范性实施例，SWD控制方法包括：接收第一隔离信号BISL，并且将子字线驱动控制信号PXIDL施加到对应于与读出放大器SA相连的子存储单元阵列118的子字线驱动器SWDL0和SWDL1；以及接收第二隔离信号BISR，并且将子字线驱动控制信号PXIDR施加到对应于与读出放大器SA断开的子存储单元阵列116的子字线驱动器SWDR0和SWDR1。
通过使用根据本发明示范性实施例的半导体存储器件的SWD控制信号生成器，可以控制对应于与读出放大器相连的子存储单元阵列的子字线驱动器来与对应于与读出放大器断开的子存储单元阵列的子字线驱动器区分开。因此，可以降低SWD控制信号生成器的负载。
如上所述，根据本发明的示范性实施例，具有由隔离信号控制的子字线驱动器控制信号发生器的半导体存储器件降低子字线驱动器控制信号生成器的负载。
此外，可以降低子字线驱动器控制信号生成器的负载而不必使用隔离信号之外的特定信号。
此外，由于降低了子字线驱动器控制信号生成器的负载，因此可以大大减少操作半导体存储器件的功耗。特别地，可以增强要求低功耗环境的移动系统等的工作特性。
本发明的实施例可以以多种方式实践。下面是对这些实施例中的一些进行的示范性、非限制性的描述。
根据本发明的一个方面，一种具有子字线驱动器的半导体存储器件(子字线驱动器用于选择性地将子字线之一与主字线相连、并且将具有比电源电压高的电平的升高电压施加到所选的子字线)包括子字线驱动器控制信号生成器，用于接收施加的用来将读出放大器与连接到构成半导体存储器件存储单元阵列的存储单元的位线电隔离的隔离信号，并且生成驱动器控制信号来确定子字线驱动器是否工作。
子字线驱动器控制信号生成器可以不操作与连接到由隔离信号电隔离的位线的存储单元相对应的子字线驱动器。
根据本发明的另一方面，一种半导体存储器件，具有这样的结构：子存储单元阵列共享读出放大器，子存储单元阵列具有以矩阵形式排列的多个单位存储单元，所述半导体存储器件包括位线隔离部分、子字线驱动器和子字线驱动器控制信号生成器。
位线隔离部分由隔离信号控制并且紧邻读出放大器放置，用来将读出放大器与共享读出放大器的子存储单元阵列之一隔离开。
多个子字线驱动器在选择连接到相应子字线的存储单元时将子字线电压施加到相应子字线上，并且被分别对应于共享读出放大器的子存储单元阵列地分配并放置。
子字线驱动器控制信号生成器接收用来选择所选子存储单元阵列的相应子字线的子字线译码信号以及隔离信号，从而激活对应于与读出放大器相连的子存储单元阵列的子字线驱动器之一，并且停用其余子字线驱动器。
子字线驱动器控制信号生成器可以在与形成读出放大器的区域相邻的结合区域处形成。
子字线驱动器控制信号生成器可以包括升压供给部分，用于当子字线译码信号具有高电平时输出具有比电源电压高的电平的升高电压。
子字线驱动器控制信号生成器可以包括第一子字线驱动控制信号输出部分。
第一子字线驱动控制信号输出部分通过第一P型MOS晶体管接收隔离信号当中的第二隔离信号，第二隔离信号用于在共享读出放大器的子存储单元阵列和读出放大器之间进行隔离，
在第一子字线驱动控制信号输出部分中，将升高电压供给部分的输出电压施加到第一P型MOS晶体管的源极端，并且第一P型MOS晶体管的漏极端连接到第一N型MOS晶体管的漏极端。
在第一子字线驱动控制信号输出部分中，将子字线译码信号的反转信号施加到第一N型MOS晶体管的栅极端，并且将地电压施加到第一N型MOS晶体管的源极端。
第一子字线驱动控制信号输出部分输出第一P型MOS晶体管的漏极端和第一N型MOS晶体管的漏极端之间提供的第一节点的电压。
此外，子字线驱动器控制信号生成器可以包括第二子字线驱动器控制信号输出部分。
第二子字线驱动器控制信号输出部分通过第二P型MOS晶体管的栅极端接收隔离信号当中的第一隔离信号，第一隔离信号用于在共享读出放大器的子存储单元阵列和读出放大器之间进行连接。
在第二子字线驱动器控制信号输出部分中，将升高电压供给部分的输出电压施加到第二P型MOS晶体管的源极端，并且第二P型MOS晶体管的漏极端连接到第二N型MOS晶体管的漏极端。
在第二子字线驱动器控制信号输出部分中，子字线译码信号的反转信号施加到第二N型MOS晶体管的栅极端，并且将地电压施加到第二N型MOS晶体管的源极端。
第二子字线驱动器控制信号输出部分输出第二P型MOS晶体管的漏极端和第二N型MOS晶体管的漏极端之间提供的第二节点的电压。
子字线驱动器控制信号生成器可以包括：第一浮动防止部分，用于防止第一节点的浮动；和第二浮动防止部分，用于防止第二节点的浮动。
当第一P型MOS晶体管未导通时，第一浮动防止部分将地电压提供给第一节点，而当第二P型MOS晶体管未导通时，第二浮动防止部分将地电压提供给第二节点。
第二浮动防止部分可以由第二隔离信号控制。
根据本发明的另一方面，一种半导体存储器件具有这样的结构：子存储单元阵列共享读出放大器，子存储单元阵列具有以矩阵形式排列的多个单位存储单元的结构，所述半导体存储器件包括子字线驱动器控制信号生成器。
子字线驱动器控制信号生成器响应第一和第二隔离信号，第一隔离信号用于在共享读出放大器的子存储单元阵列之一与读出放大器之间进行连接，而第二隔离信号用于在另一子存储单元阵列与读出放大器之间进行隔离，并且子字线驱动器控制信号生成器响应于用来选择相应子字线的子字线译码信号，生成子字线驱动控制信号，激活对应于与读出放大器相连的子存储单元阵列的子字线驱动器之一。
子字线驱动器控制信号生成器可以包括第一子字线驱动控制信号输出部分和第二子字线驱动控制信号输出部分。
第一子字线驱动控制信号输出部分接收第一隔离信号，并且将第一子字线驱动器控制信号提供给对应于与读出放大器相连的子存储单元阵列的子字线驱动器；第二子字线驱动控制信号输出部分接收第二隔离信号，并且将第二子字线驱动器控制信号提供给对应于与读出放大器相连的所述子存储单元阵列之外的子存储单元阵列的子字线驱动器。
第一子字线驱动控制信号输出部分可以包括：第一N型MOS晶体管，当子字线译码信号具有高电平时其由第一隔离信号导通，使得第一节点具有地电压，第一节点是第一P型MOS晶体管的漏极端和第二P型MOS晶体管的漏极端之间的节点；和第一反转器，用于反转第一节点的电压，并且输出第一子字线驱动控制信号。
将子字线译码信号施加到第一P型MOS晶体管的栅极端，并且将具有比电源电压高的电平的升高电压施加到其源极端。将第一子字线驱动控制信号施加到第二P型MOS晶体管的栅极端，并且将升高电压施加到其源极端。
当子字线译码信号具有低电平时，第一节点具有升高电压，从而第一子字线驱动控制信号可以变为低电平。
第二子字线驱动控制信号输出部分可以包括：第二N型MOS晶体管，当子字线译码信号具有高电平时其由第二隔离信号导通，使得第二节点具有升高电压，第二节点是第三P型MOS晶体管的漏极端和第四P型MOS晶体管的漏极端之间的节点；和第二反转器，用于反转第二节点的电压，并且输出第二子字线驱动控制信号。
将子字线译码信号施加到第三P型MOS晶体管的栅极端，并且将具有比电源电压高的电平的升高电压施加到其源极端。将第二子字线驱动控制信号施加到第四P型MOS晶体管的栅极端，并且将升高电压施加到其源极端。
当子字线译码信号具有低电平时，第二节点具有升高电压，从而第二子字线驱动控制信号可以变为低电平。
根据本发明的再一个方面，一种在具有子字线驱动器的半导体存储器件中控制子字线驱动器的方法，所述子字线驱动器用于选择性地将子字线之一与主字线相连、并且将具有比电源电压高的电平的升高电压施加到所选的子字线，所述方法包括：使用提供的用来将读出放大器与连接到构成半导体存储器件存储单元阵列的存储单元的位线电隔离的隔离信号，确定子字线驱动器是否工作。
根据本发明的再一个方面，在具有这样的结构的半导体存储器件中：子字线驱动器被单独对应于共享读出放大器的子存储单元阵列分配和放置，子子字线驱动器用于当连接到相应存储单元的子字线被选择时将子字线电压施加到相应子字线上；一种使用子字线驱动器控制信号控制子字线驱动器的方法包括：响应第一和第二隔离信号，第一隔离信号用于在共享读出放大器的子存储单元阵列之一与读出放大器之间进行连接，而第二隔离信号用于在另一子存储单元阵列与读出放大器之间进行隔离；并且响应于用来选择相应子字线的子字线译码信号，激活对应于与读出放大器相连的子存储单元阵列的子字线驱动器之一。
本领域技术人员应当明白，在不背离本发明宗旨或范围的前提下可以对本发明进行修改和变型。因此，本发明意图涵盖任何落入所附权利要求书及其等效物范围内的本发明的这些修改和变型。因此，这些和其他改变和修改被看作在由所附权利要求书限定的本发明的真正宗旨和范围之内。

Claims (20)

1.一种具有子字线驱动器的半导体存储器件，子字线驱动器用于选择性地将子字线之一与主字线相连、并且将具有比电源电压高的电平的升高电压施加到所选的子字线，所述半导体存储器件包括：
子字线驱动器控制信号生成器，用于接收施加的用来将读出放大器与连接到构成半导体存储器件存储单元阵列的存储单元的位线电隔离的隔离信号，并且生成驱动器控制信号来确定子字线驱动器是否工作。
2.如权利要求1所述的器件，其中，子字线驱动器控制信号生成器不操作与连接到由隔离信号电隔离的位线的存储单元相对应的子字线驱动器。
3.一种半导体存储器件，具有这样的结构：子存储单元阵列共享读出放大器，子存储单元阵列具有以矩阵形式排列的多个单位存储单元，所述半导体存储器件包括：
位线隔离部分，其由隔离信号控制并且紧邻读出放大器放置，用来将读出放大器与共享读出放大器的子存储单元阵列之一隔离开；
多个子字线驱动器，其被分别对应于共享读出放大器的子存储单元阵列地分配并放置；和
子字线驱动器控制信号生成器，用于接收用来选择所选子存储单元阵列的相应子字线的子字线译码信号以及隔离信号，从而激活对应于与读出放大器相连的子存储单元阵列的子字线驱动器之一，并且停用其余子字线驱动器。
4.如权利要求3所述的器件，其中，子字线驱动器控制信号生成器在与形成读出放大器的区域相邻的结合区域处形成。
5.如权利要求4所述的器件，其中，子字线驱动器控制信号生成器包括升压供给部分，用于当子字线译码信号具有高电平时输出具有比电源电压高的电平的升高电压。
6.如权利要求5所述的器件，其中，子字线驱动器控制信号生成器包括第一子字线驱动控制信号输出部分，其中：
将隔离信号当中的第二隔离信号施加到第一P型金属氧化物半导体(MOS)晶体管的栅极端，第二隔离信号用于在共享读出放大器的子存储单元阵列和读出放大器之间进行隔离，
将升高电压供给部分的输出电压施加到第一P型MOS晶体管的源极端，
将第一P型MOS晶体管的漏极端连接到第一N型MOS晶体管的漏极端，
将子字线译码信号的反转信号施加到第一N型MOS晶体管的栅极端，
将地电压施加到第一N型MOS晶体管的源极端，以及
输出第一P型MOS晶体管的漏极端和第一N型MOS晶体管的漏极端之间的第一节点的电压。
7.如权利要求6所述的器件，其中，子字线驱动器控制信号生成器包括第二子字线驱动器控制信号输出部分，其中：
将隔离信号当中的第一隔离信号施加到第二P型MOS晶体管的栅极端，第一隔离信号用于在共享读出放大器的子存储单元阵列和读出放大器之间进行连接，
将升高电压供给部分的输出电压施加到第二P型MOS晶体管的源极端，
第二P型MOS晶体管的漏极端连接到第二N型MOS晶体管的漏极端，
将子字线译码信号的反转信号施加到第二N型MOS晶体管的栅极端，
将地电压施加到第二N型MOS晶体管的源极端，以及
输出第二P型MOS晶体管的漏极端和第二N型MOS晶体管的漏极端之间的第二节点的电压。
8.如权利要求7所述的器件，其中，子字线驱动器控制信号生成器包括：
第一浮动防止部分，用于防止第一节点的浮动；和
第二浮动防止部分，用于防止第二节点的浮动。
9.如权利要求8所述的器件，其中，当第一P型MOS晶体管未导通时，第一浮动防止部分将地电压提供给第一节点。
10.如权利要求9所述的器件，其中，当第二P型MOS晶体管未导通时，第二浮动防止部分将地电压提供给第二节点。
11.如权利要求10所述的器件，其中，第二浮动防止部分由第二隔离信号控制。
12.一种半导体存储器件，具有这样的结构：子存储单元阵列共享读出放大器，子存储单元阵列具有以矩阵形式排列的多个单位存储单元的结构，所述半导体存储器件包括：
子字线驱动器控制信号生成器，
其响应第一和第二隔离信号，第一隔离信号用于在共享读出放大器的子存储单元阵列之一与读出放大器之间进行连接，而第二隔离信号用于在另一子存储单元阵列与读出放大器之间进行隔离，并且
其响应于用来选择相应子字线的子字线译码信号，生成子字线驱动控制信号，激活对应于与读出放大器相连的子存储单元阵列的子字线驱动器之一。
13.如权利要求12所述的器件，其中，子字线驱动器控制信号生成器包括：
第一子字线驱动控制信号输出部分，用于接收第一隔离信号，并且将第一子字线驱动器控制信号提供给对应于与读出放大器相连的子存储单元阵列的子字线驱动器；和
第二子字线驱动控制信号输出部分，用于接收第二隔离信号，并且将第二子字线驱动器控制信号提供给对应于与读出放大器相连的所述子存储单元阵列之外的子存储单元阵列的子字线驱动器。
14.如权利要求13所述的器件，其中，第一子字线驱动控制信号输出部分包括：
第一N型MOS晶体管，当子字线译码信号具有高电平时其由第一隔离信号导通，使得第一节点具有地电压，第一节点是第一P型MOS晶体管的漏极端和第二P型MOS晶体管的漏极端之间的节点；和
第一反转器，用于反转第一节点的电压，并且输出第一子字线驱动控制信号。
15.如权利要求14所述的器件，其中，将子字线译码信号施加到第一P型MOS晶体管的栅极端，并且将具有比电源电压高的电平的升高电压施加到其源极端，将第一子字线驱动控制信号施加到第二P型MOS晶体管的栅极端，并且将升高电压施加到其源极端。
16.如权利要求15所述的器件，其中，当子字线译码信号具有低电平时，第一节点具有升高电压，并且第一子字线驱动控制信号变为低电平。
17.如权利要求16所述的器件，其中，第二子字线驱动控制信号输出部分包括：
第二N型MOS晶体管，当子字线译码信号具有高电平时其由第二隔离信号导通，使得第二节点具有升高电压，第二节点是第三P型MOS晶体管的漏极端和第四P型MOS晶体管的漏极端之间的节点；和
第二反转器，用于反转第二节点的电压，并且输出第二子字线驱动控制信号。
18.如权利要求17所述的器件，其中，将子字线译码信号施加到第三P型MOS晶体管的栅极端，并且将具有比电源电压高的电平的升高电压施加到其源极端，将第二于字线驱动控制信号施加到第四P型MOS晶体管的栅极端，并且将升高电压施加到其源极端。
19.如权利要求18所述的器件，其中，当子字线译码信号具有低电平时，第二节点具有升高电压，并且第二子字线驱动控制信号变为低电平。
20.一种在具有子字线驱动器的半导体存储器件中控制子字线驱动器的方法，所述子字线驱动器用于选择性地将子字线之一与主字线相连、并且将具有比电源电压高的电平的升高电压施加到所选的子字线，所述方法包括：
使用提供的用来将读出放大器与连接到构成半导体存储器件存储单元阵列的存储单元的位线电隔离的隔离信号，确定子字线驱动器是否工作。
CNA2006100061689A 2005-01-28 2006-01-25 半导体存储器件和控制其子字线驱动器的方法 Pending CN1811983A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR7969/05 2005-01-28
KR20050007969 2005-01-28
KR70859/05 2005-08-03

Publications (1)

Publication Number Publication Date
CN1811983A true CN1811983A (zh) 2006-08-02

Family

ID=36844838

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2006100061689A Pending CN1811983A (zh) 2005-01-28 2006-01-25 半导体存储器件和控制其子字线驱动器的方法

Country Status (3)

Country Link
KR (1) KR100610026B1 (zh)
CN (1) CN1811983A (zh)
TW (1) TW200723306A (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102610271A (zh) * 2011-01-20 2012-07-25 台湾积体电路制造股份有限公司 有字线段访问的存储器
CN106611616A (zh) * 2015-10-26 2017-05-03 爱思开海力士有限公司 非易失性存储器件
CN111798897A (zh) * 2019-04-08 2020-10-20 美光科技公司 用于控制半导体装置中的驱动信号的设备及方法
CN112133346A (zh) * 2019-06-24 2020-12-25 美光科技公司 用于控制字线放电的设备和方法
US11990175B2 (en) 2022-04-01 2024-05-21 Micron Technology, Inc. Apparatuses and methods for controlling word line discharge

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100894103B1 (ko) * 2007-12-18 2009-04-20 주식회사 하이닉스반도체 비트라인 격리 제어 회로
KR100934858B1 (ko) 2008-03-19 2009-12-31 주식회사 하이닉스반도체 반도체 메모리 장치
US10818341B1 (en) * 2019-06-07 2020-10-27 Nanya Technology Corporation Sub-word line driver circuit with variable-thickness gate dielectric layer, semiconductor memory device having the same and method of forming the same
CN114649005A (zh) 2021-02-09 2022-06-21 台湾积体电路制造股份有限公司 存储器件

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102610271A (zh) * 2011-01-20 2012-07-25 台湾积体电路制造股份有限公司 有字线段访问的存储器
CN106611616A (zh) * 2015-10-26 2017-05-03 爱思开海力士有限公司 非易失性存储器件
CN106611616B (zh) * 2015-10-26 2020-10-16 爱思开海力士有限公司 非易失性存储器件
CN111798897A (zh) * 2019-04-08 2020-10-20 美光科技公司 用于控制半导体装置中的驱动信号的设备及方法
CN111798897B (zh) * 2019-04-08 2024-05-31 美光科技公司 用于控制半导体装置中的驱动信号的设备及方法
CN112133346A (zh) * 2019-06-24 2020-12-25 美光科技公司 用于控制字线放电的设备和方法
CN112133346B (zh) * 2019-06-24 2024-04-26 美光科技公司 用于控制字线放电的设备和方法
US11990175B2 (en) 2022-04-01 2024-05-21 Micron Technology, Inc. Apparatuses and methods for controlling word line discharge

Also Published As

Publication number Publication date
TW200723306A (en) 2007-06-16
KR20060087372A (ko) 2006-08-02
KR100610026B1 (ko) 2006-08-08

Similar Documents

Publication Publication Date Title
CN1811983A (zh) 半导体存储器件和控制其子字线驱动器的方法
CN1210341A (zh) 带有对用于选择存储单元的辅助字线的控制的半导体存储器件
CN1119812C (zh) 半导体存储器
CN1581358A (zh) 存储器及其驱动方法
CN1822213A (zh) 半导体存储器件
CN1892904A (zh) 半导体存储器件
CN101047022A (zh) 用于避免由于分段字线驱动器电路中的浮动字线而导致的失灵的本地字线驱动器电路
CN1479313A (zh) 半导体存储器装置以及半导体集成电路
CN1414563A (zh) 半导体器件
CN1591683A (zh) 数据输出驱动器
CN1577620A (zh) 半导体存储装置
CN1992069A (zh) 最小化读出放大器和字线驱动器面积的半导体存储器件
JP6408872B2 (ja) 書込み補助電圧ブーストを使用したメモリ回路
CN1195862A (zh) 半导体存储装置
CN1571068A (zh) 半导体存储装置
CN1801395A (zh) 修复和运行存储器件的方法
US7274584B2 (en) Semiconductor memory device having wordline enable signal line and method of arranging the same
CN1469380A (zh) 存储装置
CN1892913A (zh) 驱动存储器设备的字线的电路和方法
CN1734665A (zh) 铁电存储器及其驱动方法
US20060171242A1 (en) Semiconductor memory device and method of controlling sub word line driver thereof
CN1941162A (zh) 共享感测放大器的半导体存储装置
CN1992074A (zh) 防止泄漏电流的行解码器及包括其的半导体存储器件
JP4112824B2 (ja) 半導体記憶装置
CN1956102A (zh) 半导体存储器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20060802