CN106611616A - 非易失性存储器件 - Google Patents

Abstract

一种非易失性存储器件，可以包括：多个存储块，每个存储块包括漏极选择线、字线和源极选择线；以及传输晶体管级，包括多个传输晶体管，所述多个传输晶体管串联形成在有源区中且适用于将字线电压传送到多个存储块之中的响应于块选择信号而被选中的存储块，其中，每个传输晶体管在一侧与第一相邻传输晶体管共享漏极，而在另一侧与第二相邻传输晶体管共享源极，以及其中，共享源极的成对的传输晶体管经由源极将字线驱动信号从其漏极传送到成对的字线，所述成对的字线包括在存储块之中的不同的存储块中。

Description

非易失性存储器件

相关申请的交叉引用

本申请要求于2015年10月26日在韩国知识产权局提交的第10-2015-0148412号韩国专利申请的优先权，该韩国专利申请通过引用全部合并于此。

技术领域

各个实施例总体而言涉及一种半导体存储器件，更具体地，涉及一种非易失性存储器件。

背景技术

可以利用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)的半导体材料来实现半导体存储器件。半导体存储器件一般分为易失性存储器件和非易失性存储器件。

易失性存储器件在断电时不保留储存的数据。易失性存储器件的示例包括SRAM(静态RAM)、DRAM(动态RAM)和SDRAM(同步DRAM)器件。非易失性存储器件即使在断电时也保留储存的数据。非易失性存储器件的示例包括ROM(只读存储器)、PROM(可编程ROM)、EPROM(可擦除可编程ROM)、EEPROM(电可擦除可编程ROM)、闪存、PRAM(相变RAM)、MRAM(磁阻RAM)、RRAM(电阻式RAM)以及FRAM(铁电RAM)器件。

发明内容

在实施例中，一种非易失性存储器件可以包括：多个存储块，每个存储块包括漏极选择线、字线和源极选择线；以及传输晶体管级，包括多个传输晶体管，所述多个传输晶体管串联形成在有源区中且适用于将字线电压传送到多个存储块之中的响应于块选择信号而被选中的存储块，其中，每个传输晶体管在一侧与第一相邻传输晶体管共享漏极，而在另一侧与第二相邻传输晶体管共享源极，以及其中，共享源极的成对的传输晶体管经由源极将字线驱动信号从其漏极传送到成对的字线，所述成对的字线包括在存储块之中的不同的存储块中。

附图说明

图1是说明根据本发明的实施例的非易失性存储器件的框图。

图2是说明根据本发明的实施例的图1所示的存储单元阵列中所包括的存储块的电路图。

图3是说明根据本发明的实施例的图1所示的存储单元阵列的一部分的透视图。

图4是示意性地说明根据本发明的实施例的图1所示的行译码器的配置的框图。

图5是示意性地说明根据本发明的实施例的图4所示的传输晶体管级的布局模式的示图。

图6是说明根据本发明的实施例的图5所示的第一有源区ACT1中设置的传输晶体管以及相关联的布线的布局结构的示图。

图7至图9是说明根据本发明的实施例的驱动信号线的各种布局模式的示图。

图10是说明根据本发明的实施例的第一存储块MB1的字线与第二存储块MB2的字线之间的关系的示图。

图11和图12是说明根据本发明的实施例的在图10中的第二存储块MB2的存储单元MC31被编程的情况下的偏压施加状态的示图。

图13是说明根据本发明的实施例的第一存储块MB1的字线与第二存储块MB2的字线之间的关系的示图。

图14是说明根据本发明的实施例的在图13中的第二存储块MB2的存储单元MC31被编程的情况下的偏压施加状态的示图。

图15是示意性地说明根据本发明的实施例的包括非易失性存储器件的存储系统的框图。

图16是示意性地说明根据本发明的实施例的包括非易失性存储器件的计算系统的框图。

具体实施方式

在下文中，参照附图来描述本发明的各个实施例。

参见图1，根据本发明的实施例提供了非易失性存储器件100。非易失性存储器件100可以包括存储单元阵列110、行译码器120、页缓冲器130、输入/输出缓冲器140、控制逻辑150以及电压发生器160。

存储单元阵列110可以经由多个字线WL耦接至行译码器120。存储单元阵列110还可以经由一个或更多个漏极选择线DSL和源极选择线SSL(下文中也总体称为选择线DSL、SSL)。存储单元阵列110经由多个位线BL耦接至页缓冲器130。

存储单元阵列110可以包括多个存储块。多个存储块中的每个可以对应于擦除单元。每个存储块可以包括多个单元串。单元串是串联耦接的存储单元的组。一个单元串中所包括的存储单元可以通过相同的选择晶体管来选择。

行译码器120可以响应于地址ADD来选择存储单元阵列110的存储块。行译码器120可以响应于地址ADD来选择选中的存储块的字线WL。行译码器120可以将来自电压发生器160的驱动信号传送到选中的存储块的选中的字线WL。行译码器120可以将驱动信号从电压发生器160传送至选择线DSL、SSL。具体地，例如，可以向选中的存储块的选中的字线WL提供高电压驱动信号。为了传送高电压驱动信号，行译码器120可以包括一个或更多个传输晶体管，该一个或更多个传输晶体管可以是或包括高电压晶体管。

根据实施例，可以通过修改传输晶体管的位置或布局结构来减小行译码器120的占据面积(footprint)，即，行译码器120所占的面积。

页缓冲器130可以根据非易失性存储器件的操作模式作为写入驱动器或感测放大器来操作。在编程操作中，页缓冲器130可以将与要编程的数据相对应的电压传送至存储单元阵列110的位线BL。在读取操作中，页缓冲器130经由位线BL来感测储存在选中的存储单元中的数据，并且可以将感测的数据传送至输入/输出缓冲器140。在擦除操作中，页缓冲器130可以将存储单元阵列110的位线BL浮置。

在编程操作中，输入/输出缓冲器140可以将从外部设备输入的数据传送至页缓冲器130。在读取操作中，输入/输出缓冲器140可以将从页缓冲器130提供的数据传输至外部设备。输入/输出缓冲器140可以将地址ADD或命令CMD传送至行译码器120或控制逻辑150。

控制逻辑150可以响应于从输入/输出缓冲器140传送的命令CMD，来控制页缓冲器130和电压发生器160，以访问选中的存储单元。

电压发生器160可以在控制逻辑150的控制下，产生要提供给选中的字线WL的电压S。在需要时，可以通过电压发生器产生不同电平的电压。电压发生器160可以一次产生要提供给一个或更多个字线的一个或更多个电压。电压发生器160可以在控制逻辑150的控制下，产生要提供给其中形成有多个存储单元的体(例如，阱区)的电压。要提供给各个字线WL的字线电压S的示例可以包括编程电压Vpgm、传输电压Vpass、选中读取电压Vrd和/或未选中读取电压Vread。电压发生器160可以产生选择信号DS、SS，选择信号DS、SS可以在读取操作和/或编程操作中分别提供给选择线DSL和SSL。例如，第一选择信号DS可以是用于选择单元串的控制信号，而第二选择信号SS可以是接地选择信号。

现在参见图2，提供了图1的存储单元阵列110中所包括的存储块MB的电路图。

作为示例，图2示出了存储单元阵列110可以是三维存储单元阵列。然而，要注意，存储单元阵列110可以被提供作为二维存储单元阵列。

存储块MB可以包括多个单元串CS11、CS12、CS21和CS22。多个单元串CS11、CS12、CS21和CS22中的每个可以包括相对于衬底(未示出)的主表面垂直地设置的漏极选择晶体管DST、源极选择晶体管SST以及多个存储单元DC和MC00至MC47。例如，每个单元串的各个部分可以在垂直方向上层叠。在单元串CS11、CS12、CS21和CS22的每个单元串中，存储单元DC和MC00至MC47可以串联耦接在漏极选择晶体管DST与源极选择晶体管SST之间。在存储单元DC和MC00至MC47之中，存储单元MC00至MC47可以表示用于储存有效数据的主存储单元。存储单元DC可以表示未用于储存有效数据的虚设存储单元。例如，虚设存储单元可以储存虚设数据。

多个单元串CS11、CS12、CS21和CS22的源极选择晶体管SST的栅极可以共同耦接至源极选择线SSL。源极选择晶体管SST的一端可以耦接至主存储单元MC47，另一端可以耦接至公共源极线CSL。

单元串CS11和CS12的漏极选择晶体管DST的栅极可以耦接至漏极选择线DSL1。类似地，单元串CS21和CS22的漏极选择晶体管DST的栅极可以耦接至漏极选择线DSL2。

单元串CS11和CS21的漏极选择晶体管DST的一端可以耦接至位线BL1，而另一端可以耦接至虚设存储单元DC。单元串CS12和CS22的漏极选择晶体管DST的一端可以耦接至位线BL2，而另一端可以耦接至虚设存储单元DC。

出于方便解释的目的，在下文的描述中，定义了行方向、列方向和高方向。

漏极选择线DSL1、DSL2延伸的方向可以是行方向RD。因此，例如，单元串CS11和CS12可以布置在行方向RD上，且可以形成第一行。或者，还例如，单元串CS21和CS22可以布置在行方向RD上，且可以形成第二行。

位线BL1、BL2延伸的方向可以是列方向CD。因此，例如，单元串CS11和CS21可以布置在列方向CD上，且可以形成第一列，而单元串CS12和CS22可以布置在列方向CD上，且可以形成第二列。

从源极选择晶体管SST至漏极选择晶体管DST的方向可以是高方向VD。

存储单元DC和MC00至MC47可以形成三维结构，因为它们布置在列方向CD和行方向RD上，且沿着高方向VD层叠。相同高度的主存储单元MC可以共同耦接至一个字线WL。不同高度的主存储单元MC可以耦接至不同的相应字线WL。类似地，相同高度的虚设存储单元DC可以共同耦接至一个虚设字线DWL。

相同行的漏极选择晶体管DST可以共同耦接至一个漏极选择线DSL1或DSL2，而不同行的漏极选择晶体管DST可以耦接至不同的相对应的漏极选择线DSL1和DSL2。相同列的漏极选择晶体管DST可以共同耦接至一个位线BL1或BL2，而不同列的漏极选择晶体管DST可以耦接至不同的相应的位线BL1和BL2。

作为示例，图2示出了存储块MB可以包括4个单元串CS11、CS12、CS21和CS22。然而，要注意，存储块MB的单元串的数量不限于这样的示例，可以在列方向CD或行方向RD上提供两个或更多个单元串。

另外，作为示例，图2示出了源极选择晶体管SST共同耦接至一个源极选择线SSL。然而，要注意，与漏极选择晶体管DST类似，存储块MB的结构可以改变，以及被应用为使得相同行的源极选择晶体管SST共同耦接至一个源极选择线，且不同行的源极选择晶体管SST分别耦接至不同的源极选择线。

另外，作为示例，图2示出了可以在每个单元串中提供一个漏极选择晶体管DST和一个源极选择晶体管SST。然而，要注意，可以在每个单元串中提供两个或更多个漏极选择晶体管或者两个或更多个源极选择晶体管。

另外，作为示例，图2示出了在每个单元串中包括一个虚设存储单元DC和48个主存储单元MC00至MC47。然而，要注意，可以在每个单元串中包括一个或更多个主存储单元，以及在每个单元串中可以不包括虚设存储单元或者可以包括两个或更多个虚设存储单元。

图3是图1所示的存储单元阵列110的一部分的透视图。

参见图3，存储单元阵列110可以包括自衬底10垂直地延伸例如突出的多个沟道11、沿着沟道11层叠的多个选择线DSL和SSL以及多个字线DWL和WL、以及与沟道11电耦接的位线BL。

沟道11的底端可以电耦接至衬底10。沟道11的顶端可以借助于位线接触(未示出)而电耦接至位线BL。位线BL可以在列方向CD上延伸。每个位线BL可以共同耦接至不同的存储块MB的沟道11。

存储单元阵列110可以包括在例如NAND快闪存储器件或电阻式存储器件的半导体存储器件中，该半导体存储器还可以包括设置在沟道11与字线DWL和WL之间的存储层(未示出)。

选择线DSL和SSL可以包括与衬底10相邻的源极选择线SSL和与位线BL相邻的漏极选择线DSL。字线DWL和WL可以包括设置在源极选择线SSL与漏极选择线DSL之间的主字线WL和虚设字线DWL。

例如，选择线DSL和SSL以及字线DWL和WL可以借助于接触插塞(未示出)而与金属线(未示出)电耦接。为了提供与接触插塞接触的衬垫，择择线DSL、SSL和字线DWL、WL可以呈金属塔形式层叠，使得选择线DSL、SSL和字线DWL、WL的边沿可以以阶梯形式暴露。选择线DSL、SSL和字线DWL、WL的暴露的边沿可以称为削减区域(slimming region)。

漏极选择线DSL可以具有在与位线BL交叉的方向上延伸的线的形式。例如，位线BL可以在列方向CD上延伸，而漏极选择线DSL可以在行方向RD上延伸。

字线DWL、WL和源极选择线SSL可以由形成在行方向RD上的宽切断部12切断，且可以分成存储块MB。

通过上面参照图1所描述的电压发生器160产生的字线电压S可以被传送到字线DWL、WL。字线电压S可以包括编程电压Vpgm、未选中读取电压Vread、读取电压Vrd、传输电压Vpass和验证电压Vfy。未选中读取电压Vread可以是在读取操作中提供给未选中的字线的电压。读取电压Vrd可以是在读取操作中提供给选中的字线的电压。

编程电压Vpgm、传输电压Vpass或未选中读取电压Vread可以对应于相对高的电压。因此，能承受高电压的传输晶体管可以包括在上面参照图1描述的行译码器120中。

形成传输晶体管的高电压晶体管可以具有比低电压晶体管长的沟道，用于承受高电压，即，用于防止其源极和漏极之间的穿通。此外，高电压晶体管可以具有比低电压晶体管厚的栅氧化物层，用于承受高电压，即，用于承受在其栅极与其漏极之间或者在其栅极与其源极之间的高电势差。换言之，高电压晶体管会需要比低电压晶体管宽的芯片面积。

出于该原因，即使存储单元的尺寸可以经由精细处理而缩小，但仍不易减小用于提供高电压的传输晶体管的尺寸。示例性实施例提供了通过改变传输晶体管的布局而能够减少传输晶体管的占据面积的技术。

图4是示意性地说明图1所示的行译码器120的配置的框图。

图4从存储块MB1至MB4的操作的角度示出了行译码器120，且作为示例示出了行译码器120可以具有用于驱动4个存储块MB1至MB4的结构。

参见图4，行译码器120可以包括SI译码器121、块译码器122以及多个传输晶体管级123A至123D。

SI译码器121可以在输入的块地址对应于第一存储块MB1的情况下，输出字线驱动信号DPSA、SA<00:15>、SA<32:47>和SD<16:31>至全局字线GWL_A和GWL_D。SI译码器121可以在输入的块地址对应于第二存储块MB2的情况下，输出字线驱动信号DPSA、SA<00:15>、SA<32:47>和SD<16:31>至全局字线GWL_A和GWL_C。SI译码器121可以在输入的块地址对应于第三存储块MB3的情况下，输出字线驱动信号DPSB、SB<00:15>、SB<32:47>和SC<16:31>至全局字线GWL_B和GWL_C。SI译码器121可以在输入的块地址对应于第四存储块MB4的情况下，输出字线驱动信号DPSB、SB<00:15>、SB<32:47>和SD<16:31>至全局字线GWL_B和GWL_D。

块译码器122可以响应于块地址来将多个块选择信号BLKWL1至BLKWL4中的一个使能。传输晶体管级123A至123D之中的一个传输晶体管级可以由使能的块选择信号BLKWL来驱动。

传输晶体管级123A至123D可以包括分别响应于块选择信号BLKWL1至BLKWL4而驱动的第一传输晶体管级123A至第四传输晶体管级123D。

第一传输晶体管级123A可以包括响应于第一块选择信号BLKWL1而驱动的多个传输晶体管。第一传输晶体管级123A中所包括的传输晶体管的漏极可以分别电耦接至全局字线GWL_A和GWL_D，第一传输晶体管级123A中所包括的传输晶体管的源极可以分别电耦接至第一存储块MB1的字线(未示出)。

在第一存储块MB1被选中的情况下，第一块选择信号BLKWL1可以由过块译码器122使能，字线驱动信号DPSA、SA<00:15>、SA<32:47>和SD<16:31>可以从SI译码器121提供到全局字线GWL_A和GWL_D。第一传输晶体管级123A的传输晶体管可以响应于使能的第一块选择信号BLKWL1而导通，以及可以将字线驱动信号DPSA、SA<00:15>、SA<32:47>和SD<16:31>传送至第一存储块MB1的字线。

第二传输晶体管级123B可以包括响应于第二块选择信号BLKWL2而驱动的多个传输晶体管。第二传输晶体管级123B中所包括的传输晶体管的漏极可以分别电耦接至全局字线GWL_A和GWL_C，第二传输晶体管级123B中所包括的传输晶体管的源极可以分别电耦接至第二存储块MB2的字线(未示出)。

在第二存储块MB2被选中的情况下，第二块选择信号BLKWL2可以由块译码器122使能，字线驱动信号DPSA、SA<00:15>、SA<32:47>和SD<16:31>可以从SI译码器121提供到全局字线GWL_A和GWL_C。第二传输晶体管级123B的传输晶体管可以响应于使能的第二块选择信号BLKWL2而导通，以及可以将字线驱动信号DPSA、SA<00:15>、SA<32:47>和SC<16:31>传送至第二存储块MB2的字线。

第三传输晶体管级123C可以包括响应于第三块选择信号BLKWL3而驱动的多个传输晶体管。第三传输晶体管级123C中所包括的传输晶体管的漏极可以分别电耦接至全局字线GWL_B和GWL_C。第三传输晶体管级123C中所包括的传输晶体管的源极可以分别电耦接至第三存储块MB3的字线(未示出)。

在第三存储块MB3被选中的情况下，第三块选择信号BLKWL3可以由块译码器122使能，字线驱动信号DPSB、SB<00:15>、SB<32:47>和SC<16:31>可以从SI译码器121提供到全局字线GWL_B和GWL_C。第三传输晶体管级123C的传输晶体管可以响应于使能的第三块选择信号BLKWL3而导通，以及可以将字线驱动信号DPSB、SB<00:15>、SB<32:47>和SC<16:31>传送至第三存储块MB3的字线。

第四传输晶体管级123D可以包括响应于第四块选择信号BLKWL4而驱动的多个传输晶体管。第四传输晶体管级123D中所包括的传输晶体管的漏极可以分别电耦接至全局字线GWL_B和GWL_D。第四传输晶体管级123D中所包括的传输晶体管的源极可以分别电耦接至第四存储块MB4的字线(未示出)。

在第四存储块MB4被选中的情况下，第四块选择信号BLKWL4可以由块译码器122使能，字线驱动信号DPSB、SB<00:15>、SB<32:47>和SD<16:31>可以从SI译码器121提供到全局字线GWL_B和GWL_D。第四传输晶体管级123D的传输晶体管可以响应于使能的第四块选择信号BLKWL4而导通，以及可以将字线驱动信号DPSB、SB<00:15>、SB<32:47>和SD<16:31>传送至第四存储块MB4的字线。

如下文将参照图5至图9所描述的，可以在每个有源区中形成多个传输晶体管。形成在每个有源区中的传输晶体管可以串联耦接，而彼此相邻的传输晶体管可以共享源极或漏极。

另外，形成在每个有源区中的传输晶体管可以以着这样的方式来设置：由相同的块选择信号BLKWL驱动的传输晶体管不彼此相邻，以及由不同的块选择信号BLKWL驱动的传输晶体管彼此相邻。因此，由不同的块选择信号BLKWL驱动的成对的传输晶体管可以共享一个漏极，以及由不同的块选择信号BLKWL驱动的成对的传输晶体管可以共享一个源极。

在图4中，示出了字线驱动信号DPSA、SA<00:15>、SA<32:47>、DPSB、SB<00:15>、SB<32:47>、SC<16:31>和SD<16:31>每个可以被共同提供给由不同的块选择信号BLKWL驱动的成对的传输晶体管的漏极。这意味着由不同的块选择信号BLKWL驱动的每对传输晶体管可以共享一个漏极。

在图4中，附图标记L1和L2所指示的线表示由不同的块选择信号BLKWL驱动的每对传输晶体管可以共享源极。具体地，要注意，线L1和L2可以不是诸如布线的物理耦接元件，但可以表示共享源极的传输晶体管的电耦接状态。

根据实施例，可以通过在每个有源区中形成多个传输晶体管来减小非有源区，这减小了传输晶体管的有效面积。因此，存储器件的芯片尺寸可以减小。下面将参照图5至图9详细描述这种技术特征。

图5是示意性地说明在图4中示出的传输晶体管级123A至123D中所包括的传输晶体管的布局模式的示图。

参见图5，多个存储块MB1至MB4可以布置在列方向CD上。

如上参照图2和图3所描述的，在存储块MB1至MB4中的每个存储块中，可以形成三维布置的包括漏极选择晶体管DST、多个存储单元DC和MC00至MC47以及源极选择晶体管SST的一个或更多个单元串。此外，在存储块MB1至MB4中的每个存储块中，可以形成与漏极选择晶体管DST、多个存储单元DC和MC00至MC47以及源极选择晶体管SST的栅极耦接且在高方向VD上层叠的漏极选择线DSL、多个字线DWL和WL00至WL47以及源极选择线SSL。

沿着列方向CD延伸的多个第一有源区ACT1至ACTm(m为大于或等于2的整数)可以形成在存储块MB1至MB4的一侧上。例如，第一有源区ACT1至ACTm可以具有沿着列方向CD延伸的线形。

被隔离层围绕作为衬底部分的第一有源区ACT1至ACTm可以布置在垂直于列方向CD的行方向RD上。

例如，在第一有源区ACT1至ACTm中的每个有源区中，可以在列方向CD上交替设置四个源极S和三个漏极D。栅极G1至G12可以设置在沿着列方向CD彼此相邻的漏极D与源极S之间。尽管图5作为示例示出在第一有源区ACT1至ACTm中的每个有源区中交替地设置四个源极S和三个漏极D，但要注意的是，可以在第一有源区ACT1至ACTm中的每个有源区中提供交替地设置的三个或更多个源极S以及两个或更多个漏极D。

栅极G1至G6可以沿着行方向RD并排地横贯第一有源区ACT1至ACTk，栅极G7至G12可以沿着行方向RD并排地横贯第一有源区ACTk+1至ACTm。

可以向在列方向CD上彼此相邻的栅极输入不同的块选择信号BLKWL。例如，第一块选择信号BLKWL1可以输入至栅极G2，第二块选择信号BLKWL2可以输入至在列方向CD上与栅极G2相邻的栅极G1和G3。

在传输晶体管级123A至123D中，可以额外形成具有与第一有源区ACT1至ACTm不同形状的第二有源区ACTm+1和ACTm+2。不同于第一有源区ACT1至ACTm，在第二有源区ACTm+1和ACTm+2中的每个有源区中，可以形成一个漏极D和两个源极S。尽管图5作为示例示出了在第二有源区ACTm+1和ACTm+2中的每个有源区中形成两个源极S和一个漏极D，但要注意，可以在第二有源区ACTm+1和ACTm+2中的每个有源区中形成一个源极S和一个漏极D。

可以在形成于第二有源区ACTm+1中的漏极D与源极S之间设置栅极G13和G14，可以在形成于第二有源区ACTm+2中的漏极D与源极S之间设置栅极G15和G16。栅极G13和G14可以沿着行方向RD并排地横贯第二有源区ACTm+1。栅极G15和G16可以沿着行方向RD并排地横贯第二有源区ACTm+2。

不同的块选择信号BLKWL可以输入至横贯第二有源区ACTm+1和ACTm+2中的每个有源区的两个栅极G。例如，第一块选择信号BLKWL1可以输入至栅极G13和G14中的横贯第二有源区ACTm+1的一个栅极G13，第二块选择信号BLKWL2可以输入至另一个栅G14。另外，第三块选择信号BLKWL3可以输入至栅极G15和G16中的横贯第二有源区ACTm+2的一个栅极G15，第四块选择信号BLKWL4可以输入至另一个栅G16。

可被输入第一块选择信号BLKWL1的栅极G2、G7、G9和G13与设置在它们两端的源极S和漏极D一起构成传输晶体管TR1，传输晶体管TR1用于将字线驱动信号传送至第一存储块MB1。可被输入第二块选择信号BLKWL2的栅极G1、G3、G8和G14与设置在它们两端的源极S和漏极D一起构成传输晶体管TR2，传输晶体管TR2用于将字线驱动信号传送至第二存储块MB2。可被输入第三块选择信号BLKWL3的栅极G4、G6、G11和G15与设置在它们两端的源极S和漏极D一起构成传输晶体管TR3，传输晶体管TR3用于将字线驱动信号传送至第三存储块MB3。可被输入第四块选择信号BLKWL4的栅极G5、G10、G12和G16与设置在它们的两端的源极S和漏极D一起构成传输晶体管TR4，传输晶体管TR4用于将字线驱动信号传送至第四存储块MB4。

在设置在第一有源区ACT1至ACTm中的传输晶体管中，设置在第一有源区ACT1至ACTm的内部的传输晶体管可以与相邻它们设置的传输晶体管共享源极S。此外，设置在第一有源区ACT1至ACTm的两端的传输晶体管不会与相邻它们设置的传输晶体管共享源极S。设置在第二有源区ACTm+1和ACTm+2中的传输晶体管不会与相邻它们设置的传输晶体管共享源极S。

不与其他传输晶体管共享源极S的传输晶体管，诸如设置在第一有源区ACT1至ACTm的两端的传输晶体管以及设置在第二有源区ACTm+1和ACTm+2中的传输晶体管，可以电耦接至与漏极选择晶体管DST相邻的2或3个存储单元的字线，以及可以分别将字线驱动信号传送至与漏极选择晶体管DST相邻的2或3个存储单元。

图6是说明与设置在图5的第一有源区ACT1中的传输晶体管相关联的布线的布局结构的示图。

与设置在其余的第一有源区ACT2至ACTm中的传输晶体管相关联的布线可以具有与图6所示的结构相似的布局结构。

参见图6，多个传输晶体管TR2_1、TR1、TR2_2、TR3_1、TR4和TR3_2可以设置在第一有源区ACT1中。传输晶体管TR2_1、TR1、TR2_2、TR3_1、TR4和TR3_2可以串联耦接，使得相邻的传输晶体管可以共享源极S和漏极D中的一个。因此，相邻的传输晶体管的源极S和漏极D可以具有相反的设置。

在共享漏极D或源极S的两个传输晶体管中，可以向它们各自的栅极G输入不同的块选择信号BLKWL。例如，在共享漏极D1的传输晶体管TR2_1和TR1中，第二块选择信号BLKWL2可以输入至传输晶体管TR2_1的栅极G1，而第一块选择信号BLKWL1可以输入至传输晶体管TR1的栅极G2。类似地，在共享源极S2的传输晶体管TR1和TR2_2中，第一块选择信号BLKWL1可以输入至传输晶体管TR1的栅极G2，而第二块选择信号BLKWL2可以输入至传输晶体管TR2_2的栅极G3。

可以在栅极G1至G6之上的金属层中形成沿着列方向CD延伸的全局字线GWL_A、GWL_D和GWL_B。全局字线GWL_A、GWL_D和GWL_B可以在列方向CD上传送从SI译码器121(见图4)提供的字线驱动信号SA<15>、SD<31>和SB<15>。

全局字线GWL_A可以经由接触插塞CNT1来电耦接至传输晶体管TR2_1和TR1的公共漏极D1，以及可以提供字线驱动信号SA<15>至公共漏极D1。全局字线GWL_D可以经由接触插塞CNT2来电耦接至传输晶体管TR2_2和TR3_1的公共漏极D2，以及可以提供字线驱动信号SD<31>至公共漏极D2。全局字线GWL_B可以经由接触插塞CNT3来电耦接至传输晶体管TR4和TR3_2的公共漏极D3，以及可以提供字线驱动信号SB<15>至公共漏极D3。

传输晶体管TR1和TR2_2的公共源极S2可以经由驱动信号线LWL_V1、LWL_H1和LWL_H2电耦接至第一存储块MB1的字线WL15和第二存储块MB2的字线WL31。传输晶体管TR1可以响应于第一块选择信号BLKWL1，经由源极S2以及驱动信号线LWL_V1、LWL_H1和LWL_H2将输入至传输晶体管TR1的漏极D1的字线驱动信号SA<15>传送至第一存储块MB1的字线WL15和第二存储块MB2的字线WL31。传输晶体管TR2_2可以响应于第二块选择信号BLKWL2，经由源极S2以及驱动信号线LWL_V1、LWL_H1和LWL_H2将输入至传输晶体管TR2_2的漏极D2的字线驱动信号SD<31>传送至第一存储块MB1的字线WL15和第二存储块MB2的字线WL31。

类似地，传输晶体管TR3_1和TR4的公共源极S3可以经由驱动信号线LWL_V2、LWL_H3和LWL_H4电耦接至第三存储块MB3的字线WL31和第四存储块MB4的字线WL15。传输晶体管TR3_1可以响应于第三块选择信号BLKWL3，经由源极S3以及驱动信号线LWL_V2、LWL_H3和LWL_H4将输入至传输晶体管TR3_1的漏极D2的字线驱动信号SD<31>传送至第三存储块MB3的字线WL31和第四存储块MB4的字线WL15。传输晶体管TR4可以响应于第四块选择信号BLKWL4，经由源极S3以及驱动信号线LWL_V2、LWL_H3和LWL_H4将输入至传输晶体管TR4的漏极D3的字线驱动信号SB<15>传送至第三存储块MB3的字线WL31和第四存储块MB4的字线WL15。

在与公共源极S2和S3中的每个公共源极电耦接的存储块MB的字线WL中，一个存储块MB的字线WL与其他存储块MB的字线WL可以在它们的层叠位置上彼此不同。例如，在电耦接至公共源极S2的第一存储块MB1的字线WL15和第二存储块MB2的字线WL31中，第一存储块MB1的字线WL15可以设置在比第二存储块MB2的字线WL31高的层中。类似地，在与公共源极S3电耦接的第三存储块MB3的字线WL31和第四存储块MB4的字线WL15中，第三存储块MB3的字线WL31可以设置在比第四存储块MB4的字线WL15低的层中。

由于共同耦接至一个公共源极的存储块的字线可以设置在不同的层中，所以可以以不同的模式向各个存储块施加字线驱动信号。因此，可以提供字线驱动信号(字线电压)，使得在另一存储块中执行编程操作时，在一个存储块中不发生干扰。这些特征稍后将参照图10至图12更详细地描述。

位于第一有源区ACT1两端的传输晶体管TR2_1和TR3_2可以由于位置问题而不与其他传输晶体管共享源极S。位于第一有源区ACT1的两端的传输晶体管TR2_1和TR3_2中的每个可以电耦接至存储块的字线中的一个字线，以及可以分别传送字线驱动信号至所述一个字线。

例如，传输晶体管TR2_1的源极S1可以经由驱动信号线LWL_V3和LWL_H5电耦接至第二存储块MB2的字线WL15，传输晶体管TR2_1可以响应于第二块选择信号BLKWL2，经由源极S1以及驱动信号线LWL_V3和LWL_H5，将输入至传输晶体管TR2_1的漏极D1的字线驱动信号SA<15>传送至第二存储块MB2的字线WL15。

类似地，传输晶体管TR3_2的源极S4可以经由驱动信号线LWL_V4和LWL_H6电耦接至第三存储块MB3的字线WL15，传输晶体管TR3_2可以响应于第三块选择信号BLKWL3，经由源极S4以及驱动信号线LWL_V4和LWL_H6，将输入至传输晶体管TR3_2的漏极D3的字线驱动信号SB<15>传送至第三存储块MB3的字线WL15。

不与其他传输晶体管共享源极S的传输晶体管，诸如传输晶体管TR2_1和TR3_2，可以电耦接至与漏极选择晶体管DST相邻的2或3个存储单元的字线，以及可以分别传送字线驱动信号至这些存储单元。这将在稍后参照图13和图14更详细地描述。

驱动信号线LWL_V1至LWL_V4和LWL_H1至LWL_H6可以电耦接在传输晶体管TR2_1、TR1、TR2_2、TR3_1、TR4和TR3_2的源极S1至S4与存储块MB1至MB4之间，以及可以将提供给传输晶体管TR2_1、TR1、TR2_2、TR3_1、TR4和TR3_2的源极S1至S4的字线驱动信号SA<15>、SD<31>和SB<15>传送至存储块MB1至MB4。

驱动信号线LWL_V1至LWL_V4和LWL_H1至LWL_H6可以包括例如用于在列方向CD上传送字线驱动信号SA<15>、SD<31>和SB<15>的第一信号线LWL_V1至LWL_V4以及用于在行方向RD上传送字线驱动信号SA<15>、SD<31>和SB<15>的第二信号线LWL_H1至LWL_H6。

第一信号线LWL_V1至LWL_V4可以形成在与全局字线GWL_A、GWL_D和GWL_B相同的金属层中，以及可以经由金属接触CNT4至CNT7电耦接至源极S1至S4。第二信号线LWL_H1至LWL_H6可以形成在例如第一信号线LWL_V1至LWL_V4之下的金属层中，以及可以经由金属接触(未示出)电耦接至第一信号线LWL_V1至LWL_V4和存储块MB的字线。

尽管图6作为示例示出了第一信号线LWL_V1至LWL_V4形成在与全局字线GWL_A、GWL_D和GWL_B相同的金属层中，以及第二信号线LWL_H1至LWL_H6形成在全局字线GWL_A、GWL_D和GWL_B之下的金属层中，但要注意，驱动信号线LWL_V1至LWL_V4和LWL_H1至LWL_H6的结构可以改变，以及被应用使得第一信号线LWL_V1至LWL_V4形成在与全局字线GWL_A、GWL_D和GWL_B不同的层中，或者第二信号线LWL_H1至LWL_H6形成在第一信号线LWL_V1至LWL_V4之上的金属层中。

第一信号线LWL_V可以电耦接至由相邻的传输晶体管共享的公共源极S2和S3中的每个。例如，第一信号线LWL_V1可以电耦接至公共源极S2，第一信号线LWL_V2可以电耦接至公共源极S3。因此，与传输晶体管不共享源极而需要将第一信号线LWL_V分别耦接至传输晶体管的源极的结构相比，第一信号线LWL_V的数量可以减少。

驱动信号线LWL_V和LWL_H的布局结构可以改变成各种形状，下面将参照图7至图9描述可替换的实施例。

图7至图9是说明驱动信号线LWL_V和LWL_H的各种布局模式的示图。

在参照图7至图9进行的如下描述中，将省略上文已参照图5和图6描述的对配置的重复描述。

参见图7，驱动信号线LWL_V和LWL_H的第一信号线LWL_V可以采用与第一有源区ACT1至ACTm叠置的方式设置在第一有源区ACT1至ACTm上。第一信号线LWL_V可以分别耦接至位于第一有源区ACT1至ACTm两端的边沿传输晶体管TR_EU1至TR_EUm和TR_ED1至TR_EDm的相应源极S。耦接至边沿传输晶体管TR_EU1至TR_EUm和TR_ED1至TR_EDm的第一信号线LWL_V每个可以经由第二信号线LWL_H而电耦接至存储块MB的字线中的一个字线。

边沿传输晶体管TR_EU1至TR_EUm和TR_ED1至TR_EDm每个可以与易受干扰的邻接漏极选择晶体管DST的最外部的主存储单元MC00和与主存储单元MC00相邻的存储单元DC和MC01的字线DWL、WL00和WL01中的一个电耦接，以及可以分别提供字线驱动信号至存储单元DC、MC00和MC01的字线DWL、WL00和WL01。

与边沿传输晶体管TR_EU1至TR_EUm和TR_ED1至TR_EDm类似，设置在图5的第二有源区ACTm+1和ACTm+2中的每个传输晶体管可以与存储单元DC、MC00和MC01的字线DWL、WL00和WL01中的一个电耦接。

参见图8，位于第一有源区ACT1至ACTm两端的边沿传输晶体管TR_EU1至TR_EUm和TR_ED1至TR_EDm可以成对，使得每对边沿传输晶体管可以由不同的块选择信号BLKWL来驱动。每对边沿传输晶体管可以电耦接至第一信号线LWL_V。每个第一信号线LWL_V可以经由两个第二信号线LWL_H而与不同的存储块MB中所包括的成对的字线电耦接。例如，由第三块选择信号BLKWL3驱动的第一边沿传输晶体管TR_EU1和由第四块选择信号BLKWL4驱动的第K+1边沿传输晶体管TR_EUk+1可以彼此成对，以及可以电耦接至第一信号线LWL_V。第一信号线LWL_V可以经由两个第二信号线LWL_H与包括在第三存储块MB3中的字线和包括在第四存储块MB4中的字线电耦接。

因此，由于为两个边沿传输晶体管仅形成第一信号线LWL_V可以是足够的，因此可以减少第一信号线LWL_V的数量。因此，由于第一信号线LWL_V之间的间隔/距离可以加宽，因此第一信号线LWL_V之间的干扰可以减少。

参见图9，驱动信号线LWL_V和LWL_H中的第一信号线LWL_V中的一些可以设置在削减区域SR上而不是第一有源区ACT1至ACTm上。如上面参照图3所描述的，削减区域SR可以是可以以阶梯形式暴露存储块MB的漏极选择线DSL、字线DWL和WL以及源极选择线SSL的边沿部分的区域。

根据图9示出的实施例，由于第一信号线LWL_V中的一些可以设置在削减区域SR上，所以设置在第一有源区ACT1至ACTm上的第一信号线LWL_V的数量可以减少。因此，由于第一信号线LWL_V之间的间隔/距离可以加宽，所以第一信号线LWL_V之间的干扰可以减小。

图10示出了第一存储块MB1和第二存储块MB2的字线之间的关系。

在图10的左侧示出的电路图中，针对第一存储块MB1和第二存储块MB2中的每个，仅示出了一个单元串。第一存储块MB1和第二存储块MB2中的每个的单元串可以与相同的位线BL耦接。

在图10的左侧示出的表中，左列的字线DWL、WL可以是第一存储块MB1的字线，右列的字线DWL、WL可以是第二存储块MB2的字线。另外，在相同的行中给出的字线DWL、WL可以是共同耦接至传输晶体管级的源极中的一个源极的成对的字线，以及可以被提供相同的字线驱动信号。

参见图10，第一存储块MB1的字线DWL和WL00至WL47与第二存储块MB2的字线DWL和WL00至WL47可以一对一而成对，每对字线可以共同耦接至传输晶体管级的源极中的一个源极，以及可以被提供相同的字线驱动信号。

例如，第一存储块MB1的字线WL00和第二存储块MB2的字线WL31可以彼此成对且共同耦接至传输晶体管级的一个源极。相同的字线驱动信号可以从共享源极的两个传输晶体管传送至字线WL00和WL31。

具体地，为了防止会易受干扰的与漏极选择晶体管DST相邻的最外部的主存储单元MC00以不期望的方式编程，与第一存储块MB1的最外部的主存储单元MC00以及相邻的存储单元DC和MC01耦接的字线DWL、WL00和WL01中的每个可以与第二存储块MB2的字线WL02至WL47中的一个，即，第二存储块MB2的除了字线DWL、WL00和WL01之外的其余字线中的一个成对。可以从传输晶体管级给每对字线传送相同的字线驱动信号。例如，第一存储块MB1的字线DWL、WL00和WL01可以分别与第二存储块MB2的字线WL06、WL31和WL11成对。可以从传输晶体管级传送相同的字线驱动信号给各个字线对。

因此，在第二存储块MB2的主存储单元MC31被编程且编程电压被传送至第一存储块MB1的最外部的主字线WL00(其被提供与第二存储块MB2的主字线WL31相同的字线驱动信号)的情况下，可以向与主字线WL00相邻的未选中的存储块MB1的字线DWL、WL01施加编程禁止偏压，使得未选中的存储块MB1的主存储单元MC00可以不被编程。

图11和图12是说明在图10的第二存储块MB2的存储单元MC31被编程的情况下的偏压施加状态的示图。

参见图11，在第二存储块MB2的主存储单元MC31被编程的情况下，可以向位线BL施加0V的接地电压，以及可以向选中的存储块MB2的漏极选择线DSL施加电源电压VCC。另外，可以向未选中的存储块MB1的漏极选择线DSL和存储块MB1、MB2的公共源极线CSL施加0V的接地电压。

编程电压VPGM作为字线驱动信号可以施加给与传输晶体管级的源极共同耦接的第二存储块MB2的主字线WL31和第一存储块MB1的主字线WL00。低于编程电压VPGM的第一传输电压VPASS1作为字线驱动信号可以施加给共同耦接至传输晶体管级的源极的第一存储块MB1的字线WL02至WL47和第二存储块MB2的字线。低于编程电压VPGM且高于第一传输电压VPASS1的第二传输电压VPASS2作为字线驱动信号可以施加给共同耦接至传输晶体管级的源极的第一存储块MB1的字线DWL和WL01以及第二存储块MB2的字线WL06和WL11。例如，编程电压VPGM可以是18V，第一传输电压VPASS1可以是9V，第二传输电压VPASS2可以是10V。

因此，由于高于第一传输电压VPASS1的编程电压VPGM和第二传输电压VPASS2可以耦接至第一存储块MB1的存储单元DC、MC00和MC01的沟道，所以第一存储块MB1的存储单元DC、MC00和MC01的提高的沟道电压与施加给第一存储块MB1的字线WL00的编程电压VPGM之间的电势差可以小于F-N隧穿所需的电势差。以此方式，可以防止第一存储块MB1的最外部的主存储单元MC00被无意地编程。

参见图12，作为字线驱动信号的解耦接电压VLOCAL可以施加给共同耦接至传输晶体管级的源极的第一存储块MB1的字线DWL和WL01以及第二存储块MB2的字线WL06和WL11。例如，解耦接电压VLOCAL可以是0V。

因此，当第一存储块MB1的存储单元DC和MC01被截止时，第一存储块MB1的主存储单元MC00的沟道部分可以与其他沟道部分电解耦接，且可以变为浮置状态。因此，施加给第一存储块MB1的字线WL00的编程电压VPGM可以与第一存储块MB1的存储单元MC00的沟道耦接。因此，第一存储块MB1的字线WL00的电压与第一存储块MB1的存储单元MC00的提高的沟道电压之间的电势差可以小于F-N隧穿所需的电势差，由此可以防止第一存储块MB1的最外部的主存储单元MC00以无意的方式被编程。

图13示出了存储块MB1的字线与存储块MB2的字线之间的关系。

例如，在图13的表中，左列的字线DWL和WL可以是第一存储块MB1的字线，右列的字线DWL和WL可以是第二存储块MB2的字线。另外，在相同的行中给出的字线DWL和WL可以是共同耦接至传输晶体管级的源极中的一个源级的成对的字线，且可以被提供相同的字线驱动信号。

参见图13，为了防止出现易受干扰的与漏极选择晶体管DST邻接的最外部的主存储单元MC00以无意的方式被编程的现象，第一存储块MB1和第二存储块MB2中所包括的最外部的主存储单元MC00以及相邻的存储单元DC和MC01的字线DWL、WL00和WL01可以与传输晶体管级的传输晶体管之中的不共享源极的传输晶体管分别耦接，以及可以被分别提供来自传输晶体管级的字线驱动信号。

最外部的主存储单元MC00以及相邻的存储单元DC和MC01的字线DWL、WL00和WL01中的每个可以与例如图5所示的形成在第二有源区ACTm+1和ACTm+2中的传输晶体管或位于第一有源区ACT1至ACTm两端的边沿传输晶体管中的一个电耦接，以及可以被提供来自形成在第二有源区ACTm+1和ACTm+2中的传输晶体管或边沿传输晶体管中的一个的字线驱动信号。

同时，除最外部的主存储单元MC00以及相邻的存储单元DC和MC01的字线DWL、WL00和WL01之外的其他字线WL02至WL47可以成对，使得每对可以包括属于不同的存储块MB的字线。每对字线可以共同耦接至传输晶体管级的源极，以及可以传送来自共享源极的两个传输晶体管的字线驱动信号。

图14示出了在图13中的第二存储块MB2的存储单元MC31被编程的情况下的偏压施加状态。

参见图14，在第二存储块MB2的主存储单元MC31被编程的情况下，可以向位线BL施加0V的接地电压，以及可以向选中的存储块MB2的漏极选择线DSL施加电源电压VCC。另外，可以向未选中的存储块MB1的漏极选择线DSL以及存储块MB1和MB2的公共源极线CSL施加0V的接地电压。

编程电压VPGM作为字线驱动信号可以施加给共同耦接至传输晶体管级的源极的第二存储块MB2的主字线WL31和第一存储块MB1的字线。第一传输电压VPASS1作为字线驱动信号可以施加给第二存储块MB2的其余的字线DWL、WL00至WL30和WL32至WL47。

另外，第一传输电压VPASS1作为字线驱动信号可以施加给第一存储块MB1的字线DWL和WL00至WL47之中的除可耦接至与第二存储块MB2的主字线WL31相同的源极的字线之外的第一存储块MB1的其余字线。

由于第一存储块MB1的字线DWL、WL00和WL01可以与第二存储块MB2的字线电解耦接，所以可以向第一存储块MB1的字线DWL、WL00和WL01施加第一传输电压VPASS1，而不管施加给第二存储块MB2的字线的字线驱动信号如何，因此能够防止第一存储块MB1的主存储单元MC00以无意的方式编程。

图15是示意性地说明根据本发明的实施例的包括非易失性存储器件620的存储系统600的框图。

存储系统600还可以包括存储控制器610。存储控制器610可以控制非易失性存储器件620。通过非易失性存储器件620和存储控制器610的组合,可以提供存储卡或固态盘(SSD)。SRAM 611可以用作中央处理单元(CPU)612的工作存储器。主机接口613可以包括可与存储系统600耦接的主机的数据交换协议。

纠错码(ECC)块614可以检测和纠正从非易失性存储器件620读出的数据中所包括的错误。

存储器接口615可以与非易失性存储器件620接口。CPU 612可以执行用于存储控制器610的数据交换的一般控制操作。

尽管未示出，但是对于本领域技术人员而言应该明显的是，存储系统600还可以设置有储存用于与主机接口的码数据的ROM。非易失性存储器件620可以被提供作为由多个闪存芯片构成的多芯片封装。

存储系统600可以用作具有低错误发生几率的高可靠性的储存媒介。具体地，前述半导体存储器件可以提供用于诸如固态盘(SSD)的存储系统。在这种情况下，存储控制器610可以经由以下各种接口协议中的一种来与外部设备(例如，主机)通信，诸如USB(通用串行总线，universal serial bus)协议、MMC(多媒体卡，multimedia card)协议、PCI-E(外围组件快速互联，peripheral component interconnection express)协议、SATA(串行高级技术附件，serial advanced technology attachment)协议、PATA(并行高级技术附件，parallel advanced technology attachment)协议、SCSI(小型计算机系统接口，small computer system interface)协议、ESDI(增强型小型盘接口，enhancedsmall disk interface)协议、以及IDE(集成电路设备，integrated device electronics)协议。

图16是示意性地说明根据实施例的包括非易失性存储器件的计算系统的框图。

参见图16，根据实施例的计算系统700可以包括与系统总线760电耦接的微处理器(或CPU)720、RAM 730、用户接口740、诸如基带芯片组的调制解调器750以及存储系统710。在根据实施例的计算系统700是移动设备的情况下，可以额外地提供用于供应计算系统700的操作电压的电池(未示出)。尽管图中未示出，对于本领域技术人员而言应该明显的是，计算系统700还可以包括应用芯片组、相机图像处理器(CIS)、移动DRAM等。存储系统710可以配置成例如使用非易失性存储器来储存数据的SSD(固态驱动器/盘)。或者也作为示例，存储系统710可以提供作为融合闪存(例如，OneNAND闪存)。

尽管已描述了各种实施例，但是本领域技术人员将理解的是，描述的实施例仅仅是借助于示例。因此，本文描述的非易失性存储器件不应基于描述的实施例来限制。本领域技术人员在不脱离所附权利要求限定的本发明的范围和精神的情况下，可以想象到许多其他实施例和它们的变型。

Claims (20)

1.一种非易失性存储器件，包括：

多个存储块，每个存储块包括漏极选择线、字线和源极选择线；以及

传输晶体管级，包括多个传输晶体管，所述多个传输晶体管串联形成在有源区中且适用于将字线电压传送到响应于块选择信号而被选中的存储块，

每个传输晶体管与一侧的第一相邻传输晶体管共享漏极，且与另一侧的第二相邻传输晶体管共享源极，

其中，共享源极的成对的传输晶体管将字线驱动信号从其漏极传送到成对的字线，所述成对的字线包括在与包含所述成对的传输晶体管的存储块不同的存储块中。

2.根据权利要求1所述的非易失性存储器件，其中，在共享漏极或源极的成对的传输晶体管中，不同的块选择信号被输入至一个传输晶体管的栅极和另一个传输晶体管的栅极。

3.根据权利要求1所述的非易失性存储器件，其中，有源区具有沿着与存储块的布置方向相同的方向延伸的线形。

4.根据权利要求1所述的非易失性存储器件，还包括：

驱动信号线，适用于将传输晶体管的源极与存储块的字线电耦接。

5.根据权利要求4所述的非易失性存储器件，其中，驱动信号线包括：

第一信号线，适用于在与有源区延伸的方向平行的方向上传送字线驱动信号；以及

第二信号线，适用于在与有源区延伸的方向垂直的方向上传送字线驱动信号。

6.根据权利要求5所述的非易失性存储器件，其中，第一信号线设置在有源区之上。

7.根据权利要求5所述的非易失性存储器件，其中，每个存储块包括削减区域，第一信号线设置在削减区域之上，在削减区域处，漏极选择线、字线和源极选择线的边沿部分以阶梯形式被暴露。

8.根据权利要求5所述的非易失性存储器件，其中，第一信号线和第二信号线设置在不同的金属层中。

9.根据权利要求8所述的非易失性存储器件，还包括：

全局字线，设置在与有源区延伸的方向平行的方向上且适用于传送字线驱动信号，

其中，第一信号线设置在与全局字线相同的金属层中。

10.根据权利要求5所述的非易失性存储器件，其中，传输晶体管包括：

第一传输晶体管，每个第一传输晶体管设置在有源区的端部，且适用于与相邻的传输晶体管共享漏极而不共享源极；以及

第二传输晶体管，每个第二传输晶体管设置在有源区的内部，且适用于与相邻的传输晶体管共享漏极和源极。

11.根据权利要求10所述的非易失性存储器件，其中，每个第一晶体管经由其源极将字线驱动信号从其漏极传送到存储块的字线中的一个。

12.根据权利要求10所述的非易失性存储器件，还包括：

一个或更多个第三传输晶体管，每个第三传输晶体管包括形成在与所述有源区分开地限定的额外有源区中的源极和漏极，

其中，第三传输晶体管经由其源极将字线驱动信号从其漏极传送到所述多个存储块之中的存储块的字线中的一个。

13.根据权利要求10所述的非易失性存储器件，其中，有源区形成为多个，第一传输晶体管成对以共同电耦接至第一信号线中的一个，每对第一传输晶体管由不同的块选择信号来驱动。

14.根据权利要求12所述的非易失性存储器件，其中，每个存储块的字线包括：

多个主字线；以及

一个或更多个虚设字线，设置在漏极选择线与主字线之间。

15.根据权利要求14所述的非易失性存储器件，

其中，在字线之中，邻接漏极选择线的最外部的主字线、邻接最外部的主字线的相邻的主字线、以及虚设字线每个电耦接至第三传输晶体管和第一传输晶体管中的一个，并被提供来自第三传输晶体管和第一传输晶体管中的所述一个的字线驱动信号，以及

其中，在字线之中，除最外部的主字线、所述相邻的主字线和虚设字线之外的其余字线每个电耦接至共享源极的成对的第二传输晶体管，并被提供来自共享源极的成对的第二传输晶体管的字线驱动信号。

16.根据权利要求14所述的非易失性存储器件，其中，每个存储块的主字线和虚设字线中的每个电耦接至共享源极的成对的第二传输晶体管，并被提供来自共享源极的成对的第二传输晶体管的字线驱动信号。

17.根据权利要求16所述的非易失性存储器件，其中，在存储块之中，第一存储块的最外部的主字线、相邻的主字线和虚设字线与第二存储块的除第二存储块的最外部的主字线、相邻的主字线和虚设字线之外的其余字线成对，每对字线被提供来自传输晶体管级的相同的字线驱动信号。

18.根据权利要求17所述的非易失性存储器件，其中，在与第一存储块的最外部的主字线成对的第二存储块的其余字线被选中且编程电压作为字线驱动信号被提供给第一存储块的未选中的最外部的主字线的情况下，与第一存储块的其余字线相比，更高的传输电压作为字线驱动信号被提供给第一存储块的所述相邻的主字线和虚设字线。

19.根据权利要求17所述的非易失性存储器件，其中，在与第一存储块的最外部的主字线成对的第二存储块的其余字线被选中且编程电压作为字线驱动信号被提供给第一存储块的未选中的最外部的主字线的情况下，解耦接电压作为字线驱动信号被提供给第一存储块的所述相邻的主字线和虚设字线。

20.根据权利要求19所述的非易失性存储器件，其中，解耦接电压为0V。