CN112102865A - 从两侧驱动以用于性能改善的非易失性存储器阵列 - Google Patents

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Abstract

本发明题为“从两侧驱动以用于性能改善的非易失性存储器阵列”。本发明公开了一种存储器设备，所述存储器设备被配置为在两个相邻擦除块的每个字线之间共享字线开关(WLSW)。从所述存储器阵列的两侧驱动所述字线以便为各种存储操作减小在预充电/斜升时段期间和在放电/斜降时段期间的阻容(RC)式负载。信号的双侧驱动与协同擦除块大小管理一起降低非易失性存储器介质的读取延迟(tR)。

Description

从两侧驱动以用于性能改善的非易失性存储器阵列
背景技术
期望通过减小存储操作的延迟来增加NAND闪存存储器性能，这些存储操作包括写入/存储、读取/访问和擦除NAND闪存存储器的存储器单元。具体地，期望减小读取存储器单元所需的时间(tR)。减小tR使得NAND闪存存储器能够用作动态随机存取存储器(DRAM)的另选方案、用作高速缓存、或用作固态驱动器(SSD)应用中的缓冲区。
减小存储操作延迟的一个挑战是在三维(3D)NAND闪存存储器单元、存储器阵列和支撑结构内使用并连接到该三维NAND闪存存储器单元、存储器阵列和支撑结构的各种信号线的阻容(RC)式负载。在某些三维(3D)NAND闪存存储器架构中，字线(WL)可能在存储操作期间引起对tR产生负面影响的阻容(RC)式负载。为了改善tR，期望减小充电/预充电/斜升和放电/斜降字线所涉及的时间。
发明内容
本发明提出了用于减少非易失性存储器设备的字线的预充电和放电时间的装置。在一个实施方案中，一种装置包括三维阵列，该三维阵列包括：存储单元的第一组字线，存储单元的第二组字线，以及连接电路，该连接电路被配置为将第一组字线中的每个字线和第二组字线中的每个对应字线耦接到公共驱动器。在又一个实施方案中，该装置包括连接电路，该连接电路包括：第一字线开关，该第一字线开关被配置为将第一组字线中的选定字线和第二组字线中的未选定字线连接到公共驱动器；以及第二字线开关，该第二字线开关被配置为将第二组字线中的未选定字线连接到第一组字线中的选定字线、连接到公共驱动器。
在某些实施方案中，连接电路被配置为使得第一字线开关向选定字线和未选定字线两者供应信号。在某些实施方案中，连接电路包括字线互连，该字线互连将第一组字线中的每个字线与第二组字线中的对应字线连接。在某些实施方案中，字线互连包括在第一组字线中的字线中的一个与第二组字线中的对应字线之间的外部导电链路。
在某些实施方案中，三维阵列包括将第一组字线中的字线与第二组字线中的字线分离的沟槽，并且其中字线互连包括在第一组字线中的字线中的一个与第二组字线中的对应字线之间的内部导电链路。在某些实施方案中，该装置包括擦除块，该擦除块包括第一组字线和第二组字线，该装置还包括被配置为在单个擦除操作中擦除该擦除块的管芯控制器。
在某些实施方案中，三维阵列包括具有第一组字线的第一擦除块和具有第二组字线的第二擦除块。三维阵列包括存储单元并且被组织成包括第一擦除块和第二擦除块的多个擦除块，第一擦除块在三维阵列内邻近第二擦除块定位。
在另一个实施方案中，一种装置包括：耦接到字线的NAND串的三维阵列，该三维阵列包括选定擦除块和未选定擦除块，在选定擦除块和未选定擦除块之间具有沟槽；字线互连，该字线互连被配置为将选定擦除块的每个字线电耦合到未选定擦除块的对应字线，对应字线定位在三维阵列的公共层中；连接电路，该连接电路被配置为将选定擦除块的字线中的一个或多个和未选定擦除块的字线中的一个或多个选择性地耦接到公共驱动器；以及管芯控制器，该管芯控制器被配置为偏置选定擦除块内的NAND串并且偏置未选定擦除块内的NAND串，以便对选定擦除块的存储单元执行存储操作并且减轻存储操作对未选定擦除块的存储单元的影响。装置的某些实施方案包括耦接到选定擦除块的第一源极线和耦接到未选定擦除块的第二源极线，并且其中管芯控制器被配置为偏置选定擦除块的NAND串和未选定擦除块的NAND串以对选定擦除块的存储单元执行擦除操作，其中对未选定擦除块的存储单元影响最小或没有影响。
在一个实施方案中，提供了用于执行读取操作的方法，该方法由存储控制器执行。控制器关闭NAND串的漏极选择栅极以使NAND串浮动。控制器从选定字线的两侧向选定擦除块的选定字线施加读取电压，同时通过字线互连从对应字线的两侧向未选定擦除块的对应字线施加读取电压。控制器从未选定字线的两侧向选定擦除块的未选定字线施加通过电压，同时通过字线互连从两侧向未选定擦除块的未选定字线施加通过电压。控制器感测选定字线上的存储单元的读取状态。
在另一个实施方案中，一种装置包括：耦接到字线的NAND串的三维阵列，该三维阵列包括选定擦除块和未选定擦除块，其中沟槽分开选定擦除块和未选定擦除块；用于将选定擦除块的字线中的每一个电耦合到未选定擦除块的对应字线的装置，该对应字线定位在三维阵列的公共层中；用于将选定擦除块的选定字线和未选定擦除块的未选定字线选择性地耦接到一个或多个公共驱动器的装置；以及用于偏置选定擦除块内的NAND串并且偏置未选定擦除块的NAND串以便对选定擦除块的存储单元执行存储操作并且减轻存储操作对未选定擦除块的存储单元的影响的装置。在包括管芯控制器的某些实施方案中，管芯控制器被配置为在选定字线的相对端处基本上同时激活第一字线开关和第二字线开关以从两个相对端跨选定字线传播信号。
附图说明
为了容易地识别对任何特定元件或动作的讨论，参考标号中最有意义的一个或多个数位是指首次引入该元件的附图标号。
图1是示出用于减轻RC负载的系统100的一个实施方案的示意性框图。
图2是示出用于减轻RC负载的系统200的另一个实施方案的示意性框图。
图3是示出NAND串300的一个实施方案的示意性框图。
图4是示出存储器阵列400的一个实施方案的示意性框图。
图5示出了存储器阵列500的一部分的顶视图的一个实施方案。
图6示出了存储器阵列502的一部分的截面图的一个实施方案。
图7示出了存储器阵列700的截面图。
图8示出了根据现有技术的从一侧800驱动的字线。
图9示出了根据一个实施方案的存储器阵列900。
图10示出了根据一个实施方案的存储器阵列1000。
图11示出了根据一个实施方案的存储器阵列1100。
图12示出了根据一个实施方案的相邻擦除块1200之间的连接。
图13示出了根据一个实施方案的波形1300。
图14示出了根据一个实施方案的波形1400。
图15示出了根据一个实施方案的波形1500。
图16示出了根据一个实施方案的波形1600。
图17示出了根据一个实施方案的方法1700。
具体实施方式
本发明公开了一种存储器设备，该存储器设备被配置为在来自两个相邻擦除块的两个字线(WL)之间共享字线开关(WLSW)。从存储器阵列的两侧驱动字线以便为每个存储操作减小在预充电/斜升时段期间和在放电/斜降时段期间的阻容(RC)式负载。该双侧操作与页面大小管理协同地结合以显著降低闪存存储器的读取时间(tR)。
WLSW传输高压并且因此与存储器阵列的其他电气部件相比较大。常规存储器阵列不会在字线之间共享WLSW。在相邻擦除块的字线之间共享WLSW通常简化了行解码器的连接和布局以用于改善存储器管芯的缩放。此外，在某些实施方案中，共享使得能够在制造期间使用不太准确/昂贵的光刻工具。
图1是系统100的一个实施方案的框图，该系统包括根据所要求保护的解决方案的实施方案配置的一个或多个非易失性存储器设备118。计算设备104的非易失性存储器系统102可包括处理器106、易失性存储器108和通信接口110。处理器106可包括一个或多个中央处理单元、一个或多个通用处理器、一个或多个专用处理器、一个或多个虚拟处理器(例如，计算设备104可以是在主机内操作的虚拟机)、一个或多个处理器内核等。通信接口110可包括一个或多个网络接口，该一个或多个网络接口被配置为将计算设备104和/或非易失性存储器控制器126通信地耦接至通信网络114，诸如互联网协议(IP)网络、存储区域网络(SAN)、无线网络、有线网络等。
在各种实施方案中，一个或多个非易失性存储器设备118可相对于计算设备104设置在一个或多个不同位置。在一个实施方案中，一个或多个非易失性存储器设备118包括一个或多个非易失性存储器元件122，诸如半导体芯片、存储器管芯、或封装件或设置在一个或多个印刷电路板上的其他集成电路设备、存储外壳、和/或其他机械支撑结构和/或电气支撑结构。例如，一个或多个非易失性存储器设备118可包括一个或多个直插式存储器模块(DIMM)卡、一个或多个扩展卡和/或子卡、固态硬盘(SSD)或其他硬盘驱动器设备，并且/或者可具有本领域技术人员已知的另一个存储器和/或存储形状因数。一个或多个非易失性存储器设备118可与计算设备104的主板集成和/或安装在该主板上，安装在计算设备104的端口和/或插槽中，安装在不同计算设备104上，和/或网络114上的专用存储设备上，通过外部总线(例如，外部硬盘)与计算设备104通信等。
在一个实施方案中，一个或多个非易失性存储器设备118可被设置在处理器106的存储器总线上(例如，在与易失性存储器108相同的存储器总线上，在与易失性存储器108不同的存储器总线上，代替易失性存储器108等)。在又一个实施方案中，一个或多个非易失性存储器设备118可被设置在计算设备104的外围总线上，诸如外围部件高速互连(PCIExpress或PCIe)总线、串行高级技术附件(SATA)总线、并行高级技术附件(PATA)总线、小型计算机系统接口(SCSI)总线、FireWire总线、光纤通道连接、通用串行总线(USB)、PCIe高级交换(PCIe-AS)总线等。在另一个实施方案中，一个或多个非易失性存储器设备118可被设置在数据网络114上，诸如以太网、Infiniband网络、经网络114的SCSI RDMA、存储区域网络(SAN)、局域网(LAN)、广域网(WAN)诸如互联网、另一个有线和/或无线网络114等。
计算设备104还可包括非暂态计算机可读存储介质112。计算机可读存储介质112可包括可执行指令，这些可执行指令被配置为导致计算设备104(例如，处理器111)执行本文所公开的一个或多个方法的步骤。
根据各种实施方案，非易失性存储器控制器126可管理一个或多个非易失性存储器设备118和/或一个或多个非易失性存储器元件122。一个或多个非易失性存储器设备118可包括记录、存储器和/或存储设备，诸如被布置和/或划分为多个可寻址存储位置的一个或多个固态存储设备和/或一个或多个半导体存储设备。如本文所用，存储位置是指存储器的任何物理单元(例如，一个或多个非易失性存储器设备118上的任何数量的物理存储介质)。存储器单元可包括但不限于：物理存储位置的页面、存储器分区、块、数据块、擦除块、扇区、集合或集(例如，逻辑页面、逻辑块、逻辑擦除块)等。
在某些实施方案中，设备驱动器和/或非易失性存储器控制器126可向一个或多个存储客户端116呈现逻辑地址空间136。如本文所用，逻辑地址空间136是指存储器资源的逻辑表示。逻辑地址空间136可包括多个(例如，范围)的逻辑地址。如本文所用，逻辑地址是指用于引用存储器资源(例如，数据)的任何标识符，包括但不限于：逻辑块地址(LBA)、柱面/磁头/扇区(CHS)地址、文件名、对象标识符、索引节点、通用唯一标识符(UUID)、全局唯一标识符(GUID)、哈希码、签名、索引条目、范围、程度等。
用于非易失性存储器设备118的设备驱动器可保持元数据138，诸如逻辑到物理地址映射结构，以将逻辑地址空间136的逻辑地址映射到一个或多个非易失性存储器设备118上的存储位置。设备驱动器可被配置为向一个或多个存储客户端116提供存储服务。一个或多个存储客户端116可包括在计算设备104上操作的一个或多个本地存储客户端116和/或能够经由网络114和/或通信接口110访问的一个或多个远程存储客户端116。一个或多个存储客户端116可包括但不限于：操作系统、文件系统、数据库应用程序、服务器应用程序、内核级进程、用户级进程、应用程序等。
设备驱动器可通信地耦接到一个或多个非易失性存储器设备118。一个或多个非易失性存储器设备118可包括不同类型的非易失性存储器设备，包括但不限于：固态存储设备、半导体存储设备、SAN存储资源等。一个或多个非易失性存储器设备118可包括相应非易失性存储器控制器126和/或非易失性存储器介质120中的一者或多者。设备驱动器可经由传统块I/O接口132提供对一个或多个非易失性存储器设备118的访问。另外，设备驱动器可通过存储级存储器接口(SCM接口134)提供对其他功能的访问。元数据138可用于管理和/或跟踪通过块I/O接口132、SCM接口134、或其他相关接口中的任何一者执行的数据操作。
在一个实施方案中，在一个或多个存储客户端116上或与其结合操作的用户应用程序(诸如软件应用程序)使用非易失性存储器系统102。一个或多个存储客户端116管理文件和数据，并且利用非易失性存储器控制器126和相关联非易失性存储器介质120的功能和特征。存储客户端的代表性示例包括但不限于服务器、文件系统、操作系统、数据库管理系统(“DBMS”)、卷管理器等。在一个实施方案中，一个或多个存储客户端116经由传统块I/O接口132访问一个或多个非易失性存储器设备118。
某些常规块存储设备将存储介质划分成卷或分区。每个卷或分区可包括多个扇区。一个或多个扇区被组织成块(也称为数据块)。在某些存储系统(诸如与
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操作系统对接的存储系统)中，数据块被称为群集。在其他存储系统(诸如与UNIX、Linux或类似操作系统对接的存储系统)中，数据块被简称为块。块或群集表示由非易失性存储器控制器126管理的存储介质上的存储空间的最小物理量。块存储设备可将可用于跨非易失性存储器介质120的用户数据存储的n个块与从0到n编号的逻辑块地址相关联。在某些块存储设备中，每个卷或分区的逻辑块地址范围可为从0到n。在常规块存储设备中，逻辑块地址直接映射到特定逻辑块。
设备驱动器可通过一个或多个接口向一个或多个存储客户端116呈现逻辑地址空间136。如上所述，逻辑地址空间136可包括多个逻辑地址，每个逻辑地址对应于一个或多个非易失性存储器设备118内的相应存储位置。设备驱动器可保持元数据138，该元数据包括逻辑地址和存储位置之间的任何至任何映射等。
设备驱动器还可包括非易失性存储器设备接口140并且/或与之通信，该非易失性存储器设备接口被配置为通过总线124将数据、命令和/或查询传输到一个或多个非易失性存储器设备118，该总线可包括但不限于：处理器106的存储器总线、外围部件高速互连(PCIExpress或PCIe)总线、串行高级技术附件(ATA)总线、并行ATA总线、小型计算机系统接口(SCSI)、火线、光纤通道、通用串行总线(USB)、PCIe高级交换(PCIe-AS)总线、网络114、Infiniband、SCSI RDMA、非易失性存储器express(NVMe)等。非易失性存储器设备接口140可使用一个或多个输入输出控制(IO-CTL)命令、一个或多个IO-CTL命令扩展、远程直接存储器存取等来与一个或多个非易失性存储器设备118通信。
通信接口110可包括一个或多个网络接口，这些网络接口被配置为将计算设备104和/或非易失性存储器控制器126通信地耦接到网络114并且/或耦接到一个或多个网络可访问的远程存储客户端116。一个或多个存储客户端116可包括在计算设备104上操作的一个或多个本地存储客户端116和/或能够经由网络114和/或通信接口110访问的一个或多个远程存储客户端116。非易失性存储器控制器126是一个或多个非易失性存储器设备118的一部分并且/或与之通信。虽然图1描绘了单个非易失性存储器设备118，但本公开在这方面不受限制，并且可适于结合任何数量的一个或多个非易失性存储器设备118。
一个或多个非易失性存储器设备118可包括非易失性存储器介质120的一个或多个非易失性存储器元件122，该一个或多个非易失性存储器元件可包括但不限于：ReRAM、忆阻器存储器、可编程的金属化单元存储器、相变存储器(PCM、PCME、PRAM、PCRAM、双向统一存储器、硫属化物RAM或C-RAM)、NAND闪存存储器(例如，2D NAND闪存存储器、3D NAND闪存存储器)、NOR闪存存储器、纳米随机存取存储器(纳米RAM或NRAM)、基于纳米晶体线的存储器、基于硅氧化物的亚10纳米工艺存储器、石墨烯存储器、氧化硅氮氧化硅(SONOS)、可编程金属化单元(PMC)、导电桥接RAM(CBRAM)、磁阻RAM(MRAM)、磁存储介质(例如，硬盘、磁带)、光存储介质等。在某些实施方案中，非易失性存储器介质120的一个或多个非易失性存储器元件122包括存储级存储器(SCM)。
虽然传统技术(诸如NAND闪存)可以是块和/或页面可寻址的，但在一个实施方案中，存储级存储器是字节可寻址的。在另外的实施方案中，存储级存储器可以比NAND闪存更快和/或具有比NAND闪存更长的寿命(例如，耐久性)；可具有比DRAM更低的成本、使用较少的功率，和/或具有更高的存储密度；或者提供与其他技术相比的一个或多个其他好处或改进。例如，存储级存储器可包括ReRAM、忆阻器存储器、可编程金属化单元存储器、相变存储器、纳米RAM、基于纳米晶体线的存储器、基于硅氧化物的亚10纳米工艺存储器、石墨烯存储器、SONOS存储器、PMC存储器、CBRAM、MRAM和/或其变体中的一个或多个非易失性存储器元件122。
虽然非易失性存储器介质120在本文中被称为“存储器介质”，但在各种实施方案中，非易失性存储器介质120可更一般地包括能够记录数据的一个或多个非易失性记录介质，该一个或多个非易失性记录介质可被称为非易失性存储器介质、非易失性存储介质等。此外，在各种实施方案中，一个或多个非易失性存储器设备118可包括非易失性记录设备、非易失性存储器设备、非易失性存储设备等。
非易失性存储器介质120可包括一个或多个非易失性存储器元件122，该一个或多个非易失性存储器元件可包括但不限于：芯片、封装件、平面、管芯等。非易失性存储器控制器126可被配置为管理非易失性存储器介质120上的数据操作，并可包括一个或多个处理器、可编程处理器(例如，FPGA)、ASIC、微控制器等。在一些实施方案中，非易失性存储器控制器126被配置为将数据存储在非易失性存储器介质120上并且/或从该非易失性存储器介质读取数据，以将数据传输到一个或多个非易失性存储器设备118/从该一个或多个非易失性存储器设备传输数据等。
非易失性存储器控制器126可通过总线128通信地耦接到非易失性存储器介质120。总线128可包括用于向一个或多个非易失性存储器元件122传送数据/从该一个或多个非易失性存储器元件传送数据的总线。在一个实施方案中，总线128还可包括用于将寻址和其他命令及控制信息传送到一个或多个非易失性存储器元件122的控制总线。在一些实施方案中，总线128可并行地将一个或多个非易失性存储器元件122通信地耦接到非易失性存储器控制器126。该并行访问可允许一个或多个非易失性存储器元件122作为组被管理，从而形成逻辑存储器元件130。逻辑存储器元件130可被划分为相应的逻辑存储器单元(例如，逻辑页面)和/或逻辑存储器分区(例如，逻辑数据块、逻辑块、逻辑擦除块)。逻辑存储器单元可通过将一个或多个非易失性存储器元件122中的每个非易失性存储器元件的物理存储器单元逻辑地组合来形成。
在一些实施方案中，非易失性存储器控制器126可被配置为将数据存储在一个或多个非对称的一次写入介质(诸如非易失性存储器介质120)上。如本文所用，“一次写入”存储介质是指每次在其上写入或编程新数据时都重新初始化(例如，擦除)的存储介质。如本文所用，“非对称”存储介质是指针对不同存储操作具有不同延迟的存储介质。许多类型的非易失性存储器介质120是不对称的；例如，读取操作可比写入/编程操作快得多，并且写入/编程操作可比擦除操作快得多(例如，读取介质可比擦除快数百倍，并且比对介质进行编程快数十倍)。
非易失性存储器介质120可被划分成可作为组(例如，擦除块)进行擦除以便特别考虑介质不对称特性的存储器分区。因此，就地修改单个数据扇区或数据块可能需要擦除包含该数据的整个擦除块，并且将经修改的数据连同原始未更改的数据一起重写到擦除块。这可能会导致效率低下的“写入放大”，从而可能过度磨损非易失性存储器介质120。
因此，在一些实施方案中，非易失性存储器控制器126可被配置为异地写入数据。如本文所用，“异地”写入数据是指将数据写入到一个或多个不同物理存储位置，而不是“就地”覆写数据(例如，将数据覆写在原始物理位置中)。异地修改数据可避免写入放大，因为具有要修改的数据的擦除块上的现有有效数据不需要被擦除和重写。此外，异地写入数据可从某些存储操作的延迟影响中移除擦除。
在某些实施方案中，可使用字线的地址将非易失性存储器控制器126组织成一个或多个非易失性存储器元件122内的字线的多个擦除块，使得字线被逻辑地组织成单调增加的序列(例如，将字线的地址解码和/或转换成单调增加的序列等)。在又一个实施方案中，一个或多个非易失性存储器元件122内的擦除块的字线可以字线地址的单调增加的序列物理地布置，其中被连续寻址的字线在物理上也相邻(例如，WL0,WL1,WL2,…WLN)。
非易失性存储器控制器126可包括在计算设备104上执行的设备驱动器并且/或与之通信。设备驱动器可经由一个或多个接口(块I/O接口132、SCM接口134和/或其他接口)向一个或多个存储客户端116提供存储服务。在一些实施方案中，设备驱动器向计算设备104提供块I/O接口132，一个或多个存储客户端116通过该块I/O接口执行块级I/O操作。另选地或除此之外，设备驱动器可提供SCM接口134，该SCM接口可向一个或多个存储客户端116提供其他存储服务。在一些实施方案中，SCM接口134可包括对块I/O接口132的扩展(例如，一个或多个存储客户端116可通过对块I/O接口132的扩展或添加来访问SCM接口134)。另选地或除此之外，SCM接口134可作为单独的API、服务和/或库来提供。
设备驱动器还可包括非易失性存储器设备接口140，该接口被配置为通过总线124将数据、命令和/或查询传输到非易失性存储器控制器126，如上所述。
图2示出了可包括一个或多个存储器管芯202或芯片的非易失性存储系统200的实施方案。在一些实施方案中，一个或多个存储器管芯202包括存储器单元的存储器阵列204(二维或三维)、管芯控制器206、读/写电路A 222和读/写电路B 224。在一个实施方案中，通过各种外围电路对存储器阵列204的存取在阵列的相对侧上以对称方式实现，使得每侧上的接入线路和电路的密度减少一半。在又一个实施方案中，读/写电路A 222和读/写电路B224包括允许并行地读取存储器单元的页面或对其进行编程的多个感测放大器230。
在各种实施方案中，存储器阵列204可由字线经由行解码器A 218和行解码器B220寻址，并且可由位线经由列解码器A 226和列解码器B 228寻址。在一些实施方案中，控制器216被包括在与一个或多个存储器管芯202相同的存储器系统200(例如，可移除存储卡或封装)中。命令和数据经由线路214在主机设备232和控制器216之间传输，并且经由线路212在控制器和一个或多个存储器管芯202之间传输。一种实施方式可包括多个存储器管芯202。
在一个实施方案中，管芯控制器206与读/写电路A 222和读/写电路B 224配合以在存储器阵列204上执行存储/存储器操作。在某些实施方案中，管芯控制器206包括电压驱动器234、状态机208和片上地址解码器210。在一个实施方案中，状态机208包括电压驱动器234的至少一部分。在另一个实施方案中，控制器216包括电压驱动器234的至少一部分。
在一个实施方案中，电压驱动器234被配置为向存储器阵列的一个或多个部件供应电压。电压的量值以及所供应的电压电平是增加还是减少取决于管芯控制器206正在实现的操作。在操作期间的某一时刻，由电压驱动器234提供的电压电平可包括模拟信号，该模拟信号从接地或零电压或基本接近零的电平增加到耦接至电压驱动器234以实现期望操作的部件所需的期望电压电平。由于向耦接到电压驱动器234的部件施加的电压增加，因此电压电平改变的时间段在本文中被称为充电、预充电或斜升。
在操作期间的另一时刻，由电压驱动器234提供的电压电平可包括模拟信号，该模拟信号被配置为在实现期望操作的特定阶段内保持耦接到电压驱动器234的部件所需的电压电平。由于向耦接到电压驱动器234的部件施加的电压基本上保持在期望的电压电平，因此该时间段在本文中被称为稳定状态或稳定。
在操作期间的另一时刻，由电压驱动器234提供的电压电平可包括模拟信号，该模拟信号针对期望操作从期望电压电平减少到较低电压电平、接地电平或零电压、或基本上接近零的电平。由于向耦接到电压驱动器234的部件施加的电压减少，因此电压电平改变的时间段在本文中称为放电、后充电或斜降。
在一个实施方案中，状态机208提供存储和/或存储器操作的芯片级控制。片上地址解码器210提供地址接口，该地址接口用于在由主机或存储器控制器使用的地址和由行解码器A 218、行解码器B 220、列解码器A226a和列解码器B 228使用的硬件地址之间转换。状态机208包括用于激活和控制电压驱动器234的逻辑以及耦接到与电压驱动器234电连通的电路的其他逻辑。
在一个实施方案中，管芯控制器206、电压驱动器234、片上地址解码器210、状态机208、行解码器A 218、行解码器B 220、列解码器A 226、列解码器B 228、读/写电路A 222、读/写电路B 224和/或控制器216中的一者或任何组合可被称为一个或多个管理电路。
图3示出了包括多个存储单元的NAND串300的一个实施方案。在一些实施方案中，图3中描绘的NAND串300包括串联连接并且位于第一选择晶体管310与第二选择晶体管312之间的四个晶体管(晶体管302、晶体管304、晶体管306和晶体管308)。在一些实施方案中，晶体管302、晶体管304、晶体管306和晶体管308各自包括具有电荷俘获层330的控制栅极。在一个实施方案中，控制栅极322、控制栅极324、控制栅极326和控制栅极328连接到字线或构成字线的一部分。在又一个实施方案中，晶体管302、晶体管304、晶体管306和晶体管308是存储单元、存储元件等，也称为存储器单元。在一些实施方案中，单个存储单元可包括多个晶体管。
在一些实施方案中，第一选择晶体管310经由漏极选择栅极/选择栅极漏极(SGD)将NAND串300选通/连接到位线314。在某些实施方案中，第二选择晶体管312经由源极选择栅极/选择栅极源极(SGS)将NAND串300选通/连接到源极线316。在又一个实施方案中，第一选择晶体管310通过向对应的选择栅极318施加电压来受到控制。在一些实施方案中，第二选择晶体管312通过向对应的选择栅极320施加电压来受到控制。
如图3所示，在一个实施方案中，源极线316连接到NAND串300中的每个晶体管/存储单元的源极。在一些实施方案中，NAND串300可包括已经被编程的一些存储单元和未被编程的一些存储单元。
图4是描绘包括多个NAND串的存储器阵列400的电路图。使用NAND结构的存储器阵列的架构可包括大量NAND串。例如，图4示出了包括NAND串404、NAND串420、NAND串436和NAND串452的存储器阵列400。在所描绘的实施方案中，每个NAND串包括漏极选择晶体管(选择晶体管408、选择晶体管424、选择晶体管440和选择晶体管456)、源极选择晶体管(选择晶体管418、选择晶体管434、选择晶体管450、选择晶体管466)和存储元件(存储单元410、存储单元412、存储单元414、存储单元416、存储单元426、存储单元428、存储单元430、存储单元432、存储单元442、存储单元444、存储单元446、存储单元448、存储单元458、存储单元460、存储单元462和存储单元464)。存储单元可以是结合电荷俘获层468的晶体管。虽然为简单起见，对于每个NAND串示出了四个存储元件，但一些NAND串可以包括任意数量的存储元件，例如，三十二个、六十四个等的存储元件。
在一个实施方案中，NAND串404、NAND串420、NAND串436和NAND串452分别通过源极选择晶体管418、选择晶体管434、选择晶体管450和选择晶体管466连接到源极线402。源极选择线SGS可用于控制源极侧选择晶体管418、434、450、466。在一个实施方案中，各种NAND串分别通过漏极选择晶体管408、选择晶体管424、选择晶体管440和选择晶体管456连接到位线406、位线422、位线438和位线454，如图所示。漏极选择晶体管可由漏极选择线SGD控制。在一些实施方案中，选择线不一定需要在NAND串之间共用；也就是说，可针对不同的NAND串提供不同的选择线。
如上所述，每个字线WL0-WLn包括一个或多个存储单元。在所描绘的实施方案中，位线406、位线422、位线438和位线454中的每一者，以及相应的NAND串404、NAND串420、NAND串436和NAND串452构成存储器阵列400、存储块、擦除块等的列。这些列也可称为沟道。在一些实施方案中，字线WL0至WLn构成存储器阵列400、存储块、擦除块等的行。在一些实施方案中，每个字线WL0至WLn将每个存储单元的控制栅极连接成一行。另选地，控制栅极可由字线WL0至WLn本身提供。在一些实施方案中，字线WL0至WLn可包括数十、数百、数千、数百万等的存储单元。
在一个实施方案中，每个存储单元被配置为存储数据。例如，当存储一比特的数字数据时，每个存储单元的可能阈值电压(“VTH”)的范围可分成两个范围，这两个范围被分配逻辑数据“1”和“0”。如本文所用，阈值电压是指施加到存储单元栅极的足以致使存储单元激活的电压的量值。在其中存储单元是NAND晶体管的实施方案中，阈值电压是施加到晶体管的栅极端子的致使晶体管在其源极端子和漏极端子之间传导电流的足够电压。在NAND类型闪存存储器的一个示例中，VTH在存储单元被擦除之后可能为负并被定义为逻辑“1”。在一个实施方案中，VTH在编程操作之后为正并被定义为逻辑“0”。
在一些实施方案中，当VTH为负并且尝试读取时，存储单元将接通以指示逻辑“1”正被存储。在又一个实施方案中，当VTH为正并且尝试读取操作时，存储单元将不接通，这指示逻辑“0”被存储。每个存储单元还可存储多个级别的信息，例如，多个位的数字数据。在此类实施方案中，VTH值的范围被划分为数据的层级的数量。例如，如果可在每个存储单元中存储四级信息，则将存在分配给数据值“11”、“10”、“01”和“00”的四个VTH范围。
在NAND类型存储器的一个示例中，擦除操作之后的VTH可为负并被定义为“11”。正VTH值可用于“10”、“01”和“00”状态。在一个实施方案中，被编程到存储单元中的数据与存储单元的阈值电压范围之间的具体关系取决于该存储单元所采用的数据编码方案。
图5至图7描绘了示例性三维存储器阵列的不同视图。图5是描绘三维存储器阵列的一部分的顶视图的框图。从图5可看出，存储器阵列在所示箭头530的方向上延伸。在一个实施方案中，存储器阵列可具有60至128个层。其他实施方案可具有少于或多于60至128个的层。然而，图5示出了顶层。
图5描绘了存储器阵列500的一部分的顶视图。多个圆圈表示竖直列(例如，竖直列522和竖直列524，也称为沟道)。竖直列中的每一者包括多个选择晶体管和多个存储单元。在一个实施方案中，竖直列中的每一者实现NAND串。下面提供了竖直列的更多细节。由于存储器阵列在所示的两个箭头530的方向上延伸，因此擦除块包括比图5中描绘的竖直列更多的竖直列522。
图5还描绘了一组位线514。图5示出了二十四个位线，因为仅描绘了擦除块的一部分。设想的是，多于二十四个的位线连接到擦除块的竖直列。表示竖直列的每个圆圈都具有“x”以指示其与一个位线516连接。
图5中描绘的擦除块的部分包括一组开口(沟槽504、沟槽506、沟槽508、沟槽510和沟槽512)。沟槽将三维阵列的层分离，使得可在特定存储操作中使用较小的分区。例如，在图5中，沟槽与单独源极线连接一起将单体存储器阵列分解成四个所示擦除块的部分518、520、526、528。这些沟槽有助于对一个擦除块执行擦除操作，而不会对其他擦除块产生不利影响。沟槽也还可用于其他路由信号并且在此类实施方案中可被称为互连或局部互连。例如，在一个实施方案中，到源极栅极选择线的连接可通过一个或多个沟槽内的线连接到源极线。
尽管图5示出了每个区域具有四行竖直列、四个部分和十六行竖直列，但是这些确切数字是示例性实施方式。其他实施方案可包括更多或更少的区域、每一区域更多行或更少行的竖直列、以及每一块更多行或更少行的竖直列。
图5还示出了竖直列是交错的。在其他实施方案中，可以使用不同交错模式。在一些实施方案中，竖直列不交错。
图6描绘了非易失性存储器介质120的实施方案的一部分，该图示出了存储器阵列600的一部分的截面图。如图5中指示的，该截面图切穿竖直列522以及竖直列524和520(参见图5)。图6的结构包括四个漏极侧选择层SGD0、SGD1、SGD2和SGD3；四个源极侧选择层SGS0、SGS1、SGS2和SGS3；四个虚设字线层DWLL1 a、DWLL1 b、DWLL2 a和DWLL2 b；以及四十八个数据字线层WLL0至WLL47，这些数据字线层用于连接到数据存储器单元。其他实施方案可实现多于或少于四个的漏极侧选择层、多于或少于四个的源极侧选择层、多于或少于四个的虚设字线层，以及多于或少于四十八个的字线层。竖直列522和竖直列524被描绘为突出穿过漏极侧选择层、源极侧选择层、虚设字线层和字线层。在一个实施方案中，每个竖直列都包括了NAND串。在竖直列和下面列出的层之下的是衬底602、衬底602上的绝缘膜604和源极线316(SL)。竖直列522的NAND串在堆叠的底部处具有源极端并且在堆叠的顶部处具有漏极端。与图5一致，图6示出了经由连接器606连接到位线516的竖直列522。还描绘了沟槽506和沟槽508。擦除块518和526的部分延伸到所示部分的任一侧。
为了便于引用，漏极侧选择层SGD0、SGD1、SGD2和SGD3；源极侧选择层SGS0、SGS1、SGS2和SGS3；虚设字线层DWLL1 a、DWLL1 b、DWLL2 a和DWLL2 b；以及字线层WLL0-WLL47被统称为导电层。在一个实施方案中，导电层由TiN和钨的组合制成。在其他实施方案中，可使用其他材料形成导电层，该其他材料诸如为掺杂的多晶硅、金属(诸如钨)或金属硅化物。在一些实施方案中，不同导电层可以由不同材料形成。在导电层之间的是介电层DL0至DL59。例如，介电层DL49在字线层WLL43上方并且在字线层WLL44下方。在一个实施方案中，介电层由SiO2制成。在其他实施方案中，可使用其他介电材料形成介电层。
非易失性存储器单元沿竖直列(也称为沟道)形成，该竖直列延伸穿过堆叠中的交替的导电层和介电层。在一个实施方案中，存储器单元布置在NAND串中。字线层WLL0至WLL47连接到存储单元(也称为存储单元、存储器单元或数据存储器单元)。虚设字线层DWLL1 a、DWLL1 b、DWLL2 a和DWLL2 b连接到虚设存储单元。虚设存储单元不存储用户数据，而数据存储单元有资格存储用户数据。漏极侧选择层SGD0、SGD1、SGD2和SGD3用于将NAND串与位线电连接和断开。源极侧选择层SGS0、SGS1、SGS2和SGS3用于将NAND串与源极线316SL电连接和断开。在图7中更详细地示出了所示的存储器阵列700。
图7示出了存储器阵列700的截面图。在一个实施方案中，竖直列522是圆形的并且包括四个层；然而，在其他实施方案中，可包括多于或少于四个的层，并且可使用其他形状(例如，“U”形而不是“I”形等)。在一个实施方案中，竖直列522包括由诸如SiO2的电介质制成的内芯层702。也可以使用其他材料。包围内芯层702的是多晶硅沟道704。也可以使用除了多晶硅之外的材料。需注意，沟道704连接到位线。包围沟道704的是隧穿电介质706。在一个实施方案中，隧穿电介质706具有ONO结构。包围隧穿电介质706的是共享电荷捕集层708，诸如(例如)氮化硅。也可使用其他材料和结构。本文所述的技术不限于任何特定材料或结构。
图7描绘了介电层DL49、DL50、DL51、DL52和DL53，以及字线层WLL43、WLL44、WLL45、WLL46和WLL47。每个字线层包括由氧化铝层712围绕的字线区域710，该氧化铝层由可具有SiO2的阻挡氧化物层714围绕。字线层与竖直列的物理相互作用形成存储单元(也称为存储器单元)。因此，在一个实施方案中，存储单元包括沟道704、隧穿电介质706、电荷捕集层708(例如，与其他存储单元共享)、阻挡氧化物层714、氧化铝层712和字线区域710。在一些实施方案中，阻挡氧化物层714和氧化铝层712可由具有绝缘特性的单层的材料或由具有绝缘特性的多于2层的不同材料代替。此外，所使用的材料不限于二氧化硅(SiO2)或氧化铝。
例如，字线层WLL47和竖直列522的一部分构成存储单元MC1。字线层WLL46和竖直列522的一部分构成存储单元MC2。字线层WLL45和竖直列522的一部分构成存储单元MC3。字线层WLL44和竖直列522的一部分构成存储单元MC4。字线层WLL43和竖直列522的一部分构成存储单元MC5。在其他架构中，存储单元可具有不同结构；然而，存储单元仍将仍然是数据存储单元。
当对存储单元进行编程时，电子存储在与存储单元相关联的电荷捕集层708的一部分中。响应于字线区域710上的适当电压，这些电子通过隧穿电介质706从沟道704被吸引到电荷捕集层708中。存储单元的阈值电压(Vth)与所存储的电荷量成比例地增大。在一个实施方案中，通过电子的福勒-诺得海姆(Fowler-Nordheim)隧穿到电荷捕集层中来实现编程。在擦除操作期间，电子返回到沟道或空穴被注入到电荷捕集层中以与电子重组。在一个实施方案中，使用经由诸如栅极感应的漏极泄漏(GIDL)的物理机制的空穴注入到电荷捕集层中来实现擦除。
在某些实施方案中，在不同位线上的不同存储器结构(例如，不同NAND串)中的相同定位或位置中的存储单元可在相同字线上。每个字线可存储：一个数据页面，诸如每个单级单元(SLC)存储1位数据时；两个数据页面，诸如每个多级单元(MLC)存储2位数据时；三个数据页面，诸如每个三级单元(TLC)存储3位数据时；四个数据页面，诸如每个四级单元(QLC)存储4位数据时；或其他数量的数据页面。
在所描绘的实施方案中，竖直的3D NAND闪存存储器结构包括“I”形存储器结构。在其他实施方案中，竖直的3D NAND闪存存储器结构可包括“U”形结构，或者可具有另一个竖直和/或堆叠的架构。在某些实施方案中，四组串(例如，四组48个字线、或另一预定义数量的字线)可形成擦除块，而在其他实施方案中，少于或多于四组的串可形成擦除块。如可理解的，任何合适数量的存储单元可以是单个NAND串的一部分。在一个实施方案中，NAND串包括48个存储单元。
图8示出了根据现有技术的从一侧800驱动的字线。示出了存储器的八个擦除块：BLK0 802、BLK1 806、BLK2 810、BLK3 814、BLK4 818、BLK5 822、BLK6 826和BLK7 830。需注意，这些数量仅用于标记目的并且不旨在表示存储器阵列内的确切物理位置。这些擦除块可如图5至图7所示的那样配置。
如本文所用，“擦除块”包括组织在存储器阵列内的一组存储单元，使得擦除存储操作影响擦除块内的每个存储单元。理想地，由于擦除存储操作，擦除块的每个存储单元转变到已擦除状态。实际上，某些存储单元可能不会转变到已擦除状态并且因此因未正确擦除而处于错误状态。擦除块包括可在单个擦除存储操作期间擦除的最小存储单元组。
单个导电层可位于所有擦除块下面并且提供公共源极线834。这对应于图4所示的源极线402。在每个擦除块的左侧和右侧(如该图被定向)，可存在阶梯区域836。在图12中更详细地示出了阶梯区域836。在该区域836中，可在字线层和高压字线开关之间建立连接，这些高压字线开关连接一个或多个电压源(在本文中称为驱动器)。用于驱动存储器命令信号并将这些信号切换到存储器中的特定位置的栅极可至少部分地驻留在阶梯区域836中并且通过该阶梯区域连接。
由于图2所示的行解码器逻辑(例如，行解码器A 218和行解码器B 220)所需的面积，常规上仅从一侧驱动字线。在存储器阵列的常规架构中，行解码器从两侧驱动每条字线所需的硅面积将需要是仅从一侧驱动每条字线的行解码器所使用的常规面积的两倍。
在常规存储器阵列中，在存储器阵列的任一侧上的行解码器被配置为驱动字线和/或擦除块的一半。为了适应每个块所需的逻辑和连接，常规管芯布局使阶梯区域836的与擦除块相邻的高压字线开关的哪些组将连接到并驱动擦除块内的字线发生交替。
在图8中使用实线和虚线来示出这种交替连接模式，以便示出哪个阶梯区域包括控制每个擦除块的字线开关(WLSW)。从底部开始，BLK0 802由位于右侧的BLK0 WLSW 804控制和/或驱动，而BLK1 806由位于左侧的BLK1 WLSW 808控制和/或驱动。BLK2 810由右侧的BLK2 WLSW 812控制和/或驱动，并且BLK3 814由左侧的BLK3 WLSW 816控制和/或驱动。BLK4 818由BLK4 WLSW 820控制和/或驱动，BLK5 822由BLK5 WLSW 824控制和/或驱动，BLK6 826由BLK6 WLSW 828控制和/或驱动，并且BLK7 830由BLK7 WLSW 832控制和/或驱动。
需注意，在该配置中，WLSW传递到耦接字线的信号(例如，电压和/或电流)在字线层的整个长度上传播以沿字线到达围绕竖直列构造的所有存储单元，该所有存储单元包括与WLSW相对的一端处的存储单元。这种最坏情况延迟可能导致降低的性能，该降低的性能无法满足对非易失性存储器介质120的当前需求。
图9示出了根据一个实施方案的存储器阵列900的俯视图。为了清楚地示出其他元件，未示出某些细节(例如，位线和竖直列)。
存储器阵列900包括组织成行和列的存储单元的三维阵列。行包括多个字线，并且列连接到位线。字线被组织成擦除块BLK0 802、BLK1 806、BLK2 810、BLK3 814、BLK4 818、BLK5 822、BLK6 826和BLK7 830。
存储器阵列内的存储单元通过行解码器A 218、行解码器B 220、列解码器A 226和列解码器B 228连接到管芯控制器206。管芯控制器206将电压和/或电流提供给解码器的电路和逻辑以实现存储操作，诸如读取存储单元、写入存储单元和/或擦除存储单元。
具体地，行解码器和/或列解码器包括用于选择性地将存储单元连接到电压驱动器(诸如电压驱动器234(参见图2))的逻辑(诸如开关)。在一个实施方案中，存储器阵列包括连接电路。连接电路是被配置为将一个或多个电路驱动器(电压和/或电流)电耦合到字线的两侧的任何电路。在某些实施方案中，连接电路包括一个或多个栅极或开关以使得能够将某些部件选择性地耦接或基本上同时耦接到一个或多个驱动器。连接电路提供导电路径，该导电路径包括第一组字线中的一个或多个字线、第二组字线中的一个或多个字线和公共驱动器诸如电压驱动器234。
在某些实施方案中，连接电路包括定位于阶梯区域836中的多个开关(例如，902、904、906、908、910、912、914、916)。开关选择性地将擦除块的每个字线连接到电压驱动器234。在一个实施方案中，开关是晶体管，该晶体管的一个端子与字线电连通并且另一个端子与电压驱动器234电连通，并且栅极与管芯控制器206(例如，状态机208)电连通。
在图9所示的实施方案中，连接电路926将一个擦除块(例如，BLK0 802)中的第一字线和相邻擦除块(例如，BLK1 806)中的第二字线电连接到相同电压驱动器234。在某些实施方案中，连接电路926包括电路、逻辑等，以使得状态机208能够激活定位于擦除块(例如，BLK0 802)的一侧上的开关，并且基本上同时激活定位于擦除块(例如，BLK1 806)的相对端上的开关。这样，状态机208、电压驱动器234和连接电路926一起工作以从两端基本上同时地向第二字线和第一字线两者供应电压信号(例如，偏置)。
如本文所用，相邻擦除块包括靠近或紧邻现有擦除块定位的擦除块，在这两个擦除块之间没有其他擦除块。在图9所示的实施方案中，BLK0 802和BLK1 806是相邻擦除块的代表性示例。相反，BLK0 802和BLK2 810不是相邻擦除块，因为BLK1 806位于这两个擦除块之间。
如上所述，当施加电压时，模拟电路(诸如字线的那些)经受阻容(RC)式负载。如关于图3所解释的，施加到字线的电压沿着字线施加到存储单元的栅极以偏置存储单元用于存储操作。
被配置有状态机208、电压驱动器234(参见图2)和连接电路926的存储器阵列900基本上同时从两端调整第二字线和第一字线上的电压信号(例如，偏置)，这减轻了由RC负载引起的延迟。图8以顶视图示出了实施方案，因此这里为了清楚起见未示出选定擦除块(诸如BLK0 802)中的一个字线与未选定擦除快(诸如该顶视图下方的存储器阵列的字线层和/或连接电路)中的另一个字线之间的连接的细节。然而，这些细节被包括在其他实施方案的后续附图中。应当注意，在本文描述的实施方案中，三维阵列的选定擦除块内的每个字线耦接到三维阵列的相邻擦除块中的对应字线。
为了减小在字线的整个长度上传播信号所引起的延迟，本文公开的装置使用一对相邻擦除块的两侧上的(连接电路的)WLSW来将信号从两端驱动到字线层上。因此，最坏情况延迟在字线层的中间处引起，并且比通过将信号从一端传播到另一端引起的延迟小得多。
如图所示，在所描绘的实施方案中，位于两个阶梯区域中的WLSW用于驱动偶数和奇数相邻擦除块。BLK0+BLK1 WLSW 902和BLK0+BLK1 WLSW 904两者都驱动BLK0 802和BLK1806。BLK2+BLK3 WLSW 906和BLK2+BLK3 WLSW 908驱动BLK2 810和BLK3 814。BLK4+BLK5WLSW 910和BLK4+BLK5 WLSW 912驱动BLK4 818和BLK5 822。BLK6+BLK7 WLSW 914和BLK6+BLK7 WLSW 916驱动BLK6 826和BLK7 830。
另外，使用两侧上的开关来驱动两个擦除块，而不是从一侧到另一侧交替驱动单个擦除块的栅极，这减小了RC延迟和传播延迟，而没有增加行解码器(例如，行解码器A218、行解码器B 220)布局面积。
通常，存储器阵列900的字线经受范围为从约0伏到约20伏的电压。在连接电路926包括将一个或多个字线的两侧连接到公共驱动器1016的开关并且开关包括晶体管的实施方案中，晶体管与存储器阵列900的其他CMOS部件相比是较大的。因此，用于一个擦除块的字线开关可占据与相邻擦除块的字线竖直对准的空间以及与特定擦除块的字线竖直对准的空间。(例如，在图9中，BLK0+BLK1 WLSW 904的开关使用现有设计用来连接到单个擦除块的相同区域连接到BLK0 802和BLK1 806两者。)
在一个实施方案中，连接电路926包括一个或多个外部导电链路920和一个或多个内部导电链路924两者。外部导电链路920是在存储器阵列外部(在其周边外)的电气部件，该电气部件被配置为在存储器阵列的两个字线和电压驱动器234之间传导或传递电压或电流。外部导电链路920和/或可包括一个或多个外部导电链路920的部件的示例包括但不限于导线、引线、迹线、金属线、电阻器、导体、电容器、电感器、开关等。
内部导电链路924是在存储器阵列内部(在其周边内)的电气部件，该电气部件被配置为在存储器阵列的两个字线和电压驱动器234之间传导或传递电压或电流。内部导电链路924和/或可包括一个或多个内部导电链路924的部件的示例包括但不限于导线、引线、迹线、金属线、电阻器、导体、电容器、电感器、开关等。在一个实施方案中，连接电路仅包括外部导电链路920并且不包括内部导电链路924。
需注意，在图8中，通过沟槽将管芯内的字线层分开以将相邻擦除块分离。在所公开的装置中，任一擦除块中的一个字线由公共驱动器驱动，该公共驱动器也驱动另一擦除块中的存储器阵列的相同层处的字线，因此这种分离是不必要的。因此，与包括沟槽的实施方案相比，相邻擦除块可作为大小加倍的单个擦除块操作。具有较大擦除块大小的实施方案可用于具有较大有限容量但是被优化为存储大连续数据集用于快速读取访问的产品。
在某些实施方案中，较小擦除块是期望的。在此类实施方案中，连接电路将存储器阵列的每个字线与相邻擦除块中的字线耦接。可通过连接电路在相邻擦除块之间进行连接。这在图12中更详细地描述。然而，为了在不使擦除块大小加倍的情况下实现该解决方案，使用两个源极线来代替图8中所示的单个公共源极线834。第一源极线918用于BLK0802、BLK3 814、BLK4 818和BLK7 830。第二源极线922用于BLK1 806、BLK2 810、BLK5 822和BLK6 826。保持共享源极线的相邻擦除块之间的字线层的分离。这允许简化的布局，同时仍为共享字线切换逻辑的块提供唯一源极线连接。
如本文所用，“选定”部件是指命令、指令或控制器(诸如管芯控制器206或存储控制器216)针对特定操作而作为目标/寻址/选择的部件。此类参考的示例包括选定存储单元、存储单元的选定页面、选定字线、选定擦除块、选定平面、选定存储器管芯等。如本文所用，“未选定”部件是指命令、指令或控制器(诸如管芯控制器206或存储控制器216)针对特定操作而未作为目标/寻址/选择的部件。此类参考的示例包括未选定存储单元、未选定存储单元页面、未选定字线、未选定擦除块、未选定平面、未选定存储器管芯等。操作可包括内部测试或维护操作(例如，垃圾收集、测试模式操作)、用户命令/请求、或特定存储操作(诸如读取操作、写入操作或擦除操作)。由于各种半导体架构和配置，因此相似的部件可彼此连接、耦接或以其他方式相关联，其方式使得对选定部件的操作会对未选定部件产生不利影响。例如，在NAND串的存储单元的读取操作中，沿着NAND串的未选定存储单元被接通、激活，使得可感测到选定存储单元的编程状态。在读取操作期间，激活沿NAND串的未选定存储单元可能无意地改变沿NAND串的某些未选定存储单元的阈值电压。这种非预期改变被称为“干扰”或“干涉”。为了执行期望的操作，可将一个电平下的电压信号或偏置发送到选定部件，而将不同量值的电压信号发送到未选定部件。
图10是根据一个实施方案的存储器阵列1000的俯视视图。类似于图5，存储器阵列1000的一部分是可见的。如图9所述，实现了双源极线和/或分开的源极线。第一源极线918位于BLK1(选定擦除块)1004的下面，并且第二源极线922位于BLK0(未选定擦除块)1002的下面。存储器阵列1000包括BLK1(选定擦除块)1004和BLK0(未选定擦除块)1002。BLK1(选定擦除块)1004是管芯控制器206具体地进行寻址和/或选择以便执行操作的擦除块。操作可针对擦除块本身或擦除块的一个或多个部件。对应地，BLK0(未选定擦除块)1002是管芯控制器206具体地不针对操作进行寻址和/或选择的擦除块。选定字线1006是状态机208具体地针对特定操作(诸如读取操作或写入操作)在BLK1(选定擦除块)1004内进行寻址的字线。未选定字线1010是状态机208具体地不在BLK0(未选定擦除块)1002内进行寻址和/或选择的字线，但是因未选定字线1010耦接到选定字线1006的方式而可能在特定操作期间经历某些偏置电压或电流。
图10示出了连接电路1012的一个实施方案的细节。具体地，图10示出了连接电路1012的外部导电链路920的细节。连接电路1012包括在存储器阵列1000的两侧(图10中的左侧和右侧)上(例如，在行解码器A218和行解码器B 220的区域中)的部件。
连接电路1012包括第一字线开关1018。在一个实施方案中，第一字线开关是这样的晶体管，该晶体管大小被设定为控制供应给开关的介于约0伏至25伏之间的电压的流动。在一个实施方案中，第一字线开关1018的栅极端子耦接到状态机208，使得由状态机208供应的电压以足够的电压电平激活第一字线开关1018以向选定字线1006供应电压或从该选定字线消耗电压。
连接电路1012包括第二字线开关1020。在一个实施方案中，第二字线开关是这样的晶体管，该晶体管大小被设定为控制供应给开关的介于约0伏至25伏之间的电压的流动。第二字线开关1020的栅极端子耦接到状态机208，使得由状态机208供应的电压以足够的电压电平激活第二字线开关1020以向未选定字线1010供应电压或从该未选定字线消耗电压。
连接电路1012还在两侧(图10中的左侧和右侧)上包括字线互连1008。每侧上的字线互连1008将选定字线1006电耦合到BLK0(未选定擦除块)1002的未选定字线1010。在某些实施方案中，选定字线1006和未选定字线1010在包括形成存储器阵列1000的多个层的三维阵列的相同层中。三维阵列的相同层中的字线在本文中被称为对应字线1014。在另一个实施方案中，选定字线1006和未选定字线1010在三维阵列的不同层上，即使如此，选定字线1006和未选定字线1010也是对应字线。如本文所用，对应字线是耦接到存储器阵列中的另一个擦除块的另一个字线的任何字线。在某些实施方案中，两个字线在三维阵列的相同层中。在其他实施方案中，每个字线在三维阵列的不同层上。
在所示的实施方案中，即使沟槽1022划分存储器阵列内的选定字线1006和未选定字线1010，字线互连1008也将选定字线1006和未选定字线1010电耦合。换句话讲，在一个实施方案中，字线互连1008跨过由沟槽1022形成的空隙或开口为三维阵列中的相同层处的两个字线提供电连接。在某些实施方案中，字线互连1008由阶梯区域836的金属层内的导电线制成。在其他实施方案中，字线互连1008是跨越沟槽1022的迹线。
存储器阵列的每侧上的连接电路1012与来自状态机208的用于基本上同时激活第一字线开关1018和第二字线开关1020的信号一起从字线的两端供应或消耗选定字线1006和未选定字线1010上的电压。电压由公共驱动器1016驱动或消耗。因此，减轻了选定字线1006中固有的RC负载。
图10示出了BLK1(选定擦除块)1004和BLK0(未选定擦除块)1002。这些擦除块1004、1002是相邻擦除块。在某些实施方案中，相邻擦除块由沟槽1022分离。
对应字线1014WLn_1和WLn_2在电气示意图中被示为导线，但可被理解为是包括每个块的堆叠内的导电层，如图6所示。一对擦除块的任一侧上的第一字线开关1018和第二字线开关1020可基本上同时操作以便驱动控制信号电压电平来完成读取、编程和擦除操作，从而将电压递送到连接的字线层的两端，如下所述。
读取操作
对于在所公开的存储器装置上的读取操作，在相邻擦除块之间共享WLSW，如图所示。对于BLK0(未选定擦除块)1002，如图4所示，状态机208关闭所有漏极选择栅极。状态机208通过公共驱动器1016将读取电压(VRead)施加到选定字线1006，由于连接电路1012和第二字线开关1020，未选定字线1010也从两端经历读取电压(VRead)。三维阵列中的其他字线还包括耦接到公共驱动器1016(这可以是相同驱动器或另一个驱动器)的连接电路1012。这些其他字线接收通过电压(VCG)，该通过电压被配置为激活存储单元以用于读取操作的读取感测操作部分。字线RC负载不会不可控制地增加，因为关闭BLK0(未选定擦除块)1002的漏极选择栅极致使BLK0(未选定擦除块)1002的NAND串的沟道浮动。BLK0(未选定擦除块)1002中的存储单元的读取干扰受升压阶段的限制；在编程操作的程序禁止阶段期间采用类似的方法。状态机208分别针对BLK1(选定擦除块)1004和BLK0(未选定擦除块)1002在第一源极线918和第二源极线922上保持公共电压电平(CELSRC)。
编程操作
对于在所公开的存储器装置上的编程操作，在相邻擦除块之间共享WLSW，如图所示。对于BLK0(未选定擦除块)1002，如图4所示，状态机208关闭所有漏极选择栅极。状态机208通过公共驱动器1016将编程电压(VPgm)施加到选定字线1006，由于连接电路1012和第二字线开关1020，未选定字线1010也从两端经历编程电压(VPgm)。
三维阵列中的其他字线还包括耦接到公共驱动器1016(这可以是相同驱动器或另一个驱动器)的连接电路1012。这些其他字线接收通过电压(VPass)，该通过电压被配置为激活存储单元以供应用于编程操作的电子。字线RC负载不会不可控制地增加，因为关闭BLK0(未选定擦除块)1002的漏极选择栅极致使BLK0(未选定擦除块)1002的NAND串的沟道浮动。状态机208分别针对BLK1(选定擦除块)1004和BLK0(未选定擦除块)1002在第一源极线918和第二源极线922上保持公共电压电平(CELSRC)。
擦除操作
在擦除操作中，擦除块的所有字线在单个操作中被一起擦除。对于所公开的存储器阵列1000上的擦除操作，在相邻擦除块之间共享第一字线开关1018和第二字线开关1020，如图所示。BLK1(选定擦除块)1004和BLK0(未选定擦除块)1002两者上的字线从两侧偏置到接地或基本上为零的电压电平(VSS)。状态机208通过将第二源极线922上的电压电平保持为低于第一源极线918上的电压(VERA)来防止BLK0(未选定擦除块)1002的擦除。在一个实施方案中，将单独的第一源极线918和第二源极线922实现为将所公开的存储器阵列1000的擦除块大小保持为如在常规存储器架构中所见的大小。如果对于特定实施方式，擦除块的大小不是考虑因素，则仍然可实现单个源极线。可从NAND串的源极侧进行将空穴注入到NAND串的沟道704中，而无需将位线偏置到VERA。
图11示出了根据一个实施方案的存储器阵列1100。如图9所示，示出了八个擦除块，其中在字线层的两端上，相邻擦除块由一个或多个公共驱动器(图11中未示出)配对并驱动。两个源极线平面918、926位于三维阵列下方，使得成对的相邻擦除块(例如，BLK0802、BLK1 806)使用不同源极线来操作，从而使得擦除块的大小可保持为与常规存储器架构中使用的大小相同。
共享字线开关(1102、1104、1106、1108、1110、1112、1114、116)可通过外部导电链路1118连接到相邻擦除块的字线层，如图所示。这在图12中更详细地示出。BLK0 802和BLK1806各自由WLSW0+1_1 1102和WLSW0+1_2 1104从两侧同时驱动。这些开关可被布置为图10所示的第一字线开关1018和第二字线开关1020。当BLK0 802使用第一源极线918来进行操作时，BLK1 806使用第二源极线922来进行操作，如图所示。BLK2 810和BLK3 814由公共驱动器WLSW2+3_1 1106和WLSW2+3_2 1108从两侧驱动。BLK2 810与BLK1 806共享第二源极线922的一部分，而BLK3 814使用第一源极线918来进行操作。BLK4 818和BLK5 822两者都由WLSW4+5_1 1110和WLSW4+5_2 1112驱动，并且BLK6 826和BLK7 830共享公共驱动器WLSW6+7_1 1114和WLSW6+7_2 1116。偶数块(如该图中标记)使用第一源极线918来进行操作，并且奇数块使用第二源极线922。
图11示出了外部导电链路1118的一个实施方案。通常，每个相邻擦除块的每个字线连接到三维阵列每侧上的字线开关。在某些实施方案中，在三维阵列的每个端部上形成阶梯区域836。阶梯上的每个台阶对应于三维阵列中的层。在每个步骤处，针对第一擦除块(BLK0 802)中的一个字线建立连接。该连接还连接到字线互连。字线互连跨越沟槽并且与第二擦除块(BLK1 806)中的另一个字线建立另一个连接。为了避免干扰不同层上的字线互连，字线互连及其连接可以采取哑铃形。
图12示出了根据一个实施方案的相邻擦除块1200之间的连接。与先前图示类似，示出了一对相邻擦除块的顶视图。
第一擦除块1206包括第一组字线。第一擦除块1206邻近第二擦除块1204定位，该第二擦除块包括第二组字线，如图所示。第一擦除块1206连接到第一源极线918，而第二擦除块1204连接到第二源极线922。可通过各种方式将第一组字线内的每个字线连接到第二组字线中的对应字线以实现本文公开的配置。
图12示出了连接对应字线的外部导电链路1118。外部导电链路1118可被体现为阵列旁边CMOS 1208(CNA)中实现的电路。阵列旁边CMOS 1208是管芯上逻辑的配置，该管芯上逻辑的配置位于在三维阵列的存储器阵列层旁边并且与其共平面的区域中。示出了其简化版本。除了存储器阵列层和阵列两侧上的阶梯区域836之外，还示出了附加区域1210、1212以说明如何可在存储器管芯内实现门控和驱动逻辑。在某些实施方案中，CMOS电路和连接电路的部件(诸如外部导电链路)定位在三维阵列上方的区域(例如，阵列上方CMOS 1212(CAA))中。在某些实施方案中，CMOS电路和连接电路的部件(诸如外部导电链路)定位在三维阵列下方的区域(例如，阵列下方CMOS 1210(CUA))中。
所示的每个外部导电链路1118表示图10中示意性示出的字线互连1008的示例。虽然在图12中未示出，但外部导电链路1118连接到三维阵列的任一侧上的字线开关。图10所示的WLSW可被体现为字线层两侧上的阵列旁边CMOS 1208内的晶体管栅极。
如图8的侧视图和顶视图所示，每个擦除块使用单独源极线来进行操作，这些单独源极线被构造为衬底602和存储器阵列层之间的导电平面。相邻擦除块沿沟槽1022分离，该沟槽可以开口或空隙的形式实现，从而使在相邻擦除块中形成对应字线的导电层完全断开连接。沟槽1022可被填充有SiO2或类似材料，并且还可用于其他电路布线。
在本文公开的存储器装置的某些实施方案中，如上所讨论，对应字线可通过外部导电链路1118电连接，以便共享一个或多个公共驱动器，同时对阵列旁边CMOS 1208内的逻辑布局具有最小影响。与字线层的两侧的这种连接(而不是将信号驱动到字线层的一侧上)通过减小RC负载来改善执行时间，如上所讨论的。
通过这种高速信号传输，物理存储器结构中固有的电阻和电容可能对信号时间产生可观察影响。可通过以下方式针对特定实施方式来调谐这些阻容(RC)效果：使用不同种类的外部导电链路1118等，通过跨越沟槽1022的内部导电链路1202来桥接沟槽1022。在该实施方案中示出了三个内部导电链路1202，但内部导电链路1202的数量可基于阵列设计而变化。类似地，内部导电链路1202的宽度和位置可基于设计和实施方式要求而变化。
应当注意，某些实施方案可仅包括内部导电链路，某些实施方案可仅包括外部导电链路。其他实施方案(诸如三维阵列1200)包括内部导电链路1202和外部导电链路1118两者。
内部导电链路1202可被实现为在字线层内跨越沟槽1022的区域，从而允许对应字线层之间的物理连接。这可被实现为跨越相邻擦除块之间的沟槽的迹线。这些内部导电链路1202降低跨字线层行进的信号所遇到的电阻，这使得实现更快的信号传输。
然而，如在图12中的截面图中示出的，字线层被实现为由介电层分离的导电平面。这种构造导致固有电容，该固有电容随着内部导电链路1202加宽而增加。该电容可使信号传输减慢。因此，可调整内部导电链路1202的数量、尺寸和位置以减轻由管芯构造引起的RC效应，以便进一步改善信令速度和质量以满足更高的性能标准。
在一个实施方案中，内部导电链路1202在制造过程期间形成，该制造过程产生三维阵列的字线和介电层。可使用各种制造方法来构建内部导电链路1202。在一种方法中，内部导电链路1202由与字线层相同的材料(例如，钨)制成。在一种制造方法中，使用掩模来蚀刻内部导电链路1202之间的开口以形成用于沟槽的开口。
图13示出了根据一个实施方案的读取操作波形1300。状态机208管理控制逻辑以激活电压驱动器和电流源并将其连接到三维阵列的不同线、节点和信号以实现读取操作。这些波形示出了节点、线、栅极或部件在读取操作的不同阶段期间的电压电平。不同阶段由时间标记(t0、t1、t2、t3、t4)指示。
在图13中，SL2 922是在读取操作期间的第二源极线922上的信号。SGS 1302是在读取操作期间的选定擦除块的NAND串的一个或多个源极选择栅极的栅极端子上的信号。Sel WL 1006是在读取操作期间的选定字线1006上的信号。Unsel WL 1304是在读取操作期间的选定擦除块1004的未选定字线上的信号。通常，读取操作涉及耦接到选定字线(也称为页面)的存储单元，并且选定擦除块的其他字线可接收不同电压以实现读取操作。因此，Unsel WL 1304是在读取操作期间的选定擦除块的每个未选定字线上的信号。SGD 1306是在读取操作期间的选定擦除块的NAND串的一个或多个漏极选择栅极的栅极端子上的信号。
SL1 918是在读取操作期间的未选定擦除块的第一源极线918上的信号。SGS 1308是在读取操作期间的未选定擦除块的NAND串的一个或多个源极选择栅极的栅极端子上的信号。UnSel WL 1010是在读取操作期间的未选定字线1010上的信号。Unsel WL 1310是在读取操作期间的未选定擦除块的未选定字线上的信号。SGD 1312是在读取操作期间的未选定擦除块的NAND串的一个或多个漏极选择栅极的栅极端子上的信号。
图13示出了选定字线1006的波形跟踪未选定字线1010的波形，并且Unsel WL1304的波形跟踪Unsel WL 1310。这是因为一个或多个连接电路将选定擦除块中的每个字线和未选定擦除块中的每个字线耦接到公共驱动器(例如，公共驱动器1016)。如上所述，连接电路使得状态机208能够从两侧驱动或释放每个字线。状态机208被配置为管理其他栅极和开关，使得选定字线上的电压信号对未选定字线(在选定擦除块和未选定擦除块两者中)上的存储单元具有减轻的影响(例如，干扰)。
电压电平可落在下面列出的范围内：
·VSS-0伏
·VSG-4～8伏
·VREAD-4～10伏
·VCGRV-0～6伏
·VSGS-0～2伏
·CELSRC-0.4～2伏
读取操作的不同阶段的定时事件被描述为如下：
·
Figure BDA0002416863770000301
准备电压发生器
·
Figure BDA0002416863770000302
在此时间段期间，状态机208使BLK1(选定擦除块)1004和BLK0(未选定擦除块)1002两者中的所有存储单元的沟道(例如，沟道704)放电。同样在此时间段期间，在选定字线1006上发送电压脉冲。由于字线上的电压在此时间段期间增加，因此这是斜升阶段(也称为充电阶段)。因为脉冲被施加到BLK1(选定擦除块)1004中的选定字线1006和BLK0(未选定擦除块)1002中的未选定字线1010的两侧，所以与仅从一侧驱动选定字线1006的情况相比，电压电平以更快的速率从Vss上升到Vread。图13还示出了在读取操作期间，BLK1(选定擦除块)1004中的选定字线1006和BLK0(未选定擦除块)1002中的未选定字线1010上的电压电平基本上相同。状态机208通过关闭BLK0(未选定擦除块)1002中的NAND串的SGD和SL1来减轻BLK0(未选定擦除块)1002中的读取干扰。
·
Figure BDA0002416863770000303
读取/感测在选定擦除块的选定字线的位线上的BLK1(选定擦除块)1004的存储单元。
·
Figure BDA0002416863770000304
恢复。将电压放电至较低或接地电平以准备存储操作的后续阶段或单独存储操作。由于字线上的电压在该时间段期间减少，因此这被称为斜降阶段(也称为放电阶段)。因为脉冲从BLK1(选定擦除块)1004中的选定字线1006和BLK0(未选定擦除块)1002中的未选定字线1010的两侧放电，所以与仅从一侧驱动选定字线1006相比，电压电平以更快的速率减少。图13还示出了陡峭放电速率在也通过连接电路耦接到公共驱动器的波形Unsel WL 1304和Unsel WL 1310上。
图14示出了根据一个实施方案的编程和/或写入操作波形1400。状态机208管理控制逻辑以激活电压驱动器和电流源并将其连接到三维阵列的不同线、节点和信号以实现编程和/或写入操作。在图14中，类似编号的信号表示关于图13描述的相同节点、线、栅极和部件。
Sel WL 1006是在编程操作期间的选定字线1006上的信号。Unsel WL 1404是在编程操作期间的选定擦除块1004的未选定字线上的信号。通常，编程操作涉及耦接到选定字线(也称为页面)的存储单元，并且选定擦除块的其他字线(例如，Unsel WL 1404)可接收不同电压以实现编程操作。因此，Unsel WL 1404是在编程操作期间的选定擦除块的每个未选定字线上的信号。SGD 1406是在编程操作期间的选定擦除块的NAND串的一个或多个漏极选择栅极的栅极端子上的信号。
SL1 918是在编程操作期间的未选定擦除块的第一源极线918上的信号。SGS 1408是在编程操作期间的未选定擦除块的NAND串的一个或多个源极选择栅极的栅极端子上的信号。Unsel WL 1010是在编程操作期间的未选定字线1010上的信号。Unsel WL 1410是在编程操作期间的未选定擦除块的未选定字线上的信号。SGD 1412是在编程操作期间的未选定擦除块的NAND串的一个或多个漏极选择栅极的栅极端子上的信号。
图14示出了选定字线1006的波形跟踪未选定字线1010的波形，并且Unsel WL1404的波形跟踪Unsel WL 1410。这是因为一个或多个连接电路将选定擦除块中的每个字线和未选定擦除块中的每个字线耦接到公共驱动器(例如，公共驱动器1016)。如上所述，连接电路使得状态机208能够从两侧驱动或释放每个字线。状态机208被配置为管理其他栅极和开关，使得选定字线上的电压信号对未选定字线(在选定擦除块和未选定擦除块两者中)上的存储单元具有减轻的影响。
早先关于图13未列出的电压电平可落在下面列出的范围内：
·VPGM-10～25伏
·VPASS-5～11伏
编程操作的不同阶段的定时事件被描述为如下：
·
Figure BDA0002416863770000311
准备电压发生器
·
Figure BDA0002416863770000312
在此时间段期间，状态机208对BLK1(选定擦除块)1004中的所有存储单元的沟道(例如，沟道704)和位线进行充电/预充电。状态机208通过SL1对BLK0(未选定擦除块)1002的沟道进行充电/预充电。
·
Figure BDA0002416863770000321
在此时间段期间，状态机208使NAND串中的电压升压，这些NAND串具有选定字线1006上的要被禁止编程的存储单元。由于连接电路，因此BLK0(未选定擦除块)1002的所有字线也接收Vpass的升压电压。
·
Figure BDA0002416863770000322
状态机208在选定字线1006上发送编程电压脉冲(Vpgm)以对选定存储单元进行编程。因为脉冲被施加到BLK1(选定擦除块)1004中的选定字线1006和BLK0(未选定擦除块)1002中的未选定字线1010的两侧，所以与仅从一侧驱动选定字线1006的情况相比，电压电平以更快的速率从Vss上升到Vread。状态机208通过关闭SGD以及升高BLK0(未选定擦除块)1002的SL1的电压来减轻BLK0(未选定擦除块)1002中的读取干扰。
·
Figure BDA0002416863770000323
恢复。将电压放电至较低或接地电平以准备存储操作的后续阶段或单独存储操作。因为脉冲从BLK1(选定擦除块)1004中的选定字线1006和BLK0(未选定擦除块)1002中的未选定字线1010的两侧放电，所以与仅从一侧驱动选定字线1006相比，电压电平以更快的速率减少。图14还示出了陡峭放电速率在也通过连接电路耦接到公共驱动器的波形Unsel WL 1404和Unsel WL1410上。
图15示出了根据一个实施方案的擦除操作波形1500。状态机208管理控制逻辑以激活电压驱动器和电流源并将其连接到三维阵列的不同线、节点和信号以实现擦除操作。在图15中，类似编号的信号表示关于图13描述的相同节点、线、栅极和部件。
在擦除操作中，大多数信号保持等于或接近接地(例如，Vss)。在图15中，SL2 922是在擦除操作期间的第二源极线922上的信号。SGS 1502是在擦除操作期间的选定擦除块的NAND串的一个或多个源极选择栅极的栅极端子上的信号。在擦除期间，选定BLK1(选定擦除块)1004的所有字线由波形Sel WL 1006表示。类似地，未选定BLK0(未选定擦除块)1002的所有字线由波形Unsel WL 1010表示。因为选定BLK1(选定擦除块)1004的字线和未选定BLK0(未选定擦除块)1002的字线耦接到共享连接电路，所以波形是相同的。
在图15所示的实施方案中，每个擦除块的SGS和源极线是分离的，未耦接。这样，状态机208可将连接到BLK0(未选定擦除块)1002的SGS的SGS 1506信号偏置到Vss，并且将SGS1502信号的电压偏置到SG_Vera。
在某些实施方案中，连接电路可将选定擦除块的每个SGS与未选定擦除块的每个SGS和公共驱动器连接，使得状态机208可管理从三维阵列的两侧施加到SGS晶体管的栅极的电压。
早先关于图13或图14未列出的电压电平可落在下面列出的范围内：
·SG_VERA-(VERA-[5～10伏]
·VERA-10～22伏
擦除操作的不同阶段的定时事件被描述为如下：
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Figure BDA0002416863770000331
准备电压发生器
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Figure BDA0002416863770000332
擦除BLK1(选定擦除块)1004的存储单元。
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Figure BDA0002416863770000333
恢复。
图16示出了根据一个实施方案的擦除操作波形1600，该实施方案是关于图15描述的实施方案的另选方案。图16包括类似编号的信号，该信号表示关于图13描述的相同节点、线、栅极和部件。
在由波形1600示出的实施方案中，BLK1(选定擦除块)1004和BLK0(未选定擦除块)1002共享相同的源极线，即第一源极线918。如图所示，BLK1(选定擦除块)1004和BLK0(未选定擦除块)1002的波形1600匹配。在该实施方案中，即使存在两个相邻擦除块，这两个相邻擦除块也可在单个擦除操作中被擦除并且在三维阵列中用作单个整体擦除块。
在各种实施方案中，用于将选定擦除块的每个字线电耦合到未选定擦除块的对应字线的装置可包括连接电路926、连接电路1012、外部导电链路920、内部导电链路924、字线互连1008、第一字线开关1018、第二字线开关1020等。在某些实施方案中，用于将选定擦除块的每个字线耦接到未选定擦除块的对应字线的装置可形成在存储器设备的衬底602上。其他实施方案可包括用于将选定擦除块的每个字线耦接到未选定擦除块的对应字线的类似或等效装置。
在各种实施方案中，用于将擦除块的每个字线选择性地耦接到未选定擦除块的对应字线、连接到一个或多个公共驱动器的装置可包括定位于字线的一端上的WLSW和定位于字线的相对端上的WLSW。本领域技术人员将认识到，虽然在擦除块的一端上的WLSW和在字线的相对端上的WLSW可用作用于将擦除块的每个字线选择性地耦接到未选定擦除块的对应字线的装置，但连接电路中的其他开关或栅极也可用作该装置。在某些实施方案中，用于将擦除块的每个字线选择性地耦接到未选定擦除块的对应字线的装置可为一个或多个公共驱动器。公共驱动器可形成在存储器设备的衬底602上。其他实施方案可包括用于通过一个或多个公共驱动器将擦除块的每个字线选择性地耦接到未选定擦除块的对应字线的类似或等效装置。
在各种实施方案中，用于偏置选定擦除块的NAND串和未选定擦除块的NAND串(其中每个字线耦接在两个相邻擦除块之间以进行存储操作)同时减轻对未选定擦除块的存储单元的影响的装置可包括管芯控制器206、行解码器A 218、行解码器B 220、状态机208、读/写电路A 222、读/写电路B 224、芯片外控制器、芯片外状态机等，上面列出的部件中的每一者单独操作或与任何其他上面列出的部件组合操作。在某些实施方案中，用于偏置选定擦除块的NAND串和未选定擦除块的NAND串(其中每个字线耦接在两个相邻擦除块之间以进行存储操作)同时减轻对未选定擦除块的存储单元的影响的装置可形成在存储器设备的衬底602上。其他实施方案可包括用于偏置选定擦除块的NAND串和未选定擦除块的NAND串(其中每个字线耦接在两个相邻擦除块之间以进行存储操作)同时减轻对未选定擦除块的存储单元的影响的类似或等效装置。
图17示出了用于执行读取操作的方法，该方法1700由控制器(例如，控制器216)执行。在框1702中，控制器关闭NAND串的漏极选择栅极以使NAND串浮动。在框1704中，控制器从选定字线的两侧向选定擦除块的选定字线施加读取电压，同时通过字线互连从对应字线的两侧向未选定擦除块的对应字线施加读取电压。在框1706中，控制器从未选定字线的两侧向选定擦除块的未选定字线施加通过电压，同时通过字线互连从两侧向未选定擦除块的未选定字线施加通过电压。在框1708中，控制器感测选定字线上的存储单元的读取状态。
在本公开中，可将不同实体(其可不同地被称为“单元”、“电路”、“其他部件”等)描述或声明为“被配置”以执行一个或多个任务或操作。该表达方式—[实体]被配置为[执行一个或多个任务]—在本文被用来指代结构(即，诸如电子电路之类的物理工具)。更具体地，该表达方式用于指示该结构被布置用于在操作期间执行所述一个或多个任务。可以说结构“被配置为”执行一些任务，即使当前未在操作该结构也可如此。被配置为将信用分配到多个处理器内核的“信用分配电路”旨在涵盖例如集成电路，该集成电路具有在操作期间执行该功能的电路，即使所考虑的该集成电路当前未被使用(例如，电源未与其连接)。因此，被描述或列举为“被配置为”执行一些任务的实体是指物理的实体，诸如存储可执行以实现任务的程序指令的设备、电路、存储器等。本文中不使用该短语来指无形的事物。
术语“被配置为”并非旨在表示“可配置为”。例如，未编程的FPGA将不被认为是“被配置为”执行一些特定功能，尽管它在编程之后可为“可配置为”执行该功能。
在所附权利要求书中指出，结构“被配置为”执行一个或多个任务，这明确地旨在不对该权利要求要素调用35U.S.C.§112(f)。因此，本申请中不以另外的方式包括用于[执行功能]构造的“装置”的权利要求不应根据35U.S.C§112(f)进行解释。
如本文所用，术语“基于”用于描述影响确定的一个或多个因素。该术语不排除其他因素可影响该确定的可能性。即，确定可仅基于指定的因素或基于指定的因素以及其他未指定的因素。参考短语“基于B确定A”该短语指定B是用于确定A或影响A的确定的因素。该短语不排除A的确定也可基于一些其他因素，诸如C。该短语也旨在涵盖其中仅基于B决定A的实施方案。如本文所用，短语“基于”与短语“至少部分地基于”同义。
如本文所用，短语“响应于”描述触发效果的一个或多个因素。该短语不排除附加因素可影响或以其他方式触发效果的可能性。即，效果可仅响应于那些因素，或可响应于指定的因素以及其他未指定的因素。参考短语“响应于B执行A”该短语指定B是触发A的性能的因素。该短语不排除执行A也可响应于一些其他因素，诸如C。该短语也旨在涵盖其中仅响应于B执行A的实施方案。
如本文所用，除非另外指明，否则术语“第一”、“第二”等用作它们前面的名词的标签，并且不意味着任何类型的排序(例如，空间的、时间的、逻辑的等)。例如，在具有八个寄存器的寄存器文件中，术语“第一寄存器”和“第二寄存器”可用于指代八个寄存器中的任两个，而不是例如仅逻辑寄存器0和1。
当用于权利要求中时，术语“或”用作包括性的或，而不是排他性的或。例如，短语“x、y或z中的至少一者”是指x、y和z中的任一个，以及它们的任何组合。
虽然如此详细地描述了例示性实施方案，但将显而易见的是，在不脱离所要求保护的本发明的范围的情况下，能够进行修改和改变。

Claims (20)

1.一种装置，包括：
存储单元的第一组字线；
存储单元的第二组字线；以及
连接电路，所述连接电路被配置为将所述第一组字线中的每个字线和所述第二组字线中的每个对应字线耦接到公共驱动器。
2.根据权利要求1所述的装置，其中所述连接电路包括：
第一字线开关，所述第一字线开关被配置为将所述第一组字线中的选定字线和所述第二组字线中的未选定字线连接到所述公共驱动器；以及
第二字线开关，所述第二字线开关被配置为将所述第二组字线中的所述未选定字线连接到所述第一组字线中的所述选定字线、连接到所述公共驱动器。
3.根据权利要求2所述的装置，其中所述连接电路被配置为使得所述第一字线开关向所述选定字线和所述未选定字线两者供应信号。
4.根据权利要求3所述的装置，其中所述连接电路包括字线互连，所述字线互连将所述第一组字线中的每个字线与所述第二组字线中的对应字线连接。
5.根据权利要求4所述的装置，其中所述字线互连包括在所述第一组字线中的所述字线中的一个与所述第二组字线中的所述对应字线之间的外部导电链路。
6.根据权利要求4所述的装置，还包括将所述第一组字线中的所述字线与所述第二组字线中的所述字线分离的沟槽，并且其中所述字线互连包括在所述第一组字线中的所述字线中的一个与所述第二组字线中的所述对应字线之间的内部导电链路。
7.根据权利要求6所述的装置，还包括擦除块，所述擦除块包括所述第一组字线和所述第二组字线，所述装置包括被配置为在单个擦除操作中擦除所述擦除块的管芯控制器。
8.根据权利要求1所述的装置，包括具有所述第一组字线的第一擦除块和具有所述第二组字线的第二擦除块，并且还包括被组织成包括所述第一擦除块和所述第二擦除块的多个擦除块的所述存储单元的三维阵列，所述第一擦除块在所述三维阵列内邻近所述第二擦除块定位。
9.一种装置，包括：
耦接到字线的NAND串的三维阵列，所述三维阵列包括选定擦除块和未选定擦除块，在所述选定擦除块和所述未选定擦除块之间具有沟槽；
字线互连，所述字线互连被配置为将所述选定擦除块的每个字线电耦合到所述未选定擦除块的对应字线，所述对应字线定位在所述三维阵列的公共层中；
连接电路，所述连接电路被配置为将所述选定擦除块的所述字线中的一个或多个和所述未选定擦除块的所述字线中的一个或多个选择性地耦接到公共驱动器；以及
管芯控制器，所述管芯控制器被配置为偏置所述选定擦除块内的所述NAND串并且偏置所述未选定擦除块内的NAND串，以便对所述选定擦除块的存储单元执行存储操作并且减轻所述存储操作对所述未选定擦除块的存储单元的影响。
10.根据权利要求9所述的装置，还包括耦接到所述选定擦除块的第一源极线和耦接到所述未选定擦除块的第二源极线，并且其中所述管芯控制器被配置为偏置所述选定擦除块的所述NAND串和所述未选定擦除块的所述NAND串，以对所述选定擦除块的所述存储单元执行擦除操作。
11.根据权利要求9所述的装置，其中所述字线互连包括迹线，所述迹线跨越所述沟槽以将所述选定擦除块的每个字线连接到所述未选定擦除块的对应字线，并且其中所述连接电路包括：
第一字线开关，所述第一字线开关被配置为将所述选定擦除块中的所述字线和所述未选定擦除块中的所述对应字线连接到所述公共驱动器；以及
第二字线开关，所述第二字线开关被配置为将所述未选定擦除块中的所述对应字线和所述选定擦除块中的所述字线连接到所述公共驱动器。
12.根据权利要求11所述的装置，其中所述管芯控制器被配置为基本上同时激活所述第一字线开关和所述第二字线开关。
13.根据权利要求9所述的装置，其中所述字线互连包括外部导电链路，所述外部导电链路将选定字线耦接到所述三维阵列外部的所述未选定擦除块的未选定字线。
14.根据权利要求9所述的装置，其中所述字线互连包括在形成选定字线和所述三维阵列内的所述未选定擦除块的未选定字线的制造过程期间形成的内部导电链路。
15.一种方法，包括：
关闭所述NAND串的漏极选择栅极以使所述NAND串浮动；
从所述选定字线的两侧向选定擦除块的选定字线施加读取电压，同时通过字线互连从所述对应字线的两侧向所述未选定擦除块的对应字线施加所述读取电压；
从所述未选定字线的两侧向所述选定擦除块的未选定字线施加通过电压，同时通过字线互连从两侧向所述未选定擦除块的未选定字线施加所述通过电压；
感测所述选定字线上的存储单元的读取状态；以及
其中所述浮动NAND串减轻所述选定字线和所述未选定字线上的阻容式负载。
16.根据权利要求15所述的方法，还包括，
激活第一字线开关，所述第一字线开关被配置为将所述选定擦除块中的所述选定字线和所述未选定擦除块中的所述对应字线连接到公共驱动器；以及
激活第二字线开关，所述第二字线开关被配置为将所述未选定擦除块中的所述对应字线连接到所述选定擦除块中的所述选定字线、连接到所述公共驱动器。
17.根据权利要求15所述的方法，其中连接电路将所述选定擦除块的每个字线和所述未选定擦除块的每个对应字线耦接到被配置为供应所述读取电压和所述通过电压的公共驱动器。
18.根据权利要求15所述的方法，其中从所述选定字线的两侧向所述选定擦除块的所述选定字线施加所述读取电压包括在所述选定字线的第一侧上将第一驱动器连接到所述选定字线，以及在所述选定字线的第二侧上将第二驱动器连接到所述选定字线。
19.根据权利要求18所述的方法，其中感测所述选定字线的存储单元的所述读取状态包括专门激活所述选定擦除块的感测放大器。
20.根据权利要求15所述的方法，还包括向连接到所述选定字线的第一源极线和连接到所述未选定擦除块的第二源极线施加公共电压。
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