JP6970242B2 - 逆の順序のプログラムのためのソース側プリチャージ及びブーストの改善 - Google Patents

逆の順序のプログラムのためのソース側プリチャージ及びブーストの改善 Download PDF

Info

Publication number
JP6970242B2
JP6970242B2 JP2020105123A JP2020105123A JP6970242B2 JP 6970242 B2 JP6970242 B2 JP 6970242B2 JP 2020105123 A JP2020105123 A JP 2020105123A JP 2020105123 A JP2020105123 A JP 2020105123A JP 6970242 B2 JP6970242 B2 JP 6970242B2
Authority
JP
Japan
Prior art keywords
source
word line
nand string
dummy word
selection gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020105123A
Other languages
English (en)
Other versions
JP2021136048A (ja
Inventor
プテンテーマダム サラス
リエン ユー−チュン
ツェン フアイ−ユエン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SanDisk Technologies LLC
Original Assignee
SanDisk Technologies LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SanDisk Technologies LLC filed Critical SanDisk Technologies LLC
Publication of JP2021136048A publication Critical patent/JP2021136048A/ja
Application granted granted Critical
Publication of JP6970242B2 publication Critical patent/JP6970242B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G11C5/146—Substrate bias generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)

Description

三次元メモリアレイの解決策では、逆の順序のプログラミング（reverse order programming、ＲＯＰ）を使用して、メモリアレイのドレイン側に最も近いワード線で始まり、各々がアレイのソース側により近い後続のワード線に逐次進む、一連のワード線をプログラムすることができる。これは、ソース側ワード線のプログラミングを開始し、ドレイン側に向かって進む、正規順序のプログラミング（normal order programming、ＮＯＰ）方法とは対照的である。「ワード線」は、メモリセルのセットを含むメモリアレイ内の構造を指す。メモリアレイは、読み取り動作中にワード線の動作上のメモリセルが読み取られるか、又は検知されるように構成される。同様に、メモリアレイは、ワード線の動作上のメモリセルが書き込み／プログラム動作中にプログラムされるか、又は書き込まれるように構成される。
例えば、９６本のワード線を有するメモリアレイでは、アレイのソース側に最も近いワード線は、ＷＬ０と称され得、ドレイン側に最も近いワード線はＷＬ９５であってもよい。ＮＯＰ方法では、プログラミングは、ＷＬ０で開始し、ＷＬ９５に到達するまで、ＷＬ１、ＷＬ２などに進む。したがって、プログラミングのＲＯＰ方法では、ＷＬ９５が、プログラムされる第１のワード線であり、次いで、ＷＬ０に到達するまで、ＷＬ９４、ＷＬ９３などが続く。
ＲＯＰ方法は、メモリ状態のより緊密な分布を提供する。つまり、複数のメモリ状態にプログラム可能なメモリセルの場合、閾値電圧は、メモリセルがプログラミングされた状態を決定する。「閾値電圧」とは、トランジスタのゲート端子に印加されると、トランジスタにドレイン端子とソース端子との間で電流を導通させる、電圧レベルを指す。
例えば、各メモリセルが、ソース端子、ドレイン端子、及びゲート端子を有する、トランジスタを含むフラッシュメモリセルでは、決定可能な特性は、ゲート端子に印加されると、メモリセルにドレイン端子とソース端子との間で電流を導通させる、電圧レベルである。閾値電圧は、制御ゲート基準電圧（control gate reference voltage、ＣＧＲＶ）、読み取り電圧、又は基準電圧と称されることもある。
ＮＯＰ方法は、同じ状態にプログラムされたセル間の閾値電圧のより広い分布曲線をもたらし、より多くのセルが、正しい状態とみなされ得るエッジ又は境界付近の閾値電圧にプログラムされ得ることを意味する。ＲＯＰ法から得られるより緊密な分布は、セルが閾値電圧値の周りにより緊密にグループ化されることを意味し、これは、より少ないセルが異なる状態の一部として誤って読み取られ得るため、より低いビット誤り率をもたらし得る。
しかしながら、ＲＯＰは、いくつかの欠点を有する。プログラムされたメモリ状態の閾値電圧の分布がより緊密になり、ビット誤り率が低くなるが、消去された状態の閾値電圧の分布はより広い。具体的には、消去状態の分布は、より幅の広い上裾を有する。つまり、消去されたセルの数が多いほど、予期される閾値電圧よりも高い閾値電圧を呈し、それにより、消去された状態のセルは、プログラムされた状態にあると、より頻繁に読み取られ得る。これは、より低いワード線（すなわち、ソース側のより近くに常駐するＷＬ０、ＷＬ１など）のメモリセルの場合、特に当てはまる。この問題は、ＲＯＰ方法によって使用されるソース側プリチャージ機構から生じ得る。
ＮＯＰ方法及びＲＯＰ方法の両方については、プログラミング前にプリチャージ段階が存在し、その間、アレイ内のＮＡＮＤストリングのチャネルはプリチャージ電圧を受信する。全てのプログラムされていないワード線がオンにされ、チャネルまで正電圧が通過する。これは、プログラミング段階中にプログラミングすることを意図しない、選択されていないワード線を阻止するのに役立つ。プログラミング中、選択されていないワード線は、それらをより高い電圧ポテンシャルにブーストすることによって阻止され、プリチャージ段階により、このブーストを、より低いポテンシャル又はゼロポテンシャルからブーストさせるのではなく、より高いポテンシャルで開始させることを可能にする。
ＮＯＰプリチャージは、ＮＡＮＤストリングのドレイン側にポテンシャルを置くことによって実施される。既にプログラムされたワード線がメモリアレイのソース側にあるため、これらのプログラムされたワード線は、ソース側にあるポテンシャルが、これからプログラムされるワード線の下のチャネルをチャージすることを防止することができる。ＲＯＰの場合、反対側が真であるため、プリチャージ電圧ブーストはソース側に印加される。このソース側プリチャージは、上で考察されたように、ＲＯＰが使用されるときに観察される消去上裾を引き起こし得るか、又はそれに寄与し得る。したがって、その利益を活用するために、ＲＯＰプログラミング方法によって被られる、より幅の広い消去上裾の原因を相殺する必要がある。
本開示は、ＮＡＮＤストリング及びダイコントローラの三次元メモリアレイを備える装置に関する。各ＮＡＮＤストリングは、ソース側選択ゲート、ドレイン側選択ゲート、メモリセルのセット、及びチャネルを備える。ＮＡＮＤストリングのソース側にあるソース側選択ゲートは、ＮＡＮＤストリングをソース線に結合するように構成されている。ＮＡＮＤストリングのドレイン側にあるドレイン側選択ゲートは、ＮＡＮＤストリングをビット線に結合するように構成されている。メモリセルのセットは、ソース側選択ゲートとドレイン側選択ゲートとの間でＮＡＮＤストリングに沿って位置決めされている。各メモリセルは、ワード線に結合される。チャネルは、ＮＡＮＤストリングのソース側からドレイン側に延在する。ダイコントローラは、プログラムストレージ動作のプリチャージ段階中に、ＮＡＮＤストリングのチャネルでのポテンシャル勾配の形成を緩和するように構成されている。
本開示は更に、各々がビット線に結合される、ＮＡＮＤストリングの三次元メモリアレイを備える装置に関する。本装置は、各ＮＡＮＤストリングのドレイン側に接続された複数のドレイン制御線と、各ＮＡＮＤストリングのソース側に接続された複数のソース制御線と、を更に備える。本装置はまた、ドレイン制御線とソース制御線との間に位置決めされたメモリセルを備える、複数のワード線を含む。本装置は、ドレイン制御線とワード線との間で各ＮＡＮＤストリングに結合される、複数のドレイン側ダミーワード線と、ソース制御線とワード線との間で各ＮＡＮＤストリングに結合される、複数のソース側ダミーワード線と、を更に備える。本装置は、各ＮＡＮＤストリングのソース側に結合される、ソース線を含む。最後に、本装置は、選択されたワード線に沿って、選択されていないメモリセルの各ＮＡＮＤストリング内の電圧をプリチャージ及びブーストするように構成された、ダイコントローラを含む。この様式では、選択されていないメモリセルのプログラミングを阻止する。
最後に、本開示は、ソース側プリチャージ中にＮＡＮＤストリングチャネルのバイアスを保持するための方法に関する。第１に、複数のソース側選択ゲートが活性化される（バイアスされる）。ソース側選択ゲートは、ソース線と複数のソース側ダミーワード線選択ゲートとの間で結合される。ソース側ダミーワード線選択ゲートは、ワード線に結合されたＮＡＮＤストリングのメモリセルに隣接している。次に、複数のソース側ダミーワード線選択ゲートの各々が活性化される（バイアスされる）。次いで、複数のソース側選択ゲートによってＮＡＮＤストリングに結合されたソース線をバイアスすることによって、ＮＡＮＤストリングチャネルがバイアスされる。最後に、チャネルがソース線への電気経路を維持するように、複数のソース側選択ゲート及び複数のソース側ダミーワード線選択ゲートがディスチャージされる。
任意の特定の要素又は行為の考察を簡単に識別するために、参照番号の最も有効な数字（複数可）は、その要素が最初に紹介される図番を指す。
一実施形態による、システム１００を例示している。
一実施形態における例示的なメモリデバイス２０２のブロック図である。
ＮＡＮＤストリング３００の一実施形態を例示する、概略ブロック図である。 三次元メモリアレイ４００の一実施形態を例示する、概略ブロック図である。 メモリアレイ５００の一部分の上面図の一実施形態を例示している。
メモリアレイ６００の一部分の断面図の一実施形態を例示している。 閾値電圧分布曲線７００を例示している。 一実施形態による、メモリセルプログラミング処理８００を例示している。 一実施形態による、プリチャージ段階９００の間及びその後のＮＡＮＤストリングを例示している。 一実施形態による、遅延ディスチャージシーケンス１０００を例示している。 一実施形態による、遅延ディスチャージシーケンス１１００を例示している。 一実施形態による、遅延ディスチャージシーケンス１２００を例示している。 一実施形態による、遅延ディスチャージシーケンス１３００を例示している。 一実施形態による、負のキック１４００を含むディスチャージシーケンスを例示している。 一実施形態による、正のキック１５００を含むディスチャージシーケンスを例示している。 一実施形態による、ダイコントローラ１６００を例示している。 一実施形態による、ソース側プリチャージ中にＮＡＮＤストリングのチャネルのバイアスを保持するためのルーチンを例示している。
ＲＯＰプログラミングのプリチャージ段階の終了時に、ソース側選択ゲート（複数可）を遮断し、チャネルに印加された正ポテンシャルを除去することができる。プリチャージ段階は、消去状態に留まることが意図されるセルを阻止するために必要とされるチャネルのブースト電圧を改善するために、チャネルのポテンシャルを上昇させる。ソース側選択ゲート（複数可）がオフになるため、チャネルが絶縁される（例えば、チャネルが浮遊する）。これは、チャネルがソース線から遮断されているときに特定のソース側選択ゲートが依然としてディスチャージしている場合、チャネル内のプリチャージポテンシャルに対する負の結合効果を引き起こすことがある。負の結合効果は、特に、負の結合効果を引き起こす制御線に最も近いメモリセルに関して、プリチャージ段階によって蓄積されたポテンシャルを除去することができる。したがって、プログラミングを阻止するためのブーストなどの動作は、消去された状態のセルが、プログラミングが完了した後により高い閾値電圧を呈することを不十分な程度に防止し得る。結果として、これらのメモリセルは、閾値電圧の変化（例えば、プログラム妨害）を意図せずに相殺することがあり、それらを、消去された状態に留める代わりに、プログラムされた状態に置く。
「プリチャージ段階」とは、プログラムストレージ動作中のある段階を指す。プリチャージ段階は、メモリアレイのＮＡＮＤストリングのチャネルポテンシャル（例えば、電圧）を上昇させるように構成された特定の段階である。プリチャージ段階は、電圧（例えば、バイアス、本明細書では、チャネルプリチャージ電圧と称される）を供給して、ＮＡＮＤストリングのいずれかの側からチャネルポテンシャルを上昇させることができる。
一実施形態では、ダイコントローラは、ＮＡＮＤストリング（メモリアレイ）のソース側からプリチャージ段階を実装する。このタイプのプリチャージ段階は、本明細書では、ソース側プリチャージ段階と称される。ソース側プリチャージ段階では、ダイコントローラは、ソース側にある各選択ゲート、及びソース側にある各ダミーワード線を活性化し得る。これは、選択ゲートの閾値電圧を超える電圧をソース側選択ゲートの各々の制御線に送信することによって行われてもよい。ダイコントローラはまた、各ＮＡＮＤストリングに接続するソース線にチャネルプリチャージ電圧を送信する。チャネルプリチャージ電圧が十分な期間にわたって供給されると、ソース側選択ゲートの電圧は、チャネルがソース線から遮断され、チャネルが浮遊するように、ディスチャージされる。
「選択ゲート」とは、トランジスタのソース端子に接続された第１の電気構造をドレイン端子に接続された第２の電気構造に電気的に接続するスイッチとして機能するように構造的及び／又は電気的に構成される、トランジスタを指す。スイッチとして機能するとき、トランジスタは、本明細書では「選択ゲート」と称され、第１の電気構造と第２の電気構造との間で、いつ及びどのくらい電流が流れるか若しくは電圧が通過するかを（選択的に）ゲート開閉又は制御するように機能する。文脈に応じて、本明細書における選択ゲートに対する参照は、トランジスタ全体又はトランジスタのゲート端子を指す場合がある。
「トランジスタ」とは、信号増幅器又は電子スイッチとして機能するように構成される、電子部品を指す。トランジスタは、ゲート端子、ソース端子、ドレイン端子、及び本体端子、又は本体のみを含む。トランジスタは、個別の電子部品若しくは半導体部品を含み得るか、あるいは集積回路又は半導体部品若しくは半導体デバイスに埋め込まれた、構造若しくは構造の部分又はデバイスを含み得る。
スイッチとして動作するトランジスタは、ソース端子が第１の電気構造に電気的に接続し、ドレイン端子が第２の電気構造に電気的に接続するように構成されている。スイッチ構成では、トランジスタのゲート端子は制御線に接続する。トランジスタは、制御線の電圧を閾値電圧以上に増加させることによって活性化され、制御線の電圧を閾値電圧未満に低下させることによって非活性化される。制御線を介したトランジスタの活性化は、本明細書では、トランジスタをオンの状態に置くことと称される。
トランジスタの活性化は、電気的導通経路を形成し、かつ／又はトランジスタに電流を導通させ、及び／又は電圧若しくはバイアスをソース端子とドレイン端子との間で転送させる。
「ポテンシャル勾配」とは、導電体内の電圧などの電場若しくは磁場又は電気ポテンシャル若しくは磁気ポテンシャルの変化を指す。具体的には、ポテンシャル勾配は、導電体の第１の部分と導電体の第２の部分との間のポテンシャルの変化である。
当業者であれば、ポテンシャル勾配がグラフの線の傾き（ｘ軸上の電気／磁気ポテンシャル、ｙ軸上の導電体内の位置）に類似している場合に、視覚的に描写したときに、より大きな傾きを有する線は、より大きなポテンシャル勾配を表し、緩やかな線又は傾きがない線は、より小さなポテンシャル勾配、若しくはポテンシャル勾配がないことを表すことを認識する。より高いポテンシャル勾配とは、ポテンシャル勾配によって表される電場若しくは磁場又は電気ポテンシャル若しくは磁気ポテンシャル内の電子又は穴が、導電体を通って加速して、平衡状態に到達し得ることを意味する。同様に、より低いポテンシャル勾配又はポテンシャル勾配がないとは、ポテンシャル勾配によって表される電場若しくは磁場又は電気ポテンシャル若しくは磁気ポテンシャル内の電子又は穴が、より低いポテンシャル勾配を有する導電体を通って減速し得ることを意味する。
本明細書に開示される装置及び方法は、いかにソース側選択ゲートをプリチャージ段階の終了時にオフにするか、及び具体的には、いかにチャネルをバイアスソースから電気的に結合解除するかという調節に関する。以下に記載されるように、ソース側選択ゲートのこれらの変化の管理は、被るポテンシャル勾配を低減し得るか、又はプログラミング段階中に経験される、このポテンシャル勾配の効果を相殺し得る。
図１は、特許請求される解決策（複数可）による、ソリッドステートストレージデバイスの性能を改善するためのシステム１００の一実施形態を例示する概略ブロック図である。システム１００は、以下に記載される、メモリデバイス１０２、ホスト１０８、１つ以上のホスト１１４、及びコンピュータネットワーク１１６を含む。
システム１００は、ストレージコントローラ１０４及び１つ以上のメモリダイ１０６を備える、少なくとも１つのメモリデバイス１０２を含む。「ストレージコントローラ」は、不揮発性メモリ媒体に対するデータ動作を管理するように構成される、ハードウェア、デバイス、構成要素、素子、又は回路を指し、１つ以上の、プロセッサ、プログラマブルプロセッサ（例えば、ＦＰＧＡ）、ＡＳＩＣ、マイクロコントローラなどを備え得る。いくつかの実施形態では、ストレージコントローラは、不揮発性メモリ媒体にデータを記憶し、かつ／又はそこからデータを読み取って、不揮発性メモリデバイス（複数可）などに／からデータを転送するように構成されている。
「メモリダイ」とは、上部に所与の機能回路が製作される半導体材料の小さなブロックを指す。典型的には、集積回路は、フォトリソグラフィなどの処理を通じて、電子グレードシリコン（electronic-grade silicon、ＥＧＳ）又は他の半導体（ＧａＡｓなど）の単一ウエハ上に大きなバッチで製造される。ウエハは、各々が回路の１つのコピーを収容する、多くの破片に切断（ダイシング）される。これらの破片の各々は、ダイと呼ばれる。（２０１９年１０月９日のＷｉｋｉｐｅｄｉａ．ｃｏｍでの「ダイ」の検索。２０１９年１１月１８日にアクセスした。）
いくつかの実施形態では、システム１００は、２つ以上のメモリデバイスを含み得る。各メモリデバイス１０２は、フラッシュメモリ、ナノランダムアクセスメモリ（nano random-access memory、「ｎａｎｏ ＲＡＭ又はＮＲＡＭ」）、磁気抵抗ＲＡＭ（magneto-resistive RAM、「ＭＲＡＭ」）、ダイナミックＲＡＭ（dynamic RAM、「ＤＲＡＭ」）、相変化ＲＡＭ（phase change RAM、「ＰＲＡＭ」）などの１つ以上のメモリダイ１０６を含み得る。更なる実施形態では、データメモリデバイス１０２は、ダイナミックＲＡＭ（「ＤＲＡＭ」）、スタティックＲＡＭ（static RAM、「ＳＲＡＭ」）、磁気データストレージ、光学データストレージ、及び／又は他のデータストレージ技術などの、他のタイプの不揮発性及び／又は揮発性データストレージを含み得る。メモリデバイス１０２は、図２に関してより詳細に記載されている。
本明細書でストレージデバイスとも称されるメモリデバイス１０２は、本明細書に描写されるホスト１０８内の構成要素であり得、周辺構成要素相互接続エクスプレス（peripheral component interconnect express、「ＰＣＩ−ｅ」）バス、シリアルアドバンスドテクノロジアタッチメント（Serial Advanced Technology Attachment、「ｓｅｒｉａｌ ＡＴＡ」）バスなどのシステムバスを使用して接続され得る。「ホスト」とは、ストレージコマンドを送受信するように構成される、コンピューティングデバイス又はコンピュータデバイス若しくはコンピュータシステムを指す。ホストの例としては、コンピュータ、ラップトップ、モバイルデバイス、アプライアンス、仮想マシン、企業サーバ、デスクトップ、タブレット、メインフレームなどが挙げられるが、これらに限定されない。別の実施形態では、メモリデバイス１０２は、ホスト１０８の外部にあり、ユニバーサルシリアルバス（universal serial bus、「ＵＳＢ」）接続、米国電気電子学会（Institute of Electrical and Electronics Engineers、「ＩＥＥＥ」）１３９４バス（「ＦｉｒｅＷｉｒｅ」）などで接続される。他の実施形態では、メモリデバイス１０２は、外部の電気若しくは光学バスの拡張を使用する周辺構成要素相互接続（「ＰＣＩ」）エクスプレスバス、又はＩｎｆｉｎｉｂａｎｄ若しくはＰＣＩエクスプレスアドバンスドスイッチング（PCI Express Advanced Switching、「ＰＣＩｅ ＡＳ」）などのバスネットワーク化の解決策を使用して、ホスト１０８に接続される。
様々な実施形態では、メモリデバイス１０２は、デュアルインラインメモリモジュール（dual-inline memory module、「ＤＩＭＭ」）、ドーターカード、又はマイクロモジュールの形態であってもよい。別の実施形態では、メモリデバイス１０２は、ラック搭載ブレード内の構成要素である。別の実施形態では、メモリデバイス１０２は、より高いレベルのアセンブリ（例えば、マザーボード、ラップトップ、グラフィックプロセッサ）に直接統合されたパッケージ内に収容される。別の実施形態では、メモリデバイス１０２を含む個々の構成要素は、中間パッケージを伴わずに、より高いレベルのアセンブリに直接統合される。
更なる実施形態では、ＤＡＳとしてホスト１０８に直接接続される代わりに、データメモリデバイス１０２は、データネットワークを介してホスト１０８に接続されてもよい。例えば、データメモリデバイス１０２は、ストレージエリアネットワーク（storage area network、「ＳＡＮ」）ストレージデバイス、ネットワークアタッチトストレージ（network attached storage、「ＮＡＳ」）デバイス、ネットワーク共有などを含み得る。一実施形態では、システム１００は、インターネット、ワイドエリアネットワーク（wide area network、「ＷＡＮ」）、メトロポリタンエリアネットワーク（metropolitan area network、「ＭＡＮ」）、ローカルエリアネットワーク（local area network、「ＬＡＮ」）、トークンリング、無線ネットワーク、ファイバチャネルネットワーク、ＳＡＮ、ＮＡＳ、ＥＳＣＯＮなど、又はネットワークの任意の組み合わせなどのデータネットワークを含み得る。データネットワークはまた、Ｅｔｈｅｒｎｅｔ、トークンリング、Ｗｉ−Ｆｉ、Ｗｉ−Ｍａｘなどのような、ＩＥＥＥ８０２系のネットワーク技術によるネットワークを含み得る。データネットワークは、サーバ、スイッチ、ルータ、ケーブル、無線機、及びホスト１０８とデータメモリデバイス１０２との間のネットワーク化を容易にするために使用される他の機器を含み得る。
システム１００は、メモリデバイス１０２に接続された少なくとも１つのホスト１０８を含む。複数のホストを使用することができ、複数のホストは、ホスト、サーバ、ストレージエリアネットワーク（「ＳＡＮ」）のストレージコントローラ、ワークステーション、パーソナルコンピュータ、ラップトップコンピュータ、ハンドヘルドコンピュータ、スーパーコンピュータ、コンピュータクラスタ、ネットワークスイッチ、ルータ、又はアプライアンス、データベース若しくはストレージアプライアンス、データ取得若しくはデータ捕捉システム、診断システム、試験システム、ロボット、ポータブル電子デバイス、無線デバイスなどを含み得る。別の実施形態では、ホスト１０８は、クライアントであってもよく、メモリデバイス１０２は、ホスト１０８から送信されたサービスデータ要求に対して自律的に動作する。この実施形態では、ホスト１０８及びメモリデバイス１０２は、コンピュータネットワーク、システムバス、ダイレクトアタッチトストレージ（Direct Attached Storage、ＤＡＳ）、又はコンピュータと自律型メモリデバイス１０２との間の接続に好適な他の通信手段、を使用して接続され得る。
描写される実施形態は、ホスト１０８の一部としてストレージクライアント１１２と通信するユーザアプリケーション１１０を示す。一実施形態では、ユーザアプリケーション１１０は、ストレージクライアント１１２上で又はそれと連携して動作するソフトウェアアプリケーションである。ストレージクライアント１１２は、ファイル及びデータを管理し、ストレージコントローラ１０４及び関連付けられたメモリダイ１０６の機能及び特徴を利用する。ストレージクライアントの代表的な例としては、サーバ、ファイルシステム、オペレーティングシステム、データベース管理システム（database management system、「ＤＢＭＳ」）、ボリュームマネージャなどが挙げられるが、これらに限定されない。ストレージクライアント１１２は、メモリデバイス１０２内のストレージコントローラ１０４と通信する。
一実施形態では、システム１００は、１つ以上のコンピュータネットワークを介して１つ以上のホスト１０８に接続された１つ以上のクライアントを含む。ホスト１１４は、ホスト、サーバ、ＳＡＮのストレージコントローラ、ワークステーション、パーソナルコンピュータ、ラップトップコンピュータ、ハンドヘルドコンピュータ、スーパーコンピュータ、コンピュータクラスタ、ネットワークスイッチ、ルータ、又はアプライアンス、データベース若しくはストレージアプライアンス、データ取得若しくはデータ捕捉システム、診断システム、試験システム、ロボット、ポータブル電子デバイス、無線デバイスなどであり得る。コンピュータネットワーク１１６は、インターネット、ワイドエリアネットワーク（「ＷＡＮ」）、メトロポリタンエリアネットワーク（「ＭＡＮ」）、ローカルエリアネットワーク（「ＬＡＮ」）、トークンリング、無線ネットワーク、ファイバチャネルネットワーク、ＳＡＮ、ネットワークアタッチトストレージ（「ＮＡＳ」）、ＥＳＣＯＮなど、又はネットワークの任意の組み合わせを含み得る。コンピュータネットワーク１１６はまた、Ｅｔｈｅｒｎｅｔ、トークンリング、ＷｉＦｉ、ＷｉＭａｘなどのような、ＩＥＥＥ８０２系のネットワーク技術によるネットワークを含み得る。
コンピュータネットワーク１１６は、サーバ、スイッチ、ルータ、ケーブル、無線機、及びホスト１０８又はホストデバイスとホスト１１４又はクライアントとのネットワーク化を容易にするために使用される他の機器を含み得る。一実施形態では、システム１００は、コンピュータネットワーク１１６を介してピアとして通信する、複数のホストを含む。別の実施形態では、システム１００は、コンピュータネットワーク１１６を介してピアとして通信する、複数のメモリデバイス１０２を含む。当業者であれば、１つ以上のクライアント又は他のコンピュータと、１つ以上のメモリデバイス１０２又は１つ以上のホストに接続された１つ以上のメモリデバイス１０２との間の単一若しくは冗長接続を有する、１つ以上のコンピュータネットワーク及び関連機器を備える、他のコンピュータネットワークを認識されよう。一実施形態では、システム１００は、ホスト１０８を伴わずに、コンピュータネットワーク１１６を介してホスト１１４に接続された２つ以上のメモリデバイス１０２を含む。
一実施形態では、ストレージクライアント１１２は、入出力（Input/Output、Ｉ／Ｏ）インターフェースを含むホストデバイスインターフェースを介してストレージコントローラ１０４と通信する。例えば、メモリデバイス１０２は、ＡＴＡインターフェース規格、ＡＴＡパケットインターフェース（ATA Packet Interface、「ＡＴＡＰＩ」）規格、スモールコンピュータシステムインターフェース（small computer system interface、「ＳＣＳＩ」）規格、及び／又は、情報技術規格国際委員会（InterNational Committee for Information Technology Standards、「ＩＮＣＩＴＳ」）によって維持されるファイバチャネル規格をサポートし得る。
特定の実施形態では、メモリデバイスのストレージ媒体は、ボリューム又はパーティションに分割される。各ボリューム又はパーティションは、複数のセクタを含み得る。従来、セクタは、５１２バイトのデータである。１つ以上のセクタが、ブロック（本明細書では、ブロック及びデータブロックの両方で互換的に称される）に組織化される。
１つの例示的な実施形態では、データブロックは、４ＫＢである８つのセクタを含む。Ｗｉｎｄｏｗｓ（登録商標）オペレーティングシステムとインターフェースするものなどの特定のストレージシステムでは、データブロックは、クラスタと称される。ＵＮＩＸ（登録商標）、Ｌｉｎｕｘ（登録商標）、又は同様のオペレーティングシステムとインターフェースするものなどの他のストレージシステムでは、データブロックは単に、ブロックと称される。ブロック又はデータブロック若しくはクラスタは、ストレージコントローラ、ストレージシステム、ストレージユニット、ストレージデバイスなどのような、ストレージマネージャによって管理されるストレージ媒体のストレージ空間の最も小さな物理量を表す。
いくつかの実施形態では、ストレージコントローラ１０４は、メモリダイ１０６内のソリッドステートストレージメモリセルなどの、１つ以上の非対称の追記型ストレージ媒体にデータを記憶するように構成され得る。本明細書で使用される場合、「追記型」ストレージ媒体とは、ストレージ媒体であって、そこに新しいデータが書き込まれるか又はプログラムされるたびに再初期化される（例えば、消去される）、ストレージ媒体を指す。本明細書で使用される場合、「非対称」ストレージ媒体とは、異なるストレージ動作に対する異なるレイテンシを有するストレージ媒体を指す。多くのタイプのソリッドステートストレージ媒体（例えば、メモリダイ）は、非対称であり、例えば、読み取り動作は、書き込み／プログラム動作よりもはるかに速くてもよく、書き込み／プログラム動作は、消去動作よりもはるかに速くてもよい（例えば、ストレージ媒体を読み取ることは、消去よりも数百倍速く、ストレージ媒体をプログラミングするよりも数十倍速くてもよい）。「プログラム」とは、メモリセルの特性を第１の状態（多くの場合、消去された状態）から第２の状態に変化させる、ストレージ動作を指す。プログラムストレージ動作は、本明細書において書き込み動作と称されることもある。
特定の実施形態では、プログラムストレージ動作は、少なくとも目標レベルの変化が達成されるまで特性を漸増式に変化させる、一連の繰り返しを含み得る。他の実施形態では、プログラムストレージ動作は、属性を単一の繰り返しで目標レベルに変化させ得る。
「プログラムストレージ動作」とは、メモリセルの特性を第１の状態（多くの場合、消去された状態）から第２の状態に変化させる、ストレージ動作を指す。プログラムストレージ動作は、本明細書において書き込み動作と称されることもある。「ストレージ動作」とは、メモリセルの状態特性によって表されるデータの値を変化させるためにメモリセル上で実施される動作を指す。特定の実施形態では、ストレージ動作は、ストレージ動作を完了するために逐次的な順序で実施される、一連のステップを含み得る。ストレージ動作の例としては、メモリセルからデータを読み取ること、メモリセルにデータを書き込む（若しくはプログラミングする）こと、及び／又はメモリセルに記憶されたデータを消去すること、が挙げられるが、これらに限定されない。
メモリダイ１０６は、とりわけ、メモリダイ１０６などの非対称性質を考慮するために、逐次的な順序でグループ（例えば、消去ブロック）として消去することができるメモリ分割にパーティション化され得る。そのため、単一のデータセグメントを定位置に変更することは、データを含む消去ブロック全体を消去すること、及び修正されたデータを、元の変更されていないデータと共に消去ブロックに再度書き込むことを必要とし得る。これは、メモリダイ１０６を過度に摩耗させ得る非効率的な「書き込み増幅」をもたらし得る。したがって、いくつかの実施形態では、ストレージコントローラ１０４は、定位置から外してデータを書き込むように構成され得る。
本明細書で使用される場合、データを「定位置から外して」書き込むことは、データを「定位置で」上書きする（例えば、データの元の物理的な場所を上書きする）のではなく、異なる媒体記憶場所（複数可）にデータを書き込むことを指す。データを定位置から外して修正することは、修正されるべきデータを有する消去ブロック上の既存の有効なデータが、消去及び再コピーされる必要がないため、書き込み増幅を回避し得る。その上、定位置から外してデータを書き込むことは、多くの記憶動作のレイテンシ経路から消去することを除去し得る（例えば、消去レイテンシは、もはや書き込み動作のクリティカルパスの一部ではない）。
ストレージマネージャによるデータブロックの管理は、読み取り動作、書き込み動作、又はメンテナンス動作のための特定のデータブロックを具体的にアドレス指定することを含む。ブロックストレージデバイスは、ストレージ媒体を横切ってユーザデータストレージに利用可能なｎ個のブロックを、０〜ｎに番号付けされた論理アドレスに関連付けることができる。特定のブロックストレージデバイスでは、論理アドレスは、ボリューム又はパーティションごとに０〜ｎの範囲であり得る。従来のブロックストレージデバイスでは、論理ブロックアドレス（logical block address、ＬＢＡ）とも称される論理アドレスは、物理ストレージ媒体上の特定のデータブロックに直接マップされる。従来のブロックストレージデバイスでは、各データブロックは、物理ストレージ媒体上の物理セクタの特定のセットにマップされる。
しかしながら、特定のストレージデバイスは、論理アドレスを特定の物理データブロックに直接又は必ずしも関連付けるわけではない。これらのストレージデバイスは、ブロックストレージクライアント１１２との互換性を維持するために、従来のブロックストレージインターフェースをエミュレートすることができる。
一実施形態では、ストレージコントローラ１０４は、ブロックＩ／Ｏエミュレーション層を提供し、ブロックＩ／Ｏエミュレーション層は、ブロックデバイスインターフェース又はＡＰＩとして機能する。この実施形態では、ストレージクライアント１１２は、このブロックデバイスインターフェースを介してストレージデバイスと通信する。一実施形態では、ブロックＩ／Ｏエミュレーション層は、このブロックデバイスインターフェースに従って、ストレージクライアント１１２からコマンド及び論理アドレスを受信する。その結果、ブロックＩ／Ｏエミュレーション層は、ストレージデバイスにブロックストレージクライアント１１２との互換性を提供する。
一実施形態では、ストレージクライアント１１２は、直接インターフェースを含むホストデバイスインターフェースを介してストレージコントローラ１０４と通信する。この実施形態では、ストレージデバイスは、不揮発性ストレージデバイスに特有の情報を直接交換する。直接インターフェースを使用するストレージデバイスは、ブロック、セクタ、ページ、論理ブロック、論理ページ、消去ブロック、論理消去ブロック、ＥＣＣコードワード、論理ＥＣＣコードワード、又はメモリダイ１０６の技術的特性に有利な任意の他のフォーマット若しくは構造を含むが、これらに限定されない、様々な組織的構築物を使用して、メモリダイ１０６にデータを記憶することができる。
ストレージコントローラ１０４は、ストレージクライアント１１２から論理アドレス及びコマンドを受信し、対応する動作をメモリダイ１０６に対して実施する。ストレージコントローラ１０４は、ブロックＩ／Ｏエミュレーション、直接インターフェース、又はそれらの両方をサポートし得る。
図２は、例示的なメモリデバイス２０２のブロック図である。メモリデバイス２０２は、ストレージコントローラ２０８と、メモリアレイ２０４と、を含み得る。各メモリダイ２１０は、ダイコントローラ２０６と、三次元メモリアレイの形態の少なくとも１つの不揮発性メモリアレイ２１２と、読み取り／書き込み回路２１４と、を含み得る。
「不揮発性メモリ媒体」とは、一次電源が除去された後の０又は１のバイナリ値を表すために使用される変更可能な物理特性を維持するように構成される、任意のハードウェア、デバイス、構成要素、素子、又は回路を指す。「不揮発性メモリ」とは、不揮発性メモリ媒体の短縮名を指す。特定の実施形態において、不揮発性メモリ媒体とは、不揮発性メモリ媒体、並びに論理、コントローラ、プロセッサ（複数可）、ステートマシン（複数可）、及び／又は不揮発性メモリ媒体を管理し、不揮発性メモリ媒体へのアクセスを提供する他の周辺回路、を指す。
「論理」とは、マシンメモリ回路、非一時的マシン可読媒体、並びに／又は材料及び／若しくは材料エネルギー構成によって、制御及び／若しくは手続き信号、並びに／又はデバイスの動作に影響を与えるように適用され得る設定及び値（抵抗、インピーダンス、静電容量、インダクタンス、電流／電圧定格など）を含む回路構成、を指す。磁気媒体、電子回路、電気メモリ及び光学メモリ（揮発性及び不揮発性の両方）、並びにファームウェアは、論理の例である。論理は、具体的には、純粋な信号又はソフトウェア自体を除く（しかしながら、ソフトウェアを含み、それによって問題の構成を形成しない、マシンメモリは除かない）。
「メモリアレイ」とは、行及び列を有するアレイ構造に組織化されたメモリセル（ストレージセルとも称される）のセットを指す。したがって、不揮発性メモリアレイは、記憶されたデータを表すために使用されるメモリセルの特性（例えば、閾値電圧レベル、抵抗レベル、導電性など）が、その特性を維持するために、電源を必要とすることなく、メモリセルの性質を留めるように構成されたメモリセルを有するメモリアレイである。
メモリアレイは、行識別子及び列識別子を使用してアドレス指定可能である。当業者であれば、メモリアレイが、平面内のメモリセルのセット、メモリダイ内のメモリセルのセット、平面のセット内のメモリセルのセット、メモリダイのセット内のメモリセルのセット、メモリパッケージ内のメモリセルセット、メモリパッケージのセット内のメモリセルのセット、を含み得るか、又は他の既知のメモリセルセットのアーキテクチャ及び構成を有することを認識する。
メモリアレイは、ストレージ又はメモリシステム内の多数の組織レベルでメモリセルのセットを含み得る。一実施形態では、平面内のメモリセルを、メモリアレイに組織化することができる。一実施形態では、メモリダイの複数の平面内のメモリセルを、メモリアレイに組織化することができる。一実施形態では、メモリデバイスの複数のメモリダイ内のメモリセルを、メモリアレイに組織化することができる。一実施形態では、ストレージシステムの複数のメモリデバイス内のメモリセルを、メモリアレイに組織化することができる。
「不揮発性メモリアレイ」とは、行及び列を有するアレイ構造に組織化された不揮発性ストレージセル（メモリセル又は不揮発性メモリセルとも称される）のセットを指す。メモリアレイは、行識別子及び列識別子を使用してアドレス指定可能である。
「メモリセル」とは、ストレージ媒体を検知するか、読み取るか、又は検出して、メモリセルの決定可能な特性によって記憶又は表されるバイナリ値（複数可）を決定するときに、ストレージ媒体の決定可能な特性によって１つ以上のバイナリ値を表すように構成される、ストレージ媒体のタイプを指す。ストレージセル及びメモリセルは、本明細書において互換的に使用される。
メモリセルにデータを記憶するために使用される決定可能な特性のタイプは、使用されるメモリ又はストレージ技術のタイプに応じて変化し得る。例えば、各メモリセルが、ソースリード、ドレインリード、及びゲートを有する、トランジスタを含むフラッシュメモリセルでは、決定可能な特性は、ゲートに印加されると、メモリセルにドレインリードとソースリードとの間で電流を導通させる、電圧レベルである。この実施例では、電圧レベルは、本明細書では閾値電圧と称される。閾値電圧は、制御ゲート基準電圧（ＣＧＲＶ）、読み取り電圧、又は基準電圧と称されることもある。
決定可能な物理特性の例としては、トランジスタの閾値電圧、メモリセルの電気抵抗レベル、メモリセルを通る電流レベル、磁極の向き、スピン転送トルクなどが挙げられるが、これらに限定されない。
「三次元メモリアレイ」とは、二次元（two-dimensional、２Ｄ）メモリアレイと対照的な、メモリアレイの構成要素の物理配置を指す。２Ｄメモリアレイは、半導体ウエハ又は他の基板の平坦な表面に沿って形成される。三次元（three-dimensional、３Ｄ）メモリアレイは、ウエハ表面／基板から上方に延在し、概して、ｚ方向に、上に向かって延在するメモリセルの積重体又は列を含む。３Ｄメモリアレイでは、ワード線は、メモリアレイが上に向かって延在するため、交互に積層された層を含む。様々な３Ｄ配置が可能である。１つの配置では、ＮＡＮＤストリングが垂直に形成され、一方の端部（例えば、ソース）はウエハ表面にあり、反対側の端部（例えばドレイン）は頂部にある。
不揮発性メモリアレイ２１２は、行デコーダ２１６を介してワード線によってアドレス指定可能であり、列デコーダ２１８を介してビット線によってアドレス指定可能である。「ビット線」とは、メモリアレイの列に電圧を送達し、かつ／又は電流を導通させるように構成される、回路構造を指す。一実施形態では、列は、ＮＡＮＤストリングを含み、チャネルとも称される。一実施形態では、ビット線は、ＮＡＮＤストリングのドレイン端でＮＡＮＤストリングに接続する。メモリアレイは、メモリアレイのワード線に沿ってメモリセルごとに１つのビット線を有し得る。
読み取り／書き込み回路２１４は、複数の検知ブロックＳＢ１、ＳＢ２、．．．、ＳＢｐ（検知回路構成）を含み、メモリセルのページが並列で読み取られるか又はプログラムされることを可能にする。特定の実施形態では、検知ブロックは、検知回路を含む。「検知回路」とは、検知回路に結合されたメモリセルのメモリ状態を決定するように構成、プログラム、設計、配置、又はエンジニアリングされている、回路、サブ回路、電子部品、ハードウェア、ソフトウェア、ファームウェア、モジュール、論理、デバイス、又は装置を指す。検知回路は、本明細書では検知増幅器又は検知アンプと称されることがあり、１つ以上の検知増幅器を含んでも、含まなくてもよい。
一実施形態では、検知回路は、検知回路に結合されたメモリセルが、選択されたワード線、選択されていないワード線、１つ以上のビット線、及び検知回路に結合されたビット線に印加された特定のバイアス電圧に応答して、電流を導通させるかどうかを決定する。特定の基準電圧が選択されたワード線に印加されることを考慮に入れると、検知回路は、選択されたワード線に結合されたメモリセルが基準電圧で導通しているかどうかを決定する。この決定は、本明細書では検知動作と称される。メモリセルが導通している場合、これは、メモリセルのメモリ状態を決定するのに役立つ。特定の実施形態では、複数の基準電圧及び複数の検知／読み取り動作を実施して、メモリセルのメモリ状態を決定する。検知動作を、読み取りストレージ動作中、及びプログラムストレージ動作中に実施して、メモリセルのメモリ状態が目標のメモリ状態に到達したことを確認／検証することができる。特定の実施形態では、メモリアレイの行を横切る各メモリセルは、一緒になって物理ページを形成する。
「導電性メモリセル」とは、メモリセルに適用される検知動作又は読み取り動作の間に電流を導通させる、メモリセルを指す。フラッシュメモリなどの特定の実施形態では、検知動作又は読み取り動作は、基準電圧と称される特定の電圧レベルを、メモリセルの選択されたワード線に印加することができる。電流を導通させる、選択されたワード線に沿ったメモリセルは、選択されたワード線のメモリセルに接続されるビット線に接続された１つ以上の検知回路（別名、検知アンプ）によって検出され得る。
特定の実施形態では、導電性メモリセルのセットが識別されると、非導電性メモリセルのセットは、選択されたワード線に基準電圧が印加されたときに導通しなかった、選択されたワード線上の全てのメモリセルとして容易に決定可能である。例えば、一実施形態では、選択されたワード線の全てのメモリセルのセットを考慮に入れると、非導電性メモリセルのセットは、導電性メモリセルのセットに適用されるセット補完機能を含み得る。
当業者であれば、検知回路、検知アンプは、検知回路がどのように構成されているかに応じて、どのメモリセルが電流を導通させるか、又はどのメモリセルが電流を導通させないかを検出することができることを認識されよう。更に、当業者であれば、導電性メモリセルを決定する検知回路を、非導電性メモリセルを決定する検知回路にどのように修正するかを理解されよう。
特定の実施形態では、検知回路は、選択されたワード線に印加された基準電圧に基づいて、導電性メモリセルのセットを決定する。一実施形態では、基準電圧は、メモリセルによって記憶されたデータ値を決定するために１つ以上のステップにわたって印加される読み取り電圧である。別の実施形態では、基準電圧は、メモリセルによって記憶されたデータ値ではなく、どのメモリセルが検知電圧で導通するかを決定するために、一度印加される検知電圧である。
「検知電圧」とは、検知電圧以下の閾値電圧を有するメモリセルを活性化する（導通させる）ように構成された、電圧レベルを指す。特定の実施形態では、検知電圧を使用して、検知電圧以下の閾値電圧を有するメモリセルのメモリ状態を読み取るか、又は検知することができる。他の実施形態では、検知電圧は、検知電圧以下の閾値電圧を有するメモリセルのメモリ状態を読み取るために使用されないが、ワード線に沿ったどのメモリセルが、検知電圧以下の閾値電圧を有するかを決定するために使用される。
「非導電性メモリセル」とは、メモリセルに適用される検知動作又は読み取り動作の間に電流を導通させない、メモリセルを指す。フラッシュメモリなどの特定の実施形態では、検知動作又は読み取り動作は、基準電圧と称される特定の電圧レベルを、メモリセルの選択されたワード線に印加することができる。電流を導通させない、選択されたワード線に沿ったメモリセルは、選択されたワード線のメモリセルに接続されるビット線に接続された１つ以上の検知回路（別名、検知アンプ）によって検出され得る。特定の実施形態では、導電性メモリセルを決定するとき、又は非導電性メモリセルを決定するとき、選択されたワード線は、メモリアレイの任意のワード線を含み得る。
特定の実施形態では、非導電性メモリセルのセットが識別されると、導電性メモリセルのセットは、選択されたワード線に基準電圧が印加されたときに導通した、選択されたワード線上の全てのメモリセルを含むように、容易に決定可能である。例えば、一実施形態では、選択されたワード線の全てのメモリセルのセットを考慮に入れると、導電性メモリセルのセットは、非導電性メモリセルのセットに適用されるセット補完機能を含み得る。
当業者であれば、検知回路、検知アンプは、検知回路がどのように構成されているかに応じて、どのメモリセルが電流を導通させるか、又はどのメモリセルが電流を導通させないかを検出することができることを認識されよう。更に、当業者であれば、非導電性メモリセルを決定する検知回路を、導電性メモリセルを決定する検知回路にどのように修正するかを理解されよう。
特定の実施形態では、検知回路は、選択されたワード線に印加された基準電圧に基づいて、非導電性メモリセルのセットを決定する。一実施形態では、基準電圧は、メモリセルによって記憶されたデータ値を決定するために１つ以上のステップにわたって印加される読み取り電圧である。別の実施形態では、基準電圧は、メモリセルによって記憶されたデータ値ではなく、どのメモリセルが検知電圧で導通しないかを決定するために、一度印加される検知電圧である。
物理ページは、単一の平面、又は単一のメモリダイのメモリアレイの行に沿ってメモリセルを含み得る。一実施形態では、メモリダイは、２つの等しいサイズの平面からなるメモリアレイを含む。「平面」とは、特定の物理行アドレス及び特定の物理列アドレスを使用して、両方の場所で特定のストレージ動作を実施することを可能にする、メモリアレイの分割を指す。一実施形態では、メモリダイの１つの平面の物理ページは、４つのデータブロック（例えば、１６ＫＢ）を含む。一実施形態では、メモリダイの物理ページ（「ダイページ」とも呼ばれる）は、各々が４つのデータブロック（例えば、３２ＫＢ）を有する、２つの平面を含む。
コマンド及びデータは、データバス２２８を介してホスト１０８とストレージコントローラ２０８との間、並びにバス２２６を介してストレージコントローラ２０８と１つ以上のメモリダイ２１０との間で転送される。
不揮発性メモリアレイ２１２は、二次元（単一の製作平面での２Ｄレイアウト）であっても、三次元（複数の製作平面での３Ｄレイアウト）であってもよい。不揮発性メモリアレイ２１２は、３Ｄアレイを含むメモリセルの１つ以上のアレイを含み得る。一実施形態では、不揮発性メモリアレイ２１２は、複数のメモリレベルが、介在する基板なしでウエハなどの単一の基板の上方に形成された（かつ、基板内には形成されない）モノリシック三次元メモリ構造（３Ｄアレイ）を含み得る。不揮発性メモリアレイ２１２は、シリコン基板の上方に配設された活性面積を有するメモリセルのアレイの１つ以上の物理レベルでモノリシックに形成された、任意のタイプの不揮発性メモリを含み得る。不揮発性メモリアレイ２１２は、関連付けられた回路構成が基板の上方又は内部にあるかどうかにかかわらず、メモリセルの動作に関連付けられた回路構成を有する、不揮発性ソリッドステートドライブにあり得る。ワード線は、基板の上方の層に配設された、メモリセルを収容する層のセクションを含み得る。複数のワード線が、トレンチ又は他の非導電性絶縁特徴によって単一層上に形成され得る。
「回路構成」とは、少なくとも１つの個別の電気回路を有する電気回路構成、少なくとも１つの集積回路を有する電気回路構成、少なくとも１つの特定用途向け集積回路を有する電気回路構成、コンピュータプログラムによって構成された汎用コンピューティングデバイス（例えば、本明細書に記載される処理若しくはデバイスを少なくとも部分的に実行するコンピュータプログラムによって構成された汎用コンピュータ、又は、本明細書に記載される処理若しくはデバイスを少なくとも部分的に実行するコンピュータプログラムによって構成されたマイクロプロセッサ）を形成する回路構成、メモリデバイス（例えば、ランダムアクセスメモリの形態）を形成する回路構成、通信デバイス（例えば、モデム、通信スイッチ、若しくは光電気機器）を形成する回路構成などを指す。
ダイコントローラ２０６は、読み取り／書き込み回路２１４と協働して、不揮発性メモリアレイ２１２のメモリセル上でメモリ動作（例えば、ストレージ動作）を実施し、ステートマシン２２０、アドレスデコーダ２２２、及び電力制御２２４を含む。ステートマシン２２０は、メモリ動作のチップレベル制御を提供する。
「ダイコントローラ」とは、ダイの動作を管理するように構成された、回路、回路構成、論理、又は構成要素のセットを指す。一実施形態では、ダイコントローラは、集積回路である。別の実施形態では、ダイコントローラは、個別の構成要素の組み合わせである。別の実施形態では、ダイコントローラは、１つ以上の集積回路と１つ以上の個別の構成要素との組み合わせである。
アドレスデコーダ２２２は、ホスト又はストレージコントローラ２０８によって使用されるアドレスと、行デコーダ２１６及び列デコーダ２１８によって使用されるハードウェアアドレスとの間のアドレスインターフェースを提供する。電力制御２２４は、メモリ動作中に様々な制御線に供給される、電力及び電圧を制御する。電力制御２２４及び／又は読み取り／書き込み回路２１４は、ワード線、ソースゲート選択（source gate select、ＳＧＳ）トランジスタ、ドレインゲート選択（drain gate select、ＤＧＳ）トランジスタ、ビット線、基板（２Ｄメモリ構造）、チャージポンプ、及びソース線を含み得る。特定の実施形態では、電力制御２２４は、電力の急激な損失を検出し、予防措置を講じ得る。電力制御２２４は、本明細書に記載される電圧を生成するために、様々な第１の電圧発生器（例えば、ドライバ）を含み得る。検知ブロックは、１つの手法において、ビット線ドライバ及び検知増幅器を含み得る。
いくつかの実装では、構成要素の一部を組み合わせることができる。様々な設計において、不揮発性メモリアレイ２１２以外の構成要素のうちの１つ以上（単独で又は組み合わせて）は、本明細書に記載される技術を実施するように構成された、少なくとも１つの制御回路又はストレージコントローラと考えることができる。例えば、制御回路は、ダイコントローラ２０６、ステートマシン２２０、アドレスデコーダ２２２、列デコーダ２１８、電力制御２２４、検知ブロックＳＢ１、ＳＢ２、．．．、ＳＢｐ、読み取り／書き込み回路２１４、ストレージコントローラ２０８などのうちのいずれか１つ又はそれらの組み合わせを含み得る。
一実施形態では、ホストは、本明細書に記載される方法を実施するために、１つ以上のプロセッサと、ストレージコントローラ２０８をプログラミングするためのプロセッサ可読コード（例えば、ソフトウェア）を記憶する１つ以上のプロセッサ可読ストレージデバイス（ＲＡＭ、ＲＯＭ、フラッシュメモリ、ハードディスクドライブ、ソリッドステートメモリ）と、を含む、コンピューティングデバイス（例えば、ラップトップ、デスクトップ、スマートフォン、タブレット、デジタルカメラ）である。ホストはまた、１つ以上のプロセッサと通信する、追加のシステムメモリ、１つ以上の入力／出力インターフェース、及び／又は１つ以上の入力／出力デバイス、並びに当該技術分野において周知の他の構成要素を含み得る。
関連付けられた回路構成は、典型的には、メモリセルの動作のため、及びメモリセルとの通信のために必要とされる。非限定的な例として、メモリデバイスは、プログラミング及び読み取りなどの機能を達成するようにメモリセルを制御及び駆動するために使用される、回路構成を有し得る。この関連付けられた回路構成は、メモリセルと同じ基板上及び／又は別の基板上にあってもよい。例えば、メモリ読み取り書き込み動作のためのストレージコントローラは、別のストレージコントローラチップ上及び／又はメモリセルと同じ基板上に位置し得る。
当業者であれば、開示される技術及びデバイスは、記載される二次元及び三次元の例示的な構造に限定されないが、本明細書に記載され、当業者によって理解される技術の趣旨及び範囲内で、全ての関連するメモリ構造を網羅することを認識されよう。
図３は、複数のメモリセルを含むＮＡＮＤストリング３００の一実施形態を描写している。ＮＡＮＤストリング３００は、それらのソース及びドレインによってデイジーチェーンされている、メモリセル３０２のシリーズ又はセット（例えば、ｎ＝４、８、１６又はそれ以上）を含む。「ＮＡＮＤストリング」又は「メモリストリング」とは、複数のメモリセルを含む、回路構成を指す。ＮＡＮＤストリングは、各メモリセルのソース端子及びドレイン端子によってデイジーチェーンされたトランジスタとして構成された、メモリセルのシリーズ（例えば、ｎ＝４、８、１６又はそれ以上）を含む。少なくとも１つのペアの選択トランジスタ（例えば、選択ゲート）は、メモリトランジスタチェーン、ＮＡＮＤストリングを、ＮＡＮＤストリングのドレイン端子を介してバイアスソースに、ＮＡＮＤストリングのソース端子を介して接地ソースに接続する。
ＮＡＮＤストリングのメモリセルのデイジーチェーンされたセットは、ＮＡＮＤストリングの一方の端部にあるチェーン内のメモリセルの１つのソース端子（本明細書では、ＮＡＮＤストリングのソース端子と称される）と、ＮＡＮＤストリングの反対側の端部にあるチェーン内のメモリセルの１つのドレイン端子（本明細書では、ＮＡＮＤストリングのドレイン端子と称される）と、を構成する。ＮＡＮＤストリングのソース端子上又はその周囲に位置決めされた回路、回路部品、選択ゲート、制御線は、ソース側に位置決めされているものとして称される。ＮＡＮＤストリングのドレイン端子上又はその周囲に位置決めされた回路、回路部品、選択ゲート、制御線は、ドレイン側に位置決めされているものとして称される。
メモリアレイ構成では、ＮＡＮＤストリング内の第１のメモリセルのソース端子に結合された選択トランジスタがオンにされると、ソース端子はソース線に結合される。同様に、ＮＡＮＤストリング内のメモリセルのドレイン端子に結合された選択トランジスタがオンにされると、ドレイン端子はメモリアレイのビット線に結合される。ＮＡＮＤストリングは、メモリストリングと称されることもある。
選択トランジスタ（例えば、選択ゲート）のペアは、メモリトランジスタチェーンを、ＮＡＮＤストリングのドレイン端子を介してバイアスに、ソース端子を介して接地ソースに接続する。メモリアレイでは、選択トランジスタ３０４がオンにされると、ソース端子はソース線３０６に結合される。同様に、選択トランジスタ３０８がオンにされると、ＮＡＮＤストリングのドレイン端子は、メモリアレイのビット線３１０に結合される。
チェーン内の各メモリセルは、トランジスタを含み得る。メモリセルは、意図されたメモリ状態を表すように、所与の量の電荷を記憶するための電荷ストレージ素子を有する。「メモリ状態」とは、１つ以上のデータビット値の符号化を表すように設計及び／又は構成された、メモリセルの状況を指す。特定の実施形態では、ストレージ動作を使用することによって、メモリ状態を変化させることができる。不揮発性メモリセルでは、メモリセルは、そのメモリ状態を電源なしで維持する。
各メモリトランジスタの制御ゲートは、読み取り及び書き込み動作の制御を可能にする。メモリアレイの行（各ＮＡＮＤストリングからの１つ）の対応するメモリトランジスタの制御ゲートは全て、同じワード線に接続される。同様に、選択トランジスタの各々の制御ゲートは、そのソース端子及びドレイン端子をそれぞれ介して、ＮＡＮＤストリングへの制御されたアクセスを提供する。
ＮＡＮＤストリング内のアドレス指定されたメモリセル（例えば、トランジスタ３１２）が、プログラミング中に、読み取られるか、又は検証されると、その制御ゲート（例えば、制御ゲート３１４）には、基準電圧又は読み取り電圧とも称される、適切な電圧が供給される。同時に、ＮＡＮＤストリング３００内の残りのアドレス指定されていないメモリセルは、それらの制御ゲート（例えば、図３の制御ゲート３１６、制御ゲート３１８、及び制御ゲート３２０）への十分な電圧（パス電圧とも称される）の印加によって完全にオンにされる。このようにして、導通経路は、個々のメモリセルのソースから、ＮＡＮＤストリング３００のソース端子（例えば、ソース線３０６）まで、及び同様に、個々のメモリセルのドレインから、メモリセルのドレイン端子（例えば、ビット線３１０）まで、効果的に作り出される。この導通経路は、ＮＡＮＤストリングの１つ以上の構造を通って進行することができ、本明細書ではチャネルと称される。
「読み取り電圧」とは、電圧レベルであって、その電圧レベルでどのメモリセルが導通するかを試験又はチェックするように構成された、電圧レベルを指す。特定の実施形態では、メモリセルにデータを記憶するために使用される符号化のタイプ、及び各メモリセルの符号化されたビット数に応じて、単一の読み取り電圧を使用する単一の読み取り／検知動作を、メモリセルのメモリ状態を決定することができる。他の実施形態では、異なる読み取り電圧で各々実施される読み取り／検知動作の数を使用して、メモリセルのメモリ状態を決定することができる。次いで、決定されたメモリ状態を、メモリセルによって記憶されたデータビットの表現に復号化することができる。
別の言い方をすれば、１つ以上の読み取り電圧を使用して、メモリセルのメモリ状態を決定し、メモリ状態は、メモリセルに記憶／符号化されたデータビットの１つ以上のデータ値を表す。
特定の実施形態では、読み取り電圧は、基準電圧と称されることがある。したがって、特定の実施例及び／又は実施形態では、異なる読み取り電圧が、略称及び数字によって表されることがある。例えば、２つの読み取り電圧が、制御ゲート電圧１（Control Gate Voltage、ＶＣＧ１）又はＶＣＧ２などと称されることがある。
他の実施形態では、各メモリ状態は、消去されたメモリ状態についてはＥＲ、次に最も高い電圧範囲のメモリ状態についてはＡ、次に最も高い電圧範囲のメモリ状態についてはＢ、次に最も高い電圧範囲のメモリ状態についてはＣ、次に最も高い電圧範囲のメモリ状態についてはＤ、次に最も高い電圧範囲のメモリ状態についてはＥ、次に最も高い電圧範囲のメモリ状態についてはＦ、及び次に最も高い電圧範囲のメモリ状態についてはＧ、などの略称に関連付けられ得る。かかる実施形態では、読み取り電圧は、メモリ状態を定義するより低い電圧をマークする電圧レベルを含んでもよく、文字の略称を含む、略称を使用するものとして称されてもよい。例えば、ＶｒＡ、ＶｒＢ、ＶｒＣ、ＶｒＤ、ＶｒＥ、ＶｒＦ、及びＶｒＧを使用することができる。
「パス電圧」とは、メモリセルに記憶／保持されたメモリ状態にかかわらず、メモリセルを活性化（導通させる）するように構成された、電圧レベルを指す。パス電圧は、トランジスタとして実装されたメモリセルのゲートに供給されると、高い閾値電圧（例えば、６ボルト超）を有するメモリセルが活性化／導通されるのに十分高い電圧に設定される。
特定の実施形態では、パス電圧の目的は、メモリセルを含むＮＡＮＤストリング（チャネルとも称される）の一方の端部でビット線に接続された検知増幅器と、ＮＡＮＤストリングの反対側の端部で接続されたソース線との間に、導通経路を作り出すことである。導通経路は、選択されたワード線に結合されたＮＡＮＤストリングに沿ってメモリセルを読み取るか、検知するか、又はプログラムすることができるように所望される場合がある。一実施形態では、パス電圧が選択されていないワード線に提供され、その結果、ストレージ動作を、選択されたワード線のメモリセル上で実施することができる。特定の実施形態では、パス電圧は、メモリセルのメモリ状態を読み取るために使用されない。
図３に描写される例示的なＮＡＮＤストリング３００は、いくつかの実施形態では、直列に接続され、第１の選択トランジスタ３０８と第２の選択トランジスタ３０４との間に位置する、４つのトランジスタ（トランジスタ３１２、トランジスタ３２２、トランジスタ３２４、及びトランジスタ３２６）を含む。いくつかの実施形態では、トランジスタ３１２、トランジスタ３２２、トランジスタ３２４、及びトランジスタ３２６は各々が、電荷トラップ層３２８を有する制御ゲートを含む。一実施形態では、制御ゲート３１４、制御ゲート３１６、制御ゲート３１８、及び制御ゲート３２０は、ワード線に接続されるか、又はワード線の一部分を含む。更なる実施形態では、トランジスタ３１２、トランジスタ３２２、トランジスタ３２４、及びトランジスタ３２６は、本明細書ではメモリセルとも称される、メモリセル、ストレージ素子などである。いくつかの実施形態では、単一のメモリセルは、複数のトランジスタを含み得る。
いくつかの実施形態では、第１の選択トランジスタ３０８は、ドレイン選択ゲート／選択ゲートドレイン（select gate drain、ＳＧＤ）を介して、ＮＡＮＤストリング３００をビット線３１０に対してゲート開閉／接続する。特定の実施形態では、第２の選択トランジスタ３０４は、ソース選択ゲート／選択ゲートソース（select gate source、ＳＧＳ）を介して、ＮＡＮＤストリング３００をソース線３０６に対してゲート開閉／接続する。更なる実施形態では、第１の選択トランジスタ３０８は、対応する選択ゲート３３０に電圧を印加することによって制御される。いくつかの実施形態では、第２の選択トランジスタ３０４は、対応する選択ゲート３３２に電圧を印加することによって制御される。
図３に示されるように、一実施形態では、ソース線３０６は、ＮＡＮＤストリング３００内の各トランジスタ／メモリセルのソースリードに接続される。いくつかの実施形態では、ＮＡＮＤストリング３００は、プログラムされたいくつかのメモリセルと、プログラムされていないいくつかのメモリセルと、を含み得る。
物理メモリダイ上では、チャネル３３４が、ＮＡＮＤストリングのソース側からドレイン側に延在する。「チャネル」とは、ソース側からドレイン側に延在する、メモリアレイ内の構造を指す。一実施形態では、チャネルは、ＮＡＮＤストリングの一方の端部に結合されたソース線と、ＮＡＮＤストリングの別の端部に結合されたビット線との間に導通経路を形成する、メモリアレイ内の垂直列である。チャネルは、例えば、ポリシリコンを含む、様々な材料から形成され得る。
一実施形態では、ＮＡＮＤストリング内のチャネルは、ＮＡＮＤストリングに沿って１つ以上のメモリセル（例えば、１つ以上の選択されたメモリセル及び選択されていないメモリセル）、並びにＮＡＮＤストリングの一方の端部（例えば、ソース側）に接続されたソース線と、ＮＡＮＤストリングの反対側の端部（例えば、ドレイン側）に接続された検知増幅器又はビット線との間の１つ以上の制御構造（例えば、選択ゲート（ソース及び／又はドレイン））を活性化することによって導通経路を作り出す。
図４は、複数のＮＡＮＤストリング４０２を含む、三次元メモリアレイ４００を描写する回路図である。ＮＡＮＤ構造を使用するメモリアレイのアーキテクチャは、相当数のＮＡＮＤストリングを含み得る。描写される実施形態では、各ＮＡＮＤストリング４０２は、ドレイン側選択ゲート４０４と、ソース側選択ゲート４０６と、メモリセル４０８と、を含む。メモリセル４０８は、電荷トラップ層を組み込むトランジスタであってもよい。簡略化のために、ＮＡＮＤストリングごとに５つのメモリセルが例示されているが、いくつかのＮＡＮＤストリングは、任意の数のメモリセル（例えば、３２個、６４個、又はそれ以上）を含み得る。メモリセル４０８は、ドレイン側４１０からソース側４１２までチェーン状であってもよい。ドレイン側４１０では、各ＮＡＮＤストリング４０２がビット線４１４に接続し得る。ソース側４１２では、ＮＡＮＤストリング４０２がソース線４１６に接続し得る。
「ドレイン側選択ゲート」とは、ビット線をＮＡＮＤストリング及び／又はＮＡＮＤストリングのチャネルに電気的に接続するスイッチとして機能する、選択ゲートを指す。ＮＡＮＤストリングのドレイン側にある、ビット線とＮＡＮＤストリングとの間に位置決めされた選択ゲートは、ドレイン側選択ゲートと称される。
「ソース側選択ゲート」とは、ソース線をＮＡＮＤストリング及び／又はＮＡＮＤストリングのチャネルに電気的に接続するスイッチとして機能する、選択ゲートを指す。ソース線の例としては、ソース側選択ゲート、ダミーワード線選択ゲートなどが挙げられる。特定の実施形態では、ソース側選択ゲートは、ソース側選択ゲート（例えば、ＳＧＳ０、ＳＧＳ１など）のみを含み得る。他の実施形態では、ソース側選択ゲートは、ダミーワード線選択ゲート（例えば、ＤＷＬＳ０、ＤＷＬＳ１など）のみを含み得る。更に他の実施形態では、ソース側選択ゲートは、ソース側選択ゲート（例えば、ＳＧＳ０、ＳＧＳ１など）、及びダミーワード線選択ゲート（例えば、ＤＷＬＳ０、ＤＷＬＳ１など）の両方を含み得る。ＮＡＮＤストリングのソース側にある、ソース線とＮＡＮＤストリングとの間に位置決めされた選択ゲートは、ソース側選択ゲートと称される。
「ソース線」とは、電源から、関連付けられたＮＡＮＤストリングの１つ以上のチャネルに電流及び／又は電圧を伝達するように構成された、構造、回路、回路構成、及び／又は関連付けられた論理を指す。特定の実施形態では、ソース線は同時に、複数のＮＡＮＤストリングに電圧を伝達し、かつ／又はそこから電圧をディスチャージするように構成されている。他の実施形態では、ソース線は直列に、複数のＮＡＮＤストリングに電圧を伝達し、かつ／又はそこから電圧をディスチャージするように構成されている。
特定の実施形態では、ソース制御線は、ソース線と１つ以上のＮＡＮＤストリングとの間にある１つ以上のソース側選択ゲートに結合し、ソース制御線は、ソース線とＮＡＮＤストリングとの間を電圧又は電流が通過するかどうかを管理する。かかる実施形態では、ソース線は、共通のソース線と称されることもある。
一実施形態では、ＮＡＮＤストリング４０２は、ソース側選択ゲート４０６によってソース線４１６に接続される。ソース制御線４２０（ＳＧＳ及びＳＧＳＢ）を使用して、ソース側選択ゲート４０６（トランジスタ）を制御することができる。一実施形態では、様々なＮＡＮＤストリング４０２は、示されるように、ドレイン側選択ゲート４０４によってビット線４１４に接続される。ドレイン側選択ゲート４０４は、ドレイン制御線４２２（ＳＧＤ）によって制御され得る。いくつかの実施形態では、ソース制御線及びドレイン制御線（集合的に制御線と称される）は、必ずしもＮＡＮＤストリング間で共通に構成されていなくてもよい。つまり、異なる制御線を異なるＮＡＮＤストリングに提供することができる。
「制御線」とは、ソースから宛先に電流及び／又は電圧を伝達するように構成された、構造、回路、回路構成、及び／又は関連付けられた論理を指す。特定の実施形態では、制御線上に供給又はディスチャージされる、アナログ電圧、電流、バイアス、及び／又はデジタル信号を使用して、スイッチ、選択ゲート、及び／又は他の電気部品を制御する。特定の制御線は、制御線が回路のどの部分を制御するか、又は制御線がどこで他の回路に結合又は接続するか、に基づいて、特定の名前を有し得る。名前付きの制御線の例としては、ワード線、ビット線、ソース制御線、ドレイン制御線などが挙げられる。「ソース制御線」とは、ＮＡＮＤストリングのソース側をソース線及び／又は別の回路に結合するために選択ゲートを動作させる（例えば、選択ゲートをオンにして活性化させる、オフにして非活性化させる）ように構成された、制御線を指す。「ドレイン制御線」とは、ＮＡＮＤストリングのドレイン側をビット線及び／又は検知回路に結合するために選択ゲートを動作させる（例えば、選択ゲートをオンにして活性化させる、オフにして非活性化させる）ように構成された、制御線を指す。
上に記載されるように、各ワード線ＷＬ０〜ＷＬｎは、ＷＬｎがドレイン側選択ゲート４０４に最も近いワード線である場合、１つ以上のメモリセル４０８を含む。描写される実施形態では、各ビット線４１４及びそれぞれのＮＡＮＤストリング４０２は、三次元メモリアレイ４００、ストレージブロック、消去ブロックなどの列を含む。これらの列は、チャネルと称されることもある。いくつかの実施形態では、ワード線４２４ ＷＬ０〜ＷＬｎは、三次元メモリアレイ４００、ストレージブロック、消去ブロックなどの行を含む。いくつかの実施形態では、各ワード線ＷＬ０〜ＷＬｎは、行内の各メモリセル４０８の制御ゲートを接続する。代替的に、制御ゲートは、ワード線４２４ ＷＬ０〜ＷＬｎ自体によって提供され得る。いくつかの実施形態では、ワード線は、数十、数百、数千、数百万個などのメモリセル４０８を含み得る。
「逐次的な順序」とは、特定のシーケンスで行われるように配置されたステップ、動作、サブステップ、又はイベントのセットを指す。「シーケンス」とは、特定の活動、イベント、又は動作が実施又は実行される順序を指す。
メモリアレイでは、逐次的な順序での使用を容易にするようにワード線を組織化又はアーキテクチャ化することができ、その結果、メモリアレイが効率的に使用される。同じ又は異なるシーケンスを、ストレージ動作のいずれかに使用することができる。
例えば、一実施形態では、メモリアレイのワード線は、ソース線に最も近いワード線から始まり、選択ゲートドレイン及び／又はビット線に最も近いワード線に向かって、各隣接するプログラムされていないワード線に逐次進む、逐次的な順序でプログラミングされ得る。別の実施例において、一実施形態では、メモリアレイのワード線は、選択ゲートドレイン及び／又はビット線に最も近いワード線から始まり、ソース線及び／又はソース選択ゲートに最も近いワード線に向かって、各隣接するプログラムされていないワード線に逐次進む、逐次的な順序でプログラミングされ得る。更に他の実施例では、最後にプログラムされたワード線の後にどのワード線をプログラムするかを選択するためのシーケンスは、逐次以外のパターンに従い得る。
ワード線４２４は、本開示では、ワード線の逐次的な順序（プログラミングシーケンス）４１８でアクセスする（例えば、プログラムする又は読み取る）ことができる。一実施形態によれば、ワード線の１つのシーケンスは、矢印のワード線の逐次的な順序（プログラミングシーケンス）４１８によって示唆される。ワード線がワード線の逐次的な順序（プログラミングシーケンス）４１８でプログラムされるとき、ワード線は、ＮＡＮＤストリングの一方の端部から始まるシーケンスで交互にプログラミングされる。ストレージ動作が単一のワード線で指示される場合、そのワード線は、本明細書では、選択されたワード線と称される。開示される解決策では、ワード線を、逆の順序のプログラミング（ＲＯＰ）を使用してプログラムすることができる。ＲＯＰでは、ワード線の逐次的な順序（プログラミングシーケンス）４１８は、ドレイン側４１０の最も高い番号のワード線（ＷＬｎ）から、ソース側４１２の最も低い数（ＷＬ０）までである。
「選択されたワード線」とは、特定のストレージ動作又はメモリ動作で使用するために指定されたワード線を指す。プログラミング、読み取り、又は検知などの特定のストレージ動作は、一連の１つ以上のステップを通じて、選択されたワード線のメモリセル上で実施され得る。メモリセルを消去することなどの他のストレージ動作は、一実施形態では、一連の１つ以上のステップを通じて複数のワード線のメモリセル上で同時に実施され得る。かかる実施形態では、消去動作は、複数の選択されたワード線上で実施され得る。
ストレージ動作の焦点ではない他のワード線は、選択されていないワード線と称される。「選択されていないワード線」とは、特定のストレージ動作又はメモリ動作で使用するために指定されていないワード線のセットを指す。これは、ストレージ動作を実施することが、選択されていないワード線のメモリセルのメモリ状態を変化させることを意図していないことを意味する。選択されていないワード線のメモリセルのメモリ状態の変化は、偶然であり、妨害、又は意図されていない結果とみなされ得る。
選択されていないワード線のメモリセルは、ストレージ動作ゆえにメモリ状態を変化させることを意図するものではないが、ストレージ動作の実施は、依然として、特定のバイアス又は電圧を選択されていないワード線に印加することを必要とし得、かつ／又は選択されていないワード線を含むチャネルのＮＡＮＤストリングに接続する、ビット線に印加される特定のバイアス又は電圧を含み得る。特定の実施形態では、選択されていないワード線に印加されるバイアスは、全ての選択されていないワード線に同時に印加され、更に他の選択されていないワード線は、ストレージ動作を十分に行うために、選択されていないワード線の第１のセットに印加されるバイアスとは異なるバイアスを受信し得る。
「ビット線電圧」とは、ビット線に供給されるか、又はビット線内に蓄積される、電圧レベルを指す。特定の実施形態では、ビット線は、ビット線上のバイアス／電荷がメモリアレイのチャネル又はＮＡＮＤストリングに提供されるかどうかを制御するスイッチ（例えば、トランジスタ）によって検知増幅器に接続する。特定の実施形態では、ビット線電圧は、略称ＶＢＬＣと称されることがある。
「プログラム妨害」とは、プログラミングストレージ動作及び／又はプログラミングストレージ動作の段階の間に、それらの後に、又はそれらの結果として作り出される、電子干渉及び／又は磁気干渉のタイプを指す。
プログラム動作のために選択されたワード線（選択されたワード線）及び選択されていないワード線（全ての他のワード線）は、このワード線の逐次的な順序（プログラミングシーケンス）４１８においてＷＬｎ〜ＷＬ０で組織化されてもよく、ダイコントローラは、この逐次的な順序で三次元メモリアレイの各ワード線をプログラムするように構成されてもよく、それにより、隣接するワード線が、選択されたワード線の後にプログラムされる。例えば、ＷＬ４３が選択されたワード線である場合、隣接するワード線ＷＬ４２を、ＷＬ４３の後にプログラムすることができる。
「隣接するワード線」とは、ワード線が選択されたワード線に隣接するように、メモリアレイの構造内に物理的に位置決めされたワード線を指す。
隣接するワード線のプログラミング中、結合効果又は妨害は、隣接するワード線内のメモリセルにプログラムされた状態に応じて、選択されたワード線のメモリセルに記憶された電荷のシフトを引き起こし得る。この結合効果により、選択されたワード線のメモリセルが不正確に読み取られるか、又は検知される場合がある。したがって、結合効果を考慮するために、選択されたワード線のメモリセルを読み取る際に、補償が適用され得る。
「結合効果」とは、２つの回路、回路の部分、回路構成、又は半導体を含む他の電子部品間のバイアス、電気ポテンシャル、電圧、及び／又は電磁場の変化を指す。メモリアレイでは、結合効果は、メモリセル、ＮＡＮＤストリングチャネル、選択ゲートなどを含む、メモリアレイの様々な構造及び／又は回路部品に対する望ましくない効果を引き起こし得る。したがって、結合効果は、これらの望ましくない効果ゆえに、本明細書において、少なくとも部分的に妨害のタイプと称されることがある。結合効果は、その効果がいつ及び／又はどのように生じるかに応じて、プログラミング妨害、プログラム妨害、又は読み取り妨害と称されることもある。
結合効果は、ＮＡＮＤストリングのチャネル内のバイアスレベルを管理するために使用されるゲートを選択し得る。例えば、選択ゲートに結合された１つ以上の制御線上のバイアスは、制御線内の信号によって作り出された電磁場の影響により、チャネルの電圧が上位（又はバイアスのサインに応じて下位）に結合する、チャネル内の電圧レベルに十分に強いポテンシャルを導入し得る。
この様式では、本明細書で特許請求される装置は、複数のドレイン側ダミーワード線（図示せず）からソース側ダミーワード線４２６に向かって進むシーケンスで各ワード線をプログラミングすることによって、三次元メモリアレイのワード線をプログラムするように構成された、ダイコントローラを備え得る。「ダミーワード線」とは、データをメモリセルに記憶するワード線のように構成された、メモリアレイ内の構造を指すが、ダミーワード線は、データを記憶するために定期的に使用されず、代わりに、電気干渉又はダミーワード線の周囲に位置決めされた電気回路構成からの妨害を補償、緩和、若しくは緩衝するように、メモリアレイにおいて位置決めされ、制御され、かつ管理される。一実施形態では、ダミーワード線は、ダミーワード線とＮＡＮＤストリングとの交点に位置決めされたメモリセルのセットを含み、各メモリセルは、ダミーワード線選択ゲートによってダミーワード線に結合される。ダミーワード線上で送信される制御信号は、ダミーワード線選択ゲートの閾値電圧以上の電圧を有することができ、それにより、ダミーワード線選択ゲートは、活性化されると、バイアス又は電流が、ＮＡＮＤストリングのチャネル内、及びメモリセルのソース端子とドレイン端子間を通過することを可能にし得る。この様式では、ダミーワード線は、制御線として機能し得る。
一実施形態では、ダイコントローラは、ドレイン側選択ゲートに最も近いワード線（つまり、ＷＬｎ）から始まり、ドレイン側選択ゲートからソース側選択ゲートに向かって逐次的に進む、三次元メモリアレイのワード線をプログラムするように構成され得る。ダイコントローラはまた、ソース側プリチャージ段階を使用してＮＡＮＤストリングをプリチャージするように構成され得る。プリチャージ段階は、例示されるものなどのメモリアレイのＲＯＰ中に、改善された性能を提供し得る。
一実施形態では、各メモリセルは、データを記憶するように構成される。例えば、１ビットのデジタルデータを記憶するとき、各メモリセルの可能な閾値電圧（「Ｖｔ」）の範囲は、論理データ「１」及び「０」が割り当てられた２つの範囲に分割され得る。本明細書で使用される場合、閾値電圧とは、メモリセルを活性化させるのに十分な、メモリセルのゲートに印加される電圧の大きさを指す。メモリセルがＮＡＮＤトランジスタである実施形態では、閾値電圧は、トランジスタがそのソース端子とドレイン端子との間で電流を導通させる、トランジスタのゲート端子に印加される十分な電圧である。ＮＡＮＤタイプのフラッシュメモリの一実施例では、メモリセルが消去された後、Ｖｔは、負であり、論理「１」と定義され得る。一実施形態では、プログラム動作後のＶｔは、正であり、論理「０」と定義される。
Ｖｔが負であり、読み取りが試みられると、いくつかの実施形態では、メモリセルはオンになり、論理「１」が記憶されていることを示唆する。Ｖｔが正であり、読み取り動作が試みられると、更なる実施形態では、メモリセルはオンにならず、論理「０」が記憶されていることを示唆する。各メモリセルは、複数のレベルの情報、例えば、複数ビットのデジタルデータを記憶することもできる。かかる実施形態では、Ｖｔ値の範囲は、データのレベルの数に分割される。例えば、各メモリセルに４つのレベルの情報が記憶され得る場合、データ値「１１」、「１０」、「０１」、及び「００」に割り当てられた４つのＶｔ範囲が存在する。
ＮＡＮＤタイプのメモリの一実施例では、消去動作後のＶｔは、負であり、「１１」と定義され得る。正のＶｔ値は、「１０」、「０１」、及び「００」の状態のために使用され得る。一実施形態では、メモリセルにプログラムされたデータとメモリセルの閾値電圧範囲との間の特定の関係は、メモリセルに採用されたデータ符号化方式に依存する。
図５及び図６は、例示的な三次元メモリアレイの異なる図を描写している。図５は、三次元メモリアレイの一部分の上面図を描写するブロック図である。図５から見ることができるように、メモリアレイは、示される矢印５２０の方向に延在する。一実施形態では、メモリアレイは、６０〜１２８個の層を有し得る。他の実施形態は、６０〜１２８個より少ない又はより多い層を有し得る。しかしながら、図５は、頂部層を示している。
図５は、メモリアレイ５００の一部分の上面図を描写している。複数の円は、垂直列（例えば、チャネルとも称される、垂直列５１４及び垂直列５１６）を表す。垂直列の各々は、複数の選択トランジスタと、複数のストレージセルと、を含む。一実施形態では、垂直列の各々は、ＮＡＮＤストリングを実装する。垂直列の詳細を以下に提供する。メモリアレイは、示される２つの矢印５２０の方向に延在するため、消去ブロックは、図に描写されるよりも多くの垂直列５２２を含む。
「消去ブロック」とは、論理消去ブロック又は物理消去ブロックを指す。一実施形態では、物理消去ブロックは、所与の時間で（例えば、メモリダイ上のストレージセルの配線に起因して）消去され得る、所与のメモリダイ内の最も小さいストレージユニットを表す。一実施形態では、論理消去ブロックは、消去コマンドを受信したことに応答して、ストレージコントローラによって消去可能な最も小さい、ストレージユニット又はストレージブロックを表す。かかる実施形態では、ストレージコントローラが、特定の論理消去ブロックを指定する消去コマンドを受信すると、ストレージコントローラは、論理消去ブロック内の各物理消去ブロックを同時に消去し得る。所与の論理消去ブロック内の物理消去ブロックは、それらが別のダイ内に常駐する場合であっても、物理アドレス空間内で連続的であるとみなされ得ることに留意されたい。したがって、連続的という用語は、同じ物理媒体内に記憶されたデータだけでなく、別の媒体内に記憶されたデータにも適用可能であり得る。５．
図５はまた、ビット線のセット５０２を描写している。図５は、消去ブロックの一部分のみが描写されているため、２４個のビット線を示している。２４個よりも多いビット線が、消去ブロックの垂直列に接続されることが企図される。垂直列を表す円の各々は、１つのビット線５０４への接続を示唆する「ｘ」を有する。
図５は、垂直列の４つの行、垂直列の４つの部分及び１６の行、を有する領域を示しているが、これらの正確な数字は、例示的な実装例である。他の実施形態は、より多い又は少ない領域、領域ごとの垂直列のより多い又は少ない行、及びブロックごとの垂直列のより多い又は少ない行、を含み得る。図５はまた、垂直列がねじれていることを示している。他の実施形態では、異なるパターンのねじれを使用することができる。いくつかの実施形態では、垂直列はねじれていない。
図６は、メモリアレイ６００の一部分の断面図を描写している。図５に示唆されるように、この断面図は、垂直列５１４及び垂直列５１６並びに消去ブロック部分５０８（図５を参照）を通って切断されている。図６の構造は、４つのドレイン側選択層ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、及びＳＧＤ３と、４つのソース側選択層ＳＧＳ０、ＳＧＳ１、ＳＧＳ２、及びＳＧＳ３と、４つのダミーワード線層ＤＷＬＬ１ａ、ＤＷＬＬ１ｂ、ＤＷＬＬ２ａ、及びＤＷＬＬ２ｂと、データメモリセルに接続するための４８個のデータワード線層ＷＬＬ０〜ＷＬＬ４７と、を含む。他の実施形態は、４つより多い又は少ないドレイン側選択層と、４つより多い又は少ないソース側選択層と、４つより多い又は少ないダミーワード線層と、４８個より多い又は少ないワード線層と、を実装し得る。複数のダミーワード線並びに複数のソース選択ゲート及びドレイン選択ゲートを含む能力は、本明細書に開示される装置及び方法（複数可）の実装を容易にし得る。
垂直列５１４及び垂直列５１６は、ドレイン側選択層、ソース側選択層、ダミーワード線層、及びワード線層を通って突出して描写されている。一実施形態では、各垂直列は、ＮＡＮＤストリングを含む。特定の実施形態では、垂直列の下にあり、以下に列挙される層は、基板６０２、基板６０２上の絶縁膜６０４、及びソース線（source line、ＳＬ）である。垂直列５１４のＮＡＮＤストリングは、積重体の底部にあるソース端（例えば、ソース側）と、積重体の頂部にあるドレイン端（例えば、ドレイン側）と、を有する。図６は、コネクタ６０６を介してビット線５０４に接続された垂直列５１４を示している。トレンチ５１０及びトレンチ５１２も描写されている。消去ブロック部分５０６及び消去ブロック部分５１８は、示される消去ブロック部分５０８のいずれかの側に延在する。
参照を容易にするために、ドレイン側選択層ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、及びＳＧＤ３、ソース側選択層ＳＧＳ０、ＳＧＳ１、ＳＧＳ２、及びＳＧＳ３、ダミーワード線層ＤＷＬＬ１ａ、ＤＷＬＬ１ｂ、ＤＷＬＬ２ａ、及びＤＷＬＬ２ｂ、並びにワード線層ＷＬＬ０〜ＷＬＬ４７は、集合的に導電層と称される。一実施形態では、導電層は、ＴｉＮ及びタングステンの組み合わせから作製される。他の実施形態では、他の材料を使用して、ドープされたポリシリコン、タングステンなどの金属、又は金属シリサイドなどの導電層を形成することができる。いくつかの実施形態では、異なる導電層を異なる材料から形成することができる。導電層の間には、誘電体層ＤＬ０〜ＤＬ５９がある。例えば、誘電体層ＤＬ４９は、ワード線層ＷＬＬ４３の上にあり、ワード線層ＷＬＬ４４の下にある。一実施形態では、誘電体層は、ＳｉＯ２から作製される。他の実施形態では、他の誘電体材料を使用して、誘電体層を形成することができる。
不揮発性メモリセルは、積重体内の導電層と誘電体層とを交互に通って延在する、垂直列（チャネルとも称される）に沿って形成される。一実施形態では、メモリセルは、ＮＡＮＤストリング内に配置される。ワード線層ＷＬＬ０〜ＷＬＬ４７は、ストレージセル（ストレージセル、メモリセル、又はデータメモリセルとも呼ばれる）に接続する。ダミーワード線層ＤＷＬＬ１ａ、ＤＷＬＬ１ｂ、ＤＷＬＬ２ａ、及びＤＷＬＬ２ｂは、ダミーストレージセルに接続する。ダミーストレージセルはユーザデータを記憶しないが、データストレージセルは、ユーザデータを記憶するのに適格である。ドレイン側選択層ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、及びＳＧＤ３は、選択ゲートを含み、ビット線からＮＡＮＤストリングを電気的に接続及び接続解除するために使用される。ソース側選択層ＳＧＳ０、ＳＧＳ１、ＳＧＳ２、及びＳＧＳ３は、選択ゲートを含み、ＳＬからＮＡＮＤストリングを電気的に接続及び接続解除するために使用される。層（例えば、ＷＬＬ、ＤＷＬＬ、ＳＧＤ、ＳＧＳなど）は、メモリアレイ上でストレージ動作を実装する際に使用するための制御線として機能する。
図７は、閾値電圧分布曲線７００を例示している。例示される電圧分布曲線は、３ビットのデータを記憶するようにプログラムされたメモリセルに関する。所与の時点で、各メモリセルは、複数のメモリ状態（データ状態とも称される）にあってもよい。メモリ状態は、消去された状態と、複数のプログラムされた状態と、を含み得る。プログラムされた状態の数は、メモリセルが記憶するようにプログラムされるビット数に対応する。
この図７を参照すると、３ビットを記憶するようにプログラムされたメモリセルは、消去された状態Ｅｒ７０２であっても、７つのプログラムされた状態Ａ７０４、Ｂ７０６、Ｃ７０８、Ｄ７１０、Ｅ７１２、Ｆ７１４、又はＧ７１６のうちの１つであってもよい。各電圧分布曲線は、消去された状態、又はプログラムされた状態のうちの１つに関連付けられる。更に、各閾値電圧分布曲線は、別個の閾値電圧範囲を定義し、かつ／又はそれに関連付けられ、別個の閾値電圧範囲は、複数の規定のｎビットのバイナリ値のうちの別個の１つを定義するか、それに割り当てられるか、又はそれに関連付けられる。したがって、メモリセルがどの閾値電圧Ｖｔを有するかを決定することにより、メモリセルが記憶するデータ（すなわち、ビットの論理値）を決定することが可能になる。
メモリセルにプログラムされるデータとメモリセルの閾値電圧レベルとの間の特定の関係は、メモリセルのプログラミングのために使用されるデータ符号化方式に依存する。一実施例では、グレイコード方式を使用して、データ値を閾値電圧分布曲線に割り当てることができる。「グレイコード符号化」とは、特定のビット値を、メモリセルが有することができる閾値電圧の範囲に割り当てる、番号付けシステムに基づく符号化方式のタイプを指す。ビット値は、ビットパターンが、隣接する閾値電圧範囲の間で１ビットだけ異なるように、割り当てられる。かかるビットパターンの割り当ては、閾値電圧が１つの範囲から近隣の範囲まで変化、ドリフトし得るが、意図しない変化又はドリフトが、符号化の際に２ビットの変化を引き起こすのに十分ではない可能性が高いため、有利である。この様式では、望ましくないドリフトを検出し、適合させることができる。
一実施例では、閾値電圧の範囲は、複数ビットのデータをメモリセルに符号化するために使用され得る、複数の閾値電圧範囲のうちの１つであってもよい。例えば、メモリセルが、２ビットの情報を記憶するように構成されていると仮定すると、閾値電圧の連続的な範囲は、負の下限閾値電圧と正の上限閾値、例えば、約５ボルトとの間にある。４つの範囲が定義される場合、最も低い範囲は「００」のビット割り当てを有し、次に最も高い範囲は「０１」のビット割り当てを有し、次に最も高い範囲は「１０」のビット割り当てを有し、最後の範囲は「１０」のビット割り当てを有し得る。
当然ながら、複数ビットのデータを記憶するメモリセルは、全ての目的において、参照により本明細書に含まれる、米国特許第６２２２７６２号及び／又は同第７２３７０７４号に記載されているものなどの、グレイコード符号化又は別の符号化処理を使用することができる。
グレイコード符号化方式の下で、２ビットのデータでプログラムされたメモリセルの場合、データ値「１１」は、消去された状態Ｅｒ７０２に関連付けられた閾値電圧の範囲に割り当てられ、データ値「０１」は、プログラムされた状態Ａ７０４に関連付けられた閾値電圧の範囲に割り当てられ、データ値「００」は、プログラムされた状態Ｂ７０６に関連付けられた閾値電圧の範囲に割り当てられ、データ値「１０」は、プログラムされた状態Ｃ７０８に関連付けられた閾値電圧の範囲に割り当てられる。データ値とメモリ状態との間の同様の関係は、３ビット、４ビット、又は他のビットのデータを記憶するようにプログラムされたメモリセルに対して行うことができる。グレイコード符号化値７１８は、３ビットのデータを記憶するメモリ状態７２０のセットに関して例示されるとおりであってもよい。
「メモリ状態のセット」とは、メモリセルがプログラムされ、かつ／又は消去されたときにメモリセルが有することができる、２つ以上のメモリ状態を指す。特定の実施形態では、メモリ状態のセット内のメモリ状態の数は、各メモリセルによって表すことができる、データビットの数に依存する。例えば、１ビットを記憶するメモリセル（ＳＬＣ）は、２つのメモリ状態を有し得る。２ビットを記憶するメモリセル（ＭＬＣ）は、４つのメモリ状態を有し得る。３ビットを記憶するメモリセル（ＴＬＣ）は、８つのメモリ状態を有し得る。４ビットを記憶するメモリセル（ＱＬＣ）は、１６個のメモリ状態を有し得る。５ビットを記憶するメモリセルは、３２個のメモリ状態を有し得る。
メモリセルをプログラミングする前に、プログラミング動作中のメモリセルが消去された状態Ｅｒ７０２にあってもよい。各プログラムされた状態は、それぞれの検証電圧レベルＶｖ（例えば、例示されるように、ＶｖＡ、ＶｖＢなど）と関連付けられる。所与の目標のメモリセルは、その閾値電圧Ｖｔが、その目標のメモリセルに割り当てられたメモリ状態に関連付けられた検証電圧レベルＶｖを上回る場合に、その割り当てられたメモリ状態にプログラムされる。
ページの目標のターゲットメモリセルに記憶されたデータを読み取るための読み取り動作中に、検知回路（例えば、図２に例示される読み取り／書き込み回路２１４の検知ブロック）は、電流がページの目標のメモリセルに接続されたビット線を通って流れるかどうかを検知する、検知動作を実施するように構成され得る。電圧供給回路構成（例えば、バイアスソース）は、目標のメモリセルの閾値電圧Ｖｔに基づいて、電流を流すか、又は流さない、適切なレベルで、選択されたワード線及び選択されていないワード線上に電圧を供給し得る。いくつかの構成では、選択されたワード線に供給される電圧のレベルは、メモリセルの状態に応じて変化し得る。
ドライバ回路は、十分な電圧がビット線のドレイン側に印加され、セルソース電圧Ｖｃｅｌｓｒｃがビット線のソース側に印加されるように、ビット線をバイアスして、電流の流れを可能にすることができるが、但し、選択されたメモリセルの閾値電圧Ｖｔがそれを可能にすることを条件とする。「ドライバ回路」とは、アナログ又はデジタル波形のいずれかで電圧を別の回路、サブ回路、電子部品、論理、デバイス、又は装置に供給するように構成、プログラム、設計、配置、又はエンジニアリングされている、回路、サブ回路、電子部品、ハードウェア、ソフトウェア、ファームウェア、モジュール、論理、デバイス、又は装置を指す。
特定の実施形態では、ドライバ回路は、単一の電圧を、既定の大きさ及び既定の持続時間で、又は既定の大きさにランプアップ（又はチャージ）する初期の大きさで、別の回路に供給又は駆動する。特定の実施形態では、ドライバ回路は、単一の電圧を規定の大きさで別の回路に供給又は駆動し、次いで、既定の大きさから目標の大きさまでランプダウン（又はディスチャージ）する。
別の実施形態では、ドライバ回路は、複数の異なる電圧を複数の回路に供給する。複数の異なる電圧のうちの特定の電圧をアナログ電圧とすることができ、複数の異なる電圧のうちの特定の電圧を１つ以上の目標電圧までランプアップすることができ、複数の異なる電圧のうちの特定の電圧を１つ以上の目標の電圧までランプダウンすることができる。
「選択されたメモリセル」とは、プログラムパルス及び／又はプログラムストレージ動作によってプログラミング状態を変化させるように選択されている、１つ以上のメモリセルを指す。
ＮＡＮＤメモリアレイでは、選択されたメモリセルのセットは、選択されたワード線のメモリセルを１つ以上の目標のデータ状態にプログラムするために、プログラム検証動作の一部としてプログラムパルスを受信するように識別される、選択されたワード線に沿って位置決めされたメモリセルであってもよい。選択されたメモリセルは、一実施形態では、その目標のデータ状態にまだ到達していない、選択ワード線に沿ったメモリセルである。
ドライバ回路は、選択されたワード線及び選択されていないワード線、並びに特定のビット線に、様々な組み合わせのレベルで、及び／又は様々なシーケンスで、及び／又は様々な検知動作にわたって、電圧を供給することができる。
「ランプ」とは、初期の電圧レベルから目標の電圧レベルまで、構造をバイアスする作用を指す。典型的には、初期の電圧レベルは、接地又はほぼゼロボルトのように低く、目標の電圧レベルは、初期の電圧レベルよりも高い。かかる事例では、この関係を示唆するために、「ランプ」という用語が「アップ」という用語と一緒に使用される場合がある。しかしながら、ランプは、本明細書では、目標の電圧レベルが初期の電圧レベル未満である場合に、初期の電圧レベルから目標の電圧レベルまで、構造をバイアスするか、又はドライブするか、又はディスチャージする作用を記載するために使用され得る。かかる事例では、「ランプ」という用語が単独で使用され得るか、又はその作用が「ランプダウン」と称される場合がある。
図７は、メモリ状態Ｅｒ、Ａ、Ｂ、及びＣにプログラムされたメモリセルが、メモリ状態Ｄ、Ｅ、Ｆ、及びＧにプログラムされたメモリセルよりも低い閾値電圧を有することを例示している。より高い閾値電圧のメモリ状態（例えば、Ｄ、Ｅ、Ｆ、及びＧ）にプログラムされたワード線のメモリセルは、現在プログラムされている選択されたワード線の直前にプログラムされたワード線のメモリセルに対して、より多くのプログラム妨害を引き起こす傾向がある。正規順序のプログラミング（ＮＯＰ）を使用したワード線のプログラミング順序では、図４のＷＬｎのプログラミングは、ＷＬｎ−１に対するプログラム妨害を引き起こし得る。逆の順序のプログラミング（ＲＯＰ）を使用したワード線のプログラミング順序では、図４のＷＬｎ−１のプログラミングは、ＷＬｎに対するプログラム妨害を引き起こし得る。このプログラム妨害は、低い閾値電圧（例えば、Ｅｒ、Ａ、Ｂ、及びＣ）を有するワード線のメモリセルにとって特に問題となる。
このプログラム妨害のように、チャネル内の結合効果は、低い閾値電圧（例えば、ソース側に最も近い消去された状態のもの）を有するメモリセルが閾値電圧を変化させる（Ａ状態などのより高い閾値電圧に「プログラムされた」状態になる）ことを引き起こし得る。これは、ソース側選択ゲートが異なるレベルの閾値電圧で構成され得る（図９を参照）が、ドレイン側の選択ゲートが閾値電圧のレベルと同様の又は同じレベルを有し得るため、ソース側プリチャージ段階中に生じることがあり、ドレイン側プリチャージ段階中では生じない。図１７に関連して記載されるソース側プリチャージの方法１７００は、チャネル内の結合効果を相殺し得る。
図８は、メモリセルプログラミング処理８００の一実施形態を例示するフローチャートである。メモリセルプログラミング処理８００は、ダイコントローラなどのコントローラによって実施され得る。ブロック８０２において、プログラム電圧（PROGRAM voltage、Ｖｐｇｍ）及びプログラムカウンタ（program counter、ＰＣ）を初期値に設定することができる。Ｖ（ｐｇｍ）は、メモリセルプログラミング処理８００の第１の繰り返しのための、選択されたワード線に印加されるプログラム電圧である。このプログラム電圧を、処理中に繰り返しステップアップすることができる。プログラムカウンタは、メモリセルがプログラムパルスの許可された数内でプログラムされない場合に、プログラミングをキャンセルすることができるように、どれだけ多くのプログラムパルスが印加されたかを追跡する。
一実施形態では、電圧をブーストするための初期値をブロック８０２で確立することもできる。ブースト電圧の値は、プログラム電圧の大きさに依存し得る。例えば、処理中にプログラム電圧の大きさを増加させると、ブースト電圧の大きさもステップアップすることができる。
ブースト電圧の値は、プログラミングのために選択されたワード線に対するワード線の位置に依存し得る。実装例に応じて、ドレイン側ワード線のための（所与のプログラムループ内の）ブースト電圧の大きさは、ソース側ワード線のブースト電圧より小さくても、大きくても、又は同じであってもよい。また、いくつかの実装例では、選択されたワード線付近のワード線でわずかにより大きい大きさのブースト電圧を使用することは、選択されたワード線付近のＮＡＮＤストリングチャネル内のポテンシャル勾配を低減するのに役立つ場合があり、ひいては、チャネル内のホット電子の発生を低減し得る。
ブロック８０４において、メモリアレイのＮＡＮＤストリングチャネルをプリチャージすることができる。これは、本明細書ではプリチャージ段階と称される。プリチャージ段階は、ＮＡＮＤストリングのチャネル内に１つ以上のプリチャージ電圧を確立することを伴う場合があり、それにより、プログラミングパルスが、選択されたワード線に印加されると、特定のＮＡＮＤストリングがプログラミングされるのを阻止することができる。特定の実施形態では、メモリアレイのアーキテクチャは、全てのチャネルが一緒にプリチャージされるように、ＮＡＮＤストリングチャネルのソース側にある共通のソース線に接続されている、各ＮＡＮＤストリングチャネルを含み得る。その結果、かかる実施形態では、プログラミングシーケンスがドレイン側からソース側に向かっているとき、各チャネルがプリチャージされ得る。
別の実施形態では、メモリアレイのアーキテクチャは、チャネルが選択的にプリチャージされ得るように、ＮＡＮＤストリングチャネルのソース側にある別のソース線制御線（複数可）に接続されている、各ＮＡＮＤストリングチャネルを含み得る。その結果、かかる実施形態では、プログラミングシーケンスがドレイン側からソース側に向かっているとき、特定のチャネルがプリチャージされ得る一方で、他のチャネルはプリチャージされない。かかる実施形態では、例えば、プログラムされていないチャネルは、選択的にプリチャージされないことがある。
ブロック８０６では、プログラムが阻止されたＮＡＮＤストリングのチャネル内の電圧をブーストすることができる（これは単に、「チャネルブースト」又は「ブースト段階」と称されることがある）。プログラムが阻止されたＮＡＮＤストリングは、選択されたワード線に沿ってプログラムされているメモリセルを有していないものである。つまり、意図される実装例では、選択されたワード線に印加されるプログラムパルスは、選択されていないＮＡＮＤストリング上のメモリセルの閾値電圧を変更し得ない。かかるメモリセルは、本明細書では選択されていないメモリセルとも称される。プログラムが阻止されたＮＡＮＤストリングのチャネルをブーストすることは、プログラム妨害を防止するのに役立つ場合がある。
ブロック８０８において、プログラムパルス（例えば、プログラミング電圧）を選択されたワード線に印加することができる一方、プログラムが阻止されたＮＡＮＤストリングのチャネルをブーストすることができる。また、プログラミング（例えば、選択されたメモリセル）を受信するメモリセルを有するＮＡＮＤストリングに関連付けられたビット線に「プログラム可能な」電圧を印加することができる。プログラミングパルスを受信することにより、メモリセルは、その閾値電圧が変更されてもよい。いくつかのアーキテクチャでは、プログラム阻止電圧は、約２．２Ｖであり得るが、これは設計に基づいて変化し得る。プログラムされているメモリセルに関連付けられたビット線は、プログラム可能な電圧で保たれ得る。いくつかの実装例では、プログラム可能な電圧は、約０Ｖであり得るが、これは設計に基づいて変化し得る。
ブロック８１０において、検証処理を実施して、メモリセルが目標の閾値電圧にプログラムされているかどうかを決定することができる。決定ブロック８１２において、検証が合格した場合、ブロック８１４においてプログラミング処理を正常に完了することができる（状態＝合格）。決定ブロック８１２において、プログラムされたように十分な数のメモリセルが検証されなかった場合、ダイコントローラは、決定ブロック８１６において、プログラムループカウンタ（ＰＣ）が最大値ＰＣ（ＭＡＸ）未満であるかどうかを決定し得る。値ＰＣ（ＭＡＸ）は、例えば、いくつかの実装では、３〜６の範囲であってもよい。
決定ブロック８１６においてプログラムカウンタ（ＰＣ）が最大カウントＰＣ（ＭＡＸ）よりも大きい場合、プログラム処理は失敗したとみなすことができる（ブロック８１８）。プログラムカウンタ（ＰＣ）が最大値（例えば、６）未満である場合、プログラムカウンタ（ＰＣ）を１ずつ漸増させることができ、ブロック８２０において、プログラミング電圧Ｖｐｇｍを次の値までステップアップすることができる。いくつかの実施形態では、ブロック８２０において、ブースト電圧をステップアップすることもできる。ブロック８２０に続いて、処理は、ブロック８０４にループバックして、選択されたワード線に次のプログラムパルスを準備して印加することができる。
プログラミングパスが完了した後、メモリセルのプログラムされた閾値電圧分布内にある読み取り基準電圧を使用して、メモリセルからデータを読み取ることができる。所与のメモリセルの閾値電圧が読み取り基準電圧のうちの１つ以上を上回るか又は下回るかどうかを試験することにより、ダイコントローラは、メモリセルの閾値電圧によって表される記憶された値を決定することができる。
メモリセルが正しくプログラムできない場合、Ｖｐｇｍが最も高い値に到達している場合があり、メモリセル上の閾値電圧が、通常プログラムされるメモリセルのものよりも高い場合がある。これは、いくつかの数のメモリセルが、正常にプログラムされたメモリセル上に見出され得る閾値電圧よりも高い閾値電圧を有し得る、特定のメモリ領域（例えば、フラッシュメモリブロック）内のメモリセルへの閾値電圧の分布をもたらし得る。かかるセルは、当業者によって、オーバープログラムされたメモリセルと称されることがある。
図９は、一実施形態による、プリチャージ段階９００の間及びその後のＮＡＮＤストリングを例示している。複数のソース側選択ゲート９１２及びダミーワード線選択ゲート９１４を有するＮＡＮＤストリングは、ソース側プリチャージ段階９０２中及びソース側プリチャージ段階９０４後の状態で示されている。
ソース側プリチャージ段階９０２中、ソース側選択ゲート９１２ ＳＧＳＢ及びＳＧＳは、それぞれ２．５Ｖ及び２Ｖの閾値電圧を有し、制御線を介してＳＧＳＢ及びＳＧＳに供給される、ＳＧＳプリチャージ信号（例えば、電圧）Ｖｓｇｓｐｃｈによってオンにされ得る。ＳＧＳプリチャージ信号Ｖｓｇｓｐｃｈは、例えば、約６．４Ｖの電圧であってもよい。それぞれ０Ｖ及び１Ｖの閾値電圧を有するダミーワード線選択ゲート９１４（ソース側）ＤＷＬＳ０及びＤＷＬＳ１は、パス電圧Ｖｐａｓｓによってオンにされ得る。このパス電圧Ｖｐａｓｓは、例えば、約７．０Ｖであり得る。これにより、例えば、ソース線に印加された２．２０ｅＶのソース線電圧Ｖｄｄをチャネルに通過させて、ワード線（ＷＬ０及びＷＬｎ）の下及び／又はその周囲のチャネルのポテンシャルを上昇させることが可能になる。「ダミーワード線選択ゲート」とは、ダミーワード線に結合された選択ゲートを指す。
ＲＯＰプログラミングによる消去されたメモリセルを有する、選択されていないワード線ＷＬ０及び選択されたＷＬｎは、例えば、１．３Ｖのチャネルプリチャージ電圧信号Ｖｃｈｐｃｈなどの比較的低い電圧によってオンにされ得る。ＷＬ０及びＷＬｎのメモリセルを活性化することにより、プリチャージポテンシャルＶｄｄを、選択されたワード線ＷＬｎの下及び／又はその周囲で上昇させることができる。ＷＬｎは、プログラムされるワード線である、選択されたワード線９０６である。ドレイン側の選択ゲートは、チャネルポテンシャルが増加するように、プリチャージ段階中にオフにされる。したがって、ＳＧＤ選択ゲートは、ドレイン側のチャネルを遮断、接続解除／結合解除する、約０ボルトのＶｓｓにバイアスされる。これにより、ＮＡＮＤストリングのチャネルのポテンシャルをＶｄｄ又は約２．２０ｅＶに上昇させることができる。上昇したチャネルポテンシャルは、マルチプログラミングフェーズのプログラミングストレージ動作の特定のプログラミングフェーズ中に、選択されていないメモリセルである、選択されたワード線９０６のメモリセルのプログラミングを効果的に阻止するために、ブースト段階中にチャネルポテンシャルを十分に高く上昇させるために必要とされるプリチャージを提供する。
ワード線及び／又は選択ゲート上のプリチャージポテンシャル及び／又は電圧は、バイアスソース９２０によって提供され得る。「バイアスソース」とは、メモリアレイの１つ以上の構成要素に電圧を供給するように構成された、回路、回路構成、論理、又は構成要素のセットを指す。バイアスソースは、１つ以上の制御線を使用して電圧を伝達することができる。特定の制御線は、メモリアレイのどの部分が制御線を制御するか、例えば、ワード線及びビット線が制御線のタイプであるかに基づいて、特定の名前を有することができる。
バイアスソースによって供給される電圧の大きさ、及び供給される電圧レベルが増加するか又は減少するかどうかは、コントローラが実行される動作に依存する。動作中の一時点において、バイアスソースによって提供される電圧レベルは、接地若しくはゼロ電圧、又はゼロに実質的に近いレベルから、所望の動作を実装するようにバイアスソースに結合された構成要素によって必要とされる所望の電圧レベルまで増加する、アナログ信号を含み得る。バイアスソースに結合された構成要素に印加される電圧が増加する場合、電圧レベルが変化する間の期間は、本明細書では、チャージ、プリチャージ、又はランプアップと称される。
動作中の別の時点において、バイアスソースによって提供される電圧レベルは、所望の動作を実装する特定の段階のためにバイアスソースに結合された構成要素によって必要とされる電圧レベルを維持するように構成された、アナログ信号を含み得る。バイアスソースに結合された構成要素に印加される電圧は実質的に所望の電圧レベルに留まる場合、期間は、本明細書では、定常状態又は安定と称される。
動作中の別の時点において、バイアスソースによって提供される電圧レベルは、所望の動作のために、所望の電圧レベルから、より低い電圧レベル、接地レベル、若しくはゼロ電圧、又は実質的にゼロに近いレベルまで減少する、アナログ信号を含み得る。バイアスソースに結合された構成要素に印加される電圧が減少する場合、電圧レベルが変化する間の期間は、本明細書では、ディスチャージ、ポストチャージ、又はランプダウンと称される。ブースト静電容量９０８は、チャネルに固有であってもよく、それにより、追加されたプリチャージポテンシャルは、いくらかの期間にわたって記憶され、プログラミング中のブーストを阻止するのを支援するために利用可能である。
ソース側プリチャージ段階９０４の後、ソース制御線ＳＧＳＢ及びＳＧＳなどのソース側選択ゲート、並びに／又はダミーワード線選択ゲート（例えば、ＳＧＳＢ、ＳＧＳ、ＤＷＬＳ０、及びＤＷＬＳ１）上のアナログ信号／電圧は、Ｖｓｓ、約０Ｖまでランプダウンされる。ソース側選択ゲート上の電圧が減少すると、特定の選択ゲートが、関連付けられたトランジスタを他の前にオフにする。
具体的には、ランプダウン速度が全てのソース側選択ゲートと同じである場合、最も高い閾値電圧を有する、ソース側選択ゲート及び関連付けられたトランジスタが最初にオフになり、チャネルが遮断され／オフになり、チャネルを絶縁する（例えば、チャネルを浮遊させる）ことができる。図９の実施例では、ＳＧＳＢソース側選択ゲートは、例示されるように、２．５ＶのＶｔを有する最も高い閾値電圧ゲート９１８であり、ひいては、閉止される最も速い（例えば、最も早い）ゲートである。
チャネルが浮遊する（ドレイン側及びソース側の両方がオフにされる）状態では、プリチャージ段階中に蓄積されたチャネル内のポテンシャル（例えば、電圧）は、まだオフにされていないソース側選択ゲートの電圧が依然としてランプダウンしている影響により、負のポテンシャルに向かって結合し始める。この実施例では、ソース側選択ゲートＳＧＳ、ＤＷＬＳ０、ＤＷＬＳ１は、ランプダウンされているが、依然として約７．０Ｖ〜０Ｖの電圧（Ｖｓｓ）を有する。この影響は、ダミーワード線の下のチャネルを約−２．５ｅＶのポテンシャルに負に結合させ、これにより、ＤＷＬ１とＷＬ０との間のチャネルにポテンシャル勾配９１６を作り出す。これは、ソース側に示される２．２０ｅＶのＶｄｄ間の約４．７ｅＶの差で例示されている。一実施形態では、この結合効果は、プリチャージ段階中に作り出された、チャネル内のポテンシャルを打ち消すことができる。
その結果、より低いワード線（例えば、ＷＬ０、ＷＬ１、．．．ＷＬｎなど）では、ブースト静電容量９０８は、中央及び上部のワード線に固有のものよりも小さい。結果として、ブースト漏れ９１０は、ポテンシャル勾配９１６により、より低いワード線の下に誘導され得る。このブースト漏れ９１０は、プログラムストレージ動作中のプログラムパルスの印加中のプログラム妨害により、より低いワード線上の消去されたセルの閾値電圧を、より高い閾値電圧状態に変化させることができる。
特許請求される解決策の一実施形態では、ダイコントローラ２０６は、プログラムストレージ動作のプリチャージ段階中にメモリアレイのＮＡＮＤストリングのチャネルにおけるポテンシャル勾配９１６の形成を緩和するように構成され得る。特許請求される解決策の別の実施形態では、ダイコントローラ２０６は、選択されたワード線に沿って、選択されていないメモリセルのＮＡＮＤストリング内の電圧をプリチャージ及びブーストするように構成されてもよく、それにより、選択されていないメモリセルが、プログラミングされるのを阻止する。１つ以上の実施形態では、ポテンシャル勾配９１６の緩和は、プリチャージ段階が完了するときに、ソース側選択ゲートが互いに対してどのように及び／又はいつディスチャージするかを管理することによって達成され得る。
１つ以上の他の実施形態では、選択されたワード線にプログラミングパルスが印加されると、選択されたワード線の選択されていないメモリセルのプログラミングが阻止されるように、ＮＡＮＤストリング内の電圧のプリチャージ及び／又はブーストを実施することができる。ダイコントローラがソース側プリチャージ段階を実装する実施形態では、ダイコントローラは、プログラミングストレージ動作中の選択されていないメモリセルのチャネルの結合効果を緩和することによって、選択されたワード線の選択されていないメモリセルのプログラミングを阻止することができる。ダイコントローラは、いつ及びどのようにチャネルがソース線から遮断されるかを管理することによって、結合効果を緩和することができる。
図１０は、Ｔ０〜Ｔ６の時間軸上の波形を示す一実施形態による、遅延ディスチャージシーケンス１０００を例示している。「ディスチャージシーケンス」とは、ディスチャージ動作を実施するためのシーケンス又は順序を指す。ディスチャージシーケンスは、制御線、選択ゲート、及び／又はトランジスタなどの電気部品若しくは回路に存在するか、又はそれらに印加された電圧をディスチャージすることに関連して使用され得る。ディスチャージされる電気部品（複数可）又は回路（複数可）が特定の逐次的な順序で別々にディスチャージされてもよく、又はこれらのうちの２つ以上が特定の逐次的な順序で一緒にディスチャージされてもよい。
この遅延ディスチャージシーケンス１０００は、ＲＯＰプログラムストレージ動作の一部として、三次元メモリアレイをプリチャージした後、又はプリチャージ段階が完了した後に、実装され得る。かかる三次元メモリアレイは、図４に例示されるものと同様であり得、各ＮＡＮＤストリングのソース側選択ゲートとワード線との間に位置決めされた少なくとも１つのダミーワード線を備え得る。少なくとも１つのダミーワード線は、ダミーワード線選択ゲートを介して、各ＮＡＮＤストリングのチャネルに結合され得る。ソース側選択ゲートＳＧＳは第１の閾値電圧を有し得、ダミーワード線Ｄ７１０は第２の閾値電圧を有し得る。
遅延ディスチャージシーケンス１０００では、ＳＧＤは、（１つを超えるＳＧＤが存在し、各々が例示されるものと同じＳＧＤ信号を受信し得る場合）ドレイン側選択ゲートに印加された信号を示唆し、ＳＧＳは、時間軸Ｔ０〜Ｔ６の間のソース側選択ゲートに印加された信号を示唆する。ＤＷＬＳは、ソース側の少なくとも１つのダミーワード線に印加された信号を表し、ＷＬｎは、時間軸Ｔ０〜Ｔ６の前及び間のプログラミングのために選択されたワード線に印加された信号を表す。
一実施形態では、ＲＯＰ動作のプリチャージ段階は、時間Ｔ０で終了し得る。別の実施形態では、ＲＯＰ動作のプリチャージ段階は、時間Ｔ１で終了し得、プリチャージ段階が完了すると、本明細書に記載の特許請求される解決策を適用することができる。
Ｔ０において、ダイコントローラ内に構成されたディスチャージ回路は、ＳＧＳ及びＤＷＬＳを一緒にディスチャージすることができ（黒い実線で示す）、これにより、先に考察されたような消去上裾の問題をもたらす場合がある。一緒にディスチャージされると、ＳＧＳは、より高いＶｔ（「ｘ」及び実線ＳＧＳによって例示される）のため、ＤＷＬＳの前に遮断し得る。
しかしながら、特許請求される解決策の実施形態では、ディスチャージ回路は、少なくとも１つのダミーワード線選択ゲートをディスチャージした後にソース側選択ゲートＳＧＳをディスチャージするように構成され得る（時間Ｔ０の後に始まる破線によって図１０に示される）。ＳＧＳは、（ソース側選択ゲートＳＧＳの）第１の閾値電圧が（ダミーワード線選択ゲートＤＷＬＳの）第２の閾値電圧よりも大きいため、少なくとも１つのダミーワード線選択ゲートの後にディスチャージされ得る。
複数のソース側選択ゲート及び複数のソース側ダミーワード線選択ゲートを有する実施形態では、ディスチャージ回路は、複数のソース側選択ゲートの閾値電圧が複数のソース側ダミーワード線選択ゲートの閾値電圧よりも大きい場合、複数のソース側ダミーワード線選択ゲートをディスチャージした後に、複数のソース側選択ゲートをディスチャージするように構成され得る。
ＤＷＬＳ上のＶｐａｓｓが実質的にディスチャージされるときに、時間Ｔ０の後、例えば、Ｔ１などまで、ＳＧＳからのＶｓｇｓｐｃｈのディスチャージを遅延させると、ソース側選択ゲートがディスチャージされるときに、ポテンシャル勾配９１６が作り出されることを低減又は排除することによって、図９に関して記載されるブースト漏れ９１０を防止又は緩和することができる。ソース側選択ゲートＳＧＳのディスチャージのタイミングのねじれにより、チャネルがソース線に結合されたままとなり、ＤＷＬＳへの電圧の影響が緩和され、チャネルが負の結合を経験することが緩和又は防止される。
その結果、Ｔ２及びＴ３でのブースト段階の準備中、並びにブースト段階自体の間、十分なプリチャージがチャネル内に維持される。「ブースト段階」とは、メモリアレイの１つ以上の構成要素内の電圧が特定の期間にわたって目標のレベルまで上昇される、プログラミング動作内のある段階を指す。
一実施形態では、ブースト段階は、選択されたワード線の選択されたメモリセルをプログラミングする前に使用される。かかる実施形態では、チャネル内の電圧は、選択されたワード線に結合されたメモリセルが、それらのプログラミング状態を変化させる（例えば、ＮＡＮＤメモリセル、閾値電圧）ことを阻止するのに十分高く上昇される。チャネルの電圧を上昇させ、次いで、チャネルが浮遊することを可能にすることによって、チャネルと、選択されたワード線に印加されるプログラミングパルスとの間の電圧差が最小限に抑えられ、それにより、選択されていないメモリセルのプログラミングが緩和される。
一実施形態では、ブースト段階は、時間Ｔ４で開始し得る。Ｔ４でブースト電圧Ｖｄｄが印加される場合、選択されていないメモリセルのチャネルは、選択されたワード線９０６（ＷＬｎ）にＶｐｇｍプログラミング電圧が印加されると、Ｔ５とＴ６との間でプログラミングを阻止するのに十分にブーストされ得る。
図１１は、Ｔ０〜Ｔ６の時間軸上の波形を示す一実施形態による、遅延ディスチャージシーケンス１１００を例示している。「ディスチャージシーケンス」とは、ディスチャージ動作を実施するためのシーケンス又は順序を指す。ディスチャージシーケンスは、制御線、選択ゲート、及び／又はトランジスタなどの電気部品若しくは回路に存在するか、又はそれらに印加された電圧をディスチャージすることに関連して使用され得る。ディスチャージされる電気部品（複数可）又は回路（複数可）が特定の逐次的な順序で別々にディスチャージされてもよく、又はこれらのうちの２つ以上が特定の逐次的な順序で一緒にディスチャージされてもよい。
この遅延ディスチャージシーケンス１１００は、ＲＯＰプログラムストレージ動作の一部として、三次元メモリアレイをプリチャージした後、又はプリチャージ段階が完了した後に、実装され得る。かかる三次元メモリアレイは、図４に例示されるものと同様であり得、各ＮＡＮＤストリングのソース側選択ゲートとワード線との間に位置決めされた少なくとも１つのダミーワード線を備え得る。少なくとも１つのダミーワード線は、ダミーワード線選択ゲートを介して、各ＮＡＮＤストリングのチャネルに結合され得る。ソース側選択ゲートＳＧＳは第１の閾値電圧を有し得、ダミーワード線Ｄ７１０は第２の閾値電圧を有し得る。
遅延ディスチャージシーケンス１１００では、ＳＧＤは、（１つを超えるＳＧＤが存在し、各々が例示されるものと同じＳＧＤ信号を受信し得る場合）ドレイン側選択ゲートに印加された信号を示唆し、ＳＧＳは、時間軸Ｔ０〜Ｔ６の間のソース側選択ゲートに印加された信号を示唆する。ＤＷＬＳは、ソース側の少なくとも１つのダミーワード線に印加された信号を表し、ＷＬｎは、時間軸Ｔ０〜Ｔ６の前及び間のプログラミングのために選択されたワード線に印加された信号を表す。
一実施形態では、ＲＯＰ動作のプリチャージ段階は、時間Ｔ０で終了し得る。別の実施形態では、ＲＯＰ動作のプリチャージ段階は、時間Ｔ１で終了し得、プリチャージ段階が完了すると、本明細書に記載の特許請求される解決策を適用することができる。
Ｔ０において、ダイコントローラ内に構成されたディスチャージ回路は、ＳＧＳ及びＤＷＬＳを一緒にディスチャージすることができ（黒い実線で示す）、これにより、先に考察されたような消去上裾の問題をもたらす場合がある。一緒にディスチャージされると、ＳＧＳは、より高いＶｔ（「ｘ」及び実線ＳＧＳによって例示される）のため、ＤＷＬＳの前に遮断し得る。加えて、ＤＷＬＳは、より高いＶｔ（信号ＤＷＬＳ上の「ｘ」及び実線によって例示される）のため、選択されたワード線の前に遮断し得る。
しかしながら、例示される実施形態では、ディスチャージ回路は、最初に、選択されたワード線ＷＬｎ（時間Ｔ０の後に始まる破線によって図１１に示される）を、次いで、少なくとも１つのダミーワード線選択ゲート（時間Ｔ１ａの後に始まる破線によって図１１に占めされる）を、次いで、ソース側選択ゲートＳＧＳ（時間Ｔ１ｂの後に始まる破線によって図１１に示される）を、ディスチャージするように構成され得る。ディスチャージシーケンスは、ＳＧＳが、少なくとも１つのダミーワード線選択ゲート及び選択されたワード線の後に、最後にディスチャージするように、ねじれていてもよい。特定の実施形態では、このディスチャージシーケンスを使用することができ、これは、ダミーワード線選択ゲートＤＷＬＳの閾値電圧が、選択されたワード線よりも大きくてもよく、ソース側選択ゲートＳＧＳの閾値電圧が、ダミーワード線選択ゲートＤＷＬＳの閾値電圧よりも大きくてもよいためである。
ＤＷＬＳ上のＶｐａｓｓが実質的にディスチャージされるときに、時間Ｔ０の後、例えば、Ｔ１ａ及びＴ１ｂなどまで、ＳＧＳからのＶｓｇｓｐｃｈのディスチャージを遅延させると、ソース側選択ゲートがディスチャージされるときに、ポテンシャル勾配９１６が作り出されることを低減又は排除することによって、図９に関して記載されるブースト漏れ９１０を防止又は緩和することができる。ソース側選択ゲートＳＧＳのディスチャージのタイミングのねじれにより、チャネルがソース線に結合されたままとなり、ＤＷＬＳへの電圧の影響が緩和され、チャネルが負の結合を経験することが緩和又は防止される。
その結果、Ｔ２及びＴ３でのブースト段階の準備中、並びにブースト段階自体の間、十分なプリチャージがチャネル内に維持される。「ブースト段階」とは、メモリアレイの１つ以上の構成要素内の電圧が特定の期間にわたって目標のレベルまで上昇される、プログラミング動作内のある段階を指す。
一実施形態では、ブースト段階は、選択されたワード線の選択されたメモリセルをプログラミングする前に使用される。かかる実施形態では、チャネル内の電圧は、選択されたワード線に結合されたメモリセルが、それらのプログラミング状態を変化させる（例えば、ＮＡＮＤメモリセル、閾値電圧）ことを阻止するのに十分高く上昇される。チャネルの電圧を上昇させ、次いで、チャネルが浮遊することを可能にすることによって、チャネルと、選択されたワード線に印加されるプログラミングパルスとの間の電圧差が最小限に抑えられ、それにより、選択されていないメモリセルのプログラミングが緩和される。
一実施形態では、ブースト段階は、時間Ｔ４で開始し得る。Ｔ４でブースト電圧Ｖｄｄが印加される場合、選択されていないメモリセルのチャネルは、選択されたワード線９０６（ＷＬｎ）にＶｐｇｍプログラミング電圧が印加されると、Ｔ５とＴ６との間でプログラミングを阻止するのに十分にブーストされ得る。
図１２は、Ｔ０〜Ｔ６の時間軸上の波形を示す一実施形態による、遅延ディスチャージシーケンス１２００を例示している。この遅延ディスチャージシーケンス１２００は、ソース側選択ゲートが、各ＮＡＮＤストリングに結合された複数のソース側選択ゲート（例えば、ＳＧＳ０、ＳＧＳ１、ＳＧＳ２）を含む、三次元メモリアレイによって実装され得る。例示される実施形態では、メモリアレイは、ダミーワード線を含まなくてもよく、ソース側選択ゲートは、複数のソース側選択ゲート（例えば、ＳＧＳ０、ＳＧＳ１、ＳＧＳ２）を使用して実装され得る。
一実施形態では、複数のソース側選択ゲート（例えば、ＳＧＳ０、ＳＧＳ１、ＳＧＳ２）のうちの１つのソース側選択ゲートは、他の選択ゲートよりも高い閾値電圧を有し得る。例えば、ＳＧＳ０が２．５ＶのＶｔを有し、ＳＧＳ１が２．０ＶのＶｔを有し、ＳＧＳ２が２．０ＶのＶｔを有する、と仮定する。かかる構成では、ダイコントローラがＳＧＳ０、ＳＧＳ１、及びＳＧＳ２を一緒にディスチャージする場合、ＳＧＳ０は、より高いＶｔ（「ｘ」及び実線ＳＧＳ０によって例示される）のため、ＳＧＳ１及びＳＧＳ２の前に、関連付けられたトランジスタをオフにする。しかしながら、チャネルの早期の遮断を回避するために、一実施形態では、ダイコントローラは、他のソース側選択ゲートが実質的にディスチャージされた後に、最も高い閾値電圧でソース選択ゲートをディスチャージするように構成されている。この波形は、破線で例示されている。例示される実施例では、最も高いＶｔを有するソース側選択ゲートは、ＳＧＳ０である。
図１０に例示されるものと同様の波形を有する別の実施形態では、メモリアレイは、ワード線に隣接する少なくとも１つのダミーワード線（図１２には図示せず）を含み得る。更に、複数のソース側選択ゲートを、ソース線と少なくとも１つのダミーワード線との間のＮＡＮＤストリングに沿って位置決めすることができ、複数のソース側選択ゲートの各々は、異なる閾値電圧を有し得る。ＳＧＳ０、ＳＧＳ１、及びＳＧＳ２は、複数のソース側選択ゲート（この場合は３つ）を駆動する信号を表す。例えば、ＳＧＳ０が３．０ＶのＶｔを有し、ＳＧＳ１が２．５ＶのＶｔを有し、ＳＧＳ２が２．０ＶのＶｔを有する、と仮定する。
時間Ｔ０に先行するプリチャージ段階中、Ｖｓｇｓｐｃｈは、これらのソース側選択ゲート（例えば、ＳＧＳ０、ＳＧＳ１、及びＳＧＳ２）を駆動して、プリチャージポテンシャルをＮＡＮＤストリングに沿ってチャネル内に蓄積させることができる。Ｔ０において、ダイコントローラのディスチャージ回路は、ＳＧＳ１及びＳＧＳ２を一緒にディスチャージし、３．０ＶのＶｔを有するＳＧＳ０が、ＳＧＳ１及びＳＧＳ２のＶｔｓよりも高いＶｔを有するため、Ｔ１までＳＧＳ０のディスチャージを遅延させ得る（破線セグメントを参照）。
最も高い閾値電圧を有する複数のソース側選択ゲートのうちのあるソース側選択ゲートを、複数のソース側選択ゲートのうちの他のソース側選択ゲートのディスチャージ後に、ディスチャージすることによって、ダイコントローラは、ＳＧＳ１、ＳＧＳ２、又はＤＷＬＳ（図１２では図示せず）上の電圧のため、チャネル内のポテンシャルが負に結合しない十分な期間にわたって、チャネルをソース線に電気的に結合されたままにすることができる。その結果、プログラミングストレージ動作中、十分なプリチャージが維持される。
図１３は、Ｔ０〜Ｔ６の時間軸上の波形を示す一実施形態による、遅延ディスチャージシーケンス１３００を例示している。図１０及び図１２の実施例と同様に、この遅延ディスチャージシーケンス１２００のメモリアレイは、複数のソース側選択ゲートＳＧＳ０〜ＳＧＳ２と、１つ以上のＳＧＤと、選択されたワード線９０６ＷＬｎを含むワード線に結合されたメモリセルのセットと、複数のダミーワード線と、を含み得る。この実施例では、ＳＧＳ１は、ダミーワード線ＤＷＬＳ１、ＤＷＬＳ０（例えば、図１０のＤＷＬ）よりも大きい閾値電圧を有し、ダイコントローラは、チャネルがプリチャージ段階の間に他のＳＧＳ及びＤＷＬに近いポテンシャル勾配を形成しない、又は形成を最小限に抑えるように、ＳＧＳ１のディスチャージを管理する。ダイコントローラは、プログラムストレージ動作のプリチャージ段階中に、ＮＡＮＤストリングのチャネルでのポテンシャル勾配の形成を緩和するように構成され得る。別の実施形態では、ダイコントローラは、選択されたワード線に沿って、選択されていないメモリセルの各ＮＡＮＤストリングのチャネル内の電圧をプリチャージ及びブーストするように構成されてもよく、それにより、選択されていないメモリセルが、プログラミングされるのを阻止する。
図１３は、他のソース側選択ゲートＳＧＳ０、ＳＧＳ２を実質的にディスチャージした後、並びにダミーワード線ＤＬＷＳ０及びＤＷＬＳ１を実質的にディスチャージした後に、ＳＧＳ１をディスチャージするダイコントローラを例示している。破線は、ＳＧＳ０、ＳＧＳ２、ＤＷＬＳ１、及びＤＷＬＳ０がＴ０でディスチャージを開始した後に、時間Ｔ１でディスチャージを開始するＳＧＳ１で駆動する信号を示している。当業者であれば、ＳＧＳ１は、トランジスタを活性化又は非活性化し、ひいては、チャネルをソース線に電気的に接続するかどうかを制御するために、制御線を介してトランジスタに送達される信号を表すことを認識する。
図１４は、Ｔ０〜Ｔ６の時間軸上の波形を示す一実施形態による、負のキック１４００を含むディスチャージシーケンスを例示している。ダイコントローラは、負のキック１４００を含むディスチャージシーケンスを実装する。三次元メモリアレイは、各ＮＡＮＤストリングのソース側選択ゲートとワード線との間に位置決めされた少なくとも１つのダミーワード線を備え得る。少なくとも１つのダミーワード線は、ダミーワード線選択ゲートを介して、各ＮＡＮＤストリングのチャネルに結合され得る。ソース側選択ゲートは第１の閾値電圧を有し得、ダミーワード線選択ゲートは第２の閾値電圧を有し得る。複数のソース制御線は、ソース側ダミーワード線の第２の閾値電圧よりも高い、第１の閾値電圧を有し得る。
一実施形態では、ディスチャージ回路は、プリチャージ段階の終了時に、ソース側選択ゲートＳＧＳ及びダミーワード線ＤＷＬＳを同時にディスチャージする。ディスチャージ回路は、ダミーワード線選択ゲート及びソース側選択ゲートを同時にディスチャージしながら、ダミーワード線選択ゲートＤＷＬＳに負のキックを印加することができる。負のキックは、ＤＷＬＳ上の破線によって例示されている。
「キック」とは、電圧ドライバによって送達される電圧パルスを指し、電圧パルスは、かかる電圧パルスよりも高く、速い電圧パルスが通常、同じ電気回路又は構成要素に送達される、速度及び大きさで送達される。「パルス」とは、迅速に上昇し、その後比較的短い持続時間内で下降する、アナログ信号を指す。特定の実施形態では、パルスは、ピークレベルまで迅速に上昇し、その後迅速に下降する、短い電圧レベルの増加を含み得る。
「負のキック」とは、負のバイアス又は負のポテンシャルを有する、キックを指す。負のキックはまた、特定の電気部品又は制御線に通常印加されるバイアスのサインとは反対のサインであるキックを含み得る。負のキックは、第１の閾値電圧が第２の閾値電圧よりも大きいことに応答して印加され得る。
ダミーワード線ＤＷＬＳに負のキックを印加することにより、ＤＷＬＳを、ＳＧＳなどの他のソース側選択ゲートよりも速くディスチャージさせることができる。この様式では、チャネルは、ＤＷＬＳからの潜在的な結合効果にさらされない。その代わりに、ワード線に最も近いＤＷＬＳは、チャネルがＤＷＬＳからの結合効果にさらされないように、ＳＧＳと同じ時間で又はＳＧＳの前に遮断する。
別の実施形態では、メモリアレイは、複数のソース側選択ゲート及び複数のソース側ダミーワード線選択ゲートを含み得る。この実施形態では、複数のソース側選択ゲートは、複数のソース側ダミーワード線選択ゲートのＶｔｓよりも高いＶｔを有する。
かかる実施形態では、ディスチャージ回路は、ダミーワード線選択ゲート及びソース側選択ゲートを同時にディスチャージしながら、複数のソース側ダミーワード線選択ゲートに負のキックを印加することができる。この様式では、複数のソース側ダミーワード線選択ゲートをディスチャージする前又はそれまでに、複数のソース側ダミーワード線選択ゲートをディスチャージする必要がある。この実施形態では、負のキックの大きさ及び持続時間は、複数のソース側ダミーワード線選択ゲートをディスチャージする前又はそれまでに、複数のソース側ダミーワード線選択ゲートをディスチャージさせるように構成される。
負のキックを印加することにより、チャネルプリチャージ電圧が維持される。ブースト電圧ＶｄｄがＴ６で印加される場合、選択されていないワード線は、選択されたワード線９０６（ＷＬｎ）にＶｐｇｍプログラミング電圧が印加されると、Ｔ５とＴ６との間のプログラミングを阻止するのに十分にブーストされ得る。
図１５は、Ｔ０〜Ｔ６の時間軸上の波形を示す一実施形態による、正のキック１５００を含むディスチャージシーケンスを例示している。ダイコントローラは、正のキック１５００を含むディスチャージシーケンスを実装する。三次元メモリアレイは、各々がソース側選択ゲートＳＧＳと、少なくとも１つのダミーワード線ＤＷＬＳと、複数のワード線と、を有する、複数のＮＡＮＤストリングを備え得る。例示される波形の実施形態では、ＳＧＳは、少なくとも１つのＤＷＬＳよりも高い閾値電圧を有し得る。
一実施形態では、ディスチャージ回路は、プリチャージ段階の終了時に、ソース側選択ゲートＳＧＳ及び少なくとも１つのダミーワード線ＤＷＬＳを同時にディスチャージする。ディスチャージ回路は、ダミーワード線選択ゲート及びソース側選択ゲートを同時にディスチャージしながら、ソース側選択ゲートＳＧＳに正のキックを印加することができる。正のキックは、ＳＧＳ上の破線によって例示されている。
「正のキック」とは、正のバイアスを有するキックを指す。正のキックはまた、特定の電気部品又は制御線に通常印加されるバイアスのサインと同じサインであるサインのものである、キックを含み得る。かかる実施形態では、正のキックは、消散させる電荷がより多く存在するため、ソース側選択ゲートＳＧＳが少なくとも１つのダミーワード線ＤＷＬＳよりも長いままであるような、大きさ及び持続時間のものである。正のキックをソース側選択ゲートＳＧＳに印加することにより、ＳＧＳを、少なくとも１つのダミーワード線ＤＷＬＳの後にディスチャージさせることができる。この様式では、チャネルは、ＤＷＬＳからの潜在的な結合効果にさらされない。その代わりに、ワード線に最も近いＤＷＬＳは、チャネルがＤＷＬＳからの結合効果にさらされないように、ＳＧＳと同じ時間で又はＳＧＳの前に遮断する。
複数のソース側選択ゲート及び複数のソース側ダミーワード線選択ゲートを有する別の実施形態では、ディスチャージ回路は、最も高い閾値電圧ゲートである、これらの選択ゲートのうちの１つ以上の選択ゲートを正のキックに印加することができる。最も高い閾値電圧ゲートである選択ゲートに関連付けられたトランジスタは、支配的なソース側トランジスタと称されることがある。
「最も高い閾値電圧ゲート」とは、チャネルとの間を通過する電流又は電圧の制御に各々が関与する複数の選択ゲートの中で最も高い閾値電圧を有する、選択ゲートを指す。「支配的なソース側トランジスタ」とは、ＮＡＮＤストリングのソース側に位置決めされたトランジスタを指し、支配的なソース側トランジスタは、複数のソース側選択ゲートの他の選択ゲートのゲート閾値電圧よりも大きいゲート閾値電圧を有する。
最も高い閾値電圧ゲート上の正のキックは、他のソース側選択ゲート及びソース側ダミーワード線選択ゲートが支配的なソース側トランジスタと一緒にディスチャージされるときに、支配的なソース側トランジスタをオン状態に保つ。正のキックにより、支配的なソース側トランジスタは、自然にディスチャージされ、他の選択ゲートよりも後の遮断閾値電圧に到達する。
正のキックを印加することにより、チャネルプリチャージ電圧が維持される。ブースト電圧ＶｄｄがＴ６で印加される場合、選択されていないワード線は、選択されたワード線９０６（ＷＬｎ）にＶｐｇｍプログラミング電圧が印加されると、Ｔ５とＴ６との間のプログラミングを阻止するのに十分にブーストされ得る。
図１６は、一実施形態による、ダイコントローラ１６００を例示している。ダイコントローラ１６００は、プログラム回路１６０２と、ブースト回路１６０４と、プリチャージ回路１６０６と、を備える。プリチャージ回路１６０６は、ランプ回路１６０８及びディスチャージ回路１６１０を含み得る。ディスチャージ回路１６１０は、タイミング回路１６１２で構成され得る。
プログラム回路１６０２は、選択されたワード線のメモリセルをプログラムするように機能する。ブースト回路１６０４は、ＮＡＮＤストリング内の電圧を、これらのＮＡＮＤストリングがプログラミングされるのを阻止するためにブーストし、これらのＮＡＮＤストリングは、選択されたワード線の選択されていないメモリセルを含む。
「選択されていないメモリセル」とは、プログラミング状態を変化させるように選択されないメモリセルを指す。ＮＡＮＤメモリアレイでは、選択されていないメモリセルは、選択されたワード線のメモリセルを目標のデータ状態にプログラムするために、一連の又はプログラム検証動作に含まれる、選択されたワード線に沿って位置決めされたメモリセルであり得る。一実施形態では、選択されていないメモリセルは、その目標のデータ状態に到達している、又はプログラムされていないデータ状態のままである、選択されたワード線に沿ったメモリセルである。本明細書で使用される場合、選択されていないメモリセルは、プログラミングが阻止されるメモリセルを指すことがある。
特定の実施形態では、ダイコントローラ１６００は、プリチャージ段階を含む。プリチャージ回路１６０６は、ＮＡＮＤストリングの電圧を上昇させて、選択されたワード線の選択されていないメモリセルのブーストを容易にするために、ソース側プリチャージ段階を実装し得る。プリチャージ回路１６０６のランプ回路１６０８は、複数のソース制御線（例えば、Ｔ０の前の、図１３のＳＧＳ０、ＳＧＳ１、ＳＧＳ２に結合された制御線）、及び複数のソース側ダミーワード線（例えば、Ｔ０の前の、図１３のＤＷＬＳ０、ＤＷＬＳ１に結合された制御線）の電圧を上昇させ得る。ディスチャージ回路１６１０は、複数のソース制御線及び複数のソース側ダミーワード線の電圧をディスチャージすることができ、それにより、ＮＡＮＤストリング内の電圧は、ソース側プリチャージ段階を通じてバイアスソースに結合されたままである。当業者であれば、これが様々な技術を使用して達成され得ることを認識されよう。
特定の実施形態では、ディスチャージ回路１６１０は、少なくとも１つのダミーワード線及びソース側選択ゲートのディスチャージシーケンスを順序付けるように構成された、タイミング回路１６１２を備え得る。ソース側選択ゲートの第１の閾値電圧が、少なくとも１つのダミーワード線の第２の閾値電圧よりも大きい場合、ディスチャージ回路１６１０は、少なくとも１つのダミーワード線選択ゲートがソース側選択ゲートの前にディスチャージするように、ディスチャージシーケンスを組織化する。この様式では、ＮＡＮＤストリング内の電圧は、ソース側プリチャージ段階を通じてバイアスソースに結合されたままである。
他の実施形態では、ディスチャージ回路１６１０のタイミング回路１６１２は、複数のソース制御線及び複数のソース側ダミーワード線を含む、１つ以上の制御線（例えば、図１３の選択ゲートＳＧＳ０、ＳＧＳ１、ＳＧＳ２、ＤＷＬＳ０、ＤＷＬｓ１に結合された制御線）の信号の大きさ及び信号のタイミングを制御することができる。タイミング回路１６１２は、制御線が選択ゲート閾値電圧の降順で選択ゲートをディスチャージするように、制御線のディスチャージシーケンスを順序付けるように構成され得る。例えば、ＳＧＳ２が３．０ＶのＶｔを有し、他の制御線ＳＧＳ０、ＳＧＳ１、ＤＷＬＳ０、ＤＷＬｓ１が３．０Ｖ未満のＶｔｓを有すると仮定する。かかる状況では、タイミング回路１６１２は、ＳＧＳ２が他の制御線ＳＧＳ０、ＳＧＳ１、ＤＷＬＳ０、ＤＷＬｓ１の後にディスチャージするように、ディスチャージシーケンスを順序付け得る。この様式では、ＮＡＮＤストリング内の電圧は、ソース側プリチャージ段階を通じてバイアスソースに結合されたままである。
図１７は、一実施形態による、ソース側プリチャージの方法１７００を例示している。ブロック１７０２では、ソース側プリチャージの方法１７００は、ソース線と複数のソース側ダミーワード線選択ゲートとの間のＮＡＮＤストリングに結合された複数のソース側選択ゲートの各々を活性化することで開始する。この活性化は、複数のソース側選択ゲートをバイアスすることによって達成され得る。複数のソース側ダミーワード線選択ゲートは、ＮＡＮＤストリングのメモリセルに隣接してもよく、メモリセルは、ワード線に結合される。
複数のソース側ダミーワード線選択ゲートの各々は、ブロック１７０４において活性化され得る。この活性化は、複数のソース側ダミーワード線選択ゲートをバイアスすることによって達成され得る。一実施形態では、ソース側選択ゲート及びソース側ダミーワード線選択ゲートの両方が、実質的に同時に活性化され得る。
次いで、ブロック１７０６において、ダイコントローラ１６００は、活性化された複数のソース側選択ゲートによって、ＮＡＮＤストリングに結合されたソース線をバイアスすることによって、ＮＡＮＤストリングのチャネルをバイアスすることができる。ブロック１７０８では、ダイコントローラ１６００は、チャネルとソース線との間の電気経路を維持する特定の順序（例えば、ディスチャージシーケンス）又は様式（例えば、正のキック、負のキック）で、複数のソース側選択ゲート及び複数のソース側ダミーワード線選択ゲートをディスチャージし得る。
本開示では、異なるエンティティ（「ユニット」、「回路」、他の構成要素などと様々に称され得る）は、１つ以上のタスク又は動作を実施するように「構成された」ものとして記載又は特許請求され得る。この設定（［１つ以上のタスクを実施する］ように構成された［エンティティ］）は、本明細書では、構造（すなわち、電子回路など、何か物理的なもの）を指すために使用される。より具体的には、この設定は、この構造が動作中に１つ以上のタスクを実施するように配置されていることを示唆するために使用される。構造は、構造が現在動作していない場合であっても、いくつかのタスクを実施するように構成されていると言うことができる。「クレジットを複数のプロセッサコアに分配するように構成されたクレジット分配回路」は、例えば、集積回路が現在使用されていない（例えば、電源に接続されていない）場合であっても、動作中にこの機能を実施する回路構成を有する、集積回路を網羅することを意図するものである。したがって、いくつかのタスクを実施「するように構成された」と記載又は引用されるエンティティは、デバイス、回路、タスクを実装するために実行可能なプログラム命令を記憶するメモリなど、何か物理的なものを指す。この表現は、本明細書では、何か無形のものを指すためには使用されない。
「するように構成された」という用語は、「するように構成可能」を意味することを意図するものではない。例えば、プログラムされていないＦＰＧＡは、いくつかの特定の機能を実施「するように構成された」とはみなされないことになるが、プログラミング後にその機能を実施「するように構成可能」であり得る。
１つ以上のタスクを実施「するように構成された」構造が、その特許請求の範囲の要素に対して、米国特許法第１１２条（ｆ）を行使しないことを明示的に意図するものではないことは、添付の特許請求の範囲の中で引用している。したがって、本出願の特許請求の範囲は、別様に「機能を実施する］「ための手段」の構築物を含まないと、米国特許法第１１２条（ｆ）の下で解釈されるべきではない。
本明細書で使用される場合、「に基づいて」という用語は、決定に影響を及ぼす１つ以上の要因を説明するために使用される。この用語は、追加の要因が決定に影響を及ぼし得る可能性を除外しない。つまり、決定は、指定された要因にのみ基づいても、指定された要因並びに他の指定されていない要因に基づいてもよい。「Ｂに基づいてＡを決定する」という表現を考慮されたい。この表現は、Ｂが、Ａを決定するために使用される要因であるか、又はＡの決定に影響を及ぼす要因であることを指定する。この表現は、Ａの決定が、Ｃなどのいくつかの他の要因にも基づき得ることを除外しない。この表現はまた、ＡがＢのみに基づいて決定される一実施形態を網羅することを意図している。本明細書で使用される場合、「に基づいて」という表現は、「に少なくとも部分的に基づいて」という表現と同義である。
本明細書で使用される場合、「に応答して」という表現は、効果をトリガする１つ以上の要因を説明する。この表現は、追加の要因が効果に影響を及ぼし得るか、又は別様に効果をトリガし得る可能性を除外しない。つまり、効果は、それらの要因にのみ応答しても、指定された要因並びに他の指定されていない要因に応答してもよい。「Ｂに応答してＡを実施する」という表現を考慮されたい。この表現は、Ｂが、Ａの実施をトリガする要因であることを指定する。この表現は、Ａを実施することが、Ｃなどのいくつかの他の要因にも応答し得ることを除外しない。この表現はまた、ＡがＢにのみ応答して実施される一実施形態を網羅することを意図するものである。
本明細書で使用される場合、「第１の」、「第２の」などの用語は、それらが先行する名詞のラベルとして使用され、別途記載のない限り、任意のタイプの順序付け（例えば、空間的、時間的、論理的など）を含意しない。例えば、８つのレジスタを有するレジスタファイルにおいて、「第１のレジスタ」及び「第２のレジスタ」という用語は、８つのレジスタのうちのいずれか２つ、及び例えば、論理レジスタ０及び１だけではないもの、を指すために使用され得る。
特許請求の範囲で使用される場合、「又は」という用語は、包括的論理和として使用され、排他的論理和としては使用されない。例えば、「ｘ、ｙ、又はｚのうちの少なくとも１つ」という表現は、ｘ、ｙ、及びｚのうちのいずれか１つ、並びにそれらの任意の組み合わせを意味する。
したがって、例示的な実施形態を詳細に記載することにより、特許請求される本発明の範囲から逸脱することなく、修正及び変形が可能であることは明らかであろう。

Claims (17)

  1. 装置であって、
    ＮＡＮＤストリングの三次元メモリアレイであって、各ＮＡＮＤストリングが、
    前記ＮＡＮＤストリングのソース側にあるソース側選択ゲートであって、前記ＮＡＮＤストリングをソース線に結合するように構成された、ソース側選択ゲート、
    前記ＮＡＮＤストリングのドレイン側にあるドレイン側選択ゲートであって、前記ＮＡＮＤストリングをビット線に結合するように構成された、ドレイン側選択ゲート、
    前記ソース側選択ゲートと前記ドレイン側選択ゲートとの間で前記ＮＡＮＤストリングに沿って位置決めされたメモリセルのセットであって、前記メモリセルが、ワード線に結合された、メモリセルのセット、及び
    前記ＮＡＮＤストリングの前記ソース側から前記ドレイン側に延在するチャネル、を備える、三次元メモリアレイと、
    プログラムストレージ動作のプリチャージ段階中に、前記ＮＡＮＤストリングの前記チャネルでのポテンシャル勾配の形成を緩和するように構成されたダイコントローラと、を備え、
    前記三次元メモリアレイが、
    各ＮＡＮＤストリングの前記ソース側選択ゲートと前記ワード線との間に位置決めされた少なくとも１つのダミーワード線を備え、前記少なくとも１つのダミーワード線が、ダミーワード線選択ゲートを介して各ＮＡＮＤストリングの前記チャネルに結合され、
    前記ソース側選択ゲートが、第１の閾値電圧を有し、前記ダミーワード線選択ゲートが、第２の閾値電圧を有し、
    前記ダイコントローラは、前記第１の閾値電圧が前記第２の閾値電圧よりも大きいことに応答して、前記ソース側選択ゲートを、前記少なくとも１つのダミーワード線選択ゲートのディスチャージ後にディスチャージするように構成された、ディスチャージ回路を備える、装置。
  2. 前記ソース側選択ゲートが、各ＮＡＮＤストリングに結合された複数のソース側選択ゲートを含み、前記複数のソース側選択ゲートが、前記ソース線と前記少なくとも１つのダミーワード線との間で前記ＮＡＮＤストリングに沿って位置決めされ、前記複数のソース側選択ゲートの各々が、異なる閾値電圧を有し、
    前記ダイコントローラが、最も高い閾値電圧を有する前記複数のソース側選択ゲートのソース側選択ゲートを、前記複数のソース側選択ゲートの他のソース側選択ゲートのディスチャージ後にディスチャージするように構成された、前記ディスチャージ回路を備える、請求項１に記載の装置。
  3. 前記ダイコントローラが、前記ドレイン側選択ゲートに最も近いワード線から始まり、前記ドレイン側選択ゲートから前記ソース側選択ゲートに向かって逐次的に進む、前記三次元メモリアレイのワード線をプログラムするように構成され、前記プリチャージ段階が、ソース側プリチャージ段階を含む、請求項１に記載の装置。
  4. 前記ディスチャージ回路が、前記少なくとも１つのダミーワード線及び前記ソース側選択ゲートのディスチャージシーケンスを順序付けるように構成されたタイミング回路を含み、それにより、前記少なくとも１つのダミーワード線選択ゲートは、前記第１の閾値電圧が前記第２の閾値電圧よりも大きいことに応答して、前記ソース側選択ゲートの前にディスチャージし、選択されたワード線が、前記少なくとも１つのダミーワード線選択ゲートの前にディスチャージする、請求項１に記載の装置。
  5. 装置であって、
    ＮＡＮＤストリングの三次元メモリアレイであって、各ＮＡＮＤストリングが、
    前記ＮＡＮＤストリングのソース側にあるソース側選択ゲートであって、前記ＮＡＮＤストリングをソース線に結合するように構成された、ソース側選択ゲート、
    前記ＮＡＮＤストリングのドレイン側にあるドレイン側選択ゲートであって、前記ＮＡＮＤストリングをビット線に結合するように構成された、ドレイン側選択ゲート、
    前記ソース側選択ゲートと前記ドレイン側選択ゲートとの間で前記ＮＡＮＤストリングに沿って位置決めされたメモリセルのセットであって、前記メモリセルが、ワード線に結合された、メモリセルのセット、及び
    前記ＮＡＮＤストリングの前記ソース側から前記ドレイン側に延在するチャネル、を備える、三次元メモリアレイと、
    プログラムストレージ動作のプリチャージ段階中に、前記ＮＡＮＤストリングの前記チャネルでのポテンシャル勾配の形成を緩和するように構成されたダイコントローラと、を備え、
    前記三次元メモリアレイが、
    各ＮＡＮＤストリングの前記ソース側選択ゲートと前記ワード線との間に位置決めされた少なくとも１つのダミーワード線を備え、前記少なくとも１つのダミーワード線が、ダミーワード線選択ゲートを介して各ＮＡＮＤストリングの前記チャネルに結合され、
    前記ソース側選択ゲートが、第１の閾値電圧を有し、前記ダミーワード線選択ゲートが、第２の閾値電圧を有し、
    前記ダイコントローラが、前記プリチャージ段階中に、前記ソース側選択ゲート及び前記少なくとも１つのダミーワード線を同時にディスチャージするように構成された、ディスチャージ回路を備え、
    前記ディスチャージ回路が、前記少なくとも１つのダミーワード線選択ゲート及び前記ソース側選択ゲートを同時にディスチャージしながら、前記ダミーワード線選択ゲートに負のキックを印加するように構成され、前記第１の閾値電圧が前記第２の閾値電圧よりも大きいことに応答して、前記負のキックが印加される、装置。
  6. 前記ダイコントローラが、前記ドレイン側選択ゲートに最も近いワード線から始まり、前記ドレイン側選択ゲートから前記ソース側選択ゲートに向かって逐次的に進む、前記三次元メモリアレイのワード線をプログラムするように構成され、前記プリチャージ段階が、ソース側プリチャージ段階を含む、請求項５に記載の装置。
  7. 装置であって、
    ＮＡＮＤストリングの三次元メモリアレイであって、各ＮＡＮＤストリングが、ビット線に結合される、三次元メモリアレイと、
    各ＮＡＮＤストリングのドレイン側に接続された複数のドレイン制御線と、
    各ＮＡＮＤストリングのソース側に接続された複数のソース制御線と、
    メモリセルを含み、前記複数のドレイン制御線と前記複数のソース制御線との間に位置決めされている、複数のワード線と、
    前記ドレイン制御線と前記ワード線との間で各ＮＡＮＤストリングに結合された、複数のドレイン側ダミーワード線と、
    前記ソース制御線と前記ワード線との間で各ＮＡＮＤストリングに結合された、複数のソース側ダミーワード線と、
    各ＮＡＮＤストリングの前記ソース側に結合された、ソース線と、
    選択されたワード線に沿って、選択されていないメモリセルの各ＮＡＮＤストリング内の電圧をプリチャージ及びブーストするように構成され、それにより、前記選択されていないメモリセルが、プログラミングされるのを阻止する、ダイコントローラと、を備え、
    ダイコントローラが、前記複数のドレイン側ダミーワード線から前記ソース側ダミーワード線に向かって進むシーケンスで各ワード線をプログラミングすることによって、前記三次元メモリアレイのワード線をプログラムするように構成され、前記ダイコントローラが、ソース側プリチャージ段階を使用して前記ＮＡＮＤストリングをプリチャージするように構成され、
    前記ダイコントローラが、
    前記選択されたワード線のメモリセルをプログラムするように構成された、プログラム回路と、
    前記選択されたワード線の選択されてないメモリセルのプログラミングを阻止するために、前記ＮＡＮＤストリング内の電圧をブーストするように構成された、ブースト回路と、
    前記選択されたワード線の前記選択されていないメモリセルの前記プログラミングを阻止するために、前記ソース側プリチャージ段階を実装して前記ＮＡＮＤストリングの電圧を上昇させるように構成された、プリチャージ回路と、を備え、前記プリチャージ回路が、
    前記複数のソース制御線及び前記複数のソース側ダミーワード線の電圧を上昇させるように構成された、ランプ回路、及び
    前記複数のソース制御線及び前記複数のソース側ダミーワード線の前記電圧をディスチャージするように構成され、それにより、前記ＮＡＮＤストリング内の前記電圧が、前記ソース側プリチャージ段階を通じてバイアスソースに結合されたままである、ディスチャージ回路、を含む、装置。
  8. 前記ディスチャージ回路が、前記複数のソース制御線の特定のソース制御線を、前記複数のソース制御線の他のソース制御線のディスチャージ後にディスチャージするように構成され、前記特定のソース制御線が、前記複数のソース制御線の前記他のソース制御線よりも高い閾値電圧を有する、請求項７に記載の装置。
  9. 前記複数のソース制御線に接続されるソース側選択ゲートが、前記複数のソース側ダミーワード線に接続されるソース側ダミーワード線選択ゲートの閾値電圧よりも高い閾値電圧を有し、前記ディスチャージ回路が、前記複数のソース制御線及び前記複数のソース側ダミーワード線を一緒にディスチャージするように構成され、前記ディスチャージ回路が更に、前記複数のソース制御線及び前記複数のソース側ダミーワード線が一緒にディスチャージするときに、前記複数のソース側ダミーワード線に負のキックを送達するように構成されている、請求項７に記載の装置。
  10. 前記複数のソース制御線に接続されるソース側選択ゲートが、前記複数のソース側ダミーワード線に接続されるソース側ダミーワード線選択ゲートの閾値電圧よりも高い閾値電圧を有し、前記ディスチャージ回路が、前記複数のソース制御線及び前記複数のソース側ダミーワード線を一緒にディスチャージするように構成され、前記ディスチャージ回路が更に、前記複数のソース制御線及び前記複数のソース側ダミーワード線が一緒にディスチャージするときに、前記複数のソース制御線に正のキックを送達するように構成されている、請求項７に記載の装置。
  11. 前記正のキックが、前記複数のソース制御線及び前記複数のソース側ダミーワード線が一緒にディスチャージするときに、前記複数のソース制御線が前記複数のソース制御線に結合されたソース側選択ゲートをオンの状態で保つように構成されている、請求項１０に記載の装置。
  12. 前記複数のソース制御線及び前記複数のソース側ダミーワード線を含む１つ以上の制御線を更に備え、前記ディスチャージ回路は、前記制御線が選択ゲート閾値電圧の降順で選択ゲートをディスチャージするように、前記１つ以上の制御線のディスチャージシーケンスを順序付けるように構成された、タイミング回路を備える、請求項７に記載の装置。
  13. ソース側プリチャージ中にＮＡＮＤストリングのチャネルのバイアスを保持するための方法であって、
    複数のソース側選択ゲートをバイアスすることによって、ソース線と複数のソース側ダミーワード線選択ゲートとの間でＮＡＮＤストリングに結合された複数のソース側選択ゲートの各々を活性化することであって、前記複数のソース側ダミーワード線選択ゲートが、ワード線に結合される前記ＮＡＮＤストリングのメモリセルに隣接している、活性化することと、
    前記複数のソース側ダミーワード線選択ゲートをバイアスすることによって、前記複数のソース側ダミーワード線選択ゲートの各々を活性化することと、
    前記複数のソース側選択ゲートによって前記ＮＡＮＤストリングに結合された前記ソース線をバイアスすることによって、前記ＮＡＮＤストリングのチャネルをバイアスすることと、
    前記チャネルが前記ソース線への電気経路を維持するように、前記複数のソース側選択ゲート及び前記複数のソース側ダミーワード線選択ゲートをディスチャージすることと、を含む、方法。
  14. 前記複数のソース側選択ゲート及び前記複数のソース側ダミーワード線選択ゲートをディスチャージすることが、前記複数のソース側選択ゲートを、前記複数のソース側ダミーワード線選択ゲートのディスチャージ後に、ディスチャージすることを含む、請求項１３に記載の方法。
  15. 前記複数のソース側選択ゲート及び前記複数のソース側ダミーワード線選択ゲートをディスチャージすることが、前記複数のソース側ダミーワード線選択ゲートをディスチャージ中に前記複数のソース側選択ゲートをディスチャージすることと、前記複数のソース側ダミーワード線選択ゲートに負のキックを送達することと、を含み、前記複数のソース側ダミーワード線選択ゲートのうちの少なくとも１つが、前記複数のソース側選択ゲートのうちの１つに対する閾値電圧よりも高い閾値電圧を有する、請求項１３に記載の方法。
  16. 前記複数のソース側選択ゲート及び前記複数のソース側ダミーワード線選択ゲートをディスチャージすることが、前記複数のソース側ダミーワード線選択ゲートをディスチャージ中に前記複数のソース側選択ゲートをディスチャージすることと、前記複数のソース側選択ゲートに正のキックを送達することと、を含み、前記複数のソース側選択ゲートのうちの少なくとも１つが、前記複数のソース側ダミーワード線選択ゲートのうちの１つに対する閾値電圧よりも高い閾値電圧を有する、請求項１３に記載の方法。
  17. 前記複数のソース側選択ゲートのうちの前記少なくとも１つが、支配的なソース側トランジスタの最も高い閾値電圧ゲートを含み、前記正のキックが、前記複数のソース側選択ゲート及び前記複数のソース側ダミーワード線選択ゲートが一緒にディスチャージするときに、最も高い閾値電圧ゲートが前記支配的なソース側トランジスタをオンの状態で保つように構成されている、請求項１６に記載の方法。
JP2020105123A 2020-02-24 2020-06-18 逆の順序のプログラムのためのソース側プリチャージ及びブーストの改善 Active JP6970242B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/798,718 US11081162B1 (en) 2020-02-24 2020-02-24 Source side precharge and boosting improvement for reverse order program
US16/798,718 2020-02-24

Publications (2)

Publication Number Publication Date
JP2021136048A JP2021136048A (ja) 2021-09-13
JP6970242B2 true JP6970242B2 (ja) 2021-11-24

Family

ID=77063211

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020105123A Active JP6970242B2 (ja) 2020-02-24 2020-06-18 逆の順序のプログラムのためのソース側プリチャージ及びブーストの改善

Country Status (5)

Country Link
US (1) US11081162B1 (ja)
JP (1) JP6970242B2 (ja)
KR (1) KR102380986B1 (ja)
CN (1) CN113299330A (ja)
DE (1) DE102020116188B4 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102336659B1 (ko) * 2017-09-05 2021-12-07 삼성전자 주식회사 데이터 신뢰성을 향상시키기 위한 메모리 동작을 수행하는 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법
US11232841B2 (en) 2017-09-05 2022-01-25 Samsung Electronics Co., Ltd. Methods of operating memory devices based on sub-block positions and related memory system
US11862249B2 (en) * 2021-11-16 2024-01-02 Sandisk Technologies Llc Non-volatile memory with staggered ramp down at the end of pre-charging
US11894072B2 (en) 2022-04-20 2024-02-06 Sandisk Technologies Llc Two-side staircase pre-charge in sub-block mode of three-tier non-volatile memory architecture

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6222762B1 (en) 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US7237074B2 (en) 2003-06-13 2007-06-26 Sandisk Corporation Tracking cells for a memory system
KR20050062060A (ko) * 2003-12-19 2005-06-23 주식회사 하이닉스반도체 낸드 플래쉬 메모리 소자의 프로그램 방법
US7259991B2 (en) 2005-09-01 2007-08-21 Micron Technology, Inc. Operation of multiple select gate architecture
US7489546B2 (en) 2005-12-20 2009-02-10 Micron Technology, Inc. NAND architecture memory devices and operation
US7349260B2 (en) 2005-12-29 2008-03-25 Sandisk Corporation Alternate row-based reading and writing for non-volatile memory
US7952929B2 (en) * 2007-02-07 2011-05-31 Mosaid Technologies Incorporated Source side asymmetrical precharge programming scheme
JP4840318B2 (ja) 2007-09-28 2011-12-21 トヨタ自動車株式会社 自動変速機の制御装置
US7751245B2 (en) * 2007-10-10 2010-07-06 Micron Technology, Inc. Programming sequence in NAND memory
US7848144B2 (en) * 2008-06-16 2010-12-07 Sandisk Corporation Reverse order page writing in flash memories
CN102341865B (zh) * 2009-04-30 2014-07-16 力晶股份有限公司 Nand闪存装置的编程方法
US20100322006A1 (en) 2009-06-22 2010-12-23 Ming Sang Kwan Nand memory cell string having a stacked select gate structure and process for for forming same
US8947939B2 (en) 2010-09-30 2015-02-03 Macronix International Co., Ltd. Low voltage programming in NAND flash
US8514620B2 (en) 2010-11-29 2013-08-20 Micron Technology, Inc. Memory devices having select gates with P type bodies, memory strings having separate source lines and methods
US8947934B2 (en) 2011-12-29 2015-02-03 Micron Technology, Inc. Sharing local control lines across multiple planes in a memory device
US9589644B2 (en) 2012-10-08 2017-03-07 Micron Technology, Inc. Reducing programming disturbance in memory devices
US8988937B2 (en) * 2012-10-24 2015-03-24 Sandisk Technologies Inc. Pre-charge during programming for 3D memory using gate-induced drain leakage
US9620238B2 (en) 2014-01-20 2017-04-11 Sandisk Technologies Llc Methods and systems that selectively inhibit and enable programming of non-volatile storage elements
KR20150091893A (ko) 2014-02-04 2015-08-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것을 포함하는 시스템
US9460792B2 (en) 2014-10-20 2016-10-04 Micron Technology, Inc. Apparatuses and methods for segmented SGS lines
US9236128B1 (en) 2015-02-02 2016-01-12 Sandisk Technologies Inc. Voltage kick to non-selected word line during programming
KR20160135055A (ko) 2015-05-15 2016-11-24 에스케이하이닉스 주식회사 더미 메모리 셀들을 포함하는 반도체 메모리 장치 및 그것의 동작 방법
JP6400547B2 (ja) * 2015-09-14 2018-10-03 東芝メモリ株式会社 メモリデバイス
US9460805B1 (en) * 2015-10-19 2016-10-04 Sandisk Technologies Llc Word line dependent channel pre-charge for memory
US10453535B2 (en) 2015-10-26 2019-10-22 Intel Corporation Segmented erase in memory
US9640273B1 (en) 2016-08-25 2017-05-02 Sandisk Technologies Llc Mitigating hot electron program disturb
US10354737B2 (en) 2017-06-22 2019-07-16 Western Digital Technologies, Inc. Non-volatile memory sub-block erasure disturb management scheme
US10115464B1 (en) * 2017-07-27 2018-10-30 Sandisk Technologies Llc Electric field to reduce select gate threshold voltage shift
US10249372B2 (en) * 2017-09-01 2019-04-02 Sandisk Technologies Llc Reducing hot electron injection type of read disturb in 3D memory device during signal switching transients
US10008271B1 (en) * 2017-09-01 2018-06-26 Sandisk Technologies Llc Programming of dummy memory cell to reduce charge loss in select gate transistor
US10559370B2 (en) 2018-03-22 2020-02-11 Sandisk Technologies Llc System and method for in-situ programming and read operation adjustments in a non-volatile memory
US10559365B2 (en) 2018-03-27 2020-02-11 Sandisk Technologies Llc Peak current suppression
US10553298B1 (en) * 2018-07-27 2020-02-04 Sandisk Technologies Llc Non-volatile memory with countermeasure for select gate disturb

Also Published As

Publication number Publication date
JP2021136048A (ja) 2021-09-13
US11081162B1 (en) 2021-08-03
CN113299330A (zh) 2021-08-24
KR20210107513A (ko) 2021-09-01
DE102020116188A1 (de) 2021-08-26
US20210264964A1 (en) 2021-08-26
KR102380986B1 (ko) 2022-04-01
DE102020116188B4 (de) 2022-04-14

Similar Documents

Publication Publication Date Title
JP6970242B2 (ja) 逆の順序のプログラムのためのソース側プリチャージ及びブーストの改善
KR102327121B1 (ko) 다중 평면 혼합 서브블록 프로그래밍에 의한 비휘발성 메모리
CN109074849B (zh) 非易失性存储器和操作非易失性存储器的方法
US9887002B1 (en) Dummy word line bias ramp rate during programming
US9858993B2 (en) Non-volatile memory device and method of programming the same
US10553298B1 (en) Non-volatile memory with countermeasure for select gate disturb
US10559368B1 (en) Non-volatile memory with countermeasures for select gate disturb during program pre-charge
US9318203B2 (en) Semiconductor device being capable of improving program speed and program disturbance characteristics
US11081185B2 (en) Non-volatile memory array driven from both sides for performance improvement
CN111164688A (zh) 用于非易失性存储设备的自适应编程电压
CN113129982B (zh) 在存储器子系统中管理子块擦除操作
KR20190073128A (ko) 메모리 장치 및 그 동작 방법
KR20180078546A (ko) 반도체 메모리 장치 및 그 동작 방법
US11024393B1 (en) Read operation for non-volatile memory with compensation for adjacent wordline
US20230120129A1 (en) Three-dimensional memory device and method for reading the same
US11961566B2 (en) Fast bit erase for upper tail tightening of threshold voltage distributions
CN116072187A (zh) 动态阶跃电压电平调整
CN111863103A (zh) 用于非易失性存储器的编程验证技术
KR20220043368A (ko) 메모리 장치 및 이의 동작 방법
CN112102865B (zh) 从两侧驱动以用于性能改善的非易失性存储器阵列
US11742036B2 (en) Reducing maximum programming voltage in memory programming operations
US11854611B2 (en) Aggressive quick-pass multiphase programming for voltage distribution state separation in non-volatile memory
US11651824B2 (en) Memory device and method of operating the memory device
US20230307055A1 (en) Concurrent slow-fast memory cell programming
US20230317171A1 (en) All level coarse/fine programming of memory cells

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200619

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210525

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210824

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210928

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211028

R150 Certificate of patent or registration of utility model

Ref document number: 6970242

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150