KR20180097458A - 동적 스트로브 타이밍 - Google Patents

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KR20180097458A
KR20180097458A KR1020180019851A KR20180019851A KR20180097458A KR 20180097458 A KR20180097458 A KR 20180097458A KR 1020180019851 A KR1020180019851 A KR 1020180019851A KR 20180019851 A KR20180019851 A KR 20180019851A KR 20180097458 A KR20180097458 A KR 20180097458A
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샌디스크 테크놀로지스 엘엘씨
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Abstract

동적 스트로브 타이밍을 위한 장치들, 시스템들, 방법들, 및 컴퓨터 프로그램 제품들이 개시된다. 제어기는 데이터 전송을 용이하게 하기 위한 스트로브 신호를 생성하도록 구성된다. 제어기는 스트로브 신호의 개시에 응답하여 피드백 신호를 수신하도록 구성된다. 제어기는 피드백 신호에 기초하여 스트로브 신호의 지속기간을 제어하도록 구성된다.

Description

동적 스트로브 타이밍{DYNAMIC STROBE TIMING}
본 개시내용은, 다양한 실시예들에서, 데이터 전송을 용이하게 하기 위한 스트로브 신호들에 관한 것이고, 더 구체적으로는 스트로브 신호들에 대한 동적 타이밍에 관한 것이다.
많은 전기 회로들 및 디바이스들, 예컨대 데이터 저장 디바이스들 등은 스트로브 신호들을 사용한다. 스트로브 신호는, 예를 들어, 저장 셀에 저장된 데이터를 감지하기 위해 감지 회로부에 의해 사용되는 지속기간(예를 들어, 시간 길이)을 제어하기 위해 감지 회로부에 공급될 수 있다. 스트로브 신호의 과도한 지속기간은 과도한 감지 시간, 증가된 전력 소비, 및/또는 감소된 감지 정확도를 초래할 수 있다.
동적 스트로브 타이밍을 위한 장치들이 제시된다. 일 실시예에서, 장치는 제어기를 포함한다. 제어기는, 특정 실시예들에서, 데이터 전송을 용이하게 하기 위한 스트로브 신호를 생성하도록 구성된다. 제어기는, 일 실시예에서, 스트로브 신호의 개시에 응답하여 피드백 신호를 수신하도록 구성된다. 일부 실시예들에서, 제어기는 피드백 신호에 기초하여 스트로브 신호의 지속기간을 제어하도록 구성된다.
장치는, 특정 실시예들에서, 감지 증폭기 노드를 초기 전압으로 구동하도록 구성된 노드 드라이버를 포함한다. 장치는, 일 실시예에서, 초기 전압에서의 노드로 비휘발성 메모리 셀들의 세트의 메모리 셀들을 판독하는 것을 용이하게 하기 위한 스트로브 신호를 수신하도록 구성된 스트로브 인에이블링 트랜지스터(strobe enabling transistor)를 포함한다. 일부 실시예들에서, 장치는 스트로브 신호를 스트로브 인에이블링 트랜지스터에 제공하도록 구성된 스트로브 드라이버를 포함한다. 다양한 실시예들에서, 장치는 노드에서의 전압을 바이어스 전압과 비교하도록 구성된 비교기를 포함한다. 특정 실시예들에서, 노드에서의 전압이 임계 전압을 통과하는 것에 응답하여, 비교기는 스트로브 신호를 스트로브 인에이블링 트랜지스터에 제공하는 것을 종료하기 위한 제어 신호를 스트로브 드라이버에 출력하도록 구성된다.
동적 스트로브 타이밍을 위한 방법들이 제시된다. 방법은, 일 실시예에서, 스트로브 신호의 인가에 응답하여 노드에서의 전압 변화를 수신하는 단계를 포함한다. 다양한 실시예들에서, 노드에서의 전압 변화는 노드에서의 전압을 초기 전압으로부터 과도 전압으로 변화시킨다. 추가의 실시예에서, 방법은 과도 전압을 바이어스 전압과 비교하는 단계를 포함한다. 방법은, 특정 실시예들에서, 과도 전압과 바이어스 전압 사이의 비교에 기초하여 스트로브 신호의 길이를 제어하는 단계를 포함한다.
동적 스트로브 타이밍을 위한 장치는, 일 실시예에서, 스트로브 신호의 개시에 응답하여 노드에서의 전압 변화를 검출하는 수단을 포함한다. 특정 실시예들에서, 노드에서의 전압 변화는 노드에서의 전압을 초기 전압으로부터 과도 전압으로 변화시킨다. 일부 실시예들에서, 장치는 과도 전압과 임계 전압 사이의 관계를 결정하는 수단을 포함한다. 다양한 실시예들에서, 장치는 과도 전압과 임계 전압 사이의 관계에 기초하여 스트로브 신호를 종결하는 수단을 포함한다.
첨부된 도면들에 예시된 특정 실시예들을 참조하여 더 구체적인 설명이 하기에 포함된다. 이러한 도면들은 단지 본 개시내용의 특정 실시예들만을 도시하고 그에 따라 그 범주를 제한하는 것으로 간주되어서는 안된다는 것을 이해하면서, 본 개시내용은 첨부 도면들의 사용을 통해 추가적인 특정성 및 상세한 내용으로 기술되고 설명된다.
도 1a는 동적 스트로브 타이밍을 위한 시스템의 일 실시예를 예시하는 개략적인 블록 다이어그램이다.
도 1b는 동적 스트로브 타이밍을 위한 시스템의 다른 실시예를 예시하는 개략적인 블록 다이어그램이다.
도 2는 저장 셀들의 스트링의 일 실시예를 예시하는 개략적인 블록 다이어그램이다.
도 3은 저장 셀들의 어레이의 일 실시예를 예시하는 개략적인 블록 다이어그램이다.
도 4는 3D, 수직 NAND 플래시 메모리 구조체의 일 실시예를 예시한다.
도 5는 동적 스트로브 타이밍을 사용할 수 있는 회로부의 일 실시예를 예시하는 개략적인 블록 다이어그램이다.
도 6은 동적 스트로브 타이밍을 사용할 수 있는 회로부에 대한 신호 타이밍의 일 실시예를 예시하는 타이밍 다이어그램이다.
도 7은 동적 스트로브 컴포넌트의 일 실시예를 예시하는 개략적인 블록 다이어그램이다.
도 8은 동적 스트로브 컴포넌트의 추가의 실시예를 예시하는 개략적인 블록 다이어그램이다.
도 9는 동적 스트로브 타이밍을 사용하는 회로부의 일 실시예를 예시하는 개략적인 블록 다이어그램이다.
도 10은 동적 스트로브 타이밍을 사용하는 회로부에 대한 신호 타이밍의 일 실시예를 예시하는 타이밍 다이어그램이다.
도 11은 동적 스트로브 타이밍을 위한 방법의 일 실시예를 예시하는 개략적인 흐름도 다이어그램이다.
도 12는 동적 스트로브 타이밍을 위한 방법의 추가의 실시예를 예시하는 개략적인 흐름도 다이어그램이다.
본 개시내용의 양태들은 장치, 시스템, 방법, 또는 컴퓨터 프로그램 제품으로서 구체화될 수 있다. 따라서, 본 개시내용의 양태들은 전적으로 하드웨어 실시예, 전적으로 소프트웨어 실시예(펌웨어, 상주 소프트웨어, 마이크로 코드 등을 포함함) 또는 본 명세서에서 "회로", "모듈", "장치", 또는 "시스템"이라고 모두가 일반적으로 지칭될 수 있는 소프트웨어 및 하드웨어 양태들을 조합한 실시예의 형태를 취할 수 있다. 게다가, 본 개시내용의 양태들은 컴퓨터 판독가능 및/또는 실행가능 프로그램 코드를 저장하는 하나 이상의 비일시적 컴퓨터 판독가능 저장 매체들에서 구체화되는 컴퓨터 프로그램 제품의 형태를 취할 수 있다.
본 명세서에서 기술되는 기능 유닛들 중 많은 것들이 이들의 구현 독립성을 더 구체적으로 강조하기 위해 모듈들로서 라벨링되었다. 예를 들어, 모듈은 커스텀 VLSI 회로들 또는 게이트 어레이들을 포함하는 하드웨어 회로, 로직 칩들, 트랜지스터들, 또는 다른 이산 컴포넌트들과 같은 기성 반도체(off-the-shelf semiconductor)들로서 구현될 수 있다. 모듈은 또한 필드 프로그래밍가능 게이트 어레이들, 프로그래밍가능 어레이 로직, 프로그래밍가능 로직 디바이스들 등과 같은 프로그래밍가능 하드웨어 디바이스들에서 구현될 수 있다.
모듈들은 또한 다양한 타입들의 프로세서들에 의한 실행을 위해 적어도 부분적으로 소프트웨어에서 구현될 수 있다. 예를 들어, 실행가능 코드의 식별된 모듈은, 예를 들어, 객체, 절차, 또는 함수로서 조직화될 수 있는 컴퓨터 명령어들의 하나 이상의 물리 또는 논리 블록들을 포함할 수 있다. 그럼에도 불구하고, 식별된 모듈의 실행가능물(executable)들은 물리적으로 함께 위치될 필요는 없지만, 논리적으로 함께 결합될 때, 모듈을 포함하고 모듈에 대한 명시된 목적을 달성하는, 상이한 위치들에 저장된 이종 명령어들을 포함할 수 있다.
실제로, 실행가능 코드의 모듈은 단일 명령어, 또는 많은 명령어들을 포함할 수 있고, 심지어 몇몇 상이한 코드 세그먼트들을 통해, 상이한 프로그램들 간에, 몇몇 메모리 디바이스들에 걸쳐, 등등으로 분산될 수 있다. 모듈 또는 모듈의 부분들이 소프트웨어에서 구현되는 경우, 소프트웨어 부분들은 하나 이상의 컴퓨터 판독가능 및/또는 실행가능 저장 매체들 상에 저장될 수 있다. 하나 이상의 컴퓨터 판독가능 저장 매체들의 임의의 조합이 이용될 수 있다. 컴퓨터 판독가능 저장 매체는, 예를 들어, 전자, 자기, 광학, 전자기, 적외선, 또는 반도체 시스템, 장치, 또는 디바이스, 또는 전술한 것의 임의의 적합한 조합을 포함할 수 있지만, 이에 제한되지 않으나, 전파 신호들을 포함하지 않을 것이다. 본 문서의 맥락에서, 컴퓨터 판독가능 및/또는 실행가능 저장 매체는 명령어 실행 시스템, 장치, 프로세서, 또는 디바이스에 의해 또는 이들과 관련하여 사용하기 위한 프로그램을 포함 또는 저장할 수 있는 임의의 유형(tangible) 및/또는 비일시적 매체일 수 있다.
본 개시내용의 양태들에 대한 동작들을 수행하기 위한 컴퓨터 프로그램 코드는 객체 지향 프로그래밍 언어 예컨대 파이썬, 자바, 스몰토크(Smalltalk), C++, C#, 오브젝티브 C 등, 종래의 절차형 프로그래밍 언어들, 예컨대 "C" 프로그래밍 언어, 스크립팅 프로그래밍 언어들, 및/또는 다른 유사한 프로그래밍 언어들을 포함하는 하나 이상의 프로그래밍 언어들의 임의의 조합으로 기입될 수 있다. 프로그램 코드는 데이터 네트워크 등을 통해 원격 컴퓨터 또는 서버 상에서 그리고/또는 하나 이상의 사용자 컴퓨터 상에서 부분적으로 또는 전체적으로 실행될 수 있다.
본 명세서에서 사용되는 바와 같은 컴포넌트는 유형의, 물리적, 비일시적 디바이스를 포함한다. 예를 들어, 컴포넌트는 커스텀 VLSI 회로들, 게이트 어레이들, 또는 다른 집적 회로들을 포함하는 하드웨어 로직 회로; 로직 칩들, 트랜지스터들, 또는 다른 이산 디바이스들과 같은 기성 반도체들; 및/또는 다른 기계적 또는 전기적 디바이스들로서 구현될 수 있다. 컴포넌트는 또한 필드 프로그래밍가능 게이트 어레이들, 프로그래밍가능 어레이 로직, 프로그래밍가능 로직 디바이스들 등과 같은 프로그래밍가능 하드웨어 디바이스들에서 구현될 수 있다. 컴포넌트는 인쇄 회로 기판(PCB) 등의 전기 라인들을 통해 하나 이상의 다른 컴포넌트들과 전기적으로 통신하는 하나 이상의 실리콘 집적 회로 디바이스들(예를 들어, 칩들, 다이, 다이 평면들, 패키지들) 또는 다른 이산 전기 디바이스들을 포함할 수 있다. 본 명세서에서 기술되는 모듈들 각각은, 특정 실시예들에서, 대안적으로 컴포넌트에 의해 구체화되거나 컴포넌트로서 구현될 수 있다.
본 명세서 전반에 걸쳐 "일 실시예", "실시예", 또는 유사한 언어에 대한 언급은 실시예와 관련하여 기술된 특정 피처(feature), 구조체, 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 어구들 "일 실시예에서", "실시예에서", 및 유사한 언어의 출현들은 모두 동일한 실시예를 지칭할 수 있지만, 반드시 그러하지는 않으나, 명확히 달리 특정되지 않는 한 "하나 이상이지만 모두는 아닌 실시예들"을 의미할 수 있다. 용어들 "포함하는(including)", "포함하는(comprising)", "갖는", 및 그의 변형들은 명확히 달리 특정되지 않는 한 "포함하지만 이에 제한되지 않는"다는 것을 의미한다. 아이템들의 열거된 리스팅은, 명확히 달리 특정되지 않는 한, 아이템들 중 임의의 것 또는 전부가 상호 배타적이거나 및/또는 상호 포괄적이라는 것을 의미하지 않는다. 용어들 "a", "an", 및 "the"는 또한 명확히 달리 특정되지 않는 한 "하나 이상"을 지칭한다.
본 개시내용의 양태들은 본 개시내용의 실시예들에 따른 방법들, 장치들, 시스템들, 및 컴퓨터 프로그램 제품들의 개략적인 흐름도 다이어그램들 및/또는 개략적인 블록 다이어그램들을 참조하여 하기에 기술된다. 개략적인 흐름도 다이어그램들 및/또는 개략적인 블록 다이어그램들의 각각의 블록, 및 개략적인 흐름도 다이어그램들 및/또는 개략적인 블록 다이어그램들에서의 블록들의 조합들은, 컴퓨터 프로그램 명령어들에 의해 구현될 수 있다는 것을 이해할 것이다. 이러한 컴퓨터 프로그램 명령어들은 컴퓨터의 프로세서 또는 다른 프로그래밍가능 데이터 프로세싱 장치에 제공되어, 프로세서 또는 다른 프로그래밍가능 데이터 프로세싱 장치를 통해 실행되는 명령어들이 개략적인 흐름도 다이어그램들 및/또는 개략적인 블록 다이어그램들의 블록 또는 블록들에 특정된 기능들 및/또는 작용들을 구현하는 수단을 생성하도록 하는 머신을 생성할 수 있다.
일부 대안적인 구현들에서, 블록에서 언급된 기능들은 도면들에서 언급된 순서를 벗어나 발생할 수 있다는 것에 또한 유의해야 한다. 예를 들어, 연속적으로 도시된 2개의 블록들은, 사실상, 실질적으로 동시에 실행될 수 있거나, 또는 블록들은 때때로, 관련된 기능성에 따라, 역순으로 실행될 수 있다. 예시된 도면들의 하나 이상의 블록들 또는 그의 부분들에 대한 기능, 로직, 또는 효과가 동등한 다른 단계들 및 방법들이 고려될 수 있다. 다양한 화살표 타입들 및 라인 타입들이 흐름도 및/또는 블록 다이어그램들에 채용될 수 있지만, 이들은 대응하는 실시예들의 범주를 제한하지 않는 것으로 이해된다. 예를 들어, 화살표는 도시된 실시예의 열거된 단계들 사이의 불특정 지속기간의 대기 또는 모니터링 주기를 나타낼 수 있다.
다음의 상세한 설명에서, 그의 일부를 형성하는 첨부 도면들이 참조된다. 전술한 요약은 단지 예시적인 것이고 어떠한 방식으로든 제한하려고 의도된 것이 아니다. 상술된 예시적인 양태들, 실시예들, 및 피처들에 추가적으로, 도면들 및 다음의 상세한 설명을 참조하여 추가의 양태들, 실시예들, 및 피처들이 명백해질 것이다. 각각의 도면 내의 요소들의 설명은 진행되는 도면들의 요소들을 지칭할 수 있다. 유사한 번호들은 유사한 요소들의 대안적인 실시예들을 포함하여 도면들 내의 유사한 요소들을 지칭할 수 있다.
도 1a는 비휘발성 메모리 디바이스(120)에 대한 동적 스트로브 컴포넌트(150)를 포함하는 시스템(100)의 일 실시예의 블록 다이어그램이다. 동적 스트로브 컴포넌트(150)는 비휘발성 메모리 매체 제어기(126), 비휘발성 메모리 요소(123), 디바이스 드라이버 등의 일부이거나 및/또는 이들과 통신할 수 있다. 동적 스트로브 컴포넌트(150)는 프로세서(111), 휘발성 메모리(112), 및 통신 인터페이스(113)를 포함할 수 있는 컴퓨팅 디바이스(110)의 비휘발성 메모리 시스템(102) 상에서 동작할 수 있다. 프로세서(111)는 하나 이상의 중앙 프로세싱 유닛들, 하나 이상의 범용 프로세서들, 하나 이상의 주문형 프로세서들, 하나 이상의 가상 프로세서들(예를 들어, 컴퓨팅 디바이스(110)는 호스트 내에서 동작하는 가상 머신일 수 있다), 하나 이상의 프로세서 코어들 등을 포함할 수 있다. 통신 인터페이스(113)는 컴퓨팅 디바이스(110) 및/또는 비휘발성 메모리 제어기(126)를 인터넷 프로토콜(IP) 네트워크, 저장 영역 네트워크(SAN), 무선 네트워크, 유선 네트워크 등과 같은 통신 네트워크(115)에 통신가능하게 커플링하도록 구성된 하나 이상의 네트워크 인터페이스들을 포함할 수 있다.
비휘발성 메모리 디바이스(120)는, 다양한 실시예들에서, 컴퓨팅 디바이스(110)에 대해 하나 이상의 상이한 위치들에 배치될 수 있다. 일 실시예에서, 비휘발성 메모리 디바이스(120)는 하나 이상의 인쇄 회로 기판들, 저장 하우징들, 및/또는 다른 기계적 및/또는 전기적 지지 구조체들 상에 배치된 반도체 칩들 또는 패키지들 또는 다른 집적 회로 디바이스들과 같은 하나 이상의 비휘발성 메모리 요소들(123)을 포함한다. 예를 들어, 비휘발성 메모리 디바이스(120)는 하나 이상의 직접 인라인 메모리 모듈(direct inline memory module)(DIMM) 카드들, 하나 이상의 확장 카드들 및/또는 도터 카드(daughter card)들, 솔리드-스테이트-드라이브(solid-state-drive)(SSD) 또는 다른 하드 드라이브 디바이스를 포함할 수 있거나, 및/또는 다른 메모리 및/또는 저장 폼 팩터를 가질 수 있다. 비휘발성 메모리 디바이스(120)는 컴퓨팅 디바이스(110)의 마더보드와 통합되거나 및/또는 마더보드 상에 장착되거나, 컴퓨팅 디바이스(110)의 포트 및/또는 슬롯에 설치되거나, 네트워크(115) 상의 전용 저장 어플라이언스 및/또는 상이한 컴퓨팅 디바이스(110) 상에 설치되거나, 외부 버스(예컨대, 외부 하드 드라이브)를 통해 컴퓨팅 디바이스(110)와 통신하거나, 등등으로 될 수 있다.
비휘발성 메모리 디바이스(120)는, 일 실시예에서, 프로세서(111)의 메모리 버스 상에(예를 들어, 휘발성 메모리(112)와 동일한 메모리 버스 상에, 휘발성 메모리(112)와는 상이한 메모리 버스 상에, 휘발성 메모리(112) 대신에, 등등) 배치될 수 있다. 추가의 실시예에서, 비휘발성 메모리 디바이스(120)는, 주변기기 컴포넌트 상호연결 익스프레스(PCI 익스프레스 또는 PCIe) 버스, 직렬 고급 기술 결합(serial Advanced Technology Attachment)(SATA) 버스, 병렬 고급 기술 결합(parallel Advanced Technology Attachment)(PATA) 버스, 소형 컴퓨터 시스템 인터페이스(small computer system interface)(SCSI) 버스, 파이어와이어 버스, 파이버 채널 연결, 범용 직렬 버스(USB), PCIe 고급 스위칭(PCIe-AS) 버스 등과 같은, 컴퓨팅 디바이스(110)의 주변기기 버스 상에 배치될 수 있다. 다른 실시예에서, 비휘발성 메모리 디바이스(120)는 이더넷 네트워크, 인피니밴드 네트워크(Infiniband network), 네트워크(115)를 통한 SCSI RDMA, 저장 영역 네트워크(SAN), 로컬 영역 네트워크(LAN), 인터넷과 같은 광역 네트워크(WAN), 다른 유선 및/또는 무선 네트워크(115) 등과 같은 데이터 네트워크(115) 상에 배치될 수 있다.
컴퓨팅 디바이스(110)는 비일시적 컴퓨터 판독가능 저장 매체(114)를 더 포함할 수 있다. 컴퓨터 판독가능 저장 매체(114)는 컴퓨팅 디바이스(110)(예를 들어, 프로세서(111))로 하여금 본 명세서에 개시된 방법들 중 하나 이상의 방법의 단계들을 수행하게 하도록 구성된 실행가능 명령어들을 포함할 수 있다. 대안적으로, 또는 추가적으로, 동적 스트로브 컴포넌트(150)는 비일시적 저장 매체(114) 상에 저장된 하나 이상의 컴퓨터 판독가능 명령어들로서 구체화될 수 있다.
비휘발성 메모리 시스템(102)은, 도시된 실시예에서, 동적 스트로브 컴포넌트(150)를 포함한다. 동적 스트로브 컴포넌트(150)는, 일 실시예에서, 후술되는 비휘발성 메모리 디바이스(120)에 대한 동적 스트로브 타이밍(예를 들어, 스트로브 신호의 지속기간)을 관리하도록 구성된다. 동적 스트로브 컴포넌트(150)는, 특정 실시예들에서, 스트로브 신호의 인가에 응답하여 노드에서의 전압 변화를 수신할 수 있다. 일부 실시예들에서, 노드에서의 전압 변화는 노드에서의 전압을 초기 전압으로부터 과도 전압으로 변화시킨다. 동적 스트로브 컴포넌트(150)는 또한 과도 전압을 바이어스 전압과 비교할 수 있다. 동적 스트로브 컴포넌트(150)는 과도 전압과 바이어스 전압 사이의 비교에 기초하여 스트로브 신호의 지속기간(예를 들어, 시간 길이)을 제어할 수 있다. 따라서, 스트로브 신호의 지속기간이 동적으로 제어될 수 있다.
일 실시예에서, 동적 스트로브 컴포넌트(150)는, 비휘발성 메모리 매체 제어기(126), 비휘발성 메모리 요소(123), 디바이스 제어기, 필드 프로그래밍가능 게이트 어레이(FPGA) 또는 다른 프로그래밍가능 로직, FPGA 또는 다른 프로그래밍가능 로직을 위한 펌웨어, 마이크로제어기 상의 실행을 위한 마이크로코드, 주문형 집적 회로(ASIC) 등과 같은, 하나 이상의 비휘발성 메모리 디바이스들(120)의 로직 하드웨어를 포함할 수 있다. 다른 실시예에서, 동적 스트로브 컴포넌트(150)는 프로세서(111) 상의 실행을 위해 컴퓨터 판독가능 저장 매체(114) 상에 저장된 디바이스 드라이버 등과 같은 실행가능 소프트웨어 코드를 포함할 수 있다. 추가의 실시예에서, 동적 스트로브 컴포넌트(150)는 실행가능 소프트웨어 코드와 로직 하드웨어 양측 모두의 조합을 포함할 수 있다.
일 실시예에서, 동적 스트로브 컴포넌트(150)는 버스(125) 등을 통해 디바이스 드라이버 또는 다른 실행가능 애플리케이션으로부터의 저장 요청들을 수신하도록 구성된다. 동적 스트로브 컴포넌트(150)는 버스(125)를 통해 디바이스 드라이버 및/또는 저장 클라이언트들(116)로/로부터의 데이터를 전송하도록 추가로 구성될 수 있다. 따라서, 동적 스트로브 컴포넌트(150)는, 일부 실시예들에서, 저장 요청들 및 연관된 데이터의 전송을 용이하게 하기 위해 하나 이상의 직접 메모리 액세스(DMA) 모듈들, 원격 DMA 모듈들, 버스 제어기들, 브리지들, 버퍼들 등을 포함하거나 및/또는 이들과 통신할 수 있다. 다른 실시예에서, 동적 스트로브 컴포넌트(150)는 저장 클라이언트(116)로부터의 API 호출로서, IO-CTL 커맨드로서 등으로 저장 요청들을 수신할 수 있다.
다양한 실시예들에 따르면, 하나 이상의 동적 스트로브 컴포넌트들(150)과 통신하는 비휘발성 메모리 제어기(126)는 하나 이상의 비휘발성 메모리 디바이스들(120) 및/또는 비휘발성 메모리 요소들(123)을 관리할 수 있다. 비휘발성 메모리 디바이스(들)(120)는 복수의 어드레싱가능 매체 저장 위치들 내에 배열 및/또는 파티셔닝되는 솔리드-스테이트 저장 디바이스(들) 및/또는 반도체 저장 디바이스(들)와 같은 기록, 메모리, 및/또는 저장 디바이스들을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 매체 저장 위치는 메모리의 임의의 물리적 유닛(예를 들어, 비휘발성 메모리 디바이스(120) 상의 물리적 저장 매체들의 임의의 양)을 지칭한다. 메모리 유닛들은 물리적 저장 위치들의 페이지들, 메모리 분할들, 블록들, 섹터들, 컬렉션들 또는 세트들(예를 들어, 논리 페이지들, 논리 블록들) 등을 포함할 수 있지만, 이에 제한되지 않는다.
디바이스 드라이버 및/또는 비휘발성 메모리 매체 제어기(126)는, 특정 실시예들에서, 논리 어드레스 공간(134)을 저장 클라이언트들(116)에게 제시할 수 있다. 본 명세서에서 사용되는 바와 같이, 논리 어드레스 공간(134)은 메모리 리소스들의 논리적 표현을 지칭한다. 논리 어드레스 공간(134)은 복수의(예컨대, 다양한) 논리 어드레스들을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 논리 어드레스는, 논리 블록 어드레스(logical block address)(LBA), 실린더/헤드/섹터(cylinder/head/sector)(CHS) 어드레스, 파일명, 객체 식별자, 아이노드(inode), 범용 고유 식별자(Universally Unique Identifier)(UUID), 전역 고유 식별자(Globally Unique Identifier)(GUID), 해시 코드, 서명, 인덱스 엔트리, 레인지(range), 익스텐트(extent) 등을 포함하지만 이에 제한되지 않는, 메모리 리소스(예를 들어, 데이터)를 참조하기 위한 임의의 식별자를 지칭한다.
비휘발성 메모리 디바이스(120)에 대한 디바이스 드라이버는 논리 어드레스 공간(134)의 논리 어드레스들을 비휘발성 메모리 디바이스(들)(120) 상의 매체 저장 위치들에 매핑하기 위해 논리 대 물리 어드레스 매핑 구조체와 같은 메타데이터(135)를 유지할 수 있다. 디바이스 드라이버는 저장 서비스들을 하나 이상의 저장 클라이언트들(116)에게 제공하도록 구성될 수 있다. 저장 클라이언트들(116)은 컴퓨팅 디바이스(110) 상에서 동작하는 로컬 저장 클라이언트들(116) 및/또는 네트워크(115) 및/또는 네트워크 인터페이스(113)를 통해 액세스가능한 원격 저장 클라이언트들(116)을 포함할 수 있다. 저장 클라이언트들(116)은 운영 체제들, 파일 시스템들, 데이터베이스 애플리케이션들, 서버 애플리케이션들, 커널-레벨 프로세스들, 사용자-레벨 프로세스들, 애플리케이션들 등을 포함할 수 있지만, 이에 제한되지 않는다.
디바이스 드라이버는 하나 이상의 비휘발성 메모리 디바이스들(120)에 통신가능하게 커플링될 수 있다. 하나 이상의 비휘발성 메모리 디바이스들(120)은 솔리드-스테이트 저장 디바이스들, 반도체 저장 디바이스들, SAN 저장 리소스들 등을 포함하지만 이에 제한되지 않는 상이한 타입들의 비휘발성 메모리 디바이스들을 포함할 수 있다. 하나 이상의 비휘발성 메모리 디바이스들(120)은 하나 이상의 개별 비휘발성 메모리 매체 제어기들(126) 및 비휘발성 메모리 매체들(122)을 포함할 수 있다. 디바이스 드라이버는 전통적인 블록 I/O 인터페이스(131)를 통해 하나 이상의 비휘발성 메모리 디바이스들(120)로의 액세스를 제공할 수 있다. 추가적으로, 디바이스 드라이버는 SCM 인터페이스(132)를 통해 향상된 기능성으로의 액세스를 제공할 수 있다. 메타데이터(135)는 블록 I/O 인터페이스(131), SCM 인터페이스(132), 캐시 인터페이스(133), 또는 다른 관련된 인터페이스들 중 임의의 것을 통해 수행되는 데이터 동작들을 관리 및/또는 추적하는 데 사용될 수 있다.
캐시 인터페이스(133)는 비휘발성 메모리 디바이스(120)에 대한 디바이스 드라이버를 통해 액세스가능한 캐시-특정 피처들을 드러내도록 할 수 있다. 또한, 일부 실시예들에서, 저장 클라이언트들(116)에게 제시된 SCM 인터페이스(132)는 하나 이상의 비휘발성 메모리 디바이스들(120) 및/또는 하나 이상의 비휘발성 메모리 매체 제어기들(126)에 의해 구현되는 데이터 변환들로의 액세스를 제공한다.
디바이스 드라이버는 하나 이상의 인터페이스들을 통해 논리 어드레스 공간(134)을 저장 클라이언트들(116)에게 제시할 수 있다. 상기 논의된 바와 같이, 논리 어드레스 공간(134)은 복수의 논리 어드레스들을 포함할 수 있는데, 각각은 하나 이상의 비휘발성 메모리 디바이스들(120)의 개별 매체 위치들에 대응한다. 디바이스 드라이버는 논리 어드레스들과 매체 위치들 사이 등의 임의의 것 대 임의의 것의 매핑(any-to-any mapping)들을 포함하는 메타데이터(135)를 유지할 수 있다.
디바이스 드라이버는 버스(125)를 통해 하나 이상의 비휘발성 메모리 디바이스들(120)에 데이터, 커맨드들, 및/또는 질의들을 전송하도록 구성된 비휘발성 메모리 디바이스 인터페이스(139)를 추가로 포함하거나 및/또는 이들과 통신할 수 있는데, 이 버스(125)는 프로세서(111)의 메모리 버스, 주변기기 컴포넌트 상호연결 익스프레스(PCI 익스프레스 또는 PCIe) 버스, 직렬 고급 기술 결합(ATA) 버스, 병렬 ATA 버스, 소형 컴퓨터 시스템 인터페이스(SCSI), 파이어와이어, 파이버 채널, 범용 직렬 버스(USB), PCIe 고급 스위칭(PCIe-AS) 버스, 네트워크(115), 인피니밴드, SCSI RDMA 등을 포함할 수 있지만, 이에 제한되지 않는다. 비휘발성 메모리 디바이스 인터페이스(139)는 입출력 제어(IO-CTL) 커맨드(들), IO-CTL 커맨드 확장(들), 원격 직접 메모리 액세스 등을 사용하여 하나 이상의 비휘발성 메모리 디바이스들(120)과 통신할 수 있다.
통신 인터페이스(113)는 컴퓨팅 디바이스(110) 및/또는 비휘발성 메모리 제어기(126)를 네트워크(115)에 그리고/또는 하나 이상의 원격 네트워크 액세스가능 저장 클라이언트들(116)에 통신가능하게 커플링하도록 구성된 하나 이상의 네트워크 인터페이스들을 포함할 수 있다. 저장 클라이언트들(116)은 컴퓨팅 디바이스(110) 상에서 동작하는 로컬 저장 클라이언트들(116) 및/또는 네트워크(115) 및/또는 네트워크 인터페이스(113)를 통해 액세스가능한 원격 저장 클라이언트들(116)을 포함할 수 있다. 비휘발성 메모리 제어기(126)는 하나 이상의 비휘발성 메모리 디바이스들(120)의 일부이거나 및/또는 이들과 통신한다. 도 1a는 단일의 비휘발성 메모리 디바이스(120)를 도시하지만, 본 개시내용은 이와 관련하여 제한되지 않고 임의의 수의 비휘발성 메모리 디바이스들(120)을 포함하도록 적응될 수 있다.
비휘발성 메모리 디바이스(120)는 비휘발성 메모리 매체들(122)의 하나 이상의 요소들(123)을 포함할 수 있는데, 이 비휘발성 메모리 매체들(122)은 ReRAM, 멤리스터 메모리, 프로그래밍가능 금속화 셀 메모리, 상변화 메모리(PCM, PCME, PRAM, PCRAM, 오보닉 단일화 메모리(ovonic unified memory), 칼코게나이드(chalcogenide) RAM, 또는 C-RAM), NAND 플래시 메모리(예를 들어, 2D NAND 플래시 메모리, 3D NAND 플래시 메모리), NOR 플래시 메모리, 나노 랜덤 액세스 메모리(나노 RAM 또는 NRAM), 나노결정 와이어 기반 메모리, 실리콘 산화물 기반의 서브-10 나노미터 프로세스 메모리, 그래핀 메모리, 실리콘-산화물-질화물-산화물-실리콘(SONOS), 프로그래밍가능 금속화 셀(PMC), 전도성 브리징 RAM(CBRAM), 자기 저항 RAM(MRAM), 자기 저장 매체들(예를 들어, 하드 디스크, 테이프), 광학 저장 매체들 등을 포함할 수 있지만, 이에 제한되지 않는다. 비휘발성 메모리 매체들(122)의 하나 이상의 요소들(123)은, 특정 실시예들에서, 저장 클래스 메모리(SCM)를 포함한다.
NAND 플래시와 같은 레거시 기술들은 블록 및/또는 페이지 어드레싱가능할 수 있지만, 저장 클래스 메모리는, 일 실시예에서, 바이트 어드레싱가능하다. 추가의 실시예들에서, 저장 클래스 메모리는 NAND 플래시보다 더 빠르거나 및/또는 더 긴 수명(예를 들어, 내구성)을 가질 수 있거나; DRAM보다 더 낮은 비용을 갖거나, 더 적은 전력을 사용하거나, 및/또는 더 높은 저장 밀도를 가질 수 있거나; 또는 다른 기술들과 비교하면 하나 이상의 다른 이익들 또는 개선점들을 제공할 수 있다. 예를 들어, 저장 클래스 메모리는 ReRAM, 멤리스터 메모리, 프로그래밍가능 금속화 셀 메모리, 상변화 메모리, 나노 RAM, 나노결정 와이어 기반 메모리, 실리콘 산화물 기반의 서브-10 나노미터 프로세스 메모리, 그래핀 메모리, SONOS 메모리, PMC 메모리, CBRAM, MRAM, 및/또는 이들의 변형들의 하나 이상의 비휘발성 메모리 요소들(123)을 포함할 수 있다.
비휘발성 메모리 매체들(122)은 본 명세서에서 "메모리 매체들"이라고 지칭되지만, 다양한 실시예들에서, 비휘발성 메모리 매체들(122)은, 비휘발성 메모리 매체, 비휘발성 저장 매체 등이라고 지칭될 수 있는, 데이터를 기록하는 것이 가능한 하나 이상의 비휘발성 기록 매체들을 더 일반적으로 포함할 수 있다. 추가로, 비휘발성 메모리 디바이스(120)는, 다양한 실시예들에서, 비휘발성 기록 디바이스, 비휘발성 메모리 디바이스, 비휘발성 저장 디바이스 등을 포함할 수 있다.
하나 이상의 비휘발성 메모리 매체들(122)은 칩들, 패키지들, 평면들, 다이 등을 포함할 수 있지만 이에 제한되지 않는 비휘발성 메모리 요소들(123)을 포함할 수 있다. 비휘발성 메모리 매체 제어기(126)는 비휘발성 메모리 매체들(122) 상의 데이터 동작들을 관리하도록 구성될 수 있고, 하나 이상의 프로세서들, 프로그래밍가능 프로세서들(예를 들어, FPGA들), ASIC들, 마이크로제어기들 등을 포함할 수 있다. 일부 실시예들에서, 비휘발성 메모리 매체 제어기(126)는 비휘발성 메모리 매체들(122) 상에 데이터를 저장하거나 및/또는 이들로부터 데이터를 판독하도록, 비휘발성 메모리 디바이스(120)로/로부터의 데이터를 전송하도록, 등등을 위해 구성된다.
비휘발성 메모리 매체 제어기(126)는 버스(127)를 통해 비휘발성 메모리 매체들(122)에 통신가능하게 커플링될 수 있다. 버스(127)는 비휘발성 메모리 요소들(123)로/로부터의 데이터를 통신하기 위한 I/O 버스를 포함할 수 있다. 버스(127)는 어드레싱 및 다른 커맨드 및 제어 정보를 비휘발성 메모리 요소들(123)에게 통신하기 위한 제어 버스를 더 포함할 수 있다. 일부 실시예들에서, 버스(127)는 비휘발성 메모리 요소들(123)을 비휘발성 메모리 매체 제어기(126)에 병렬로 통신가능하게 커플링시킬 수 있다. 이러한 병렬 액세스는 비휘발성 메모리 요소들(123)이 그룹으로서 관리되어 논리 메모리 요소(129)를 형성하게 할 수 있다. 논리 메모리 요소는 개별 논리 메모리 유닛들(예를 들어, 논리 페이지들) 및/또는 논리 메모리 분할들(예를 들어, 논리 블록들)로 파티셔닝될 수 있다. 논리적 메모리 유닛들은 비휘발성 메모리 요소들 각각의 물리 메모리 유닛들을 논리적으로 결합함으로써 형성될 수 있다.
비휘발성 메모리 제어기(126)는 비휘발성 메모리 요소(123) 내의 워드 라인들의 블록을, 특정 실시예들에서, 워드 라인들의 어드레스들을 사용하여 조직화할 수 있어서, 워드 라인들이 논리적으로 단조 증가 시퀀스로 조직화된다(예를 들어, 워드 라인들에 대한 어드레스들을 단조 증가 시퀀스로 디코딩 및/또는 변환, 등). 추가의 실시예에서, 비휘발성 메모리 요소(123) 내의 블록의 워드 라인들은 워드 라인 어드레스들의 단조 증가 시퀀스로 물리적으로 배열될 수 있는데, 이때 연속적으로 어드레싱된 워드 라인들이 또한 물리적으로 인접하고 있다(예를 들어, WL0, WL1, WL2, ... WLN).
비휘발성 메모리 제어기(126)는 컴퓨팅 디바이스(110) 상에서 실행되는 디바이스 드라이버를 포함하거나 및/또는 이와 통신할 수 있다. 디바이스 드라이버는 하나 이상의 인터페이스들(131, 132, 및/또는 133)을 통해 저장 서비스들을 저장 클라이언트들(116)에게 제공할 수 있다. 일부 실시예들에서, 디바이스 드라이버는 저장 클라이언트들(116)이 블록-레벨 I/O 동작들을 수행하게 하는 블록-디바이스 I/O 인터페이스(131)를 제공한다. 대안적으로, 또는 추가적으로, 디바이스 드라이버는 다른 저장 서비스들을 저장 클라이언트들(116)에게 제공할 수 있는 저장 클래스 메모리(SCM) 인터페이스(132)를 제공할 수 있다. 일부 실시예들에서, SCM 인터페이스(132)는 블록 디바이스 인터페이스(131)에 대한 확장들을 포함할 수 있다(예를 들어, 저장 클라이언트들(116)은 블록 디바이스 인터페이스(131)에 대한 확장들 또는 추가들을 통해 SCM 인터페이스(132)에 액세스할 수 있다). 대안적으로, 또는 추가적으로, SCM 인터페이스(132)는 별개의 API, 서비스, 및/또는 라이브러리로서 제공될 수 있다. 디바이스 드라이버는 비휘발성 메모리 시스템(102)을 사용하여 데이터를 캐싱하기 위한 캐시 인터페이스(133)를 제공하도록 추가로 구성될 수 있다.
디바이스 드라이버는, 상술된 바와 같이, 버스(125)를 통해 비휘발성 메모리 매체 제어기(126)에 데이터, 커맨드들, 및/또는 질의들을 전송하도록 구성되는 비휘발성 메모리 디바이스 인터페이스(139)를 더 포함할 수 있다.
도 1b는 하나 이상의 메모리 다이 또는 칩들(212)을 포함할 수 있는 비휘발성 저장 디바이스(210)의 실시예를 예시한다. 메모리 다이(212)는, 일부 실시예들에서, 메모리 셀들(200), 다이 제어기(220), 및 판독/기입 회로들(230A/230B)의 어레이(2차원 또는 3차원)를 포함한다. 일 실시예에서, 다양한 주변기기 회로들에 의한 메모리 어레이(200)로의 액세스는 어레이의 대향 면들 상에서 대칭 방식으로 구현되어, 각각의 면 상의 액세스 라인들 및 회로부의 밀도들이 절반으로 감소된다. 판독/기입 회로들(230A/230B)은, 추가의 실시예에서, 메모리 셀들의 페이지가 병렬로 판독 또는 프로그래밍되게 하는 다수의 감지 블록들(250)을 포함한다.
메모리 어레이(200)는, 다양한 실시예들에서, 로우 디코더(row decoder)들(240A/240B)을 통해 워드 라인들에 의해 그리고 컬럼 디코더(column decoder)들(242A/242B)을 통해 비트 라인들에 의해 어드레싱가능하다. 일부 실시예들에서, 하나 이상의 메모리 다이(212)와 동일한 메모리 디바이스(210)(예를 들어, 착탈식 저장 카드 또는 패키지)에 제어기(244)가 포함된다. 라인들(232)을 통해 호스트와 제어기(244) 사이에서 그리고 라인들(234)을 통해 제어기와 하나 이상의 메모리 다이(212) 사이에서 커맨드들 및 데이터가 전송된다. 일 구현은 다수의 칩들(212)을 포함할 수 있다.
다이 제어기(220)는, 일 실시예에서, 메모리 어레이(200) 상의 메모리 동작들을 수행하기 위해 판독/기입 회로들(230A/230B)과 협력한다. 다이 제어기(220)는, 특정 실시예들에서, 동적 스트로브 컴포넌트(150), 상태 머신(222), 및 온-칩 어드레스 디코더(224)를 포함한다. 일 실시예에서, 상태 머신(222)은 동적 스트로브 컴포넌트(150)의 적어도 일부를 포함한다. 추가의 실시예에서, 제어기(244)는 동적 스트로브 컴포넌트(150)의 적어도 일부를 포함한다. 다양한 실시예들에서, 하나 이상의 감지 블록들(250)은 동적 스트로브 컴포넌트(150)의 적어도 일부를 포함한다.
동적 스트로브 컴포넌트(150)는, 일 실시예에서, 데이터 전송을 용이하게 하기 위한 스트로브 신호를 생성하고, 스트로브 신호의 개시에 응답하여 피드백 신호를 수신하고, 피드백 신호에 기초하여 스트로브 신호의 지속기간을 제어하도록 구성된다.
상태 머신(222)은, 일 실시예에서, 메모리 동작들의 칩-레벨 제어를 제공한다. 온-칩 어드레스 디코더(224)는 호스트 또는 메모리 제어기에 의해 사용되는 어드레스와 디코더들(240A, 240B, 242A, 242B)에 의해 사용되는 하드웨어 어드레스 사이를 컨버팅하기 위한 어드레스 인터페이스를 제공한다. 특정 실시예들에서, 상태 머신(222)은 동적 스트로브 컴포넌트(150)의 실시예를 포함한다. 동적 스트로브 컴포넌트(150)는, 일부 실시예들에서, 노드에서의 전압을 임계 전압과 비교한다. 동적 스트로브 컴포넌트(150)는, 특정 실시예들에서, 디바이스 드라이버 내의 소프트웨어, 디바이스 제어기(244) 내의 하드웨어, 및/또는 다이 제어기(220) 및/또는 상태 머신(222) 내의 하드웨어로서 구체화된다.
일 실시예에서, 다이 제어기(220), 동적 스트로브 컴포넌트(150), 디코더 회로(224), 상태 머신 회로(222), 디코더 회로(242A), 디코더 회로(242B), 디코더 회로(240A), 디코더 회로(240B), 판독/기입 회로들(230A), 판독/기입 회로들(230B), 및/또는 제어기(244) 중 하나 또는 임의의 조합은 하나 이상의 관리 회로들이라고 지칭될 수 있다.
도 2는 복수의 저장 요소들을 포함하는 NAND 스트링의 일 실시예를 도시한다. 도 2에 도시된 NAND 스트링은, 일부 실시예들에서, 제1 선택 트랜지스터(270)와 제2 선택 트랜지스터(272) 사이에 위치되고 직렬로 연결되는 4개의 트랜지스터들(260, 262, 264, 266)을 포함한다. 일부 실시예들에서, 트랜지스터(260, 262, 264, 266)는 제어 게이트 및 플로팅 게이트를 포함한다. 제어 게이트(290, 292, 294, 296)는, 일 실시예에서, 워드 라인에 연결되거나, 또는 그의 일부를 포함한다. 추가의 실시예에서, 트랜지스터(260, 262, 264, 266)는, 메모리 셀이라고도 또한 지칭되는, 저장 요소, 저장 셀 등이다. 일부 실시예들에서, 저장 요소는 다수의 트랜지스터들(260, 262, 264, 266)을 포함할 수 있다.
제1 선택 트랜지스터(270)는, 일부 실시예들에서, 드레인 선택 게이트(SGD)를 통해 NAND 스트링 커넥션을 비트 라인(280)에 게이팅/연결한다. 제2 선택 트랜지스터(272)는, 특정 실시예들에서 소스 선택 게이트(SGS)를 통해 NAND 스트링 커넥션을 소스 라인(282)에 게이팅/연결한다. 제1 선택 트랜지스터(270)는, 추가의 실시예에서, 대응하는 선택 게이트(286)에 전압을 인가함으로써 제어된다. 제2 선택 트랜지스터(272)는, 일부 실시예들에서, 대응하는 선택 게이트(288)에 전압을 인가함으로써 제어된다.
도 2에 도시된 바와 같이, 소스 라인(282)은, 일 실시예에서, NAND 스트링 내의 각각의 트랜지스터/저장 셀(260, 262, 264, 266)의 소스들에 연결된다. NAND 스트링은, 일부 실시예들에서, 프로그래밍된 일부 저장 요소들(260, 262, 264, 266) 및 프로그래밍되지 않은 일부 저장 요소들(260, 262, 264, 266)을 포함할 수 있다. 하기에 더 상세히 기술되는 바와 같이, 동적 스트로브 컴포넌트(150)는 저장 요소들(260, 262, 264, 266)에 대한 데이터를 감지하기 위한 스트로브 신호(예를 들어, 판독 전압, 판독 전류, 및/또는 다른 판독 레벨)의 지속기간을 제어한다. 스트로브 신호의 지속기간은 저장 요소들(260, 262, 264, 266)에 대한 데이터를 감지하는 데 사용되는 노드에서의 전압에 기초하여 제어될 수 있다.
도 3은 복수의 NAND 스트링들(320, 340, 360, 380)을 도시하는 회로 다이어그램이다. NAND 구조체를 사용하는 플래시 메모리 시스템을 위한 아키텍처는 몇몇 NAND 스트링들(320, 340, 360, 380)을 포함할 수 있다. 예를 들어, 도 3은 다수의 NAND 스트링들(320, 340, 360, 380)을 포함하는 메모리 어레이(200) 내의 NAND 스트링들(320, 340, 360, 380)을 예시한다. 도시된 실시예에서, 각각의 NAND 스트링(320, 340, 360, 380)은 드레인 선택 트랜지스터들(322, 342, 362, 382), 소스 선택 트랜지스터들(327, 347, 367, 387), 및 저장 요소들(323 내지 326, 343 내지 346, 363 내지 366, 383 내지 386)을 포함한다. 단순화를 위해 NAND 스트링(320, 340, 360, 380) 당 4개의 저장 요소들(323 내지 326, 343 내지 346, 363 내지 366, 383 내지 386)이 예시되지만, 일부 NAND 스트링들(320, 340, 360, 380)은 임의의 수의 저장 요소들, 예를 들어, 32개, 64개 등의 저장 요소들을 포함할 수 있다.
NAND 스트링들(320, 340, 360, 380)은, 일 실시예에서, 소스 선택 트랜지스터들(327, 347, 367, 387)에 의해 소스 라인(319)에 연결된다. 선택 라인(SGS)은 소스측 선택 트랜지스터들을 제어하는 데 사용될 수 있다. 다양한 NAND 스트링들(320, 340, 360, 380)은, 일 실시예에서, 드레인 선택 트랜지스터들(322, 342, 362, 382)에 의해 비트 라인들(321, 341, 361, 381)에 연결된다. 드레인 선택 트랜지스터들(322, 342, 362, 382)은 드레인 선택 라인(SGD)에 의해 제어될 수 있다. 일부 실시예들에서, 선택 라인들은 NAND 스트링들(320, 340, 360, 380) 간에서 반드시 공통될 필요는 없다; 즉, 상이한 선택 라인들이 상이한 NAND 스트링들(320, 340, 360, 380)에 제공될 수 있다.
상술된 바와 같이, 각각의 워드 라인(WL0 내지 WLn)은 하나 이상의 저장 요소들(323 내지 383, 324 내지 384, 325 내지 385, 326 내지 386)을 포함한다. 도시된 실시예에서, 각각의 비트 라인(321, 341, 361, 381) 및 개별 NAND 스트링(320, 340, 360, 380)은 메모리 어레이(200), 저장 블록, 소거 블록 등의 컬럼들을 포함한다. 워드 라인들(WL0 내지 WLn)은, 일부 실시예들에서, 메모리 어레이(200), 저장 블록, 소거 블록 등의 로우들을 포함한다. 각각의 워드 라인(WL0 내지 WLn)은, 일부 실시예들에서, 로우 내의 각각의 저장 요소(323 내지 383, 324 내지 384, 325 내지 385, 326 내지 386)의 제어 게이트들을 연결한다. 대안적으로, 제어 게이트들은 워드 라인들(WL0 내지 WLn) 자체에 의해 제공될 수 있다. 일부 실시예들에서, 워드 라인(WL0 내지 WLn)은 수십, 수백, 수천, 수백만 등의 저장 요소들(323 내지 383, 324 내지 384, 325 내지 385, 326 내지 386)을 포함할 수 있다.
일 실시예에서, 각각의 저장 요소(323 내지 326, 343 내지 346, 363 내지 366, 383 내지 386)는 데이터를 저장하도록 구성된다. 예를 들어, 1비트의 디지털 데이터를 저장할 때, 각각의 저장 요소(323 내지 326, 343 내지 346, 363 내지 366, 383 내지 386)의 가능한 임계 전압들("VTH")의 범위는 논리 데이터 "1" 및 "0"이 할당된 2개의 범위들로 분할될 수 있다. NAND 타입 플래시 메모리의 일례에서, 저장 요소들(323 내지 326, 343 내지 346, 363 내지 366, 383 내지 386)이 소거된 후에 VTH는 네거티브이고, 로직 "1"로서 정의될 수 있다. 일 실시예에서, 프로그램 동작 후의 VTH는 포지티브이고 로직 "0"으로서 정의된다.
VTH가 네거티브이고 판독이 시도될 때, 일부 실시예들에서, 저장 요소들(323 내지 326, 343 내지 346, 363 내지 366, 383 내지 386)은 턴온되어 로직 "1"이 저장되고 있음을 나타낼 것이다. VTH가 포지티브이고 판독 동작이 시도될 때, 추가의 실시예에서, 저장 요소는 턴온되지 않을 것이고, 이는 로직 "0"이 저장됨을 나타낸다. 각각의 저장 요소(323 내지 383, 324 내지 384, 325 내지 385, 326 내지 386)는 또한 다수의 레벨들의 정보, 예를 들어, 다수 비트들의 디지털 데이터를 저장할 수 있다. 그러한 실시예에서, VTH 값의 범위는 데이터의 레벨들의 수로 분할된다. 예를 들어, 4개의 레벨들의 정보가 각각의 저장 요소(323 내지 326, 343 내지 346, 363 내지 366, 383 내지 386)에 저장될 수 있는 경우, 데이터 값들 "11", "10", "01", 및 "00"으로 할당된 4개의 VTH 범위들이 있을 것이다.
NAND 타입 메모리의 일례에서, 소거 동작 후의 VTH는 네거티브일 수 있고 "11"로서 정의될 수 있다. 포지티브의 VTH 값들은 "10", "01", 및 "00"의 상태들에 사용될 수 있다. 일 실시예에서, 저장 요소들(323 내지 326, 343 내지 346, 363 내지 366, 383 내지 386)에 프로그래밍된 데이터와 저장 요소들(323 내지 326, 343 내지 346, 363 내지 366, 383 내지 386)의 임계 전압 범위들 사이의 특정 관계는, 저장 요소들(323 내지 326, 343 내지 346, 363 내지 366, 383 내지 386)에 대해 채택된 데이터 인코딩 방식에 좌우된다.
일부 실시예들에서, 저장 요소들(323 내지 326, 343 내지 346, 363 내지 366, 383 내지 386) 상의 데이터를 감지하는 데 사용되는 스트로브 신호의 지속기간은 필요한 것보다 더 길어서 과도한 감지 시간, 증가된 전력 소비, 및/또는 감소된 감지 정확도를 초래할 수 있다. 그러한 실시예에서, 동적 스트로브 컴포넌트(150)는 스트로브 신호의 개시로부터 야기되는 피드백에 기초하여 저장 요소들(323 내지 326, 343 내지 346, 363 내지 366, 383 내지 386) 상의 데이터를 감지하는 데 사용되는 스트로브 신호의 지속기간을 제어할 수 있다.
도 4는 3D, 수직 NAND 플래시 메모리 구조체(429) 또는 스트링(429)의 단면도의 일 실시예를 예시한다. 일 실시예에서, 수직 컬럼(432)은 4개의 층들을 둘러싸고 있고 이들을 포함한다; 그러나, 다른 실시예들에서는 4개보다 더 많거나 더 적은 층들이 포함될 수 있고 다른 형상들이 사용될 수 있다(예를 들어, "I" 형상 대신에 "U" 형상 등). 일 실시예에서, 수직 컬럼(432)은 SiO2와 같은 유전체로 이루어지는 내측 코어 층(470)을 포함한다. 다른 재료들이 또한 사용될 수 있다. 주변 내측 코어(470)는 폴리실리콘 채널(471)이다. 폴리실리콘 이외의 재료들이 또한 사용될 수 있다. 그것은 비트 라인에 연결하는 채널(471)이라는 것에 유의한다. 주변 채널(471)은 터널링 유전체(472)이다. 일 실시예에서, 터널링 유전체(472)는 ONO 구조체를 갖는다. 주변 터널링 유전체(472)는 (예를 들어) 실리콘 질화물과 같은 공유된 전하 트래핑 층(473)이다. 다른 재료들 및 구조체들이 또한 사용될 수 있다. 본 명세서에서 기술되는 기술은 임의의 특정 재료 또는 구조체로 제한되지 않는다.
도 4는 유전체 층들(DLL49, DLL50, DLL51, DLL52 및 DLL53)뿐만 아니라, 워드 라인 층들(WLL43, WLL44, WLL45, WLL46, 및 WLL47)을 도시한다. 워드 라인 층들 각각은 블로킹 산화물(SiO2) 층(478)에 의해 둘러싸인 알루미늄 산화물 층(477)에 의해 둘러싸인 워드 라인 영역(476)을 포함한다. 워드 라인 층들과 수직 컬럼의 물리적 상호작용은 메모리 셀들을 형성한다. 따라서, 메모리 셀은, 일 실시예에서, 채널(471), 터널링 유전체(472), 전하 트래핑 층(473)(예를 들어, 다른 메모리 셀과 공유됨), 블로킹 산화물 층(478), 알루미늄 산화물 층(477) 및 워드 라인 영역(476)을 포함한다. 일부 실시예들에서, 블로킹 산화물 층(478) 및 알루미늄 산화물 층(477)은 절연 특성들을 갖는 재료의 단일 층으로 또는 절연 특성들을 갖는 상이한 재료의 2개 초과의 층들로 대체될 수 있다. 게다가, 사용된 재료들은 실리콘 이산화물(SiO2) 또는 알루미늄 산화물로 제한되지 않는다. 예를 들어, 워드 라인 층(WLL47) 및 수직 컬럼(432)의 일부는 메모리 셀(MC1)을 포함한다. 워드 라인 층(WLL46) 및 수직 컬럼(432)의 일부는 메모리 셀(MC2)을 포함한다. 워드 라인 층(WLL45) 및 수직 컬럼(432)의 일부는 메모리 셀(MC3)을 포함한다. 워드 라인 층(WLL44) 및 수직 컬럼(432)의 일부는 메모리 셀(MC4)을 포함한다. 워드 라인 층(WLL43) 및 수직 컬럼(432)의 일부는 메모리 셀(MC5)을 포함한다. 다른 아키텍처들에서, 메모리 셀은 상이한 구조체를 가질 수 있다; 그러나, 메모리 셀은 여전히 저장 유닛일 것이다.
메모리 셀이 프로그래밍될 때, 전자들은 메모리 셀과 연관되는 전하 트래핑 층(473)의 일부에 저장된다. 이러한 전자들은 워드 라인 영역(476) 상의 적절한 전압에 응답하여 터널링 유전체(472)를 통해 채널(471)로부터 전하 트래핑 층(473)으로 인출된다. 메모리 셀의 임계 전압(Vth)은 저장된 전하량에 비례하여 증가된다. 일 실시예에서, 전하 트래핑 층으로의 전자들의 파울러-노드하임 터널링(Fowler-Nordheim tunneling)을 통해 프로그래밍이 달성된다. 소거 동작 동안, 전자들이 채널로 되돌아가거나 정공들이 전하 트래핑 층에 주입되어 전자들과 재결합한다. 일 실시예에서, 게이트 유도 드레인 누설(GIDL)과 같은 물리적 메커니즘을 통해 전하 트래핑 층으로의 정공 주입을 사용하여 소거가 달성된다.
상이한 비트 라인들 상의 상이한 메모리 구조체들(429)(예를 들어, 상이한 NAND 스트링들(429)) 내의 동일한 위치 또는 포지션에 있는 저장 셀들은, 특정 실시예들에서, 동일한 워드 라인 상에 있을 수 있다. 각각의 워드 라인은 셀 당 1비트의 데이터가 저장될 때(SLC)와 같이 1페이지의 데이터를; 셀 당 2비트들의 데이터가 저장될 때(MLC)와 같이 2페이지들의 데이터를; 셀 당 3비트들의 데이터가 저장될 때(TLC)와 같이 3페이지들의 데이터를; 셀 당 4비트들의 데이터가 저장될 때(QLC)와 같이 4페이지들의 데이터를; 또는 다른 수의 페이지들의 데이터를 저장할 수 있다.
도시된 실시예에서, 수직의 3D NAND 플래시 메모리 구조체(429)는 "I" 형상의 메모리 구조체(429)를 포함한다. 다른 실시예들에서, 수직의 3D NAND 플래시 메모리 구조체(429)는 "U" 형상의 구조체를 포함할 수 있거나, 또는 다른 수직 및/또는 적층 아키텍처를 가질 수 있다. 특정 실시예들에서, 4개의 세트들의 스트링들(429)(예를 들어, 4세트들의 48개의 워드 라인들, 또는 다른 미리 정의된 수의 워드 라인들)이 소거 블록을 형성할 수 있는 한편, 다른 실시예들에서는, 4개보다 더 적거나 더 많은 세트들의 스트링들(429)이 소거 블록을 형성할 수 있다. 이해될 수 있는 바와 같이, 임의의 적합한 수의 저장 셀들이 단일 스트링(429)의 일부일 수 있다. 일 실시예에서, 단일 스트링(429)은 48개의 저장 셀들을 포함한다.
도 5는 동적 스트로브 타이밍을 사용할 수 있는 회로부(500)의 일 실시예를 예시하는 개략적인 블록 다이어그램이다. 특정 실시예들에서, 회로부(500)는 비휘발성 메모리 디바이스(120)의 감지 증폭기를 위한 회로부의 일부일 수 있다. 일부 실시예들에서, 회로부(500)의 일부는 감지 증폭기의 일부이고, 회로부(500)의 일부는 감지 증폭기의 외측에(예를 들어, 그 옆에, 그에 인접하게) 있다. 예를 들어, 검출 블록은 감지 증폭기 옆에 있을 수 있지만, 각각의 감지 증폭기에 대한 검출 블록을 복제하는 일 없이, 다수의 감지 증폭기들을 갖는 전체 평면, 전체 다이 등에 사용될 수 있다.
회로부(500)는 노드(504)를 전압("VLOP")으로 구동하는 노드 드라이버(502)를 포함한다. 노드 드라이버(502)는 노드(504)를 초기 전압과 같은 임의의 적합한 VLOP로 구동할 수 있다. 예를 들어, 일 실시예에서, 노드 드라이버(502)는 노드(504)를 대략 0.0, 0.1, 0.2, 0.3, 0.4, 0.5, 또는 0.6볼트의 VLOP로 구동할 수 있다. 일부 실시예들에서, 노드 드라이버(502)는 노드(504)를 0.0 내지 0.5볼트의 범위의 VLOP로 구동할 수 있다. 용어 "초기 전압"은 방법 또는 절차의 시작 시에 디바이스 또는 노드에 대한 전압 설정, 방법 또는 절차의 시작 시에 디바이스 또는 노드에 대한 첫 번째 전압 설정, 동작 동안 디바이스 또는 노드에 대한 전압 변화, 및/또는 방법 또는 절차 동안 디바이스 또는 노드에 대한 첫 번째 전압 설정을 의미할 수 있다. 예를 들어, 일 실시예에서, 노드(504)를 초기 전압으로 구동하는 것은 노드(504)의 전압을 대략 0.0볼트로부터 대략 0.3볼트의 초기 전압으로 변화시키는 것을 포함할 수 있다. 다른 예로서, 노드(504)를 초기 전압으로 구동하는 것은 노드(504)의 전압을 임의의 이전 전압으로부터 대략 0.4볼트로 설정하는 것을 포함할 수 있다. 초기 전압에서의 노드(504)로, 회로부(500)는 스트로빙을 위해 인에이블될 수 있다. VLOP는 임의의 적합한 목적을 위해 사용될 수 있다. 예를 들어, VLOP는 (본 명세서에서 기술되는 바와 같은) 소스 바이어스 감지를 위해 사용될 수 있다. 다른 예로서, 소스 바이어스 감지가 사용되지 않을 때 VLOP는 VSS로 설정될 수 있다. 추가의 예로서, VLOP는 SEN의 Vt 트래킹 등을 위해 dc 전압(예를 들어, 대략 0.2볼트)으로 바이어싱될 수 있다.
예시된 바와 같이, 노드(504)는 감지("SEN") 트랜지스터(506)의 소스/드레인 및 로컬 버스("LBUS") 트랜지스터(508)의 소스/드레인에 공통된다. 따라서, VLOP는 SEN 트랜지스터(506)의 소스/드레인 및 LBUS 트랜지스터(508)의 소스/드레인에 공통된다.
회로부(500)의 동작 동안, LBUS 프리차지("LPC") 트랜지스터(510)는 제1 LPC 게이트 신호에 의해 활성화될 수 있고 LBUS 스위치("LSW") 트랜지스터(512)는 제1 LSW 게이트 신호에 의해 활성화되어 감지 버스("SBUS")를 프리차지할 수 있다. LPC 트랜지스터(510)는 제2 LPC 게이트 신호에 의해 활성화될 수 있고 LSW 트랜지스터(512)는 제2 LSW 게이트 신호에 의해 활성화되어 LBUS를 프리차지할 수 있다. LPC 트랜지스터(510) 및 LSW 트랜지스터(512)의 적절한 활성화 시에, LBUS 신호는 하나 이상의 데이터 래치들(514)에 의한 저장을 위해 하나 이상의 데이터 래치들(514)에 공급된다. 더욱이, 스트로브("STB") 인에이블링 트랜지스터(516)는 스트로브 드라이버(518)에 의해 생성된 STB 게이트 신호(예를 들어, 스트로브 신호)에 의해 활성화된다. STB 게이트 신호는 비휘발성 메모리 디바이스(120)의 메모리 셀들의 판독을 용이하게 할 수 있다. STB 인에이블링 트랜지스터(516)는 스트로빙을 위해 회로부(500)를 인에이블시키는 것을 용이하게 하는 임의의 타입의 트랜지스터일 수 있다. 예를 들어, STB 인에이블링 트랜지스터(516)는 바이폴라 접합 트랜지스터, 전계 효과 트랜지스터, 접합 전계 효과 트랜지스터, 금속 산화물 전계 효과 트랜지스터, 또는 다른 타입의 트랜지스터일 수 있다.
스트로브 드라이버(518)는 비휘발성 메모리 디바이스(120)에서의 데이터를 감지하기 위해 회로부(500)를 활성화시키기 위해 스트로빙이 발생하는 지속기간을 결정하도록 STB 게이트 신호의 지속기간을 제어한다. 일부 실시예들에서, 스트로브 드라이버(518)는 스트로브 드라이버(518)가 STB 게이트 신호를 언제 시작 및/또는 종료할지를 결정하는 것을 용이하게 하기 위해 피드백을 스트로브 드라이버(518)에 제공하는 제어 신호를 수신할 수 있다.
회로부(500)의 동작은 도 6과 관련하여 하기에 기술된다. 도 6은 동적 스트로브 타이밍을 사용할 수 있는 회로부(500)에 대한 신호 타이밍(600)의 일 실시예를 예시하는 타이밍 다이어그램이다. 구체적으로는, 회로부(500)의 동작 동안, 제1 시간(602)에서 노드 드라이버(502)는 노드(504)를 VLOP(예를 들어, 0.3볼트와 같은 초기 전압)로 구동한다. 제2 시간(604)에서, 제1 LPC 전압은 LPC 트랜지스터(510)의 게이트에 공급되고 제1 LSW 전압은 LSW 트랜지스터(512)의 게이트에 공급되어 SBUS를 프리차지하는 것을 용이하게 한다. 제1 LPC 전압은, 감지 증폭기 공급 전압("VDDSA")과 같은, SBUS를 프리차지하는 것을 용이하게 하는 임의의 적합한 전압일 수 있다. 더욱이, 제1 LSW 전압은, 공급 전압("VDD")과 같은, SBUS를 프리차지하는 것을 용이하게 하는 임의의 적합한 전압일 수 있다.
제3 시간(606)에서, 제2 LPC 전압은 LPC 트랜지스터(510)의 게이트에 공급되고 제2 LSW 전압은 LSW 트랜지스터(512)의 게이트에 공급되어 LBUS를 프리차지하는 것을 용이하게 한다. 제2 LPC 전압은, VDDSA보다 더 큰 전압과 같은, LBUS를 프리차지하는 것을 용이하게 하는 임의의 적합한 전압일 수 있다. 더욱이, 제2 LSW 전압은, VDD보다 더 큰 전압과 같은, LBUS를 프리차지하는 것을 용이하게 하는 임의의 적합한 전압일 수 있다. 일부 실시예들에서, SBUS 및 LBUS는 동일한 시간(예를 들어, 제2 시간(604) 및/또는 제3 시간(606))에 프리차지된다. 다른 실시예들에서, SBUS 및 LBUS는 상이한 시간들에서 프리차지될 수 있다.
제4 시간(608)에서, 제3 LPC 전압은 LPC 트랜지스터(510)의 게이트에 공급되고 제3 LSW 전압은 LSW 트랜지스터(512)의 게이트에 공급되어 프리차지하는 것을 완료한다. 제3 LPC 전압 및 제3 LSW 전압은 각각 프리차지하는 것을 종료시키는 임의의 적합한 전압일 수 있다. 일 실시예에서, 제3 LPC 전압 및 제3 LSW 전압은 각각 소스 공급 전압("VSS")일 수 있다.
제5 시간(610)에서, 제2 LSW 전압이 LSW 트랜지스터(512)의 게이트에 공급되는 것 그리고 스트로브 전압이 STB 인에이블링 트랜지스터(516)의 게이트에 공급되는 것에 응답하여 스트로빙이 개시된다. 스트로브 전압은 스트로빙을 개시하는 임의의 적합한 전압일 수 있다. 스트로브 전압이 STB 트랜지스터(516)의 게이트에 공급되는 것에 응답하여, 과도 전압(612)이 노드(504)에서 발생하여 VLOP가 변경된다.
과도 전압(612)은 SEN 트랜지스터(506) 및 LBUS 트랜지스터(508)의 방전에 응답하여 노드(504)에서 발생한다. 과도 전압(612)은 제5 시간(610)에서 시작하여, 피크 전압으로 증가한 후에, VLOP가 제1 시간(602)에서 설정된 초기 전압으로 복귀하도록 감소한다. 특정 실시예들에서, 과도 전압(612)은 트로프 전압(trough voltage)으로 감소한 후에, VLOP가 제1 시간(602)에서 설정된 초기 전압으로 복귀하도록 증가할 수 있다.
제6 시간(614)에서, LSW 트랜지스터(512)의 게이트에 제2 LSW 전압을 더 이상 공급하지 않는 것 그리고 STB 인에이블링 트랜지스터(516)의 게이트에 스트로브 전압을 더 이상 공급하지 않는 것에 응답하여 스트로빙이 종료된다. 제5 시간(610)과 제6 시간(614) 사이의 스트로빙의 지속기간은 피드백 신호, 스트로브 드라이버(518)의 고정된 설정치 등과 같은 다양한 트리거들에 기초하여 변할 수 있다. 일부 실시예들에서, 과도 전압(612)은 STB 인에이블링 트랜지스터(516)의 게이트에 공급되는 스트로브 전압의 지속기간을 결정하여 스트로브 타이밍을 동적으로 제어하는 데 사용될 수 있다.
도 7은 동적 스트로브 컴포넌트(150)의 일 실시예를 도시한다. 동적 스트로브 컴포넌트(150)는 도 1a, 도 1b, 도 2, 및/또는 도 3과 관련하여 상술된 동적 스트로브 컴포넌트(150)와 실질적으로 유사할 수 있다. 일반적으로, 상술된 바와 같이, 동적 스트로브 컴포넌트(150)는 데이터 전송을 용이하게 하기 위한 스트로브 신호를 생성하고, 스트로브 신호의 개시에 응답하여 피드백 신호를 수신하고, 피드백 신호에 기초하여 스트로브 신호의 지속기간을 제어한다. 도시된 실시예에서, 동적 스트로브 컴포넌트(150)는 스트로브 생성 모듈(702), 피드백 모니터 모듈(704), 및 지속기간 제어 모듈(706)을 포함한다.
다양한 실시예들에서, 스트로브 생성 모듈(702)은 데이터 전송(예를 들어, 데이터의 판독, 기입, 및/또는 검증)을 용이하게 하기 위한 스트로브 신호를 생성한다. 본 명세서에서 사용되는 바와 같이, "스트로브 신호"는 이벤트가 발생하는 타이밍 윈도우를 제공하는 임의의 신호 및/또는 데이터 또는 다른 신호들을 확인하는 데 사용되는 임의의 신호를 지칭할 수 있다. 특정 실시예들에서, 스트로브 생성 모듈(702)은 데이터 판독 프로세스, 데이터 기입 프로세스, 및/또는 데이터 검증 프로세스 동안 데이터를 감지하기 위해 스트로브 신호를 생성한다. 일부 실시예들에서, 스트로브 생성 모듈(702)은 디폴트 지속기간에 기초하여 미리 결정된 지속기간에 대해 스트로브 신호를 생성한다. 스트로브 신호를 생성하는 것은 스트로브 인에이블 신호를 출력하는 것, 전압을 출력하는 것, 펄스를 출력하는 것 등을 포함할 수 있다.
특정 실시예들에서, 스트로브 생성 모듈(702)은 디폴트 지속기간에 기초하여 스트로브 신호를 종료(예컨대, 종결)시킨다. 다양한 실시예들에서, 디폴트 지속기간은 특정 회로를 스트로빙하기 위한 최대 지속기간일 수 있다. 예를 들어, 최대 지속기간은 대략 350ns 또는 700ns일 수 있다. 일 실시예에서, 스트로브 생성 모듈(702)은 STB 인에이블링 트랜지스터(516)와 같은 STB 트랜지스터의 게이트에 공급되는 스트로브 신호를 생성할 수 있다.
특정 실시예들에서, 피드백 모니터 모듈(704)은 스트로브 신호의 개시에 응답하여 피드백 신호를 수신한다. 피드백 신호는 스트로브 신호가 언제 종료되어야 하는지를 나타내는 데 유용한 임의의 적합한 신호일 수 있다. 스트로브 신호의 개시는 스트로브 신호의 시작, 스트로브 신호의 전압이 미리 결정된 전압을 통과하는 것 등을 지칭할 수 있다. 일부 실시예들에서, 피드백 신호는 다수의 트랜지스터들에 공통된 노드에서의 전압의 변화에 응답하여 생성된다. 특정 실시예들에서, 다수의 트랜지스터들에 공통된 노드는 SEN 트랜지스터(506) 및 LBUS 트랜지스터(508)에 공통된 노드(504)일 수 있다. 다양한 실시예들에서, 다수의 트랜지스터들에 공통된 노드에서의 전압의 변화는 스트로브 신호의 개시로부터 야기된다. 일 실시예에서, 노드에서의 전압의 변화는 노드에서의 전압을 초기 전압으로부터 과도 전압으로 변화시킨다. 그러한 실시예에서, 과도 전압은 스트로브 신호의 개시 시에 스파이크가 발생(예를 들어, 피크 전압으로 증가, 트로프 전압으로부터 감소)되고 스파이크로부터 초기 전압을 향해 전이한다. 특정 실시예들에서, 피드백 신호는 과도 전압에 의해 생성될 수 있거나 및/또는 과도 전압일 수 있다.
노드(504)는 다수의 목적들을 위해 사용될 수 있다는 것에 유의해야 한다. 구체적으로는, 노드(504)는 SEN 트랜지스터(506) 및 LBUS 트랜지스터(508)의 소스/드레인에 공통 전압을 제공하는 데 사용될 수 있다. 게다가, 노드(504)는 초기 전압으로부터 과도 전압으로의 노드에서의 전압의 변화로 인해 피드백 신호를 제공하는 데 사용될 수 있다. 노드에서의 전압의 변화는, 일 실시예에서, 노드(504)에 있는 과도 전압(612)을 통해 도 6에 예시된다.
일부 실시예들에서, 지속기간 제어 모듈(706)은 피드백 신호에 기초하여 스트로브 신호의 지속기간을 제어한다. 스트로브 신호의 지속기간은 스트로브 신호가 지속되는 시간 길이일 수 있다. 스트로브 신호의 지속기간을 제어하는 것은 스트로브 신호를 개시하는 것, 스트로브 신호를 종료시키는 것, 및/또는 스트로브 신호에 대한 시간 길이를 결정하는 것을 의미할 수 있다. 일 실시예에서, 지속기간 제어 모듈(706)은 피드백 신호가 바이어스 신호에 기초하는 임계치를 충족시키는 것에 응답하여 스트로브 신호의 지속기간을 제어한다. 임계치를 충족시키는 것은 임계치보다 더 높은 것, 임계치보다 더 낮은 것, 임계치에 도달하는 것, 및/또는 임계치를 통과하는 것을 의미할 수 있다. 예를 들어, 일 실시예에서, 지속기간 제어 모듈(706)은 노드(504)에서의 VLOP가 임계치(예를 들어, 임계 전압, 바이어스 전압)보다 더 큰 것에 응답하여 스트로브 신호가 계속되도록 제어한다. 다른 예로서, 일 실시예에서, 지속기간 제어 모듈(706)은 노드(504)에서의 VLOP가 임계치보다 작은 것에 응답하여 스트로브 신호가 종료(예를 들어, 종결)되도록 제어한다. 바이어스 신호는 스트로브 신호가 언제 시작 및/또는 종료되어야 하는지를 결정하는 데 유용한 임의의 적합한 신호일 수 있다. 다양한 실시예들에서, 바이어스 신호는 스트로브 신호가 종료되어야 하는지 여부를 결정하기 위해 VLOP와의 비교를 위한 임계치로서 사용될 수 있다. 일부 실시예들에서, 스트로브 신호의 지속기간을 제어함으로써, 스트로브 신호는 디폴트 지속기간과 비교하여 감소될 수 있다. 예를 들어, 스트로브 신호는 대략 10%, 20%, 50%, 70%, 80%, 또는 90%만큼 감소될 수 있다. 스트로브 신호의 길이를 감소시킴으로써, 감지 증폭기 회로의 감지 정확도가 증가될 수 있다.
도 8로 돌아가면, 동적 스트로브 컴포넌트(150)의 추가의 실시예가 예시된다. 동적 스트로브 컴포넌트(150)는 도 1a, 도 1b, 도 2, 도 3, 및/또는 도 7과 관련하여 상술된 동적 스트로브 컴포넌트(150)와 실질적으로 유사할 수 있다. 도시된 실시예에서, 동적 스트로브 컴포넌트(150)는 스트로브 생성 모듈(702), 피드백 모니터 모듈(704), 및 지속기간 제어 모듈(706)을 포함하고, 전압 모니터 모듈(802), 임계치 비교 모듈(804), 및 스트로브 종결 모듈(806)을 더 포함한다.
일 실시예에서, 전압 모니터 모듈(802)은 피드백 신호의 크기를 모니터링하고 피드백 신호의 크기가 임계치를 가로지르는 것에 응답하여 스트로브 신호를 생성하는 것을 중단하는 전압 모니터를 포함할 수 있다. 임계치는 피드백 신호가 임계치에 도달할 때 스트로브 신호의 생성을 중단하는 시간을 식별하기 위해 미리 결정되는 값일 수 있다. 예를 들어, 일 실시예에서, 전압 모니터 모듈(802)은 VLOP의 크기를 모니터링할 수 있고 VLOP의 크기가 임계치(예를 들어, 바이어스 전압)를 가로지르는 것에 응답하여 스트로브 신호의 생성을 중단하도록 지속기간 제어 모듈(706)에게 지시할 수 있다. 본 명세서에서 사용되는 바와 같이, "임계치를 가로지르는 것"은 임계치를 통과하는 것, 임계치보다 더 낮은 것으로부터 임계치보다 더 높은 것으로 이동하는 것, 임계치보다 더 높은 것으로부터 임계치보다 더 낮은 것으로 이동하는 것 등을 의미할 수 있다.
특정 실시예들에서, 임계치 비교 모듈(804)은 피드백 신호를 바이어스 신호와 비교하는 비교기를 포함한다. 일부 실시예들에서, 비교기는 스트로브 신호의 지속기간을 제어하기 위한 제어 신호를 출력할 수 있다. 예를 들어, 일 실시예에서, 비교기는 피드백 신호가 바이어스 신호에 기초하는 임계치를 충족시키는 것에 응답하여 스트로브 신호가 계속되도록 지시하기 위한 제어 신호를 출력할 수 있다. 다른 예로서, 비교기는 피드백 신호가 바이어스 신호에 기초하는 임계치를 충족시키지 못하는 것에 응답하여 스트로브 신호가 종료되도록 지시하기 위한 제어 신호를 출력할 수 있다. 일부 실시예들에서, 피드백 신호가 임계치와 동일한 경우 임계치가 충족될 수 있다. 대조적으로, 다양한 실시예들에서, 피드백 신호가 임계치보다 더 크거나 더 작은 경우 임계치가 충족되지 않을 수도 있다. 특정 실시예들에서, 스트로브 종결 모듈(806)은 스트로브 드라이버(예를 들어, 스트로브 드라이버(518))에게 스트로브 신호를 종료시키도록 지시할 수 있다. 예를 들어, 스트로브 종결 모듈(806)은 스트로브 드라이버에게 스트로브 신호를 종료시키도록 지시하는 데 사용되는 제어 신호를 출력할 수 있다.
도 9는 동적 스트로브 타이밍을 사용하는 회로부(900)의 일 실시예를 예시하는 개략적인 블록 다이어그램이다. 회로부(900)는 비교기(902)가 추가된 도 5의 회로부(500)와 실질적으로 유사할 수 있다. 일부 실시예들에서, 회로부(900)의 일부는 감지 증폭기의 일부이고, 회로부(900)의 일부는 감지 증폭기의 외측에(예를 들어, 그 옆에, 그에 인접하게) 있다. 예를 들어, 일 실시예에서, 비교기(902)는 감지 증폭기의 일부인 한편, 다른 실시예에서는, 비교기(902)는 감지 증폭기의 외측에 포지셔닝된다. 특정 실시예들에서, 다수의 감지 증폭기들에 대해(예를 들어, 회로부를 불필요하게 복제하지 않도록, 전체 평면, 전체 다이, 전체 칩 등에 대해) 단지 하나의 비교기(902)만이 있을 수 있다. 비교기(902)는 2개의 입력들을 비교하는 것 그리고 2개의 입력들 사이의 비교에 기초하여 출력을 생성하는 것이 가능한 임의의 적합한 타입의 디바이스일 수 있다. 예를 들어, 비교기(902)는 증폭기, 연산 증폭기, 로직 게이트, 로직 게이트들의 조합, 회로 등일 수 있다. 비교기(902)는 제1 입력(904) 및 제2 입력(906) 그리고 출력(908)을 포함한다. 출력(908)은 제1 입력(904)과 제2 입력(906) 사이의 비교의 결과로서 생성된다.
일 실시예에서, 제1 입력(904)은 노드(504)에 커플링되고 제2 입력(906)은 바이어스 전압에 연결된다. 바이어스 전압은 임의의 적합한 전압일 수 있다. 예를 들어, 바이어스 전압은 대략 0.0, 0.1, 0.2, 0.3, 또는 0.4볼트일 수 있다. 비교기(902)는 노드(504)에서의 VLOP가 바이어스 전압보다 더 큰지 여부를 결정한다. 더욱이, 비교기(902)는 출력(908)을 통해 제어 신호를 출력한다. 제어 신호는 스트로브 드라이버(512)에게 스트로브 신호를 계속 인가하도록 또는 스트로브 신호의 인가를 중단(예를 들어, 스트로브 신호를 종결)하도록 지시하는 것을 용이하게 하도록 스트로브 드라이버(512)에 커플링된다.
예를 들어, 일 실시예에서, VLOP가 바이어스 전압보다 더 큰 경우, 제어 신호는 스트로브 신호를 계속 공급하도록 스트로브 드라이버(512)에게 나타낼 수 있다. 대조적으로, 그러한 실시예에서, VLOP가 바이어스 전압보다 더 작은 경우, 제어 신호는 스트로브 신호를 공급하는 것을 종료하도록 스트로브 드라이버(512)에게 나타낼 수 있다. 다양한 실시예들에서, 제어 신호는 로직 로우(logic low), 로직 하이(logic high), "1", "0", 아날로그 신호, 및/또는 디지털 신호일 수 있다.
다른 실시예에서, VLOP가 바이어스 전압보다 더 작은 경우, 제어 신호는 스트로브 신호를 계속 공급하도록 스트로브 드라이버(512)에게 나타낼 수 있다. 추가로, 그러한 실시예에서, VLOP가 바이어스 전압보다 더 큰 경우, 제어 신호는 스트로브 신호를 공급하는 것을 종료하도록 스트로브 드라이버(512)에게 나타낼 수 있다.
회로부(900)의 동작은 도 10과 관련하여 하기에 기술된다. 도 10은 동적 스트로브 타이밍을 사용하는 회로부(900)에 대한 신호 타이밍(1000)의 일 실시예를 예시하는 타이밍 다이어그램이다. 구체적으로는, 회로부(900)의 동작 동안, 제1 시간(1002)에서 노드 드라이버(502)는 노드(504)를 VLOP(예를 들어, 0.3볼트와 같은 초기 전압)로 구동한다. 제2 시간(1004)에서, 제1 LPC 전압은 LPC 트랜지스터(510)의 게이트에 공급되고 제1 LSW 전압은 LSW 트랜지스터(512)의 게이트에 공급되어 SBUS를 프리차지하는 것을 용이하게 한다. 제1 LPC 전압은 VDDSA와 같은 임의의 적합한 전압일 수 있다. 더욱이, 제1 LSW 전압은 VDD와 같은 임의의 적합한 전압일 수 있다.
제3 시간(1006)에서, 제2 LPC 전압은 LPC 트랜지스터(510)의 게이트에 공급되고 제2 LSW 전압은 LSW 트랜지스터(512)의 게이트에 공급되어 LBUS를 프리차지하는 것을 용이하게 한다. 제2 LPC 전압은 VDDSA보다 더 큰 전압과 같은 임의의 적합한 전압일 수 있다. 더욱이, 제2 LSW 전압은 VDD보다 더 큰 전압과 같은 임의의 적합한 전압일 수 있다.
제4 시간(1008)에서, 제3 LPC 전압은 LPC 트랜지스터(510)의 게이트에 공급되고 제3 LSW 전압은 LSW 트랜지스터(512)의 게이트에 공급되어 프리차지하는 것을 완료한다. 제3 LPC 전압 및 제3 LSW 전압은 각각 임의의 적합한 전압일 수 있다. 일 실시예에서, 제3 LPC 전압 및 제3 LSW 전압은 각각 VSS일 수 있다.
제5 시간(1010)에서, 제2 LSW 전압이 LSW 트랜지스터(512)의 게이트에 공급되는 것 그리고 스트로브 전압이 STB 인에이블링 트랜지스터(516)의 게이트에 공급되는 것에 응답하여 스트로빙이 개시된다. 스트로브 전압은 임의의 적합한 전압일 수 있다. 스트로브 전압이 STB 트랜지스터(516)의 게이트에 공급되는 것에 응답하여, 과도 전압(1012)이 노드(504)에서 발생하여 VLOP가 변경된다.
제6 시간(1014)에서 VLOP는 바이어스 전압보다 더 높게 증가하여, 비교기(902)의 출력(908)에서의 제어 신호가 로직 하이로부터 로직 로우로 전이하게 초래한다.
제7 시간(1016)에서, VLOP는 바이어스 전압보다 더 낮게 강하하여, 비교기(902)의 출력(908)에서의 제어 신호가 로직 로우로부터 로직 하이로 전이하게 초래한다. 로직 로우로부터 로직 하이로의 이러한 전이는 스트로브 드라이버(518)에게 스트로빙을 종료시키도록 시그널링한다. 따라서, 제7 시간(1016)에서, LSW 트랜지스터(512)의 게이트에 제2 LSW 전압을 더 이상 공급하지 않는 것 그리고 STB 인에이블링 트랜지스터(516)의 게이트에 스트로브 전압을 더 이상 공급하지 않는 것에 응답하여 스트로빙이 종료된다. 제8 시간(1018)에서 과도 전압은 더 이상 노드(504) 상에 있지 않아서, VLOP가 제1 시간(1002)에 공급된 초기 전압으로 복귀하게 초래한다.
도 11은 동적 스트로브 타이밍을 위한 방법(1100)의 일 실시예를 도시한다. 방법(1100)은 스트로브 신호가 제공될 때마다 수행될 수 있다.
방법(1100)이 시작되고 피드백 모니터 모듈(704)은 스트로브 신호의 인가에 응답하여 노드에서의 전압 변화를 수신한다(1102). 노드에서의 전압 변화는 노드에서의 전압을 초기 전압으로부터 과도 전압으로 변화시킨다. 피드백 모니터 모듈(704)은 과도 전압을 바이어스 전압과 비교한다(1104). 지속기간 제어 모듈(706)은 과도 전압과 바이어스 전압 사이의 비교에 기초하여 스트로브 신호의 지속기간을 제어하고(1106), 방법(1100)은 종료된다.
일부 실시예들에서, 스트로브 생성 모듈(702)은 비휘발성 저장 셀들의 세트를 판독하기 위해 비전압 저장 셀들의 세트에 스트로브 신호를 인가한다. 다양한 실시예들에서, 지속기간 제어 모듈(706)은 과도 전압과 바이어스 전압 사이의 비교에 기초하여 스트로브 신호의 지속기간을 제어하는 제어 신호를 출력한다. 특정 실시예들에서, 지속기간 제어 모듈(706)은 과도 전압이 바이어스 전압보다 더 큰 것에 응답하여 스트로브 신호가 계속되도록 지시한다. 일부 실시예들에서, 스트로브 종결 모듈(806)은 과도 전압이 바이어스 전압보다 더 작은 것에 응답하여 스트로브 신호가 종료되도록 지시한다.
도 12는 동적 스트로브 타이밍을 위한 방법(1200)의 추가의 실시예를 예시하는 개략적인 흐름도 다이어그램이다. 방법(1200)이 시작되고, 스트로브 생성 모듈(702)은 비휘발성 저장 셀들의 세트를 판독하기 위해 비전압 저장 셀들의 세트에 스트로브 신호를 인가한다(1202). 더욱이, 전압 모니터 모듈(802)은 스트로브 신호의 인가에 응답하여 노드에서의 전압 변화를 수신한다(1204). 노드에서의 전압 변화는 노드에서의 전압을 초기 전압으로부터 과도 전압으로 변화시킨다. 임계치 비교 모듈(804)은 과도 전압을 바이어스 전압과 비교한다(1206). 지속기간 제어 모듈(706)은 과도 전압과 바이어스 전압 사이의 비교에 기초하여 스트로브 신호의 지속기간을 제어하는 제어 신호를 출력한다(1208). 스트로브 종결 모듈(806)은, 제어 신호를 사용하여, 과도 전압이 바이어스 전압을 가로지르는 것에 응답하여 스트로브 신호가 종료되도록 지시하고(1210), 방법(1200)은 종료된다.
스트로브 신호의 개시에 응답하여 노드에서의 전압 변화를 검출하는 수단은, 다양한 실시예들에서, 동적 스트로브 컴포넌트(150), 피드백 모니터 모듈(704), 전압 모니터 모듈(802), 상태 머신(222), 감지 블록(250), 회로부(500), 비교기, 트랜지스터, 제어기, 비휘발성 메모리 매체 제어기(126), 호스트 컴퓨팅 디바이스(110), 디바이스 드라이버, 호스트 컴퓨팅 디바이스(110) 상에서 실행되는 제어기(예를 들어, 디바이스 드라이버 등), 프로세서(111), FPGA, ASIC, 다른 로직 하드웨어, 및/또는 컴퓨터 판독가능 저장 매체 상에 저장된 다른 실행가능 코드 중 하나 이상을 포함할 수 있다. 다른 실시예들은 스트로브 신호의 개시에 응답하여 노드에서의 전압 변화를 검출하는 유사 또는 등가 수단을 포함할 수 있다. 특정 실시예들에서, 노드에서의 전압 변화는 노드에서의 전압을 초기 전압으로부터 과도 전압으로 변화시킨다.
과도 전압과 임계 전압 사이의 관계를 결정하는 수단은, 다양한 실시예들에서, 동적 스트로브 컴포넌트(150), 피드백 모니터 모듈(704), 지속기간 제어 모듈(706), 상태 머신(222), 감지 블록(250), 회로부(500), 비교기, 트랜지스터, 제어기, 비휘발성 메모리 매체 제어기(126), 전압 모니터 모듈(802), 임계치 비교 모듈(804), 호스트 컴퓨팅 디바이스(110), 디바이스 드라이버, 호스트 컴퓨팅 디바이스(110) 상에서 실행되는 제어기(예를 들어, 디바이스 드라이버 등), 프로세서(111), FPGA, ASIC, 다른 로직 하드웨어, 및/또는 컴퓨터 판독가능 저장 매체 상에 저장된 다른 실행가능 코드를 포함할 수 있다. 다른 실시예들은 과도 전압과 임계 전압 사이의 관계를 결정하는 유사 또는 등가 수단을 포함할 수 있다.
과도 전압과 임계 전압 사이의 관계에 기초하여 스트로브 신호를 종결하는 수단은, 다양한 실시예들에서, 동적 스트로브 컴포넌트(150), 지속기간 제어 모듈(706), 스트로브 종결 모듈(806), 상태 머신(222), 감지 블록(250), 회로부(500), 비교기, 트랜지스터, 제어기, 비휘발성 메모리 매체 제어기(126), 호스트 컴퓨팅 디바이스(110), 디바이스 드라이버, 호스트 컴퓨팅 디바이스(110) 상에서 실행되는 제어기(에를 들어, 디바이스 드라이버), 프로세서(111), FPGA, ASIC, 다른 로직 하드웨어, 및/또는 컴퓨터 판독가능 저장 매체 상에 저장된 다른 실행가능 코드를 포함할 수 있다. 다른 실시예들은 과도 전압과 임계 전압 사이의 관계에 기초하여 스트로브 신호를 종결하는 유사 또는 등가 수단을 포함할 수 있다.
과도 전압과 임계 전압 사이의 관계에 기초하여 스트로브 신호를 종결하도록 구성된 제어 신호를 출력하는 수단은, 다양한 실시예들에서, 동적 스트로브 컴포넌트(150), 지속기간 제어 모듈(706), 스트로브 종결 모듈(806), 상태 머신(222), 감지 블록(250), 회로부(500), 비교기, 트랜지스터, 제어기, 비휘발성 메모리 매체 제어기(126), 호스트 컴퓨팅 디바이스(110), 디바이스 드라이버, 호스트 컴퓨팅 디바이스(110) 상에서 실행되는 제어기(에를 들어, 디바이스 드라이버), 프로세서(111), FPGA, ASIC, 다른 로직 하드웨어, 및/또는 컴퓨터 판독가능 저장 매체 상에 저장된 다른 실행가능 코드를 포함할 수 있다. 다른 실시예들은 과도 전압과 임계 전압 사이의 관계에 기초하여 스트로브 신호를 종결하도록 구성된 제어 신호를 출력하는 유사 또는 등가 수단을 포함할 수 있다.
본 개시내용은 그의 사상 또는 본질적인 특성들로부터 벗어남이 없이 다른 특정 형태들로 구체화될 수 있다. 기술된 실시예들은 모든 면들에서 제한적이 아니라 단지 예시적인 것으로서 간주되어야 한다. 그에 따라, 본 개시내용의 범주는 전술한 설명보다는 첨부된 청구범위에 의해 나타내어진다. 청구범위의 등가의 의미 및 범위 내에 있는 모든 변경들은 이들의 범주 내에 포괄되어야 한다.

Claims (22)

  1. 장치로서,
    제어기를 포함하고,
    상기 제어기는,
    데이터 전송을 용이하게 하기 위한 스트로브 신호를 생성하도록;
    상기 스트로브 신호의 개시에 응답하여 피드백 신호를 수신하도록; 그리고
    상기 피드백 신호에 기초하여 상기 스트로브 신호의 지속기간을 제어하도록
    구성되는, 장치.
  2. 제1항에 있어서,
    상기 제어기는, 상기 피드백 신호의 크기를 모니터링하고 상기 피드백 신호의 크기가 임계치를 가로지르는 것에 응답하여 상기 스트로브 신호를 생성하는 것을 중단하는 전압 모니터를 더 포함하는, 장치.
  3. 제1항에 있어서,
    상기 제어기는 상기 피드백 신호가 바이어스 신호에 기초하는 임계치를 충족시키는 것에 응답하여 상기 스트로브 신호의 지속기간을 제어하도록 구성되는, 장치.
  4. 제1항에 있어서,
    상기 제어기는, 상기 피드백 신호를 바이어스 신호와 비교하도록 구성된 비교기를 더 포함하는, 장치.
  5. 제4항에 있어서,
    상기 비교기는 상기 스트로브 신호의 길이를 제어하기 위한 제어 신호를 출력하도록 구성되는, 장치.
  6. 제4항에 있어서,
    상기 비교기는 상기 피드백 신호가 상기 바이어스 신호에 기초하는 임계치를 충족시키는 것에 응답하여 상기 스트로브 신호가 계속되도록 지시하기 위한 제어 신호를 출력하도록 구성되는, 장치.
  7. 제4항에 있어서,
    상기 비교기는 상기 피드백 신호가 상기 바이어스 신호에 기초하는 임계치를 충족시키지 못하는 것에 응답하여 상기 스트로브 신호가 종료되도록 지시하기 위한 제어 신호를 출력하도록 구성되는, 장치.
  8. 제5항에 있어서,
    상기 제어기는, 상기 제어 신호를 수신하는 것에 응답하여 상기 스트로브 신호를 종료시키도록 구성된 스트로브 드라이버를 더 포함하는, 장치.
  9. 제1항에 있어서,
    상기 피드백 신호는 복수의 트랜지스터들에 공통된 노드에서의 전압의 변화에 응답하여 생성되는, 장치.
  10. 제9항에 있어서,
    상기 노드에서의 상기 전압의 변화는 상기 스트로브 신호의 개시로부터 야기되는, 장치.
  11. 제9항에 있어서,
    상기 노드에서의 상기 전압의 변화는 상기 노드에서의 상기 전압을 초기 전압으로부터 과도 전압으로 변화시키는, 장치.
  12. 제11항에 있어서,
    상기 과도 전압은 상기 스트로브 신호의 개시 시에 스파이크가 발생되고 상기 스파이크로부터 상기 초기 전압을 향해 전이하는, 장치.
  13. 장치로서,
    감지 증폭기 노드를 초기 전압으로 구동하도록 구성된 노드 드라이버;
    상기 초기 전압에서의 상기 노드로 비휘발성 메모리 셀들의 세트의 메모리 셀들을 판독하는 것을 용이하게 하기 위한 스트로브 신호를 수신하도록 구성된 스트로브 인에이블링 트랜지스터(strobe enabling transistor);
    상기 스트로브 신호를 상기 스트로브 인에이블링 트랜지스터에 제공하도록 구성된 스트로브 드라이버; 및
    상기 노드에서의 전압을 바이어스 전압과 비교하도록 구성된 비교기
    를 포함하고,
    상기 노드에서의 상기 전압이 임계 전압을 통과하는 것에 응답하여, 상기 비교기는 상기 스트로브 신호를 상기 스트로브 인에이블링 트랜지스터에 제공하는 것을 종료하기 위한 제어 신호를 상기 스트로브 드라이버에 출력하도록 구성되는, 장치.
  14. 제13항에 있어서,
    상기 노드에서의 상기 전압은 상기 비교기에 대한 입력으로서 그리고 상기 비휘발성 메모리 셀들의 세트에서의 다른 목적을 위해 사용되는, 장치.
  15. 제13항에 있어서,
    상기 노드에서의 상기 전압은 상기 스트로브 드라이버가 상기 스트로브 신호를 상기 스트로브 인에이블링 트랜지스터에 제공하는 것에 응답하여 상기 초기 전압으로부터 과도 전압으로 전이하는, 장치.
  16. 방법으로서,
    스트로브 신호의 인가에 응답하여 노드에서의 전압 변화를 수신하는 단계 - 상기 노드에서의 상기 전압 변화는 상기 노드에서의 전압을 초기 전압으로부터 과도 전압으로 변화시킴 -;
    상기 과도 전압을 바이어스 전압과 비교하는 단계; 및
    상기 과도 전압과 상기 바이어스 전압 사이의 비교에 기초하여 상기 스트로브 신호의 길이를 제어하는 단계
    를 포함하는, 방법.
  17. 제16항에 있어서,
    비휘발성 저장 셀들의 세트를 판독하기 위해 상기 스트로브 신호를 상기 비휘발성 저장 셀들의 세트에 인가하는 단계를 더 포함하는, 방법.
  18. 제16항에 있어서,
    상기 과도 전압과 상기 바이어스 전압 사이의 비교에 기초하여 상기 스트로브 신호의 길이를 제어하도록 구성된 제어 신호를 출력하는 단계를 더 포함하는, 방법.
  19. 제18항에 있어서,
    상기 제어 신호는 상기 과도 전압이 상기 바이어스 전압보다 더 큰 것에 응답하여 상기 스트로브 신호가 계속되도록 지시하는, 방법.
  20. 제18항에 있어서,
    상기 제어 신호는 상기 과도 전압이 상기 바이어스 전압보다 더 작은 것에 응답하여 상기 스트로브 신호가 종료되도록 지시하는, 방법.
  21. 장치로서,
    스트로브 신호의 개시에 응답하여 노드에서의 전압 변화를 검출하는 수단 - 상기 노드에서의 상기 전압 변화는 상기 노드에서의 전압을 초기 전압으로부터 과도 전압으로 변화시킴 -;
    상기 과도 전압과 임계 전압 사이의 관계를 결정하는 수단; 및
    상기 과도 전압과 상기 임계 전압 사이의 관계에 기초하여 상기 스트로브 신호를 종결하는 수단
    을 포함하는, 장치.
  22. 제21항에 있어서,
    상기 과도 전압과 상기 임계 전압 사이의 관계에 기초하여 상기 스트로브 신호를 종결하도록 구성된 제어 신호를 출력하는 수단을 더 포함하는, 장치.
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