JP6820409B2 - プログラムバイアス及び高速センシングを有するセンスアンプ - Google Patents

Description

本開示は、様々な実施形態において、不揮発性メモリ用のセンスアンプに関し、より詳細には、プログラムバイアス及び高速センシングを有するセンスアンプに関する。

様々な種類の不揮発性メモリにおいて、ビット線は、記憶セルの列又はストリングに接続される場合がある。ビット線には、記憶セルをプログラミングするためにバイアス電圧が印加されてよく、ビット線には、記憶セルがプログラムされることを禁止するために禁止電圧が印加されてよい。記憶セルからデータを読み出すために、ビット線に結合されたセンスアンプは、ビット線電圧をセンスし、ビット線電圧に基づいて認識可能な論理レベルを出力し得る。あるタイプの不揮発性メモリにおいて、記憶セルへのデータのプログラミング又は書き込みは、記憶セルからのデータの読み出しよりも著しく時間がかかることがある。

不揮発性メモリにアクセスするための装置を提示する。一実施形態では、ビット線は、不揮発性メモリ素子のための記憶セルに結合される。ある実施形態では、センスアンプは、ビット線に結合される。更なる実施形態では、センスアンプは、センス回路及びバイアス回路を含む。一実施形態では、センス回路は、１つ以上の記憶セルからデータを読み出すためにビット線の電気的特性をセンスする。更なる実施形態では、バイアス回路は、１つ以上の記憶セルにデータを書き込むためにビット線にバイアス電圧を印加する。ある実施形態では、バイアス回路及びセンス回路は、センスアンプ内に別個の並列電気経路を備える。

不揮発性メモリにアクセスするための方法を提示する。一実施形態では、方法は、不揮発性記憶素子から第１のデータセットを読み出すことを含む。ある実施形態では、不揮発性記憶素子は、複数の記憶セル、記憶セルに結合された複数のビット線、及び／又はビット線に結合された複数のセンスアンプを含んでもよい。更なる実施形態では、第１のデータセットを読み出すことは、１つ以上のビット線のセンス電圧を含んでもよい。ある実施形態では、方法は、不揮発性記憶素子に第２のデータセットを書き込むことを含む。更なる実施形態では、第２のデータセットを書き込むことは、１つ以上のビット線にバイアス電圧を印加することを含んでもよい。一実施形態では、センスアンプは、ビット線電圧をセンスするためのセンス回路と、ビット線バイアス電圧を印加するためのバイアス回路と、を含む。更なる実施形態では、バイアス回路のキャパシタンスは、センス回路のキャパシタンスよりも大きい。バイアス回路及びセンス回路は、一実施形態では、ビット線に別個に並列に結合される。

装置は、別の実施形態では、不揮発性メモリ素子の１つ以上の記憶セルからデータを読み出すために、ビット線に対する電圧をセンスする手段を含む。ある実施形態では、不揮発性メモリ素子は、複数の記憶セルを備える。更なる実施形態では、装置は、１つ以上の記憶セルにデータをプログラムするために、ビット線をバイアス電圧にバイアスする手段を含む。一実施形態では、センスアンプは、センスする手段及びバイアスする手段を備える。更なる実施形態では、センスする手段のキャパシタンスは、バイアスする手段のキャパシタンスよりも小さい。

添付図面に示される特定の実施形態を参照して、以下により詳しい説明を含める。これらの図面は本開示のある実施形態のみを示し、したがってその範囲を限定するものとして見なされるべきではないと理解した上で、以下の添付図面を使用して、付加的な特殊性及び詳細を伴って本開示を記述し説明する。
センス／バイアス構成要素を備えるシステムの一実施形態を示す概略的なブロック図である。 センス／バイアス構成要素を備える不揮発性ストレージデバイスの一態様を示す概略的なブロック図である。 不揮発性メモリにアクセスするための装置の一実施形態を示す概略図である。 センスアンプの一実施形態を示す概略図である。 センスアンプのためのバイアス回路の一実施形態を示す概略図である。 不揮発性メモリにアクセスするための方法の一実施形態を示す概略的なフローチャート図である。 不揮発性メモリにアクセスするための方法の更なる実施形態を示す概略的なフローチャート図である。

本開示の態様は、装置、システム、方法、又はコンピュータプログラムプロダクトとして具現化され得る。よって、本開示の態様は、完全にハードウェアの実施形態、完全にソフトウェアの実施形態（ファームウェア、常駐ソフトウェア、マイクロコード等を含む）、又はソフトウェアの態様及びハードウェアの態様を組み合わせた実施形態の形をとってもよく、これら全ては概して本明細書において「回路」、「モジュール」、「装置」、又は「システム」として参照され得る。更に、本開示の態様は、コンピュータ可読の及び／又は実行可能なプログラムコードを記憶する１つ以上の非一時的コンピュータ可読のストレージメディアにおいて具現化されるコンピュータプログラムプロダクトの形をとってもよい。

本明細書に記載の機能ユニットの多くは、その実装独立性をより強調するためにモジュールとしてラベル化されている。例えば、モジュールは、カスタムＶＬＳＩ回路又はゲートアレイ、論理チップ、トランジスタ、又は他のディスクリート部品等の市販の半導体、を含むハードウェア回路として実装されてもよい。モジュールは、フィールドプログラマブルゲートアレイ、プログラマブルアレイロジック、プログラマブルロジックデバイス等の、プログラマブルハードウェアに実装されてもよい。

モジュールは、様々なタイプのプロセッサによって実行されるソフトウェアにおいて、少なくとも部分的に実装されてもよい。実行可能コードの特定されたモジュールは、例えば、オブジェクト、プロシジャ、又は機能として編成され得るコンピュータ命令の１つ以上の物理又は論理ブロックを例えば備えてもよい。それにもかかわらず、特定されたモジュールの実行可能ファイルは、物理的に一緒に位置する必要はないが、論理的に結合された場合にモジュールを備え、モジュールのための上記目的を達成する、異なる位置に記憶された異種命令を備えてもよい。

実際に、実行可能コードのモジュールは、単一の命令、又は多くの命令を含んでもよく、いくつかの異なるコードセグメントにわたって、いくつかの異なるプログラムの中で、いくつかのメモリデバイス等を介して分配されてもよい。モジュール又はモジュールの一部をソフトウェアで実装した場合、ソフトウェアの部分は１つ以上のコンピュータ可読の及び／又はコンピュータ実行可能なストレージメディア上に記憶されてもよい。１つ以上のコンピュータ可読のストレージメディアの任意の組み合わせが利用されてもよい。コンピュータ可読のストレージメディアは、例えば、限定されないが、電子的、磁気的、光学的、電磁的、赤外線の、又は半導体の、システム、装置、又はデバイス、又はこれらの適切な任意の組み合わせを含んでもよいが、伝播する信号を含むものではない。この文書の文脈では、コンピュータ可読の及び／又はコンピュータ実行可能なストレージメディアは、命令実行システム、装置、プロセッサ、又はデバイスによって又はそれらと関連して使用されるプログラムを含み得る又は記憶し得る有形及び／又は非一時的な媒体であってもよい。

本開示の態様のための動作を実行するためのコンピュータプログラムコードは、Ｐｙｔｈｏｎ、Ｊａｖａ（登録商標）、Ｓｍａｌｌｔａｌｋ、Ｃ＋＋、Ｃ＃、Ｏｂｊｅｃｔｉｖｅ Ｃ等のオブジェクト指向プログラミング言語、「Ｃ」プログラミング言語等の従来のプロシジャプログラミング言語、スクリプトプログラミング言語、及び／又は他の同様なプログラミング言語を含む、１つ以上のプログラミング言語の任意の組み合わせで書き込まれてもよい。プログラムコードは、１つ以上のユーザのコンピュータ上で及び／又はリモートコンピュータ若しくはサーバ上でデータネットワーク等を介して、部分的又は全体的に実行されてもよい。

構成要素は、本明細書で用いられるとき、有形で、物理的で、非一時的なデバイスを構成する。例えば、構成要素は、カスタムＶＬＳＩの回路、ゲートアレイ、若しくは他の集積回路を備えるハードウェア論理回路、論理チップ、トランジスタ、若しくは他のディスクリートデバイス等の市販の半導体の装置、及び／又は他の機械的若しくは電気的なデバイスとして実装されてもよい。構成要素はまた、フィールドプログラマブルゲートアレイ、プログラマブルアレイロジック、プログラマブルロジックデバイス等の、プログラマブルハードウェアに実装されてもよい。構成要素は、プリント回路基板（ＰＣＢ）の電気線等を介して１つ以上の他の構成要素と電気的通信を行う、１つ以上のシリコン集積回路デバイス（例えば、チップ、ダイ、ダイプレーン、パッケージ）、又は他のディスクリート電気素子を備えてもよい。本明細書で説明されるモジュールの各々は、ある実施形態では、代替的に、構成要素によって具現化されるか又は構成要素として実装されてもよい。

本明細書の全体を通して、「一実施形態（one embodiment）」、「一実施形態（an embodiment）」、又はそれに類似した言葉の参照は、本実施形態に関連して記載される特定の特徴、構造、又は特性が、本開示の少なくとも１つの実施形態に含まれることを意味する。よって、本明細書の全体を通して、「一実施形態では（in one embodiment）」、「一実施形態では（in an embodiment）」、及びそれに類似した言葉の語句の表記は、必ずしも全て同一の実施形態を参照するのではなく、特に明示しない限り、「１つ以上ではあるが全てではない実施形態」を意味し得る。「含む（including）」、「備える（comprising）」、「有する（having）」という用語及びそれらの変形は、特に明示しない限り、「〜を含むが、限定されない」ことを意味する。列挙された項目の一覧は、特に明示しない限り、それらの項目のいずれか又は全てを相互に排他する及び／又は相互に含めることを暗に意味するものではない。「ａ」、「ａｎ」、及び「ｔｈｅ」はまた、特に明示しない限り、「１つ以上」を表す。

本開示の態様は、本開示の実施形態に従って、方法、装置、システム、及びコンピュータプログラムプロダクトの概略的なフローチャート図及び／又は概略的なブロック図を参照して以下に説明される。概略的なフローチャート図及び／又は概略的なブロック図の各ブロック、並びに、概略的なフローチャート図及び／又は概略的なブロック図におけるブロックの組み合わせは、コンピュータプログラム命令によって実施することができると理解される。これらのコンピュータプログラム命令は、コンピュータ又は他のプログラマブルデータ処理装置のプロセッサに提供されて、プロセッサ又は他のプログラマブルデータ処理装置を介して実行する命令が、概略的なフローチャート図及び／又は概略的なブロック図のブロック（単数又は複数）で指定された機能及び／又は作用を実施するための手段を生成するように、マシンを作成してもよい。

なお、いくつかの代替の実施形態では、ブロック内で示された機能は、図において示された順序とは異なって生じてもよい。例えば、連続して示す２つのブロックが実質的に並行して実行されてもよいし、又はそれらのブロックが、関連する機能に応じて逆の順序で実行される場合があってもよい。他の工程及び方法として、機能、論理、又は効果の点で、示された図の１つ以上のブロック、又はその部分と同等なものを着想してもよい。様々な矢印のタイプ及び線のタイプがフローチャート及び／又はブロック図で用いられ得るが、それらは対応する実施形態の範囲を限定しないものとして理解される。例えば、矢印は、図示された実施形態の列挙された工程間の不特定の継続時間の待ち又は監視期間を示してもよい。

以下の詳細な説明では、その一部をなす添付図面を参照する。前述した概要は、例示的なものにすぎず、いかようにも限定することを意図していない。上述した例示的な態様、実施形態、及び特徴に加えて、更なる態様、実施形態、及び特徴を、図面及び以下の詳細な説明を参照することにより明らかにする。各図の要素の説明は、先行する図の要素を参照する場合がある。同じ番号は、図において同じ要素を参照する場合があり、それは同じ要素の代替実施形態を含む。

図１は、不揮発性メモリデバイス１２０のためのセンス／バイアス構成要素１５０を備えるシステム１００の一実施形態のブロック図である。センス／バイアス構成要素１５０は、１つ以上の不揮発性メモリメディアコントローラ１２６、不揮発性メモリ素子１２３、デバイスドライバ等のうちの１つ以上の一部であってもよいし、及び／又はそれらのうちの１つ以上と通信してもよい。センス／バイアス構成要素１５０は、プロセッサ１１１、揮発性メモリ１１２、及び通信インターフェース１１３を備え得るコンピューティングデバイス１１０の不揮発性メモリシステム１０２上で動作してもよい。プロセッサ１１１は、１つ以上の中央処理装置、１つ以上の汎用プロセッサ、１つ以上の特定用途向けプロセッサ、１つ以上の仮想プロセッサ（例えば、コンピューティングデバイス１１０は、ホスト内で動作する仮想マシンであってもよい）、１つ以上のプロセッサコア等を備えてもよい。通信インターフェース１１３は、コンピューティングデバイス１１０及び／又は不揮発性メモリコントローラ１２４を、例えば、インターネットプロトコルネットワーク、ストレージエリアネットワーク等の通信ネットワーク１１５に通信可能に結合するように構成された１つ以上のネットワークインターフェースを備えてもよい。

不揮発性メモリデバイス１２０は、様々な実施形態では、コンピューティングデバイス１１０に対して１つ以上の異なる位置に配置されてもよい。一実施形態では、不揮発性メモリデバイス１２０は、半導体チップ又は半導体パッケージ、又は１つ以上のプリント回路基板、ストレージ筐体、及び／又は他の機械的及び／又は電気的支持構造体の上に配置された他の集積回路デバイス等の、１つ以上の不揮発性メモリ素子１２３を備えてもよい。例えば、不揮発性メモリデバイス１２０は、１つ以上のダイレクトインラインメモリモジュール（ＤＩＭＭ）カード、１つ以上の拡張カード及び／若しくはドータカード、ソリッドステートドライブ（ＳＳＤ）若しくは他のハードドライブデバイスを備えてもよく、かつ／又は別のメモリ及び／若しくはストレージフォームファクタを有してもよい。不揮発性メモリデバイス１２０は、コンピューティングデバイス１１０のマザーボードと一体化され、かつ／又はマザーボード上に実装されてもよいし、コンピューティングデバイス１１０のポート及び／又はスロットに搭載されてもよいし、異なるコンピューティングデバイス１１０上に及び／又は外部バス（例えば、外部ハードドライブ）を介してコンピューティングデバイス１１０と通信しているネットワーク１１５上の専用のストレージ機器上に実装される等してもよい。

不揮発性メモリデバイス１２０は、一実施形態では、プロセッサ１１１のメモリバス上に配置されてもよい（例えば、同一のメモリバス上に揮発性メモリ１１２として、異なるメモリバス上に揮発性メモリ１１２から、揮発性メモリ１１２と置き換えて、等）。更なる実施形態では、不揮発性メモリデバイス１２０は、ペリフェラルコンポーネントインターコネクト（ＰＣＩ Ｅｘｐｒｅｓｓ又はＰＣＩｅ）バス、シリアルアドバンスドテクノロジーアタッチメント（ＳＡＴＡ）バス、パラレルアドバンスドテクノロジーアタッチメント（ＰＡＴＡ）バス、スモールコンピュータシステムインターフェース（ＳＣＳＩ）バス、ファイヤワイヤバス、ファイバチャネル接続、ユニバーサルシリアルバス（ＵＳＢ）、ＰＣＩｅアドバンスドスイッチング（ＰＣＩｅ−ＡＳ）バス等の、コンピューティングデバイス１１０の周辺バス上に配置されてもよい。別の実施形態では、不揮発性メモリデバイス１２０は、イーサネット（登録商標）ネットワーク、インフィニバンドネットワーク、ネットワーク１１５上のＳＣＳＩ ＲＤＭＡ、ストレージエリアネットワーク（ＳＡＮ）、ローカルエリアネットワーク（ＬＡＮ）、インターネット等のワイドエリアネットワーク（ＷＡＮ）、他の有線及び／又は無線ネットワーク１１５等の、データネットワーク１１５上に配置されてもよい。

コンピューティングデバイス１１０は、非一時的なコンピュータ可読のストレージメディア１１４を更に備えてもよい。コンピュータ可読のストレージメディア１１４は、コンピューティングデバイス１１０（例えば、プロセッサ１１１）に、本明細書に開示される方法のうちの１つ以上のステップを実行させるように構成された実行可能命令を備えてもよい。代替的に、又は追加して、センス／バイアス構成要素１５０の１つ以上の部分は、非一時ストレージメディア１１４に記憶された１つ以上のコンピュータ可読命令として具現化されてもよい。

不揮発性メモリシステム１０２は、図示された実施形態では、１つ以上のセンス／バイアス構成要素１５０を含む。センス／バイアス構成要素１５０は、一実施形態では、１つ以上又は不揮発性メモリ素子１２３からデータを読み出すためにビット線の１つ以上の電気的特性をセンスする１つ以上のセンス回路と、１つ以上又は不揮発性メモリ素子１２３にデータを書き込むためにビット線にバイアス電圧を印加する１つ以上のバイアス回路と、を含む。センスアンプは、バイアス回路及びセンス回路を含み、バイアス回路のキャパシタンスは、センス回路のキャパシタンスよりも大きい。一実施形態では、センス／バイアス構成要素１５０は、バイアス回路及びセンス回路を含んだ、単一のセンスアンプを含んでもよく、不揮発性メモリ素子１２３は、複数のセンス／バイアス構成要素を含んでもよい。別の実施形態では、センス／バイアス構成要素１５０は、不揮発性メモリ素子１２３のための複数のセンスアンプを含んでもよく、これにより、不揮発性メモリ素子１２３が、複数のセンスアンプを有する１つのセンス／バイアス構成要素１５０を含む。

ある実施形態では、バイアス回路のキャパシタンスは、センス回路のキャパシタンスよりも大きい。一実施形態では、不揮発性メモリ素子１２３の記憶セルからデータを読み出すことは、記憶セルに結合されたビット線をプリチャージすることと、ビット線が記憶セルを介して放電しているかどうかをセンスすることと（例えば、ビット線電圧、ビット線電圧に対する変化率、ビット線電流等をセンスすることによって）、を含んでもよい。ビット線が放電しているかどうかをセンスするためにビット線に結合されたセンス回路は、ビット線をプリチャージするのに及び／又は放電するのにかかる時間に影響を与える場合があり、これにより、より高いキャパシタンスのセンス回路は、より低いキャパシタンスのセンス回路よりも読み出し時間が長くなる。逆に、更なる実施形態では、記憶セルにデータを書き込むことは、記憶セルに結合されたビット線にバイアス電圧を印加することと、コントロールゲートに１つ以上のプログラム電圧パルスを印加することと、を含んでもよい。バイアス電圧を印加するためにビット線に結合されたより高いキャパシタンスのバイアス回路は、複数のプログラム電圧パルスにわたってバイアス電圧を安定化させ得る。これにより、ある実施形態では、バイアス回路のキャパシタンスがセンス回路のキャパシタンスよりも大きいセンス回路及びバイアス回路を含んだセンス／バイアス構成要素１５０は、高速読み出し動作及び安定したプログラム動作を提供し得る。

一実施形態では、センス／バイアス構成要素１５０は、不揮発性メモリメディアコントローラ１２６、不揮発性メモリ素子１２３、デバイスコントローラ、フィールドプログラマブルゲートアレイ（field-programmable gate array、ＦＰＧＡ）又は他のプログラマブルロジック、ＦＰＧＡ又は他のプログラマブルロジックのためのファームウェア、マイクロコントローラ上で実行されるマイクロコード、特定用途向け集積回路（application-specific integrated circuit、ＡＳＩＣ）等の、１つ以上の不揮発性メモリデバイス１２０の論理ハードウェアを備えてもよい。別の実施形態では、センス／バイアス構成要素１５０は、デバイスドライバ等の、プロセッサ１１１上で実行されるためにコンピュータ可読のストレージメディア１１４に記憶された、実行可能なソフトウェアコードを備えてもよい。更なる実施形態では、センス／バイアス構成要素１５０は、実行可能なソフトウェアコード及び論理ハードウェアの両方の組み合わせを含んでもよい。

一実施形態では、センス／バイアス構成要素１５０は、バス１２５等を介してデバイスドライバ又は他の実行可能なアプリケーションからの要求を受信するように構成されている。センス／バイアス構成要素１５０は更に、バス１２５を介してデバイスドライバ又は他のアプリケーションと通信するように構成されてもよい。これにより、センス／バイアス構成要素１５０は、いくつかの実施形態では、データの通信を容易にするようにした、１つ以上の、ダイレクトメモリアクセス（direct memory access、ＤＭＡ）モジュール、リモートＤＭＡモジュール、バスコントローラ、ブリッジ、バッファ等を備えてもよく、かつ／又はそれらと通信してもよい。別の実施形態では、センス／バイアス構成要素１５０は、クライアント１１６からのＡＰＩコールとして、ＩＯ−ＣＴＬコマンドとして、又はその他として要求を受信してもよい。センス／バイアス構成要素１５０は、図３、４Ａ、４Ｂに関して以下により詳細に説明される。

様々な実施形態によれば、不揮発性メモリコントローラ１２６は、１つ以上の、不揮発性メモリデバイス１２０及び／又は不揮発性メモリ素子１２３を管理してもよい。不揮発性メモリデバイス（複数可）１２０は、アドレス指定可能な複数のメディア記憶位置に配置及び／又は区画化されているソリッドステートストレージデバイス（複数可）及び／又は半導体ストレージデバイス（複数可）等の、レコーディング、メモリ、及び／又はストレージデバイスを備えてもよい。本明細書で使用されるとき、メディア記憶位置は、メモリの任意の物理的単位（例えば、不揮発性メモリデバイス１２０上の任意の量の物理的ストレージメディア）を参照する。メモリ単位は、限定されないが、物理的記憶位置の、ページ、メモリ分割、ブロック、セクタ、コレクション又はセット（例えば、論理ページ、論理ブロック）等を含んでもよい。

デバイスドライバ及び／又は不揮発性メモリメディアコントローラ１２６は、ある実施形態では、論理アドレス空間１３４をクライアント１１６に提示してもよい。本明細書で使用されるとき、論理アドレス空間１３４は、メモリ資源の論理的表現を参照する。論理アドレス空間１３４は、複数の論理アドレス（例えば、範囲）を備えてもよい。本明細書で使用されるとき、論理アドレスは、メモリ資源（例えば、データ）を参照するための任意の識別子を参照し、その識別子は、限定されないが、論理ブロックアドレス（logical block address、ＬＢＡ）、シリンダ／ヘッド／セクタ（cylinder/head/sector、ＣＨＳ）、ファイル名、オブジェクト識別子、汎用一意識別子（Universally Unique Identifier、ＵＵＩＤ）、グローバル一意識別子（Globally Unique Identifier、ＧＵＩＤ）、ハッシュコード、署名、インデックスエントリ、範囲、エクステント等を含む。

不揮発性メモリデバイス１２０のためのデバイスドライバは、論理アドレス空間１３４の論理アドレスを不揮発性メモリデバイス（複数可）１２０上のメディア記憶位置にマップするために、論理−物理アドレス空間マッピング構造等の、メタデータ１３５を保持してもよい。デバイスドライバは、１つ以上のストレージクライアント１１６にストレージサービスを提供するように構成されてもよい。ストレージクライアント１１６は、コンピューティングデバイス１１０上で動作するローカルストレージクライアント１１６、及び／又はネットワーク１１５及び／又はネットワークインターフェース１１３を介してアクセス可能な遠隔のストレージクライアント１１６を含んでもよい。ストレージクライアント１１６は、限定されないが、オペレーティングシステム、ファイルシステム、データベースアプリケーション、サーバアプリケーション、カーネルレベルプロセス、ユーザレベルプロセス、アプリケーション等を含んでもよい。

デバイスドライバは、１つ以上の不揮発性メモリデバイス１２０に通信可能に結合されてもよい。１つ以上の不揮発性メモリデバイス１２０は、ソリッドステートストレージデバイス、半導体ストレージデバイス、ＳＡＮストレージデバイス等を含むがこれらに限定されない、異なるタイプの不揮発性メモリデバイスを含んでもよい。この１つ以上の不揮発性メモリデバイス１２０は、１つ以上の、それぞれの不揮発性メモリメディアコントローラ１２６及び不揮発性メモリメディア１２２を備えてもよい。デバイスドライバは、伝統的なブロックＩ／Ｏインターフェース１３１を介して、その１つ以上の不揮発性メモリデバイス１２０へのアクセスを提供してもよい。更に、デバイスドライバは、ＳＣＭインターフェース１３２を介して拡張された機能へのアクセスを提供してもよい。メタデータ１３５は、ブロックＩ／Ｏインターフェース１３１、ＳＣＭインターフェース１３２、キャッシュインターフェース１３３、又はその他の関連インターフェースのいずれかを介して行われるデータ操作を管理及び／又は追跡するために使用されてもよい。

キャッシュインターフェース１３３は、不揮発性メモリデバイス１２０のためのデバイスドライバを介してアクセス可能なキャッシュ特有の特徴を発現させてもよい。また、いくつかの実施形態では、ストレージクライアント１１６に提示されるＳＣＭインターフェース１３２は、１つ以上の不揮発性メモリデバイスデバイス１２０及び／又は１つ以上の不揮発性メモリメディアコントローラ１２６によって実施されるデータ変換へのアクセスを提供する。

デバイスドライバは、論理アドレス空間１３４を１つ以上のインターフェースを介してクライアント１１６に提示してもよい。上述のように、論理アドレス空間１３４は、それぞれが１つ以上の不揮発性メモリデバイス１２０上のそれぞれのメディア位置に対応する複数の論理アドレスを備えてもよい。デバイスドライバは、論理アドレスとメディア位置との間等の任意対任意マッピングを備えるメタデータ１３５を保持してもよい。

デバイスドライバは更に、バス１２５を介して１つ以上の不揮発性メモリデバイス１２０にデータ、コマンド、及び／又はクエリを伝送するように構成された不揮発性メモリデバイスインターフェース１３９を備えてもよく、かつ／又はその不揮発性メモリデバイスインターフェース１３９と通信してもよく、そのバス１２５は、限定されないが、プロセッサ１１１のメモリバス、ペリフェラルコンポーネントインターコネクト（peripheral component interconnect express、ＰＣＩ Ｅｘｐｒｅｓｓ又はＰＣＩｅ）バス、シリアルアドバンスドテクノロジーアタッチメント（Advanced Technology Attachment、ATA）バス、パラレルＡＴＡバス、スモールコンピュータシステムインターフェース（small computer system interface、ＳＣＳＩ）、ファイヤワイヤ、ファイバチャネル、ユニバーサルシリアルバス（Universal Serial Bus、ＵＳＢ）、ＰＣＩｅアドバンスドスイッチング（PCIe Advanced Switching、ＰＣＩｅ−ＡＳ）バス、ネットワーク１１５、インフィニバンド、ＳＣＳＩ ＲＤＭＡ等を含み得る。不揮発性メモリデバイスインターフェース１３９は、入出力制御（input-output control、ＩＯ−ＣＴＬ）コマンド（複数可）、ＩＯ−ＣＴＬコマンド拡張（複数可）、リモートダイレクトメモリアクセス等を使用して、１つ以上の不揮発性メモリデバイス１２０と通信してもよい。

通信インターフェース１１３は、コンピューティングデバイス１１０及び／又は不揮発性メモリコントローラ１２６をネットワーク１１５及び／又は１つ以上の遠隔のネットワークアクセス可能なストレージクライアント１１６に通信可能に結合するように構成された１つ以上のネットワークインターフェースを備えてもよい。ストレージクライアント１１６は、コンピューティングデバイス１１０上で動作するローカルストレージクライアント１１６、並びに／又はネットワーク１１５及び／若しくはネットワークインターフェース１１３を介してアクセス可能な遠隔のストレージクライアント１１６を含んでもよい。不揮発性メモリコントローラ１２６は、１つ以上の不揮発性メモリデバイス１２０の一部であり及び／又はと通信する。図１は、単一の不揮発性メモリデバイス１２０を示しているが、本開示はこの点に限定されず、任意の数の不揮発性メモリデバイス１２０を組み込むように適合することができる。

不揮発性メモリデバイス１２０は、不揮発性メモリメディア１２２の１つ以上の要素１２３を備えてもよく、その要素１２３は、限定されないが、ＲｅＲＡＭ、メモリスタメモリ、プログラマブルメタライゼーションセルメモリ、相変化メモリ（ＰＣＭ、ＰＣＭＥ、ＰＲＡＭ、ＰＣＲＡＭ、Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ、Ｃｈａｌｃｏｇｅｎｉｄｅ ＲＡＭ、又はＣ−ＲＡＭ）、ＮＡＮＤフラッシュメモリ（例えば、２Ｄ ＮＡＮＤフラッシュメモリ、３Ｄ ＮＡＮＤフラッシュメモリ）、ＮＯＲフラッシュメモリ、ナノランダムアクセスメモリ（nano random access memory、ナノＲＡＭ又はＮＲＡＭ）、ナノクリスタルワイヤベースメモリ、シリコン酸化物系のサブ−１０ナノメートルプロセスメモリ、グラフェンメモリ、シリコン酸化物窒化物酸化物シリコン（Silicon-Oxide-Nitride-Oxide-Silicon、ＳＯＮＯＳ）、プログラマブルメタライゼーションセル（programmable metallization cell、ＰＭＣ）、導電性ブリッジングＲＡＭ（conductive-bridging RAM、ＣＢＲＡＭ）、磁気抵抗ＲＡＭ（magneto-resistive RAM、ＭＲＡＭ）、磁気ストレージメディア（例えば、ハードディスク、テープ）、光ストレージメディア等を含み得る。不揮発性メモリメディア１２２の１つ以上の要素１２３は、ある実施形態では、ストレージクラスメモリ（storage class memory、ＳＣＭ）を備える。

ＮＡＮＤフラッシュ等のレガシー技術がブロック及び／又はページアドレス指定可能である一方、ストレージクラスメモリは、一実施形態では、バイトアドレス指定可能である。更なる実施形態では、ストレージクラスメモリは、ＮＡＮＤフラッシュよりも速くかつ／又はより長い寿命（例えば、耐久）を有してもよく、ＤＲＡＭよりも、低コストであり、使用電力が少なく、かつ／又は高い記憶密度を有してもよく、あるいは他の技術と比較して、１つ以上の他の利点又は改善を提供してもよい。例えば、ストレージクラスメモリは、ＲｅＲＡＭ、メモリスタメモリ、プログラマブルメタライゼーションセルメモリ、相変化メモリ、ナノＲＡＭ、ナノクリスタルワイヤベースメモリ、シリコン酸化物系のサブ−１０ナノメートルプロセスメモリ、グラフェンメモリ、ＳＯＮＯＳメモリ、ＰＭＣメモリ、ＣＢＲＡＭ、ＭＲＡＭ、及び／又はそれらの変形、といった１つ以上の不揮発性メモリ素子１２３を備えてもよい。

不揮発性メモリメディア１２２は、本明細書では、様々な実施形態において「メモリメディア」として参照されるが、不揮発性メモリメディア１２２は、不揮発性メモリメディア、不揮発性ストレージメディア等として参照され得る、データを記録可能な不揮発性記録メディアをより一般的に備えてもよい。また、不揮発性メモリデバイス１２０は、様々な実施形態では、不揮発性記録デバイス、不揮発性メモリデバイス、不揮発性ストレージデバイス等を備えてもよい。

不揮発性メモリメディア１２２は、限定されないが、チップ、パッケージ、プレーン、ダイ、拡張カード等を含み得る１つ以上の不揮発性メモリ素子１２３を備えてもよい。不揮発性メモリメディアコントローラ１２６は、不揮発性メモリメディア１２２に対するデータ操作を管理するように構成されてもよく、１つ以上の、プロセッサ、プログラマブルプロセッサ（例えば、ＦＰＧＡ）、ＡＳＩＣ、マイクロコントローラ等を備えてもよい。いくつかの実施形態では、不揮発性メモリメディアコントローラ１２６は、不揮発性メモリメディア１２２にデータを記憶しかつ／又はデータを読み出し、不揮発性メモリデバイス１２０等に／からデータを伝送するように構成される。

不揮発性メモリメディアコントローラ１２６は、バス１２７を介して不揮発性メモリメディア１２２に通信可能に結合されてもよい。バス１２７は、不揮発性メモリ素子１２３に／からデータを通信するためのバスＩ／Ｏを備えてもよい。バス１２７は、アドレス及び他のコマンド及び制御情報を不揮発性メモリ素子１２３に通信するための制御バスを更に備えてもよい。いくつかの実施形態では、バス１２７は、不揮発性メモリ素子１２３を不揮発性メモリメディアコントローラ１２６に並列に通信可能に結合してもよい。この並列アクセスは不揮発性メモリ素子１２３をグループとして管理できるようにして、論理メモリ素子１２９を形成してもよい。論理メモリ素子は、それぞれの論理メモリ単位（例えば、論理ページ）及び／又は論理メモリ分割（例えば、論理ブロック）に区画化されてもよい。論理メモリ単位は、各不揮発性メモリ素子の物理的メモリ単位を論理的に組み合わせることによって形成されてもよい。

不揮発性メモリコントローラ１２６は、コンピューティングデバイス１１０上で実行されるデバイスドライバを備えてもよく、かつ／又はそのデバイスドライバと通信してもよい。デバイスドライバは、１つ以上のインターフェース１３１、１３２、及び／又は１３３を介してストレージクライアントにストレージ１１６にサービスを提供してもよい。いくつかの実施形態では、デバイスドライバは、ストレージクライアント１１６によるブロックレベルのＩ／Ｏ動作が実行される際に介されるブロックデバイスＩ／Ｏインターフェース１３１を提供する。代替的に、又は追加して、デバイスドライバは、他のストレージサービスをストレージクライアント１１６に提供し得るストレージクラスメモリ（storage class memory、ＳＣＭ）インターフェース１３２を提供してもよい。いくつかの実施形態では、ＳＣＭインターフェース１３２は、ブロックデバイスインターフェース１３１への拡張を備えてもよい（例えば、ストレージクライアント１１６が、ブロックデバイスインターフェース１３１への拡張又は追加を介してＳＣＭインターフェース１３２にアクセスし得る）。代替的に、又は追加して、ＳＣＭインターフェース１３２は、別のＡＰＩ、サービス、及び／又はライブラリとして提供されてもよい。デバイスドライバは、不揮発性メモリシステム１０２を使用してデータをキャッシュするキャッシュインターフェース１３３を提供するように更に構成されてもよい。

デバイスドライバは、上述のように、データ、コマンド、及び／又はクエリをバス１２５を介して不揮発性メモリメディアコントローラ１２６に伝送するように構成された不揮発性メモリデバイスインターフェース１３９を更に備えてもよい。

図２は、１つ以上のメモリダイ又はチップ２１２を含み得る不揮発性ストレージデバイス２１０の実施形態を示す。不揮発性ストレージデバイス２１０は、図１を参照して説明された不揮発性メモリデバイス１２０と実質的に同様であってもよい。メモリダイ２１２は、いくつかの実施形態では、メモリセル２００のアレイ（２次元又は３次元）と、ダイコントローラ２２０と、読み出し／書き込み回路２３０Ａ／２３０Ｂと、を含む。一実施形態では、様々な周辺回路によるメモリアレイ２００へのアクセスは、アレイの反対側で対称的に実装され、これによりそれぞれの側のアクセスライン及び回路の密度が半分に低減する。読み出し／書き込み回路２３０Ａ／２３０Ｂは、更なる実施形態では、メモリセルのページを読み出すことができる又は並列にプログラムすることが可能な複数のセンスブロック２５０を含む。

メモリアレイ２００は、様々な実施形態では、行デコーダ２４０Ａ／２４０Ｂを介してワード線によって及び列デコーダ２４２Ａ／２４２Ｂを介してビット線によってアドレス指定可能である。いくつかの実施形態では、コントローラ２４４は、１つ以上のメモリダイ２１２と同じメモリデバイス２１０（例えば、リムーバブルストレージカード又はパッケージ）に含まれる。コマンド及びデータは、線２３２を介してホストとコントローラ２４４との間で、及び線２３４を介してコントローラと１つ以上のメモリダイ２１２との間で伝送される。ある実施態様は、複数のチップ２１２を含むことができる。

ダイコントローラ２２０は、一実施形態では、読み出し／書き込み回路２３０Ａ／２３０Ｂと協働してメモリアレイ２００上でメモリ動作を行う。ダイコントローラ２２０は、ある実施形態では、状態マシン２２２と、オンチップアドレスデコーダ２２４と、電力制御回路２２６と、を含む。

状態マシン２２２は、一実施形態では、メモリ動作のチップレベル制御を提供する。オンチップアドレスデコーダ２２４は、ホスト又はメモリコントローラによって使用されるアドレスの間を、デコーダ２４０Ａ、２４０Ｂ、２４２Ａ、２４２Ｂによって使用されるハードウェアアドレスに変換するためにアドレスインターフェースを提供する。電力制御回路２２６は、メモリ動作中にワード線及びビット線に供給される電力及び電圧を制御する。一実施形態では、電力制御回路２２６は、電源電圧より大きな電圧を生成することができる１つ以上のチャージポンプを含む。

一実施形態では、センスブロック２５０は、図１に関して説明されたセンス／バイアス構成要素１５０と実質的に同様であり得るセンス／バイアス構成要素１５０を含んでもよい。

個別のセンスブロック２５０は、センスモジュール又はセンスアンプとして参照される１つ以上のコア部分と、管理回路として参照される共通部分とに区画化されてもよい。一実施形態では、各ビット線に結合された別個のセンスアンプと、複数（例えば、４個又は８個）のセンスアンプのセットのための１つの共通の管理回路とが存在する。グループ内の各センスアンプは、データバスを介して関連する管理回路と通信してもよい。

センス／バイアス構成要素１５０のセンスアンプは、データを読み出すためにビット線の電気的特性（例えば、電圧、電流）を決定又はセンスするセンス回路を含んでもよい。センスブロック２５０はまた、ビット線を介して読み出されたデータ又はビット線に書き込まれるデータを記憶する１つ以上のビット線ラッチを含んでもよい。センス／バイアス構成要素１５０のセンスアンプは、データを書き込むためにビット線にバイアス電圧を印加するバイアス回路を更に含んでもよい。一実施形態では、バイアス電圧は、ビット線を介して書き込まれるデータ、ビット線ラッチの内容等に基づいてもよい。センス／バイアス構成要素１５０は、ある実施形態では、１つ以上のセンスアンプ（関連するセンス及びバイアス回路を含む）、センスブロック２５０の管理回路、並びに／又はデバイスコントローラ２４４、ダイコントローラ２２０、及び／若しくは状態マシン２２２の更なる管理ソフトウェア及び／若しくはハードウェアを含んでもよい。

図３は、不揮発性メモリにアクセスするための装置３００の一実施形態を示す。図示された実施形態では、装置３００は、ビット線３０２と、１つ以上のＮＡＮＤストリング３０４と、センスアンプ３０６と、ワード線３１２と、ソース線３１６とを含む。ある実施形態では、センス／バイアス構成要素１５０は、図１及び図２に関して上述したように、装置３００のビット線３０２及びセンスアンプ３０６、複数のビット線３０２に関連する複数のセンスアンプ３０６等を含んでもよい。

図示した実施形態では、ＮＡＮＤストリング３０４は、複数のフローティングゲートトランジスタ３１０を含む。フローティングゲートトランジスタ３１０において、導電性の「浮遊」ゲートは、ソース及びドレイン領域との間の半導体基板のチャネル領域上に位置する。コントロールゲートは、フローティングゲート上に位置する。フローティングゲートは、コントロールゲート及び基板から電気的に分離されてもよく（例えば、酸化物層によって）、電荷を蓄積してもよい。フローティングゲート上の電荷は、ファウラーノルドハイムトンネリング、ホットキャリア注入等によって増加（例えば、プログラム中に）又は減少（例えば、消去中に）されてもよい。フローティングゲートは、コントロールゲートと基板との間にあるため、フローティングゲート上の電荷の量は、コントロールゲートに印加されるとフローティングゲートトランジスタ３１０が「オン」となるのに十分な（例えば、ソース−ドレイン領域間の導電性チャネルを生成するために）「閾値」電圧Ｖｔに影響を与える可能性がある。これにより、フローティングゲート上の電荷の量、又は同等にフローティングゲートトランジスタ３１０に対する閾値電圧Ｖｔは、データを記憶するために操作されてもよい。

一実施形態では、「単一レベルセル」（single level cell、ＳＬＣ）のＮＡＮＤフラッシュメモリにおいて、単一の読み出し電圧閾値は、セルに対する閾値電圧Ｖｔが読み出し電圧閾値未満である場合にフローティングゲートトランジスタ３１０が消去状態（例えば、バイナリ「１」を記憶する）となり、セルに対する閾値電圧Ｖｔが読み出し電圧閾値を超える場合にプログラム状態（例えば、バイナリ「０」を記憶する）となるように、フローティングゲートトランジスタ３１０のために確立されてもよい。別の実施形態では、「多値セル」（multi level cell、ＭＬＣ）、「３値セル」（triple level cell、ＴＬＣ）のＮＡＮＤフラッシュメモリ等は、フローティングゲートトランジスタ３１０に対してとり得る閾値電圧Ｖｔの範囲は、複数の状態に分割されて、フローティングゲートトランジスタ３１０が１ビット以上のデータを記憶するようにしてもよい。広くは、様々な実施形態では、フローティングゲートトランジスタ３１０からデータを読み出すことは、コントロールゲートに読み出し電圧を印加して、フローティングゲートトランジスタ３１０がソース−ドレイン端子間を導通しているかどうかを判断することによって、フローティングゲートトランジスタ３１０の閾値電圧Ｖｔがどの状態にあるかを決定することを含んでもよい。同様に、フローティングゲートトランジスタ３１０にデータを書き込むことは、コントロールゲートにプログラム電圧パルスを印加して、又は基板に消去電圧パルスを印加して、フローティングゲートトランジスタ３１０の閾値電圧Ｖｔを変更することを含んでもよい。

データは、図示された実施形態ではフローティングゲートトランジスタ３１０に記憶されているが、別の実施形態においてデータは、他のタイプの電気部品のある物理特性を変化させることによって、記憶されてもよい。例えば、データは、ＲｅＲＡＭ内の構成要素の抵抗値、ＰＣＭ内の構成要素の位相等を変化させることによって記憶されてもよい。データを記憶するために変更され得る物理特性を有する、フローティングゲートトランジスタ３１０等の構成要素は、本明細書では、「記憶セル」、「メモリセル」等として参照されてもよい。これにより、図示された実施形態では、図２のメモリアレイ２００は、ＮＡＮＤストリング３０４内のフローティングゲートトランジスタ３１０を備えた複数の記憶セルを含んでもよい。しかしながら、別の実施形態では、図２のメモリアレイ２００は、別のタイプの複数の記憶セルを含んでもよい。

図示された実施形態では、ＮＡＮＤストリング３０４は、ソースとドレインとがデイジーチェーン接続された一連のフローティングゲートトランジスタ３１０を含む。ソース選択トランジスタ３１４は、ＮＡＮＤストリング３０４のソース端をソース線３１６に結合し、ドレイン選択トランジスタ３０８は、ＮＡＮＤストリング３０４のドレイン端をビット線３０２に結合する。ある実施形態では、ソース線３１６は、ソース電圧ＶＳＳ（例えば、０Ｖ、又はグランド）で保持されてもよく、ビット線３０２の電圧は、データを読み出すために又は書き込むためにセンスアンプ３０６によって操作されてもよい。ワード線３１２は、複数のＮＡＮＤストリング３０４を挟んで、対応するフローティングゲートトランジスタ３１０のコントロールゲートを連結してもよい。これにより、フローティングゲートトランジスタ３１０の全行（例えば、ＳＬＣ ＮＡＮＤに対するデータのページ、ＭＬＣ又はＴＬＣ ＮＡＮＤに対するデータの複数ページ）は、列又はビット線３０２を介して読み出された又はプログラムされた個々のビットを用いて、単一のワード線３１２を介してアドレス指定されてもよい。図示された実施形態では、３次元のＮＡＮＤ配列が示されており、そこでは、複数のＮＡＮＤストリング３０４が１つのビット線３０２に結合され、フローティングゲートトランジスタ３１０によって記憶されたビットが行（例えば、ワード線３１２）、列（例えば、ビット線３０２）、及びストリング３０４（例えば、選択トランジスタ３０８、３１４を介して選択される）によって物理的にアドレス指定される。別の実施形態では、２次元のＮＡＮＤ配列において、各ＮＡＮＤストリング３０４は、単一のビット線３０２に結合され、フローティングゲートトランジスタ３１０によって記憶されたビットは、ストリング３０４を別途アドレス指定することなく、行（例えば、ワード線３１２）及び列（例えば、ビット線３０２）によって物理的にアドレス指定される。

図示された実施形態では、上述のように、フローティングゲートトランジスタ３１０からデータを読み出すことは、フローティングゲートトランジスタ３１０のコントロールゲートに読み出し電圧を印加することと、フローティングゲートトランジスタ３１０がソース−ドレイン端子間で導通しているかどうかを決定することと、を含んでもよい。フローティングゲートトランジスタ３１０に対してデータを読み出す際又は書き込む際、「選択された」という用語は、本明細書では、対象となっているフローティングゲートトランジスタ３１０、選択されたフローティングゲートトランジスタ３１０を含むＮＡＮＤストリング３０４、選択されたフローティングゲートトランジスタ３１０に結合されるワード線３１２等を参照するのに使用されてもよい。逆に、「未選択の」という用語は、本明細書では、選択されたフローティングゲートトランジスタ３１０以外のフローティングゲートトランジスタ３１０、選択されたＮＡＮＤストリング３０４以外のＮＡＮＤストリング３０４、選択されたワード線３１２以外のワード線３１２等を参照するのに使用されてもよい。

一実施形態では、選択されたフローティングゲートトランジスタ３１０からデータを読み出すために、センスアンプ３０６は、選択されたビット線３０２をプリチャージする。ソース選択トランジスタ３１４のドレイン選択トランジスタ３０８は、選択されたストリング３０４に対してオンにされてもよい（例えば、電圧は、選択トランジスタ３０８、３１４が導通状態となるようにコントロールゲートに印加されてもよい）。選択トランジスタ３０８、３１４は、未選択のストリング３０４に対してオフにされてもよい（例えば、コントロールゲートは０Ｖになってもよい）。未選択のフローティングゲートトランジスタ３１０を完全にオンにするのに十分な電圧は、未選択のワード線３１２を介して印加される。読み出し電圧は、選択されたフローティングゲートトランジスタ３１０に印加される。選択されたフローティングゲートトランジスタ３１０の閾値電圧Ｖｔが、印加された読み出し電圧未満である場合（例えば、記憶セルがＳＬＣ ＮＡＮＤに対して消去状態である場合）、選択されたフローティングゲートトランジスタ３１０が導通し、ビット線３０２が、ビット線３０２をソース線３１６に結合する選択されたＮＡＮＤストリング３０４を介して放電される。逆に、選択されたフローティングゲートトランジスタ３１０の電圧閾値Ｖｔが、印加された読み出し電圧を超えた場合（例えば、記憶セルがＳＬＣ ＮＡＮＤに対してプログラム状態である場合）、選択されたフローティングゲートトランジスタ３１０は導通せず、選択されたＮＡＮＤストリング３０４はビット線３０２を放電させない。単一の読み出し電圧を印加することは、ＳＬＣ ＮＡＮＤに対するプログラムされた状態と消去された状態との間を区別するのに十分であってよく、連続した読み出し電圧が、ＭＬＣ ＮＡＮＤ、ＴＬＣ ＮＡＮＤ等に対する複数の状態を識別するために印加されてもよい。センスアンプ３０６は、ビット線電圧、ビット線電圧の変化率、ビット線電流等のビット線３０２の電気特性をセンスして、ビット線３０２が、選択されたフローティングゲートトランジスタ３１０を介して放電されているかどうかを決定するようにしてもよい。

ある実施形態では、読み出しに対して書き込むために、ストリング３０４は、適切な電圧を選択トランジスタ３０８、３１４に印加することにより選択されてもよく、未選択のフローティングゲートトランジスタ３１０は、十分な電圧を非選択ワード線３１２に印加することによって完全にオンにされてもよい。１つ以上のプログラム電圧パルスは、選択されたワード線３１２を介して、選択されたフローティングゲートトランジスタ３１０に対するコントロールゲートに印加されて、選択されたフローティングゲートトランジスタ３１０に対して電圧閾値Ｖｔを変化させてもよい。選択されたフローティングゲートトランジスタ３１０に対する電圧閾値Ｖｔの変化は、１つ以上のプログラムベリファイ電圧を選択されたフローティングゲートトランジスタ３１０に印加して、選択されたフローティングゲートトランジスタ３１０が導通しているかどうかをセンスすることによって、読み出しと同様なプロセスにおいて検証されてもよい。

様々な実施形態では、選択されたフローティングゲートトランジスタ３１０に対する電圧閾値Ｖｔがプログラミングパルスに応答して変化する程度は、コントロールゲートとドレインとの間の電圧の大きさに依存する。一実施形態では、セルがプログラムされるのを禁止するために、センスアンプ３０６は、ビット線３０２を介して、選択されたフローティングゲートトランジスタ３１０のドレインに高い禁止電圧を印加してもよい。別の実施形態では、高速プログラミングのために、又は高電圧閾値Ｖｔへのプログラミングのために、センスアンプ３０６は、ビット線３０２を介して、選択されたフローティングゲートトランジスタ３１０のドレインに低い又はゼロの電圧を印加してもよい。ある実施形態では、センスアンプ３０６は、ビット線３０２を介して、選択されたフローティングゲートトランジスタ３１０のドレインにバイアス電圧を印加してもよい。いくつかの実施形態では、小さいが０ではないバイアス電圧は、近傍の又は隣接する非選択のＮＡＮＤストリング３０４においてフローティングゲートトランジスタ３１０に影響を与えるプログラム妨害現象を低減し得る。更なる実施形態では、０ボルトと禁止電圧との間のあるレベルのバイアス電圧は、選択されたフローティングゲートトランジスタ３１０のコントロールゲートとドレインとの間の電圧差を減らして、プログラミングを遅くするか又は選択されたフローティングゲートトランジスタ３１０を中間閾値電圧Ｖｔの状態にプログラムすることによって、プログラム電圧パルスの大きさを効果的に減少させ得る。

読み出し及びプログラム動作は、単一のフローティングゲートトランジスタ３１０へのデータの読み出し又は書き込みのコンテキストにおいて上述されている。しかしながら、様々な実施形態では、ワード線３１２は、複数のＮＡＮＤストリング３０４及びビット線３０２にわたるフローティングゲートトランジスタ３１０の行に対するコントロールゲートを結合してもよい。これにより、読み出し電圧又はプログラム電圧パルスは、ワード線３１２に印加されてもよく、データの複数のビットは、複数のビット線３０２を介して連通されて、選択されたワード線３１２に結合されたフローティングゲートトランジスタ３１０からデータを読み出す又はデータを書き込むようにしてもよい。いくつかの実施形態では、選択されたワード線３１２に結合されたフローティングゲートトランジスタ３１０のサブセットは未選択であってもよい。例えば、一実施形態では、ストリング３０４は、複数のストリング３０４が１つのビット線３０２に結合される場合、上述のように個々に選択されてもよい。ある実施形態では、部分的な行は、偶数ビット線３０２のみ、奇数ビット線３０２のみ等を選択することによってプログラムされてもよい。しかしながら、広くは、様々な実施形態では、データは、１つのワード線３１２及び複数のビット線３０２を使用して、一行内の複数のフローティングゲートトランジスタ３１０にプログラムされ又は読み出される。

１ページ分のデータを読み出すために、ワード線３１２に読み出し電圧が印加されてもよく、センスアンプ３０６は、ワード線３１２に結合されたフローティングゲートトランジスタ３１０を介してどのビット線３０２が放電されているかを決定してもよい。ある実施形態では、フローティングゲートトランジスタ３１０に対してとり得る閾値電圧Ｖｔの範囲が２つよりも多い状態に分割される場合、複数ページのデータは、ワード線３１２に連続した読み出し電圧を印加することによって同じ行のフローティングゲートトランジスタ３１０から読み出されてもよい。

同様に、１ページ分のデータをプログラムするために、１つ以上のプログラムパルスがワード線３１２に印加されてもよく、センスアンプ３０６は、異なるビット線３０２に異なる電圧を印加して、ワード線３１２に結合されたフローティングゲートトランジスタ３１０をプログラムする又は禁止するようにしてもよい。一実施形態では、複数ページのデータが、異なる時間に異なるビット線３０２に禁止電圧を印加することによって、又は異なるビット線３０２に異なるバイアス電圧を印加することによって、同じ行のフローティングゲートトランジスタ３１０にプログラムされてプログラミング速度に影響を与え、異なるフローティングゲートトランジスタ３１０を異なる状態にプログラムされるようにしてよい。

図示された実施形態では、フローティングゲートトランジスタ３１０は、ＮＡＮＤフラッシュ記憶セルである。しかしながら、様々な実施形態では、抵抗性記憶セル、磁気記憶セル、相変化記憶セル等の他のタイプの記憶セルに対するワード線３１２及びビット線３０２は、センスアンプ３０６がデータを読み出すためのビット線３０２の電気特性をセンスし、データを書き込むためのビット線３０２にバイアス電圧を印加するように、同様に配置されてもよい。センスアンプ３０６について、図４Ａ及び４Ｂに関して以下に更に詳細に説明する。

図４Ａは、ビット線３０２に結合されたセンスアンプ３０６の一実施形態を示す。センスアンプ３０６及びビット線３０２は、図３に関して上述したセンスアンプ３０６及びビット線３０２と実質的に同様であってもよい。広くは、上述のように、センスアンプ３０６及びビット線３０２は、より低いキャパシタンスのセンス回路（複数可）及びより高いキャパシタンスのバイアス回路（複数可）を使用して、データを読み出すためにビット線電圧（又は他の電気特性）をセンスし、データを書き込むためにビット線バイアス電圧を印加するセンス／バイアス構成要素１５０に含まれてもよい。図示された実施形態では、センスアンプ３０６は、センス回路４０２と、バイアス回路４０４と、禁止回路４０６とを含む。

ビット線３０２は、一実施形態では、不揮発性メモリ素子１２３のための記憶セルに結合される。例えば、一実施形態では、図３を参照して上述したように、ビット線３０２は、ドレイン選択トランジスタを介して１つ以上のＮＡＮＤストリングに結合されてもよい。別の実施形態では、ビット線３０２は、ＮＡＮＤフラッシュ記憶セル以外の記憶セルに結合されてもよい。ある実施形態では、ビット線３０２は、異なるワード線を使用してアドレス指定可能な複数の記憶セルに結合されてもよい。更なる実施形態では、センスアンプ３０６は、ビット線３０２に結合される。広くは、様々な実施形態では、ビット線３０２は、センスアンプ３０６と記憶セルとの間の情報を通信する。図示された実施形態では、センスアンプ３０６は、ビット線３０２に直接に結合される。別の実施形態では、センスアンプ３０６とビット線３０２との間に中間ステージが配置されて、センスアンプ３０６及びビット線３０２が間接的に結合されるようにしてもよい。不揮発性メモリ素子１２３は、ある実施形態では、複数の記憶セルと、記憶セルに結合された複数のビット線３０２と、ビット線３０２に結合された複数のセンスアンプ３０６と、を含んでもよい。

センス回路４０２は、一実施形態では、ビット線３０２に結合された１つ以上の記憶セルからデータを読み出すためにビット線３０２の電気特性をセンスする。例えば、一実施形態では、不揮発性メモリ素子１２３からデータセットを読み出すことは、複数のセンスアンプ３０６内のセンス回路４０２を使用して、不揮発性メモリ素子１２３に対する１つ以上のビット線３０２の電圧をセンスすることを含んでもよい。

様々な実施形態では、不揮発性メモリ素子１２３の１つ以上の記憶セルからデータを読み出すためにビット線３０２に対する電圧をセンスする手段は、センス回路４０２、センスアンプ３０６、センス／バイアス構成要素１５０、センスブロック２５０、状態マシン２２２、ダイコントローラ２２０、デバイスコントローラ２４４、不揮発性メモリ素子１２３のための周辺若しくは管理回路、他の論理ハードウェア、及び／又はコンピュータ可読のストレージメディア上に記憶された他の実行可能なコードを含んでもよい。他の実施形態は、ビット線電圧をセンスする同様な又は同等の手段を含んでもよい。

様々な実施形態では、ビット線３０２に結合された記憶セルからデータを読み出すことは、ビット線３０２を用意することと、ビット線３０２に記憶セルの影響を受けさせるようにすることと、ビット線３０２の電気特性をセンス又は検出して記憶セルに対する状態を決定することと、を含んでもよい。例えば、一実施形態では、センス回路４０２は、ビット線３０２をプリチャージすることによってビット線３０２を用意してもよい。センス回路４０２は、ビット線３０２にプリチャージ電流又は電圧を印加してもよい。図３に関して上述したように、プリチャージされたビット線３０２は、ＮＡＮＤストリングに対する選択されたトランジスタ及び未選択のフローティングゲートトランジスタをオンにすることによって、記憶セルに影響され得るようにして、プリチャージされたビット線３０２が、読み出し電圧に応じて記憶セルが導通している場合にＮＡＮＤストリングを介してソース線に放電され、読み出し電圧に応じて記憶セルが導通していない場合に放電されるように（又は漏電を通して非常にゆっくりと放電されるように）してもよい。センス回路４０２は、オンチップアドレスデコーダ、行デコーダ、ワード線ドライバ、ソース選択ドライバ、ドレイン選択ドライバ等に含まれて、又はそれらと通信して、ＮＡＮＤストリングを選択し、選択トランジスタをオンにし、未選択の記憶セルをオンにし、ビット線３０２に結合された選択された記憶セルに読み出し電圧を印加するようしてもよい。その後、センス回路４０２は、ビット線電圧、ビット線電流、ビット線電圧の変化率等のビット線３０２の電気特性をセンスして、記憶セルの状態を決定してもよい。

これにより、ある実施形態では、記憶セルからデータを読み出すことは、ビット線３０２をプリチャージすることと、読み出し電圧を記憶セルのためのコントロールゲートに印加することと、ビット線３０２の電気特性をセンスしてビット線３０２が記憶セルを介して放電しているかどうかを決定することと、を含む。様々な他の実施形態では、しかしながら、ビット線３０２が用意され、影響を受け、様々な他の方法でセンスされてもよい。例えば、記憶セルの抵抗を変化させてデータを記憶させる場合、ビット線３０２は、ビット線３０２に電圧を印加することによって用意され、ビット線３０２を記憶セルを介してグランドに接続することによって影響を受け、センス回路４０２を用いてセンスされて、記憶セルの抵抗に依存するビット線３０２を流れる電流を検出してもよい。本開示の観点から、様々なタイプの不揮発性記憶セルに対して、センス回路４０２を使用してビット線３０２を用意し、影響を与え、センスする様々な方法が明らかになる。

様々な実施形態では、ビット線３０２様々なタイプの電気特性が、１つ以上の記憶セルからデータを読み出すためにセンス回路４０２によってセンスされてもよい。「電気特性」は、例えば、電荷、電圧、電流、抵抗、キャパシタンス、インダクタンス、他の電気特性の変化率等のビット線３０２に関連する電気量、特徴、特性等を参照してもよい。異なるタイプの記憶セルは、ビット線３０２の異なる電気特性に異なる方法で影響を与え得るので、センス回路４０２によってセンスされる電気特性は、使用される不揮発性媒体のタイプに依存する場合がある。例えば、ビット線３０２を放電するフラッシュメモリセルは、ビット線電圧、ビット線電流、ビット線電圧の変化率等に影響を与えてもよい。本開示の観点から、センス回路４０２によってセンスされ得る様々な電気特性が明らかになる。

ある実施形態では、センス回路４０２は、電気特性の値を監視又は検出すること、電気特性の変化を検出すること等によって、ビット線電気特性を「センス」してもよい。ある実施形態では、センス回路４０２は、低レベル電気信号を増幅するか、又は検出された電気特性を認識可能な論理レベルに変換してもよく、１つ以上のデータラッチと通信して、その結果として生じるホスト、クライアント等への通信のために、記憶セルから読み出されたデータを記憶してもよい。本開示の観点から、認識可能なロジックレベルを生成してラッチするために電気特性をセンスする様々な方法が理解されるだろう。

ある実施形態では、センス回路４０２によってセンスされる記憶セルは、ＮＡＮＤストリング（選択トランジスタを使用する）等によって行（ワード線ドライバを用いて）で選択されてもよい。一実施形態では、データセットは、複数のビット線３０２に結合された複数の記憶セルによって記憶され、データセットを読み出すことは、複数のセンス回路４０２を使用してビット線３０２の電圧（又は他の電気特性）をセンスすることを含んでもよい。

バイアス回路４０４は、一実施形態では、ビット線３０２に結合された１つ以上の記憶セルにデータを書き込むために、ビット線３０２にバイアス電圧を印加する。例えば、一実施形態では、不揮発性メモリ素子１２３にデータセットを書き込むことは、複数のセンスアンプ３０６内のバイアス回路４０４を用いて、不揮発性メモリ素子１２３に対する１つ以上のビット線３０２にバイアス電圧を印加することを含んでもよい。

様々な実施形態では、不揮発性メモリ素子１２３の１つ以上の記憶セルにデータをプログラムするために、ビット線３０２をバイアス電圧にバイアスする手段は、バイアス回路４０４、センスアンプ３０６、センス／バイアス構成要素１５０、センスブロック２５０、状態マシン２２２、ダイコントローラ２２０、デバイスコントローラ２４４、不揮発性メモリ素子１２３のための周辺若しくは管理回路、他の論理ハードウェア、及び／又はコンピュータ可読のストレージメディア上に記憶された他の実行可能なコードを含んでもよい。他の実施形態は、ビット線３０２をバイアスする同様な又は同等の手段を含んでもよい。

ある実施形態では、ビット線３０２に結合された記憶セルにデータを書き込むことは、ビット線３０２にバイアス電圧を印加することと、記憶セルのためのコントロールゲートに１つ以上のプログラム電圧パルスを印加することと、を含んでもよい。例えば、一実施形態では、記憶セルは、プログラミングのために（例えば、ＮＡＮＤストリング及びワード線によって）選択されてもよく、１つ以上のプログラム電圧パルスは、ワード線を介してコントロールゲートに印加されてもよい。バイアス回路４０４は、プログラムパルスを印加するためにワード線ドライバを含むか、又はワード線ドライバと通信してもよい。しかしながら、同じワード線は、異なるビット線３０２に対して複数の記憶セルに結合されて、ワード線を介して印加されるプログラム電圧パルスが単一のプログラム動作で複数の記憶セルをプログラムし得るようにしてもよい。バイアス回路４０４によってビット線３０２に印加されるバイアス電圧（又は禁止電圧）は、記憶セルに対するゲートドレイン電圧に影響を与えることによって、プログラム電圧パルスの強度を効果的に決定する。これにより、一実施形態では、バイアス回路４０４は、より速いプログラミング（高いプログラムパルス電圧とドレイン電圧との間の差が大きい）のために、又は高い閾値電圧へのプログラミングのために、低バイアス電圧を印加してもよい。逆に、別の実施形態では、バイアス回路４０４は、より遅く、より正確なプログラミング（高いプログラムパルス電圧とドレイン電圧との間の差が小さい）のために、又は中間閾値電圧へのプログラミングのために、より高いバイアス電圧を印加してもよい。したがって、ある実施形態では、ワード線を介して複数の記憶セルに印加されるプログラム電圧パルスのセットは、異なるビット線３０２に異なるバイアス及び／又は禁止電圧を印加することによって、異なるデータ値を記憶する（又は、未プログラムのいくつかのセルを残す）ために、記憶セルを異なる状態にプログラムするのに使用されてもよい。

一実施形態では、バイアス回路４０４は、ビット線３０２に電圧基準又は電圧源を結合することによって、ビット線３０２にバイアス電圧を印加してもよい。別の実施形態では、バイアス回路４０４は、ビット線３０２に電流源を結合してバイアス電圧に影響を与えてもよい。更なる実施形態では、バイアス回路４０４は、ストレージメディアのタイプに適した別の電気特性を使用してもよく（データの読み出しに関して上述したように）、データを記憶セルにプログラムするためにビット線３０２をバイアスする。一実施形態では、バイアス電圧は、負電圧電源（例えば、消去用）〜正電圧電源（例えば、プログラムパルス用）の範囲内にしてもよい。別の実施形態では、バイアス電圧は、０ボルト〜禁止電圧の範囲内にしてもよい。ある実施形態では、バイアス電圧は、０〜３ボルトの範囲内にしてもよい。更なる実施形態では、バイアス回路４０４は、予め定義されたステップサイズに応じた範囲内でバイアス電圧を印加してもよい。例えば、一実施形態では、バイアス回路４０４は、０〜３ボルトの範囲で１００ｍＶステップサイズでバイアス電圧を印加して、バイアス回路４０４がビット線３０２に印加することができる異なるバイアス電圧が略３０個存在するようにしてもよい。

一実施形態では、バイアス回路４０４は、ラッチされたデータ値に基づいてバイアス電圧を印加してもよい。例えば、一実施形態では、ラッチは、ビット線３０２を介して書き込むためのデータのビットを記憶してもよく、バイアス回路４０４は、ラッチされたデータに基づいてバイアス電圧を印加してもよい。別の実施形態では、一組のラッチが、ビット線３０２を介して書き込むための複数のデータ値（例えば、上・下・中のページのデータ値）を記憶してもよく、バイアス回路４０４は、ラッチされたデータに基づいてバイアス電圧を印加し、記憶セルを、複数のデータ値を表す状態（例えば、３ビットのデータを記憶するための８とおりのとり得る状態のうちの１つ）にプログラムしてもよい。

ある実施形態では、バイアス回路４０４の影響を受ける記憶セルは、ＮＡＮＤストリング（選択トランジスタを使用する）等によって行（ワード線ドライバを用いて）で選択されてもよい。一実施形態では、データセットは、複数のビット線３０２に結合された複数の記憶セルによって記憶されてもよく、データセットを書き込むことは、複数のバイアス回路４０４を使用して、異なるビット線３０２に異なるバイアス電圧を印加すること（又はある電気特性に基づいて異なって一組のビット線３０２の組をバイアスすること）を含んでもよい。

一実施形態では、センスアンプ３０６内において、バイアス回路４０４のキャパシタンスは、センス回路４０２に対するキャパシタンスよりも大きくてもよい。同様に、更なる実施形態では、複数のセンスアンプ３０６が、複数のセンス回路４０２及び複数のバイアス回路４０４を含む場合、バイアス回路４０２に対するキャパシタンスは、センス回路４０２に対するキャパシタンスより大きくてもよい。

様々な実施形態では、センス回路４０２のキャパシタンスは、ビット線３０２をプリチャージするための及び放電するための時間に影響を与えてもよく、ビット線３０２に結合された高キャパシタンスは、プリチャージ及び放電の両方の時間を増加させ得る。これにより、センス回路４０２の低キャパシタンスは、読み出し又はプログラム検証動作に対する高速なセンスを容易にし得る。

ある実施形態では、バイアス回路４０４のキャパシタンスは、プログラミングの速度及び／又は安定性に影響を与え得る。低キャパシタンスのバイアス回路４０４は、高キャパシタンスのバイアス回路４０４に比べて、ビット線３０２に対するバイアス電圧を迅速に変化させ得る。しかしながら、いくつかの実施形態では、プログラム動作は、複数のプログラムパルス、プログラム検証パルス等を適用することにより、読み出し動作より大幅に長い時間がかかってもよい。更なる実施形態では、長時間のプログラム動作において、プログラムの速度は、プログラムの安定性よりかなり低くてもよい。長時間のプログラム動作の過程において、ビット線バイアス電圧は、漏れ電流による影響を受け得る。しかしながら、データを書き込むためのバイアス電圧を印加する際にビット線３０２に高いキャパシタンスを結合することは、バイアス電圧を安定させることができ、漏れ電流の影響を受けにくくなる。

したがって、様々な実施形態では、低キャパシタンスのセンス回路４０２は、高速センシングを容易にすることができ、高キャパシタンスのバイアス回路４０４は、安定したプログラミングを容易にすることができる。ある実施形態では、センス回路４０２のキャパシタンスは、バイアス回路４０４のキャパシタンスよりも低くてもよい。一実施形態では、例えば、センス回路４０２のキャパシタンスは、バイアス回路４０４のキャパシタンスを半分以下にしてもよい。ある実施形態では、更なる例を提供するために、センス回路４０２のキャパシタンスは、５フェムトファラドより低くてもよく、バイアス回路４０４のキャパシタンスは、１０フェムトファラドより高くてもよい。

一実施形態では、したがって、センス回路４０２は、低キャパシタンスを有するように設計されてもよい。ある実施形態では、「寄生」容量は、それらの容量特性（例えば、コンデンサ）のために意図的に含まれる素子とは別に、回路構成要素の内部のキャパシタンス、回路素子間のキャパシタンス等を参照してもよい。ある実施形態では、センス回路４０２のキャパシタンスは、寄生容量を備えるか、又は実質的に備えてもよい。換言すれば、こうした実施形態では、センス回路４０２のキャパシタンスを増加させる目的のための追加の回路素子はない。

一実施形態では、バイアス回路４０４に対するキャパシタンスは、不揮発性メモリ素子１２３に対するプログラミング速度に基づいて選択されてもよい。例えば、ある実施形態では、プログラミング速度は、プログラム中にビット線３０２にバイアス電圧を印加するための時間の長さに影響を与える場合があり、バイアス回路４０４のキャパシタンスは、その時間のために安定したビット線電圧を提供するように選択され得る。更なる実施形態では、製造者は、プログラム動作に対する安定性と速度とのバランスをとるためにバイアス回路４０４のキャパシタンスを調整又は選択することによって、プログラミング速度に基づいてバイアス回路４０４のキャパシタンスを選択してもよい。

ある実施形態では、バイアス回路４０４に対するキャパシタンスは、ある容量性素子をバイアス回路４０４に意図的に追加することによって選択されて、バイアス回路４０４に対するキャパシタンスが本来の又は寄生の容量、及び意図的に追加されたキャパシタンスを含むようにしてもよい。例えば、不揮発性メモリ素子１２３の製造者は、金属酸化物半導体（metal-oxide-semiconductor、ＭＯＳ）コンデンサ、ゲートと基板層との間のキャパシタンスを有するＭＯＳトランジスタ等を、バイアス回路４０４に追加して、バイアス回路４０４のキャパシタンスを増加させてもよい。

不揮発性メディアのためのあるセンスアンプは、センス回路及びバイアス回路を含み、そのバイアス回路は、センス回路から分離されていない。これにより、センスアンプのキャパシタンスは、センスするか又はバイアスするかと実質的に同じである。このようなセンスアンプでは、センスアンプのキャパシタンスを減少させることによって、プログラム安定性を犠牲にしてより速いセンスを提供してもよく、センスアンプのキャパシタンスマップを増加させることによって、センス速度を犠牲にしてより大きなプログラム安定性を提供する。それに対して、本開示は、図示された実施形態において、センスアンプ３０６に、バイアス回路４０４とは別個の又は分離したセンス回路４０２を設けて、センス回路４０２のキャパシタンスとバイアス回路４０４のキャパシタンスとが同じセンスアンプ３０６内で実質的に独立するようにしている。様々な実施形態では、同じセンスアンプ３０６内においてセンス回路４０２とバイアス回路４０４とを電気的に分離することによって、安定したプログラミング及び高速センシングの両方を提供し得る。

図示された実施形態では、センス回路４０２及びバイアス回路４０４は、別個に及び／又は並列にビット線３０２に電気的に結合される。本明細書で使用されるとき、回路又は構成要素は、各回路の出力が他の回路とは独立してビット線３０２に結合される場合（例えば、他の回路の１つも通過することなく、センスアンプ３０６内に分離及び／又は分割された電気経路を形成するために）に、ビット線３０２に電気的に「別個に」及び／又は「並列に」接続されるものであると言ってもよい。ある実施形態では、異なる回路は、異なる電圧又は電源の供給源に結合されてもよいが、異なる入力等があっても、並列又は独立した出力に基づいて、依然として「別個」及び／又は「並列」であると参照されてもよい。それに対して、バイアス回路４０４の出力がセンス回路４０２を通過した状態又はその逆における直列的な配置は、ビット線３０２に対して、センス回路４０２又はバイアス回路４０４の個々のキャパシタンスよりも低い実効キャパシタンスを与えることができる。実効キャパシタンスの低減は、ある実施形態では、安定した電圧バイアスを容易にさせることなく、高速センシングを容易にし得る。

それに対して、図示された実施形態では、センス回路４０２とバイアス回路４０４とがビット線３０２に別個にかつ並列に結合された状態で（例えば、分離及び／又は分割された電気経路を提供する場合）、センスアンプ３０６は、ビット線３０２に対して、センス回路４０２とバイアス回路４０４の個々に対するキャパシタンスの和を含んだ実効キャパシタンスを与えてもよい。センシング時にビット線３０２が、大きな実効キャパシタンスを「観測する」（例えば、大きな実効キャパシタンスに結合される）場合、プリチャージ及び放電の動作の速度は悪影響を受け得る。これにより、ある実施形態では、バイアス回路４０４は、センス回路４０２が使用されているときに、ビット線３０２から電子的に分離されてもよい。例えば、センス回路４０２が使用されているときにトランジスタによってバイアス回路４０４をビット線３０２から切り離してもよく、バイアス回路４０４をビット線３０２に再接続してバイアス電圧を印加してもよい。分離トランジスタを含むバイアス回路４０４を、図４Ｂに関して以下に更に詳細に説明する。

更なる実施形態では、センス回路４０２は、バイアス回路４０４が使用されているときに、同様にビット線３０２から切り離されてもよい。しかしながら、バイアス回路４０４のキャパシタンスは、バイアス電圧の安定性のために既にセンス回路４０２のキャパシタンスよりも大きいので、バイアス中にビット線３０２がバイアス回路４０４のキャパシタンスに加えてセンス回路４０２のキャパシタンスをも「観測する」場合には、ほとんど又は全く悪影響はない。逆に、より小さいキャパシタンスのセンス回路４０２の使用時により大きなキャパシタンスのバイアス回路４０４を切り離すことによって、ビット線３０２に大きなキャパシタンスを結合することが回避されるので、バイアス回路４０４は大幅にセンシング動作を遅くすることはない。別の実施形態では、しかしながら、センス回路４０２、バイアス回路４０４、及び／又は禁止回路４０６はそれぞれ、使用されないときにビット線３０２から電気的に分離又は切り離されてもよい。

様々な実施形態では、センス回路４０２、バイアス回路４０４、及び／又は禁止回路４０６は、回路４０２、４０４、４０６のキャパシタンスがビット線３０２から実質的に分離されると、ビット線３０２から「電子的に分離された」と参照されてもよい。ある実施形態において、回路４０２、４０４、４０６がビット線３０２から電子的に分離される場合であっても、ある漏れ電流又は寄生容量がビット線３０２により依然として「観測され」てもよいが、回路４０２、４０４、４０６は、トランジスタ又は別の能動スイッチング素子等による何らかの方法でビット線３０２から分離される場合には、ビット線３０２から電子的に分離されるものとして依然として参照されてもよい。

禁止回路４０６は、一実施形態では、１つ以上の記憶セルのプログラミングを禁止するためにビット線３０２に禁止電圧を印加する。図示された実施形態では、センスアンプ３０６は、センス回路４０２及びバイアス回路４０４とは別個の禁止回路４０６を含む。別の実施形態では、しかしながら、バイアス回路４０４は、ビット線３０２に禁止電圧を印加してもよく、別個の禁止回路４０６は、センスアンプ３０６から省略されてもよい。

様々な実施形態では、不揮発性メモリ素子１２３の１つ以上の記憶セルのプログラミングを禁止するために、ビット線３０２に禁止電圧を印加する手段は、禁止回路４０６、バイアス回路４０４、センスアンプ３０６、センス／バイアス構成要素１５０、センスブロック２５０、状態マシン２２２、ダイコントローラ２２０、デバイスコントローラ２４４、不揮発性メモリ素子１２３のための周辺若しくは管理回路、他の論理ハードウェア、及び／又はコンピュータ可読のストレージメディア上に記憶される他の実行可能なコードを含んでもよい。他の実施形態では、ビット線禁止電圧を印加する同様な又は同等の手段を含んでもよい。

上記のように、ビット線３０２に禁止電圧を印加することは、プログラム電圧パルスがワード線に印加されるときに、ビット線３０２に結合された記憶セルがプログラミングされることを禁止してもよい。ある実施形態では、プログラミングを禁止する禁止電圧は、プログラミングの速度に、又はセルがプログラムされた状態に単に影響を与えるバイアス電圧よりも高くてもよい。一実施形態では、禁止回路４０６は、ビット線３０２をセンスアンプ３０６のための高電圧源に結合することによって禁止電圧を印加してもよい。本開示の観点から、ビット線禁止電圧を印加する他の方法が明らかになる。

図４Ｂは、ビット線３０２に結合された、センスアンプのためのバイアス回路４０４の一実施形態を示す。図示された実施形態において、バイアス回路４０４及びビット線３０２は、図３及び図４Ａを参照して上述したバイアス回路４０４及びビット線３０２と実質的に同様であってもよい。図示された実施形態では、バイアス回路４０４は、バイアス回路４０４の外部で電圧又は構成要素に結合する複数の線又は端子４５２、４６０、４６８と、複数のトランジスタ４５４、４５６、４５８、４６２、４６４、４６６と、を備える。

図示された実施形態では、ＶＨＳＡ線４５２は、センスアンプのための高電圧源であるＶＨＳＡに結合する。トランジスタ４５４及び４５６がオンになると、ＶＨＳＡはバイアスするためにビット線３０２に結合される。これにより、ＶＨＳＡ線４５２は、ビット線３０２をバイアスするためにバイアス電圧を提供する。ある実施形態では、上述のように、ＶＨＳＡ線４５２上の電圧は、０〜３ボルトの間で１００ｍＶのステップサイズで制御されてもよい。別の実施形態では、ＶＨＳＡ線４５２は、異なるバイアス電圧の範囲、及び／又はその範囲内の異なるステップサイズを提供するように構成されてもよい。

図示された実施形態では、ＶＢＬＧ線４６８は、バイアス回路４０４を活性化するための電圧源であるＶＢＬＧに結合する。ＶＢＬＧ線４６８上の電圧がトランジスタ４５６に結合されると、バイアス回路４０４は、活性化されるか又はビット線３０２に結合される。あるいは、トランジスタ４５６がオフにされてバイアス回路４０４が非活性化する又はビット線３０２から切り離される。

図４Ａに関して上述したように、バイアス回路４０４は、センス回路が使用されているときにビット線３０２から電子的に分離されて、センス回路が使用されているときにビット線３０２が低いセンスキャパシタンス（より高いバイアス回路４０４のキャパシタンスではない）を「観測する」又はそれに接続されるようにしてもよい。図示された実施形態では、トランジスタ４５６は、バイアス回路４０４が使用されていないとき等の、センス回路が使用されているときにバイアス回路４０４をビット線３０２から切り離す。図示された実施形態では、ビット線３０２からバイアス回路４０４を分離するトランジスタは、バイアス回路部４０４の一部である。別の実施形態では、分離トランジスタ又は他の能動スイッチング素子が、センスアンプによって、バイアス回路４０４とビット線３０２との間に提供されてもよい。ある実施形態では、トランジスタ４５４にわたる漏れ電流は、トランジスタ４５４がオフとなった場合であっても、バイアス回路４０４のいくらかのキャパシタンスをビット線３０２に露出させてもよい。しかしながら、トランジスタ４５４がオフになったときでも、依然として、トランジスタ４５４は、ビット線３０２からバイアス回路４０４を電気的に「分離」すると言ってよい。

図示された実施形態では、トランジスタ４６４及び４６６は、ＰＭＯＳトランジスタ４６４及びＮＭＯＳトランジスタ４６６を備える。トランジスタ４６４及び４６６のコントロールゲートは、データラッチの相補的な出力に結合されて、トランジスタ４６４、４６６の両方が、データラッチ値に基づいてともにオン、オフするようにしてもよい。これにより、バイアス回路４０４は、ビット線３０２に印加されるバイアス電圧がデータラッチにおける値に依存するようにデータラッチと通信して、ビット線３０２を介して記憶セルに書き込まれるようにしてもよい。

図示された実施形態では、トランジスタ４６２は、ＶＢＬＧ線４６８からの漏れ電流を制限する。上述した並列のＰＭＯＳトランジスタとＮＭＯＳトランジスタ４６４、４６６を介した漏れ電流は、これらのトランジスタがオフである場合であっても重要となり得る。トランジスタ４６２の不存在下で、そのような漏れ電流は、ＶＢＬＧ線４６８上の電圧を、バイアス回路４０４を活性化し得る、又は少なくともバイアス回路４０４のキャパシタンスをビット線３０２に結合し得るトランジスタ４５６に結合してもよい。したがって、ある実施形態では、バイアス回路４０４は、バイアス回路４０４を活性化する電圧源（ＶＢＬＧライン４６８上の電圧等）からの漏れ電流を制限するトランジスタ４６２を含む。

一実施形態では、図４Ａに関して上述したように、バイアス回路４０４は、バイアス回路４０４のキャパシタンスを寄生容量を超えて増加させる構成要素又は素子を含んでもよい。例えば、製造者は、バイアス回路４０４にＭＯＳコンデンサ又はその他のコンデンサを追加してバイアス回路４０４に適切に高いキャパシタンスを与えてもよい。図示された実施形態では、バイアス回路４０４は、バイアス回路４０４のキャパシタンスが電界効果トランジスタ４５８のゲートと基板との間のキャパシタンスを含むように構成された電界効果トランジスタ４５８を備える。更なる実施形態では、電界効果トランジスタ４５８の基板は、接地され得るボディ端子４６０に接続される。一実施形態では、ボディ端子は、バイアス回路４０４、センスアンプ、及び／又はメモリアレイを備える集積回路の基板であってもよい。ある実施形態では、トランジスタ４５８のゲートと基板との間の酸化物（又は他の誘電体）層がコンデンサの誘電体として作用し、これによりゲートと基板との間にキャパシタンスが存在する。ある実施形態では、トランジスタ４５８は、選択されたキャパシタンスを提供するために選択又は製造され得る。一実施形態では、トランジスタ４５８は、空乏モード電界効果トランジスタ（図４Ｂにおいて、トランジスタ４５８を跨いだ線で示されているように）であってもよい。別の実施形態では、トランジスタ４５８は、エンハンスメントモードコンデンサであってもよい。しかしながら、ある実施形態では、空乏モードトランジスタ４５８を使用して、ゲート−ソース間電圧が正になる要件を強いることなく、トランジスタを容量性素子として使用するように柔軟性を提供してもよい。更なる実施形態では、バイアス回路４０４のためのトランジスタ４５８のようななんらかの容量性素子を意図的に設けることによって、バイアス回路４０４のキャパシタンスを提供するために、プロセスのばらつきとともに大きく変動し得る、寄生容量、メタキャパシタンス、又はその他の要因に依存するよりも高い整合性が複数のバイアス回路４０４にわたってもたらされ得る。

図５は、不揮発性メモリにアクセスするための方法５００の一実施形態を示す概略的なフローチャート図である。方法５００が開始し、センスアンプ３０６が、不揮発性メモリ素子１２３から第１のデータセットを読み出す５０２。第１のデータセットを読み出すこと５０２は、センス回路４０２を使用して１つ以上のビット線３０２の電圧をセンスすることを含んでもよい。センスアンプ３０６は、不揮発性メモリ素子１２３に第２のデータセットを書き込み５０４、方法５００が終了する。第２のデータセットを書き込むこと５０４は、バイアス回路４０４を使用してビット線バイアス電圧を印加することを含んでもよい。バイアス回路４０４のキャパシタンスは、センス回路４０２のキャパシタンスよりも大きくてもよい。

図６は、不揮発性メモリにアクセスするための方法の更なる実施形態を示す概略的なフローチャート図である。方法６００が開始し、センスアンプ３０６が、不揮発性メモリ素子１２３のビット線３０２からバイアス回路４０４を分離する６０２。センスアンプ３０６は、ｔ不揮発性メモリ素子１２３から第１のデータセットを読み出す６０４。第１のデータセットを読み出すこと６０４は、センス回路４０２を使用して１つ以上のビット線３０２の電圧をセンスすることを含んでもよい。センスアンプ３０６は、バイアス回路をビット線３０２に再結合して６０６、１以上の記憶セルに対するプログラミングを禁止する６０８。プログラミングを禁止すること６０８は、バイアス回路４０４又は禁止回路４０６を使用して禁止電圧をあるビット線３０２に印加することを含んでもよい。センスアンプ３０６は、不揮発性メモリ素子１２３に第２のデータセットを書き込み６１０、方法６００が終了する。第２のデータセットを書き込むこと６００は、バイアス回路４０４を使用してビット線バイアス電圧を印加することを含んでもよい。バイアス回路４０４のキャパシタンスは、センス回路４０２のキャパシタンスよりも大きくてもよい。

本開示は、その趣旨又は本質的な特性から逸脱することなく他の特定の形態で具現化されてもよい。説明された実施形態は、あらゆる点で、例示的であり、かつ制限的でないものと考慮されるべきである。本開示の範囲は、このため、上記の説明よりもむしろ添付の特許請求の範囲により示される。特許請求の範囲の意味及び均等物の範囲内に収まる全ての変更は、それらの範囲に包含されるべきである。以下の項目は、国際出願時の特許請求の範囲に記載の要素である。
（項目１）
装置であって、
不揮発性メモリ素子のための記憶セルに結合されたビット線と、
前記ビット線に結合されたセンスアンプであって、
前記記憶セルのうちの１つ以上からデータを読み出すために前記ビット線の電気的特性をセンスするセンス回路と、
前記記憶セルのうちの１つ以上にデータを書き込むために前記ビット線にバイアス電圧を印加するバイアス回路と、を備えるセンスアンプと、を備え、前記バイアス回路及びセンス回路は、前記センスアンプ内の別個の並列電気経路を備え、前記バイアス回路のキャパシタンスは、前記センス回路のキャパシタンスよりも大きい、装置。
（項目２）
前記記憶セルのうちの１つからデータを読み出すために、前記ビット線がプリチャージされ、読み出し電圧が前記記憶セルに対するコントロールゲートに印加され、前記センス回路は、前記ビット線の前記電気的特性をセンスして前記ビット線が前記記憶セルを介して放電しているかどうかを決定する、項目１に記載の装置。
（項目３）
前記記憶セルのうちの１つにデータを書き込むために、前記バイアス回路は前記バイアス電圧を前記ビット線に印加し、１つ以上のプログラム電圧パルスが前記記憶セルに対するコントロールゲートに印加される、項目１に記載の装置。
（項目４）
前記センス回路及び前記バイアス回路は、前記ビット線に並列に結合されており、前記センスアンプは、前記センス回路が使用されているときに前記バイアス回路を前記ビット線から電子的に分離するトランジスタを更に備える、項目１に記載の装置。
（項目５）
前記バイアス回路は、前記バイアス回路を活性化する電圧源からの漏れ電流を制限する１つ以上のトランジスタを備える、項目１に記載の装置。
（項目６）
前記センス回路の前記キャパシタンスは、第一に寄生容量を含む、項目１に記載の装置。
（項目７）
前記バイアス回路の前記キャパシタンスは、前記不揮発性メモリ素子に対するプログラミング速度に基づいて選択される、項目１に記載の装置。
（項目８）
前記バイアス回路は、電界効果トランジスタであって、前記バイアス回路の前記キャパシタンスが前記電界効果トランジスタのゲートと基板との間のキャパシタンスを含むように構成された電界効果トランジスタ、を備える、項目１に記載の装置。
（項目９）
前記トランジスタは、空乏モード電界効果トランジスタを備える、項目８に記載の装置。
（項目１０）
前記センスアンプは、１つ以上の前記記憶セルのプログラミングを禁止するために前記ビット線に禁止電圧を印加する禁止回路を更に備える、項目１に記載の装置。
（項目１１）
前記バイアス回路は、１つ以上の前記記憶セルのプログラミングを禁止するために前記ビット線に禁止電圧を印加する、項目１に記載の装置。
（項目１２）
前記バイアス電圧は、０〜３ボルトの範囲内にある、項目１に記載の装置。
（項目１３）
方法であって、
不揮発性記憶素子から第１のデータセットを読み出すことであって、前記不揮発性記憶素子は、複数の記憶セルと、前記記憶セルに結合された複数のビット線と、前記ビット線に結合された複数のセンスアンプと、を備え、前記第１のデータセットを読み出すことは、１つ以上の前記ビット線の電圧をセンスすることを含む、第１のデータセットを読み出すことと、
前記不揮発性記憶素子に第２のデータセットを書き込むことであって、前記ビット線のうちの１つ以上にバイアス電圧を印加することを含み、前記センスアンプは、ビット線電圧をセンスするためのセンス回路と、ビット線バイアス電圧を印加するためのバイアス回路と、を備え、前記バイアス回路及び前記センス回路は、前記ビット線に、別個に並列に結合され、前記バイアス回路のキャパシタンスは、前記センス回路のキャパシタンスよりも大きい、第２のデータセットを書き込むことと、を含む、方法。
（項目１４）
前記センス回路が使用されているときに前記バイアス回路を前記ビット線から電子的に分離することを更に含む、項目１３に記載の方法。
（項目１５）
１つ以上の前記記憶セルのプログラミングを禁止することを更に含み、前記センスアンプは、ビット線禁止電圧を印加するための禁止回路を更に備える、項目１３に記載の方法。
（項目１６）
装置であって、
複数の記憶セルを備える不揮発性メモリ素子の１つ以上の記憶セルからデータを読み出すために、ビット線に対する電圧をセンスする手段と、
１つ以上の前記記憶セルのデータをプログラムするために、前記ビット線をバイアス電圧にバイアスする手段であって、センスアンプが、前記センスする手段及び前記バイアスする手段を備え、前記センスする手段のキャパシタンスは、前記バイアスする手段のキャパシタンスよりも小さい、バイアスする手段と、を備える、装置。
（項目１７）
前記記憶セルのうちの１つ以上のプログラミングを禁止するために、前記ビット線に禁止電圧を印加する手段を更に備える、項目１６に記載の装置。
（項目１８）
前記センスする手段及び前記バイアスする手段は、前記センスアンプ内に別個の並列電気経路を備える、項目１６に記載の装置。
（項目１９）
前記バイアスする手段は、前記バイアスする手段を活性化する電圧源からの漏れ電流を制限する１つ以上のトランジスタを備える、項目１６に記載の装置。
（項目２０）
前記センスする手段のキャパシタンスは、第一に寄生容量を含み、前記バイアスする手段は、電界効果トランジスタであって、前記バイアスする手段の前記キャパシタンスが前記電界効果トランジスタのゲートと基板との間のキャパシタンスを含むように構成された電界効果トランジスタ、を備える、項目１６に記載の装置。

Claims (18)

1. 装置であって、
   不揮発性メモリ素子のための記憶セルに結合されたビット線と、
   前記ビット線に結合されたセンスアンプであって、
   前記記憶セルのうちの１つ以上からデータを読み出すために前記ビット線の電気的特性をセンスするセンス回路と、
   前記記憶セルのうちの１つ以上にデータを書き込むために前記ビット線にバイアス電圧を印加するバイアス回路と、を備えるセンスアンプと、を備え、前記バイアス回路及びセンス回路は、前記センスアンプ内の別個の並列電気経路を備え、
   前記バイアス回路は、前記バイアス回路の電源に接続される電源配線と、前記センスアンプのための高電圧源である高圧電源配線を備えており、
   前記高圧電源配線は、第１のトランジスタを介して前記ビット線に接続されており、
   前記第１のトランジスタのゲートには、前記電源配線からの漏れ電流を制限する第２のトランジスタを介して、前記電源配線が接続されており、
   前記バイアス回路のキャパシタンスは、前記センス回路のキャパシタンスよりも大きい、装置。
2. 前記記憶セルのうちの１つからデータを読み出すために、前記ビット線がプリチャージされ、読み出し電圧が前記記憶セルに対するコントロールゲートに印加され、前記センス回路は、前記ビット線の前記電気的特性をセンスして前記ビット線が前記記憶セルを介して放電しているかどうかを決定する、請求項１に記載の装置。
3. 前記記憶セルのうちの１つにデータを書き込むために、前記バイアス回路は前記バイアス電圧を前記ビット線に印加し、１つ以上のプログラム電圧パルスが前記記憶セルに対するコントロールゲートに印加される、請求項１に記載の装置。
4. 前記センス回路及び前記バイアス回路は、前記ビット線に並列に結合されており、前記センスアンプは、前記センス回路が使用されているときに前記バイアス回路を前記ビット線から電気的に分離するトランジスタを更に備える、請求項１に記載の装置。
5. 前記センス回路の前記キャパシタンスは、第一に寄生容量を含む、請求項１に記載の装置。
6. 前記バイアス回路の前記キャパシタンスは、前記不揮発性メモリ素子に対するプログラミング速度に基づいて選択される、請求項１に記載の装置。
7. 前記バイアス回路は、電界効果トランジスタであって、前記バイアス回路の前記キャパシタンスが前記電界効果トランジスタのゲートと基板との間のキャパシタンスを含むように構成された電界効果トランジスタ、を備える、請求項１に記載の装置。
8. 前記電界効果トランジスタは、空乏モード電界効果トランジスタを備える、請求項７に記載の装置。
9. 前記センスアンプは、１つ以上の前記記憶セルのプログラミングを禁止するために前記ビット線に禁止電圧を印加する禁止回路を更に備える、請求項１に記載の装置。
10. 前記バイアス回路は、１つ以上の前記記憶セルのプログラミングを禁止するために前記ビット線に禁止電圧を印加する、請求項１に記載の装置。
11. 前記バイアス電圧は、０〜３ボルトの範囲内にある、請求項１に記載の装置。
12. 方法であって、
    不揮発性記憶素子から第１のデータセットを読み出すことであって、前記不揮発性記憶素子は、複数の記憶セルと、前記記憶セルに結合された複数のビット線と、前記ビット線に結合された複数のセンスアンプと、を備え、前記第１のデータセットを読み出すことは、１つ以上の前記ビット線の電圧をセンスすることを含む、第１のデータセットを読み出すことと、
    前記不揮発性記憶素子に第２のデータセットを書き込むことであって、前記ビット線のうちの１つ以上にバイアス電圧を印加することを含み、前記センスアンプは、ビット線電圧をセンスするためのセンス回路と、ビット線バイアス電圧を印加するためのバイアス回路と、を備え、
    前記バイアス回路は、前記バイアス回路の電源に接続される電源配線と、前記センスアンプのための高電圧源である高圧電源配線を備えており、
    前記高圧電源配線は、第１のトランジスタを介して前記ビット線に接続されており、
    前記第１のトランジスタのゲートには、前記電源配線からの漏れ電流を制限する第２のトランジスタを介して、前記電源配線が接続されており、
    前記バイアス回路及び前記センス回路は、前記ビット線に、別個に並列に結合され、前記バイアス回路のキャパシタンスは、前記センス回路のキャパシタンスよりも大きい、第２のデータセットを書き込むことと、を含む、方法。
13. 前記センス回路が使用されているときに前記バイアス回路を前記ビット線から電気的に分離することを更に含む、請求項１２に記載の方法。
14. １つ以上の前記記憶セルのプログラミングを禁止することを更に含み、前記センスアンプは、ビット線禁止電圧を印加するための禁止回路を更に備える、請求項１２に記載の方法。
15. 装置であって、
    複数の記憶セルを備える不揮発性メモリ素子の１つ以上の記憶セルからデータを読み出すために、ビット線に対する電圧をセンスする手段と、
    １つ以上の前記記憶セルのデータをプログラムするために、前記ビット線をバイアス電圧にバイアスする手段であって、センスアンプが、前記センスする手段及び前記バイアスする手段を備え、
    前記バイアスする手段は、前記バイアスする手段の電源に接続される電源配線と、前記センスアンプのための高電圧源である高圧電源配線を備えており、
    前記高圧電源配線は、第１のトランジスタを介して前記ビット線に接続されており、
    前記第１のトランジスタのゲートには、前記電源配線からの漏れ電流を制限する第２のトランジスタを介して、前記電源配線が接続されており、
    前記センスする手段のキャパシタンスは、前記バイアスする手段のキャパシタンスよりも小さい、バイアスする手段と、を備える、装置。
16. 前記記憶セルのうちの１つ以上のプログラミングを禁止するために、前記ビット線に禁止電圧を印加する手段を更に備える、請求項１５に記載の装置。
17. 前記センスする手段及び前記バイアスする手段は、前記センスアンプ内に別個の並列電気経路を備える、請求項１５に記載の装置。
18. 前記センスする手段のキャパシタンスは、第一に寄生容量を含み、前記バイアスする手段は、電界効果トランジスタであって、前記バイアスする手段の前記キャパシタンスが前記電界効果トランジスタのゲートと基板との間のキャパシタンスを含むように構成された電界効果トランジスタ、を備える、請求項１５に記載の装置。

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