CN109690682B - 具有程序偏置和快速感测的感测放大器 - Google Patents

Abstract

本发明公开了用于访问非易失性存储器122的装置、系统和方法。位线302耦接到非易失性存储器元件123的存储单元。感测放大器306耦接到位线302。感测放大器306包括感测电路402和偏置电路404。感测电路402感测位线302的电性质以用于从一个或多个存储单元读取数据，并且偏置电路404向位线302施加偏置电压以用于向一个或多个存储单元写入数据。偏置电路404和感测电路402包括感测放大器306内单独的并行电路径。

Description

具有程序偏置和快速感测的感测放大器

技术领域

在各种实施方案中，本公开涉及用于非易失性存储器的感测放大器，并且更具体地，涉及具有程序偏置和快速感测的感测放大器。

背景技术

在各种类型的非易失性存储器中，位线可以连接存储单元的列或串。偏置电压可以被施加到位线，用于对存储单元编程，并且禁止电压可以被施加到位线，用于禁止存储单元被编程。为了从存储单元读取数据，耦接到位线的感测放大器可以感测位线电压，并基于位线电压输出可识别的逻辑电平。在某些类型的非易失性存储器中，编程或向存储单元写入数据可能比从存储单元读取数据花费显著更长的时间。

发明内容

提供了用于访问非易失性存储器的装置。在一个实施方案中，位线耦接到非易失性存储器元件的存储单元。在某个实施方案中，感测放大器耦接到位线。在又一个实施方案中，感测放大器包括感测电路和偏置电路。在一个实施方案中，感测电路感测位线的电性质以用于从一个或多个存储单元读取数据。在又一个实施方案中，偏置电路向位线施加偏置电压以用于向一个或多个存储单元写入数据。在某些实施方案中，偏置电路和感测电路包括感测放大器内单独的并行电路径。

提供了用于访问非易失性存储器的方法。在一个实施方案中，方法包括从非易失性存储元件读取第一数据集。在某个实施方案中，非易失性存储元件可包括多个存储单元、耦接到存储单元的多个位线和/或耦接到位线的多个感测放大器。在又一个实施方案中，读取第一数据集可包括感测一个或多个位线的电压。在某些实施方案中，方法包括向非易失性存储元件写入第二数据集。在另外的实施方案中，写入第二数据集可包括向一个或多个位线施加偏置电压。在一个实施方案中，感测放大器包括用于感测位线电压的感测电路和用于施加位线偏置电压的偏置电路。在又一个实施方案中，偏置电路的电容大于感测电路的电容。在一个实施方案中，偏置电路和感测电路单独地并联耦接到位线。

在另一个实施方案中，装置包括用于感测位线的电压的装置，以用于从非易失性存储器元件的一个或多个存储单元读取数据。在某个实施方案中，非易失性存储器元件包括多个存储单元。在又一个实施方案中，装置包括用于将位线偏置到偏置电压的装置，以用于将数据编程到一个或多个存储单元。在一个实施方案中，感测放大器包括用于感测的装置和用于偏置的装置。在又一个实施方案中，用于感测的装置的电容小于用于偏置的装置的电容。

附图说明

下文参考附图中示出的具体实施方案包括了更具体的描述。应当理解，这些附图仅描绘了本公开的某些实施方案，因此不应被认为是对其范围的限制，通过使用附图，以额外的特异性和细节描述和解释了本公开，其中：

图1是示出包括感测/偏置部件的系统的一个实施方案的示意性框图；

图2是示出包括感测/偏置部件的非易失性存储设备的一个实施方案的示意性框图；

图3是示出用于访问非易失性存储器的装置的一个实施方案的示意图；

图4A是示出感测放大器的一个实施方案的示意图；

图4B是示出感测放大器的偏置电路的一个实施方案的示意图；

图5是示出用于访问非易失性存储器的方法的一个实施方案的示意性流程图；以及

图6是示出用于访问非易失性存储器的方法的又一个实施方案的示意性流程图。

具体实施方式

本公开的各方面可体现为装置、系统、方法或计算机程序产品。因此，本公开的各方面可采取完全为硬件的实施方案、完全为软件的实施方案(包括固件、常驻软件、微代码等)或结合软件和硬件方面的实施方案的形式，这些方面在本文中可全部统称为“电路”、“模块”、“装置”或“系统”。此外，本公开的各方面可采取在存储计算机可读和/或可执行程序代码的一个或多个非暂态计算机可读存储介质中体现的计算机程序产品的形式。

本说明书中所述的许多功能单元已被标记为模块，以便更具体地强调它们的实现独立性。例如，模块可被实现为包括定制VLSI电路或门阵列、现成的半导体诸如逻辑芯片、晶体管或其他分立部件的硬件电路。模块还可在可编程硬件设备诸如现场可编程门阵列、可编程阵列逻辑部件、可编程逻辑设备等中实现。

模块还可至少部分地在用于由各种类型的处理器执行的软件中实现。所识别的可执行代码模块可例如包括计算机指令的一个或多个物理或逻辑块，所述物理或逻辑块可例如被组织为对象、过程或函数。然而，所识别的模块的可执行文件无需物理地定位在一起，但可包括存储在不同位置的不同指令，这些不同的指令在逻辑地接合在一起时包括该模块并实现针对该模块所述的用途。

实际上，可执行代码模块可包括单个指令或许多指令，并且甚至可以在若干不同的代码片段上、在不同程序之间、跨若干存储器设备等分布。当模块或模块的部分在软件中实现时，这些软件部分可以存储在一个或多个计算机可读和/或可执行的存储介质上。可以利用一个或多个计算机可读存储介质的任何组合。例如，计算机可读存储介质可包括但不限于电子、磁性、光学、电磁、红外或半导体系统、装置或设备，或前述的任何合适组合，但不包括传播信号。在本文档的上下文中，计算机可读和/或可执行存储介质可以是可包含或存储用于供指令执行系统、装置、处理器或设备使用或与其结合的程序的任何有形和/或非暂态介质。

用于执行本公开的各方面的操作的计算机程序代码可以以一种或多种编程语言的任何组合来编写，包括对象取向的编程语言诸如Python、Java、Smalltalk、C++、C#、Objective C等，常规过程式编程语言，诸如“C”编程语言、脚本编程语言和/或其他类似编程语言。程序代码可部分地或完全地在一个或多个用户计算机上执行，和/或通过数据网络等在远程计算机或服务器上执行。

如本文所用，部件包括有形、物理的非暂态设备。例如，部件可被实现为包括定制VLSI电路、门阵列或其他集成电路的硬件逻辑电路；现成的半导体，诸如逻辑芯片、晶体管，或其他分立设备；和/或其他机械或电气设备。部件还可在可编程硬件设备诸如现场可编程门阵列、可编程阵列逻辑部件、可编程逻辑设备等中实现。部件可以包括一个或多个硅集成电路设备(例如，芯片、管芯、管芯平面、封装)或其他分立电气设备，其通过印刷电路板(PCB)的电线等与一个或多个其他部件电连通。在某些实施方案中，本文所述的模块中的每一个可另选地体现为或实现为部件。

本说明书通篇所提到的“一个实施方案”、“实施方案”或相似语言是指结合所述实施方案所描述的特定特征、结构或特性被包含在本公开的至少一个实施方案中。因此，本说明书通篇出现的短语“在一个实施方案中”、“在实施方案中”和相似语言可以但不一定全部是指同一个实施方案，而是指“一个或多个但不是所有实施方案”，除非另有明确说明。术语“包括”、“包含”、“具有”及其变体是指“包括但不限于”，除非另有明确说明。列举的项目列表并不意味着任何或所有项目是互斥的和/或相互包容的，除非另有明确说明。术语“一”、“一个”和“该”也指“一个或多个”，除非另有明确说明。

下面参考根据本公开实施方案的方法、装置、系统和计算机程序产品的示意性流程图和/或示意性框图来描述本公开的各方面。应当理解，示意性流程图和/或示意性框图的每个框，以及示意性流程图和/或示意性框图中的框的组合可由计算机程序指令实现。这些计算机程序指令可被提供给计算机的处理器或其他可编程数据处理装置以生产机器，使得经由该处理器或其他可编程数据处理装置执行的指令创建用于实现在示意性流程图和/或示意性框图的一个或多个框中指定的功能和/或动作的装置。

还应当指出，在一些另选的实施方式中，框中示出的功能可以不按图中所示的顺序发生。例如，事实上，连续示出的两个框可基本上同时执行，或者这些框有时可以采用相反的顺序执行，取决于所涉及的功能。可以设想在功能、逻辑或效果上等同于所示附图的一个或多个框或其部分的其他步骤和方法。尽管在流程图和/或框图中可以采用各种箭头类型和线条类型，但是应当理解它们不限制相应实施方案的范围。例如，箭头可以指示所描绘的实施方案的所列步骤之间的未指定持续时间的等待或监视时段。

在以下详细描述中，参考了构成所述详细描述的一部分的附图。前述发明内容仅是例示性的，并不旨在以任何方式进行限制。除了以上描述的例示性方面、实施方案和特征之外，通过参考附图和以下详细描述，更多方面、实施方案和特征将变得显而易见。每个图中的元件的描述可以参考前面的图的元件。相似的数字可以指代附图中的相似元件，包括相似元件的替代实施方案。

图1是系统100的一个实施方案的框图，该系统包括用于非易失性存储器设备120的感测/偏置部件150。感测/偏置部件150可以是非易失性存储器介质控制器126、非易失性存储器元件123、设备驱动程序等中的一个或多个的一部分和/或与其通信。感测/偏置部件150可以在计算设备110的非易失性存储器系统102上操作，计算设备110可包括处理器111、易失性存储器112和通信接口113。处理器111可包括一个或多个中央处理单元、一个或多个通用处理器、一个或多个专用处理器、一个或多个虚拟处理器(例如，计算设备110可以是在主机内操作的虚拟机)、一个或多个处理器内核等。通信接口113可包括一个或多个网络接口，所述网络接口被配置为将计算设备110和/或非易失性存储器控制器124通信耦接至通信网络115，诸如互联网协议网络、存储区域网络等。

在各种实施方案中，非易失性存储器设备120可相对于计算设备110设置在一个或多个不同位置。在一个实施方案中，非易失性存储器设备120包括一个或多个非易失性存储器元件123，诸如半导体芯片或封装或设置在一个或多个印刷电路板上的其他集成电路设备、存储外壳，和/或其他机械和/或电气支撑结构。例如，非易失性存储器设备120可以包括一个或多个直插式存储器模块(DIMM)卡、一个或多个扩展卡和/或子卡、固态硬盘(SSD)或其他硬盘驱动器设备，和/或可具有另一个存储器和/或存储形状因数。非易失性存储器设备120可与计算设备110的主板集成和/或安装在该主板上，安装在计算设备110的端口和/或插槽中，安装在不同计算设备110上和/或网络115上的专用存储设备上，通过外部总线(例如，外部硬盘)与计算设备110通信，等等。

在一个实施方案中，非易失性存储器设备120可被设置在处理器111的存储器总线上(例如，在与易失性存储器112相同的存储器总线上，在与易失性存储器112不同的存储器总线上，代替易失性存储器112，等等)。在又一个实施方案中，非易失性存储器设备120可被设置在计算设备110的外围总线上，诸如外围部件高速互连(PCI Express或PCIe)总线、串行高级技术附件(SATA)总线、并行高级技术附件(PATA)总线、小型计算机系统接口(SCSI)总线、FireWire总线、光纤通道连接、通用串行总线(USB)、PCIe高级交换(PCIe-AS)总线等。在另一个实施方案中，非易失性存储器设备120可被设置在数据网络115上，诸如以太网、Infiniband网络、基于网络115的SCSI RDMA、存储区域网络(SAN)、局域网(LAN)、广域网(WAN)诸如互联网、另一个有线和/或无线网络115等。

计算设备110还可包括非暂态计算机可读存储介质114。计算机可读存储介质114可包括可执行指令，这些可执行指令被配置为使计算设备110(例如，处理器111)执行本文所公开的一个或多个方法的步骤。作为另外一种选择或除此之外，感测/偏置部件150的一个或多个部分可以体现为存储在非暂态存储介质114上的一个或多个计算机可读指令。

在所描绘的实施方案中，非易失性存储器系统102包括一个或多个感测/偏置部件150。在一个实施方案中，感测/偏置部件150包括：一个或多个感测电路，其感测位线的一个或多个电性质以用于从一个或多个非易失性存储器元件123读取数据；以及一个或多个偏置电路，其向位线施加偏置电压，以用于向一个或多个非易失性存储器元件123写入数据。感测放大器可包括偏置电路和感测电路，并且偏置电路的电容可以大于感测电路的电容。在一个实施方案中，感测/偏置部件150可包括单个感测放大器，该感测放大器包括偏置电路和感测电路，并且非易失性存储器元件123可包括多个感测/偏置部件。在另一个实施方案中，感测/偏置部件150可包括用于非易失性存储器元件123的多个感测放大器，使得非易失性存储器元件123包括具有多个感测放大器的一个感测/偏置部件150。

在某个实施方案中，偏置电路的电容大于感测电路的电容。在一个实施方案中，从非易失性存储器元件123的存储单元读取数据可包括：对耦接到存储单元的位线预充电；以及感测位线是否通过存储单元放电(例如，通过感测位线电压、位线电压的变化率、位线电流等)。感测电路耦接到位线以感测位线放电是否可以影响对位线预充电和/或放电所花费的时间量；因此，较高电容感测电路可能导致比较低电容感测电路更长的读取时间。相反地，在又一个实施方案中，向存储单元写入数据可包括：向耦接到存储单元的位线施加偏置电压；以及向控制栅施加一个或多个编程电压脉冲。耦接到位线以施加偏置电压的较高电容偏置电路可以在多个编程电压脉冲的过程中稳定偏置电压。因此，在某些实施方案中，包括感测电路和偏置电路的感测/偏置部件150可以提供快速读取操作和稳定编程操作，其中偏置电路的电容大于感测电路的电容。

在一个实施方案中，感测/偏置部件150可包括一个或多个非易失性存储器设备120的逻辑硬件，诸如非易失性存储器介质控制器126、非易失性存储器元件123、设备控制器、现场可编程门阵列(FPGA)或其他可编程逻辑部件、用于FPGA或其他可编程逻辑部件的固件、用于在微控制器上执行的微代码、专用集成电路(ASIC)等。在另一个实施方案中，感测/偏置部件150可包括存储在计算机可读存储介质114上以便在处理器111上执行的可执行软件代码，诸如设备驱动程序等。在又一个实施方案中，感测/偏置部件150可包括可执行软件代码和逻辑硬件两者的组合。

在一个实施方案中，感测/偏置部件150被配置为经由总线125等从设备驱动程序或其他可执行应用程序接收请求。感测/偏置部件150还可被配置为经由总线125与设备驱动程序或其他应用程序通信。因此，在一些实施方案中，感测/偏置部件150可包括一个或多个直接存储器存取(DMA)模块、远程DMA模块、总线控制器、桥接器、缓冲器等和/或与之通信，以便于数据的通信。在另一个实施方案中，感测/偏置部件150可以接收请求作为来自存储客户端116的API调用，作为IO-CTL命令等。下面参照图3、图4A和图4B更详细地描述感测/偏置部件150。

根据各种实施方案，非易失性存储器控制器126可以管理一个或多个非易失性存储器设备120和/或非易失性存储器元件123。一个或多个非易失性存储器设备120可包括记录、存储器和/或存储设备，诸如一个或多个固态存储设备和/或一个或多个半导体存储设备，其被布置和/或划分为多个可寻址的介质存储位置。如本文所用，介质存储位置是指存储器的任何物理单元(例如，非易失性存储器设备120上的任何数量的物理存储介质)。存储单元可包括但不限于：物理存储位置的页面、存储器分区、块、扇区、集合或组(例如逻辑页面、逻辑块)等。

在某些实施方案中，设备驱动程序和/或非易失性存储器介质控制器126可以向存储客户端116呈现逻辑地址空间134。如本文所用，逻辑地址空间134是指存储器资源的逻辑表示。逻辑地址空间134可包括多个(例如，范围)的逻辑地址。如本文所用，逻辑地址是指用于引用存储器资源(例如，数据)的任何标识符，包括但不限于：逻辑块地址(LBA)、柱面/磁头/扇区(CHS)地址、文件名、对象标识符、索引节点、通用唯一标识符(UUID)、全局唯一标识符(GUID)、哈希码、签名、索引条目、范围、程度等。

用于非易失性存储器设备120的设备驱动程序可保持元数据135，诸如逻辑到物理地址映射结构，以将逻辑地址空间134的逻辑地址映射到一个或多个非易失性存储器设备120上的介质存储位置。设备驱动程序可被配置为向一个或多个存储客户端116提供存储服务。存储客户端116可包括在计算设备110上运行的本地存储客户端116和/或可经由网络115和/或网络接口113访问的远程存储客户端116。存储客户端116可包括但不限于：操作系统、文件系统、数据库应用程序、服务器应用程序、内核级进程、用户级进程、应用程序等。

设备驱动程序可以通信地耦接到一个或多个非易失性存储器设备120。一个或多个非易失性存储器设备120可包括不同类型的非易失性存储器设备，包括但不限于：固态存储设备、半导体存储设备、SAN存储资源等。一个或多个非易失性存储器设备120可包括一个或多个相应非易失性存储器介质控制器126和非易失性存储器介质122。设备驱动程序可经由传统块I/O接口131提供对一个或多个非易失性存储器设备120的访问。另外，设备驱动程序可通过SCM接口132提供对增强功能的访问。元数据135可用于控制和/或跟踪通过块I/O接口131、SCM接口132、高速缓存接口133或其他相关接口中的任何一个执行的数据操作。

高速缓存接口133可暴露可经由用于非易失性存储器设备120的设备驱动程序访问的特定于高速缓存的特征。此外，在一些实施方案中，呈现给存储客户端116的SCM接口132可访问由一个或多个非易失性存储器设备120和/或一个或多个非易失性存储器介质控制器126实现的数据转换。

设备驱动程序可通过一个或多个接口向存储客户端116呈现逻辑地址空间134。如上所述，逻辑地址空间134可包括多个逻辑地址，每个逻辑地址对应于一个或多个非易失性存储器设备120上的相应介质位置。设备驱动程序可保持元数据135，该元数据包括逻辑地址和介质位置之间的任意对任意映射，等等。

设备驱动程序还可以包括非易失性存储器设备接口139和/或与之通信，该非易失性存储器设备接口被配置为通过总线125将数据、命令和/或查询传输到一个或多个非易失性存储器设备120，所述总线可以包括但不限于：处理器111的存储器总线、外围部件高速互连(PCI Express或PCIe)总线、串行高级技术附件(ATA)总线、并行ATA总线、小型计算机系统接口(SCSI)、火线、光纤通道、通用串行总线(USB)、PCIe高级交换(PCIe-AS)总线、网络115、Infiniband、SCSI RDMA等。非易失性存储器设备接口139可以使用一个或多个输入输出控制(IO-CTL)命令、一个或多个IO-CTL命令扩展、远程直接存储器存取等来与一个或多个非易失性存储器设备120通信。

通信接口113可包括一个或多个网络接口，这些网络接口被配置为将计算设备110和/或非易失性存储器控制器126通信耦接到网络115和/或耦接到一个或多个网络可访问的远程存储客户端116。存储客户端116可包括在计算设备110上运行的本地存储客户端116和/或可经由网络115和/或网络接口113访问的远程存储客户端116。非易失性存储器控制器126是一个或多个非易失性存储器设备120的一部分和/或与之通信。虽然图1描绘了单个非易失性存储器设备120，但本公开在这方面不受限制，并且可以适于结合任何数量的非易失性存储器设备120。

非易失性存储器设备120可包括非易失性存储器介质122的一个或多个元件123，其可包括但不限于：ReRAM、忆阻器存储器、可编程的金属化单元存储器、相变存储器(PCM、PCME、PRAM、PCRAM、双向统一存储器、硫属化物RAM或C-RAM)、NAND闪存存储器(例如，2DNAND闪存存储器、3D NAND闪存存储器)、NOR闪存存储器、纳米随机存取存储器(纳米RAM或NRAM)、基于纳米晶体线的存储器、基于硅氧化物的亚10纳米工艺存储器、石墨烯存储器、氧化硅氮氧化硅(SONOS)、可编程金属化单元(PMC)、导电桥接RAM(CBRAM)、磁阻RAM(MRAM)、磁存储介质(例如，硬盘、磁带)、光存储介质等。在某些实施方案中，非易失性存储器介质122的一个或多个元件123包括存储级存储器(SCM)。

虽然传统技术(诸如NAND闪存)可以是块和/或页面可寻址的，但在一个实施方案中，存储级存储器是字节可寻址的。在另外的实施方案中，存储级存储器可以比NAND闪存更快和/或具有比NAND闪存更长的寿命(例如，耐久性)；可具有比DRAM更低的成本、使用较少的功率，和/或具有更高的存储密度；或提供与其他技术相比的一个或多个其他好处或改进。例如，存储级存储器可以包括ReRAM、忆阻器存储器、可编程金属化单元存储器、相变存储器、纳米RAM、基于纳米晶体线的存储器、基于硅氧化物的亚10纳米工艺存储器、石墨烯存储器、SONOS存储器、PMC存储器、CBRAM、MRAM和/或其变体的一个或多个非易失性存储器元件123。

尽管非易失性存储器介质122在本文中被称为“存储器介质”，但在各种实施方案中，非易失性存储器介质122可更一般地包括能够记录数据的非易失性记录介质，其可以被称为非易失性存储器介质、非易失性存储介质等。此外，在各种实施方案中，非易失性存储器设备120可包括非易失性记录设备、非易失性存储器设备、非易失性存储设备等。

非易失性存储器介质122可包括一个或多个非易失性存储器元件123，所述非易失性存储器元件可包括但不限于：芯片、封装、平面、管芯、扩展卡等。非易失性存储器介质控制器126可以被配置为管理非易失性存储器介质122上的数据操作，并可包括一个或多个处理器、可编程处理器(例如，FPGA)、ASIC、微控制器等。在一些实施方案中，非易失性存储器介质控制器126被配置为将数据存储在非易失性存储器介质122上和/或从该非易失性存储器介质读取数据，以将数据传输到非易失性存储器设备120/从该非易失性存储器设备传输数据等。

非易失性存储器介质控制器126可以通过总线127通信地耦接到非易失性存储器介质122。总线127可以包括用于向非易失性存储器元件123传送数据/从该非易失性存储器元件传送数据的I/O总线。总线127可以还包括用于将寻址和其他命令及控制信息传送到非易失性存储器元件123的控制总线。在一些实施方案中，总线127可以并行地将非易失性存储器元件123通信地耦接到非易失性存储器介质控制器126。该并行访问可允许非易失性存储器元件123作为组被管理，从而形成逻辑存储器元件129。逻辑存储器元件可被划分为相应的逻辑存储单元(例如逻辑页面)和/或逻辑存储器分组(例如逻辑块)。逻辑存储单元可通过将非易失性存储器元件中的每一个的物理存储单元逻辑地组合来形成。

非易失性存储器控制器126可包括在计算设备110上执行的设备驱动程序和/或与之通信。设备驱动程序可经由一个或多个接口131、132和/或133向存储客户端116提供存储服务。在一些实施方案中，设备驱动程序提供块设备I/O接口131，存储客户端116通过该接口执行块级I/O操作。作为另外一种选择或除此之外，设备驱动程序可提供存储级存储器(SCM)接口132，该接口可向存储客户端116提供其他存储服务。在一些实施方案中，SCM接口132可包括对块设备接口131的扩展(例如，存储客户端116可通过对块设备接口131的扩展或添加来访问SCM接口132)。作为另外一种选择或除此之外，SCM接口132可作为单独的API、服务和/或库提供。设备驱动程序可被进一步配置为使用非易失性存储器系统102提供用于缓存数据的高速缓存接口133。

设备驱动程序还可包括非易失性存储器设备接口139，该接口被配置为通过总线125将数据、命令和/或查询传输到非易失性存储器介质控制器126，如上所述。

图2示出了可包括一个或多个存储器管芯或芯片212的非易失性存储设备210的一个实施方案。非易失性存储设备210可以基本上类似于参照图1所述的非易失性存储器设备120。在一些实施方案中，存储器管芯212包括存储器单元阵列200(二维或三维)、管芯控制器220和读/写电路230A/230B。在一个实施方案中，通过各种外围电路对存储器阵列200的存取在阵列的相对侧上以对称方式实现，使得每侧的接入线路和电路的密度减少一半。在又一个实施方案中，读/写电路230A/230B包括允许并行地读取存储器单元的页面或将其编程的多个感测块250。

在各种实施方案中，可经由行解码器240A/240B通过字线来对存储器阵列200进行寻址，和经由列解码器242A/242B通过位线来对该存储器阵列进行寻址。在一些实施方案中，控制器244被包括在同一存储器设备210(例如，可移除存储卡或封装)中，作为一个或多个存储器管芯212。命令和数据经由线路232在主机和控制器244之间传输，并且经由线路234在控制器和一个或多个存储器管芯212之间传输。一个实施方式可包括多个芯片212。

在一个实施方案中，管芯控制器220与读/写电路230A/230B配合以在存储器阵列200上执行存储器操作。在某些实施方案中，管芯控制器220包括状态机222、片上地址解码器224和功率控制电路226。

在一个实施方案中，状态机222提供存储器操作的芯片级控制。片上地址解码器224提供地址接口，其用以在由主机或存储器控制器使用的地址到由解码器240A、240B、242A、242B使用的硬件地址之间转换。功率控制电路226控制在存储器操作期间提供给字线和位线的功率和电压。在一个实施方案中，功率控制电路226包括一个或多个电荷泵，其可以产生大于供电电压的电压。

在一个实施方案中，感测块250可包括感测/偏置部件150，其可以基本上类似于上文参照图1所述的感测/偏置部件150。

单个感测块250可以被划分为称为感测模块或感测放大器的一个或多个核心部分以及称为管理电路的公共部分。在一个实施方案中，将存在耦接到每个位线的单独的感测放大器和用于一组多个(例如，四个或八个)感测放大器的一个公共管理电路。组中的每个感测放大器可以经由数据总线与相关联的管理电路通信。

感测/偏置部件150的感测放大器可包括感测电路，其确定或感测位线的电性质(例如，电压、电流)以用于读取数据。感测块250还可包括一个或多个位线锁存器，以存储已经经由位线读取的数据或将要写入位线的数据。感测/偏置部件150的感测放大器还可包括偏置电路，该偏置电路向位线施加偏置电压以用于写入数据。在一个实施方案中，偏置电压可以基于要经由位线写入的数据、位线锁存器的内容等。在某些实施方案中，感测/偏置部件150可包括一个或多个感测放大器(包括相关联的感测电路和偏置电路)、感测块250的管理电路和/或设备控制器244、管芯控制器220和/或状态机222的另外的管理软件和/或硬件。

图3描绘了用于访问非易失性存储器的装置300的一个实施方案。在所描绘的实施方案中，装置300包括位线302、一个或多个NAND串304、感测放大器306、字线312和源极线316。在某个实施方案中，如上文关于图1和图2所述，感测/偏置部件150可包括装置300的位线302和感测放大器306、与多个位线302相关联的多个感测放大器306等。

在所描绘的实施方案中，NAND串304包括多个浮栅晶体管310。在浮栅晶体管310中，导电“浮动”栅定位在半导体衬底的沟道区域上方，在源极区和漏极区之间。控制栅定位在浮栅上方。浮栅与控制栅和衬底电隔离(例如，通过氧化物层)，并且可以存储电荷。浮栅上的电荷可以通过福勒-诺德海姆隧穿、热载流子注入等增加(例如，在编程期间)或减少(例如，在擦除期间)。因为浮栅在控制栅和衬底之间，所以当施加到控制栅时，浮栅上的电荷量可能影响“阈值电压”Vt，该阈值电压足以使浮栅晶体管310“导通”(例如，在源极区和漏极区之间创建导电沟道)。因此，浮栅上的电荷量，或者等效地，浮栅晶体管310的阈值电压Vt，可以被操纵以存储数据。

在一个实施方案中，在“单层单元”(SLC)NAND闪存存储器中，可以为浮栅晶体管310建立单个读取电压阈值，使得浮栅晶体管310在单元的阈值电压Vt低于读取电压阈值时处于擦除状态(例如，存储二进制“1”)，并且在单元的阈值电压Vt高于读取电压阈值时处于编程状态(例如，存储二进制“0”)。在另一个实施方案中，对于“多层单元”(MLC)、“三层单元”(TLC)NAND闪存存储器等，浮栅晶体管310的可能阈值电压Vt的范围可以被分成多个状态，使得浮栅晶体管310存储多于一位的数据。通常，在各种实施方案中，从浮栅晶体管310读取数据可包括通过向控制栅施加读取电压并确定浮栅晶体管310是否在源极端子和漏极端子之间导通，来确定浮栅晶体管310的阈值电压Vt处于哪种状态。类似地，向浮栅晶体管310写入数据可包括向控制栅施加编程电压脉冲，或者向衬底施加擦除电压脉冲，以改变浮栅晶体管310的阈值电压Vt。

尽管在所描绘的实施方案中，数据存储在浮栅晶体管310中，但是在另一实施方案中，数据可以通过改变其他类型的电部件的某些物理特性来存储。例如，可以通过改变ReRAM中的部件的电阻、PCM中的部件的相位等来存储数据。具有可以被改变以存储数据的物理特性的部件，诸如浮栅晶体管310，在本文中可以被称为“存储单元”、“存储器单元”等。因此，在所描绘的实施方案中，图2的存储器阵列200可包括多个存储单元，包括NAND串304中的浮栅晶体管310。然而，在另一个实施方案中，图2的存储器阵列200可包括另一类型的多个存储单元。

在所描绘的实施方案中，NAND串304包括包括菊花链连接源极到漏极的一系列浮栅晶体管310。源极选择晶体管314将NAND串304的源极端耦接到源极线316，并且漏极选择晶体管308将NAND串304的漏极端耦接到位线302。在某个实施方案中，源极线316可以维持在源极电压VSS(例如，0V或接地)，并且位线302电压可以由感测放大器306操纵以读取或写入数据。字线312可以跨越多个NAND串304耦接对应浮栅晶体管310的控制栅。因此，浮栅晶体管310的整行(例如，SLC NAND的一页数据，或MLC或TLC NAND的多页数据)可以经由单个字线312寻址，其中各个位经由列或位线302读取或编程。在所描绘的实施方案中，示出了三维NAND布置，其中多个NAND串304耦接到一个位线302，并且由浮栅晶体管310存储的位由行(例如，字线312)、列(例如，位线302)和串304(例如，经由选择晶体管308、314选择)物理寻址。在另一个实施方案中，在二维NAND布置中，每个NAND串304耦接到单个位线302，并且由浮栅晶体管310存储的位由行(例如，字线312)和列(例如，位线302)物理寻址，而不单独寻址串304。

在所描绘的实施方案中，如上所述，从浮栅晶体管310读取数据可包括向浮栅晶体管310的控制栅施加读取电压，并确定浮栅晶体管310是否在源极端子和漏极端子之间导通。当读取或写入浮栅晶体管310的数据时，术语“所选”可以在本文中用于表示所讨论的浮栅晶体管310、包括所选浮栅晶体管310的NAND串304、耦接到所选浮栅晶体管310的字线312等。相反，术语“未选择”可以在本文中用于表示除了所选浮栅晶体管310之外的浮栅晶体管310、除了所选NAND串304之外的NAND串304、除了所选字线312之外的字线312等。

在一个实施方案中，为了从所选浮栅晶体管310读取数据，感测放大器306对所选位线302预充电。所选串304的源极选择晶体管314和漏极选择晶体管308可以被接通(例如，电压可以被施加到控制栅，使得选择晶体管308、314处于导通状态)。未选择串304的选择晶体管308、314可以被关断(例如，控制栅可以在0V)。经由未选择字线312施加足以完全接通未选择浮栅晶体管310的电压。读取电压被施加到所选浮栅晶体管310。如果所选浮栅晶体管310的阈值电压Vt低于所施加的读取电压(例如，存储单元处于SLC NAND的擦除状态)，则所选浮栅晶体管310导通，并且位线302经由将位线302耦接到源极线316的所选NAND串304放电。相反，如果所选浮栅晶体管310的电压阈值Vt高于所施加的读取电压(例如，存储单元处于SLC NAND的编程状态)，则所选浮栅晶体管310不导通，并且所选NAND串304不对位线302放电。施加单个读取电压可能足以在SLC NAND的编程状态和擦除状态之间进行区分；可以施加连续的读取电压以在MLC NAND、TLC NAND等的多个状态之间进行区分。感测放大器306可以感测位线302的电性质，诸如位线电压、位线电压的变化率、位线电流等，以确定位线302是否通过所选浮栅晶体管310放电。

在某个实施方案中，对于写入和读取，可以通过向选择晶体管308、314施加适当的电压来选择串304，并且可以通过向未选择字线312施加足够的电压来完全接通未选择浮栅晶体管310。一个或多个编程电压脉冲可以经由所选字线312施加到所选浮栅晶体管310的控制栅，以改变所选浮栅晶体管310的电压阈值Vt。通过向所选浮栅晶体管310施加一个或多个编程验证电压，并感测所选浮栅晶体管310是否导通，可以在类似于读取的过程中验证对所选浮栅晶体管310的电压阈值Vt的改变。

在各种实施方案中，所选浮栅晶体管310的电压阈值Vt响应于编程脉冲而变化的程度取决于控制栅和漏极之间的电压大小。在一个实施方案中，为了禁止单元被编程，感测放大器306可以经由位线302向所选浮栅晶体管310的漏极施加高禁止电压。在另一个实施方案中，为了快速编程，或者为了编程到高电压阈值Vt，感测放大器306可以经由位线302向所选浮栅晶体管310的漏极施加低电压或零电压。在某些实施方案中，感测放大器306可以经由位线302向所选浮栅晶体管310的漏极施加偏置电压。在一些实施方案中，较小但非零的偏置电压可以减少影响附近或邻近未选择NAND串304中的浮栅晶体管310的编程干扰现象。在另外的实施方案中，在零伏和禁止电压之间的某个水平的偏置电压可以通过减小所选浮栅晶体管310的控制栅和漏极之间的电压差以减慢编程或将所选浮栅晶体管310编程到具有中间阈值电压Vt的状态来有效地减小编程电压脉冲的大小。

以上在向单个浮栅晶体管310读取或写入数据的上下文中描述了读取和编程操作。然而，在各种实施方案中，字线312可以耦接跨越多个NAND串304和位线302的一行浮栅晶体管310的控制栅。因此，读取电压或编程电压脉冲可以被施加到字线312，并且多位数据可以经由多个位线302传送，以从耦接到所选字线312的浮栅晶体管310读取数据或将数据写入该浮栅晶体管310。在一些实施方案中，耦接到所选字线312的浮栅晶体管310的子集可以是未选择的。例如，在一个实施方案中，如果多个串304耦接到一个位线302，则串304仍可以如上所述被单独选择。在某些实施方案中，可以通过仅选择偶数位线302、仅选择奇数位线302等来对部分行进行编程。然而，一般来说，在各种实施方案中，使用一个字线312和多个位线302将数据编程到一行中的多个浮栅晶体管310或从其读取数据。

为了读取一页数据，可以将读取电压施加到字线312，并且感测放大器306可以确定哪些位线302通过耦接到字线312的浮栅晶体管310放电。在某些实施方案中，在浮栅晶体管310的可能阈值电压Vt的范围被划分为两个以上状态的情况下，通过向字线312施加连续的读取电压，可以从同一行浮栅晶体管310读取多页数据。

类似地，为了编程一页数据，可以将一个或多个编程脉冲施加到字线312，并且感测放大器306可以向不同的位线302施加不同的电压，以编程或禁止耦接到字线312的浮栅晶体管310。在一个实施方案中，通过在不同时间向不同位线302施加禁止电压，或者通过向不同位线302施加不同偏置电压以影响编程速度，可以将多页数据编程到同一行浮栅晶体管310，从而将不同的浮栅晶体管310编程到不同的状态。

在所描绘的实施方案中，浮栅晶体管310是NAND快闪存储单元。然而，在各种实施方案中，用于包括电阻存储单元、磁存储单元、相变存储单元等的其他类型存储单元的字线312和位线302可以类似地布置，使得感测放大器306感测位线302的电性质以用于读取数据，并且向位线302施加偏置电压以用于写入数据。下面将参照图4A和图4B进一步详细描述感测放大器306。

图4A描绘了耦接到位线302的感测放大器306的一个实施方案。感测放大器306和位线302可以基本上类似于上面参照图3描述的感测放大器306和位线302。一般来说，如上所述，感测放大器306和位线302可以包括在感测/偏置部件150中，感测/偏置部件150使用较低电容的感测电路和较高电容的偏置电路来感测位线电压(或其他电性质)以用于读取数据并施加位线偏置电压以用于写入数据。在所描绘的实施方案中，感测放大器306包括感测电路402、偏置电路404和禁止电路406。

在一个实施方案中，位线302耦接到非易失性存储器元件123的存储单元。例如，在一个实施方案中，如上文参照图3所述，位线302可以经由漏极选择晶体管耦接到一个或多个NAND串。在另一个实施方案中，位线302可以耦接到除NAND快闪存储单元之外的存储单元。在某个实施方案中，位线302可以耦接到可使用不同的字线寻址的多个存储单元。在又一个实施方案中，感测放大器306耦接到位线302。一般来说，在各种实施方案中，位线302在感测放大器306和存储单元之间传送信息。在所描绘的实施方案中，感测放大器306直接耦接到位线302。在另一个实施方案中，可以在感测放大器306和位线302之间设置中间级，使得感测放大器306和位线302间接耦接。在某些实施方案中，非易失性存储器元件123可包括多个存储单元、耦接到存储单元的多个位线302以及耦接到位线302的多个感测放大器306。

在一个实施方案中，感测电路402感测位线302的电性质，以用于从耦接到位线302的存储单元中的一个或多个读取数据。例如，在一个实施方案中，从非易失性存储器元件123读取数据集可包括使用多个感测放大器306中的感测电路402来感测非易失性存储器元件123的一个或多个位线302的电压。

在各种实施方案中，用于感测位线302的电压、用于从非易失性存储器元件123的一个或多个存储单元读取数据的装置可包括感测电路402、感测放大器306、感测/偏置部件150、感测块250、状态机222、管芯控制器220、设备控制器244、用于非易失性存储器元件123的外围或管理电路、其他逻辑硬件和/或存储在计算机可读存储介质上的其他可执行代码。其他实施方案可包括用于感测位线电压的类似或等效装置。

在各种实施方案中，从耦接到位线302的存储单元读取数据可包括准备位线302，允许位线302受存储单元影响，以及感测或检测位线302的电性质以确定存储单元的状态。例如，在一个实施方案中，感测电路402可以通过对位线302预充电来准备位线302。感测电路402可以向位线302施加预充电电流或电压。如上文参照图3所述，通过接通NAND串的选择晶体管和未选择浮栅晶体管，可以允许预充电位线302被存储单元影响，使得如果存储单元响应于读取电压而导通，预充电位线302通过NAND串放电到源极线，并且如果存储单元不响应于读取电压而导通，预充电位线302不放电(或者通过泄漏而更慢地放电)。感测电路402可以包括片上地址解码器、行解码器、字线驱动器、源极选择驱动器、漏极选择驱动器等或者与之通信，以选择NAND串、接通选择晶体管、接通未选择存储单元，并且将读取电压施加到耦接到位线302的所选存储单元。感测电路402然后可以感测位线302的电性质，诸如位线电压、位线电流、位线电压的变化率等，以确定存储单元的状态。

因此，在某个实施方案中，从存储单元读取数据包括对位线302预充电，向存储单元的控制栅施加读取电压，以及感测位线302的电性质以确定位线302是否通过存储单元放电。然而，在各种其他实施方案中，可以以各种其他方式准备、影响和感测位线302。例如，如果存储单元的电阻被改变以存储数据，可以通过向位线302施加电压来准备位线302，通过将位线302通过存储单元连接到地来影响位线302，并且通过使用感测电路402来检测通过位线302的电流来感测位线302，该电流取决于存储单元的电阻。根据本公开，对于各种类型的非易失性存储单元，使用感测电路402准备、影响和感测位线302的各种方式将是清楚的。

在各种实施方案中，位线302的各种类型的电性质可以由感测电路402感测，以用于从一个或多个存储单元读取数据。“电性质”可以指与位线302相关联的任何电量、特性、性质等，诸如电荷、电压、电流、电阻、电容、电感、任何其他电性质的变化率等。不同类型的存储单元可以以不同的方式影响位线302的不同电性质，因此由感测电路402感测的电性质可以取决于使用中的非易失性介质的类型。例如，对位线302放电的闪存存储器单元可以影响位线电压、位线电流、位线电压的变化率等。根据本公开，可以由感测电路402感测的各种电性质将是清楚的。

在某些实施方案中，感测电路402可以通过监测或检测电性质的值、检测电性质的变化等来“感测”位线电性质。在某个实施方案中，感测电路402可以放大低电平电信号或以其他方式将检测到的电性质转换为可识别的逻辑电平，并且可以与一个或多个数据锁存器通信以存储从存储单元读取的数据，用于最终传送到主机、客户端等。根据本公开，将认识到感测电性质以产生和锁存可识别逻辑电平的各种方式。

在某些实施方案中，由感测电路402感测的存储单元可以通过行(使用字线驱动器)通过NAND串(使用选择晶体管)等来选择。在一个实施方案中，数据集可以由耦接到多个位线302的多个存储单元存储，并且读取数据集可包括使用多个感测电路402来感测位线302的电压(或其他电性质)。

在一个实施方案中，偏置电路404向位线302施加偏置电压，以用于将数据写入耦接到位线302的一个或多个存储单元。例如，在一个实施方案中，将数据写入到非易失性存储器元件123可包括使用多个感测放大器306中的偏置电路404来向非易失性存储器元件123的一个或多个位线302施加偏置电压。

在各种实施方案中，用于将位线302偏置到偏置电压、用于将数据编程到非易失性存储器元件123的一个或多个存储单元的装置可包括偏置电路404、感测放大器306、感测/偏置部件150、感测块250、状态机222、管芯控制器220、设备控制器244、用于非易失性存储器元件123的外围或管理电路、其他逻辑硬件和/或存储在计算机可读存储介质上的其他可执行代码。其他实施方案可包括用于偏置位线302的类似或等效装置。

在某些实施方案中，向耦接到位线302的存储单元写入数据可包括向位线302施加偏置电压，以及向存储单元的控制栅施加一个或多个编程电压脉冲。例如，在一个实施方案中，存储单元可以被选择(例如，通过NAND串和字线)用于编程，并且一个或多个编程电压脉冲可以经由字线施加到控制栅。偏置电路404可包括用于施加编程脉冲的字线驱动器或者与字线驱动器通信。然而，对于不同的位线302，相同的字线可以耦接到多个存储单元，使得经由字线施加的编程电压脉冲可以用于在单个编程操作中对多个存储单元编程。由偏置电路404施加到位线302的偏置电压(或禁止电压)通过影响存储单元的栅极-漏极电压来有效地确定编程电压脉冲的强度。因此，在一个实施方案中，偏置电路404可以施加较低的偏置电压以用于更快的编程(在高编程脉冲电压和漏极电压之间具有较大的差值)，或者用于编程到较高的阈值电压。相反地，在另一个实施方案中，偏置电路404可以施加较高的偏置电压，以用于更慢、更精确的编程(在高编程脉冲电压和漏极电压之间具有较小的差值)，或者用于编程到中间阈值电压。因此，在某个实施方案中，通过向不同位线302施加不同偏置和/或禁止电压，经由字线施加到多个存储单元的一组编程电压脉冲可以用于将存储单元编程到不同状态，以存储不同的数据值(或保留一些单元未编程)。

在一个实施方案中，偏置电路404可以通过将电压基准或电压源耦接到位线302来将偏置电压施加到位线302。在另一个实施方案中，偏置电路404可以将电流源耦接到位线302以影响偏置电压。在又一个实施方案中，偏置电路404可以使用适合于存储介质类型的另一电性质(如上文关于读取数据所述)来偏置位线302以将数据编程到存储单元。在一个实施方案中，偏置电压可以在从负电压源(例如，用于擦除)到高正电压源(例如，用于编程脉冲)的范围内。在另一个实施方案中，偏置电压可以在从0伏到禁止电压的范围内。在某个实施方案中，偏置电压可以在从0伏到3伏的范围内。在又一个实施方案中，偏置电路404可以根据预定的步长在一定范围内施加偏置电压。例如，在一个实施方案中，偏置电路404可以以100mV的步长施加在从0伏到3伏的范围内的偏置电压，使得存在偏置电路404可以施加到位线302的大约30个不同的偏置电压。

在一个实施方案中，偏置电路404可以基于锁存的数据值施加偏置电压。例如，在一个实施方案中，锁存器可以存储要经由位线302写入的一位数据，并且偏置电路404可以基于锁存的数据施加偏置电压。在另一个实施方案中，一组锁存器可以存储多个数据值以经由位线302写入(例如，上、下和中间页的数据值)，并且偏置电路404可以基于锁存的数据施加偏置电压，以将存储单元编程为表示多个数据值的状态(例如，八种可能状态之一，以存储三位数据)。

在某些实施方案中，受偏置电路404影响的存储单元可以通过行(使用字线驱动器)通过NAND串(使用选择晶体管)等来选择。在一个实施方案中，数据集可以由耦接到多个位线302的多个存储单元存储，并且写入数据集可包括使用多个偏置电路404向不同的位线302施加不同的偏置电压(或者以其他方式基于某个电性质对一组位线302进行不同的偏置)。

在一个实施方案中，在感测放大器306内，偏置电路404的电容可以大于感测电路402的电容。类似地，在又一个实施方案中，在多个感测放大器306包括多个感测电路402和多个偏置电路404的情况下，偏置电路402的电容可以大于感测电路402的电容。

在各种实施方案中，感测电路402的电容可以影响位线302的预充电和放电时间——耦接到位线302的较高电容可以增加预充电时间和放电时间两者。因此，低感测电路402电容可以促进读取或编程验证操作的快速感测。

在某些实施方案中，偏置电路404的电容可以影响编程速度和/或稳定性。与高电容偏置电路404相比，低电容偏置电路404可以允许快速改变位线302的偏置电压。然而，在一些实施方案中，由于施加多个编程脉冲、编程验证脉冲等，编程操作可能比读取操作花费显著更长的时间。在另外的实施方案中，对于长编程操作，编程速度可能不如编程稳定性重要。在长编程操作过程中，位线偏置电压可能受到泄漏电流的影响。然而，当施加偏置电压以用于写入数据时，将高电容耦接到位线302可以稳定偏置电压，使其不易受到泄漏电流的影响。

因此，在各种实施方案中，低电容感测电路402可以促进快速感测，而高电容偏置电路404可以促进稳定编程。在某些实施方案中，感测电路402电容可以小于偏置电路404电容。在一个实施方案中，例如，感测电路402电容可以小于偏置电路404电容的一半。在某个实施方案中，为了提供进一步的示例，感测电路402电容可以小于5毫微微法，并且偏置电路404电容可以大于10毫微微法。

因此，在一个实施方案中，感测电路402可以被设计成具有低电容。在某个实施方案中，“寄生”电容可以指电路部件的内部电容、电路元件之间的电容等，除了因其电容性质而有意包括的元件(例如，电容器)。在某个实施方案中，感测电路402的电容可包括或主要包括寄生电容。换句话说，在此类实施方案中，没有为了增加感测电路402电容的目的而添加电路元件。

在一个实施方案中，可以基于非易失性存储器元件123的编程速度来选择偏置电路404的电容。例如，在某个实施方案中，编程速度可以影响用于在编程期间将偏置电压施加到位线302的时间长度，并且可以选择偏置电路404的电容以在该时间长度内提供稳定的位线电压。在又一个实施方案中，制造商可以通过调整或选择偏置电路404电容来基于编程速度选择偏置电路404电容，以平衡编程操作的稳定性和速度。

在某些实施方案中，可以通过有意地向偏置电路404添加一些电容元件来选择偏置电路404的电容，使得偏置电路404的电容包括自然电容或寄生电容，以及有意添加的电容。例如，非易失性存储器元件123的制造商可以向偏置电路404添加金属氧化物半导体(MOS)电容器、栅极和衬底层之间具有电容的MOS晶体管等，以增加偏置电路404的电容。

非易失性介质的某些感测放大器包括感测电路和偏置电路，其中偏置电路与感测电路不隔离。因此，无论是感测还是偏置，感测放大器的电容基本上相同。在此类感测放大器中，减小感测放大器电容可以以编程稳定性为代价提供更快的感测，而增大感测放大器电容图可以以感测速度为代价提供更大的编程稳定性。相比之下，在所描绘的实施方案中，本公开提供具有与偏置电路404不同或单独的感测电路402的感测放大器306，使得感测电路402电容和偏置电路404电容在同一感测放大器306内基本上独立。在各种实施方案中，在同一感测放大器306内电分离感测电路402和偏置电路404可以提供稳定的编程和快速感测两者。

在所描绘的实施方案中，感测电路402和偏置电路404单独地和/或并行地电耦接到位线302。如本文所用，如果每个电路的输出独立于其他电路耦接到位线302(例如，不穿过其他电路之一，以在感测放大器306内形成单独的和/或分开的电路径)，则电路或部件可以被称为“单独地”和/或“并行地”电连接到位线302。在某些实施方案中，不同的电路可以耦接到不同的电压源或功率源，但是仍然可以被称为是基于并行或独立输出而“单独的”和/或“并行的”，即使具有不同的输入等。相比之下，偏置电路404的输出穿过感测电路402或反之亦然的串联布置可以向位线302提供小于感测电路402或偏置电路404各自的电容的有效电容。在某些实施方案中，减小的有效电容可以促进快速感测，而不促进稳定的电压偏置。

相比之下，在所描绘的实施方案中，在感测电路402和偏置电路404单独地和并行地耦接到位线302(例如，提供单独的和/或分离的电路径)的情况下，感测放大器306可以向位线302提供包括感测电路402和偏置电路404各自的电容之和的有效电容。如果位线302在感测时“看到”(例如，耦接到)大的有效电容，预充电和放电操作的速度可能会受到负面影响。因此，在某些实施方案中，当感测电路402正在使用时，偏置电路404可以与位线302电隔离。例如，当感测电路402正在使用时，晶体管可以将偏置电路404从位线302断开，并且可以将偏置电路404重新连接到位线302以施加偏置电压。包括隔离晶体管的偏置电路404将在下面参照图4B进一步详细描述。

在又一个实施方案中，当偏置电路404正在使用时，感测电路402可以类似地从位线302断开。然而，由于偏置电路404的电容已经大于感测电路402的电容，为了偏置电压的稳定性，如果位线302在偏置期间除了偏置电路404的电容之外还“看到”感测电路402的电容，则可能有很少或没有负面影响。相反地，当较小电容感测电路402正在使用时断开较大电容偏置电路404避免将较大电容耦接到位线302，使得偏置电路404不会显著减慢感测操作。然而，在另一个实施方案中，当不使用时，感测电路402、偏置电路404和/或禁止电路406可以各自与位线302电隔离或断开。

在各种实施方案中，如果电路402、404、406的电容基本上与位线302去耦，则感测电路402、偏置电路404和/或禁止电路406可以被称为与位线302“电隔离”。在某些实施方案中，一些泄漏电流或寄生电容仍然可以被位线302“看到”，甚至在电路402、404、406与位线302电隔离时，但是如果电路402、404、406以某种方式与位线302去耦，诸如通过晶体管或另一有源开关元件，则电路402、404、406仍然可以被称为与位线302电隔离。

在一个实施方案中，禁止电路406向位线302施加禁止电压，以用于禁止一个或多个存储单元的编程。在所描绘的实施方案中，感测放大器306包括与感测电路402和偏置电路404分离的禁止电路406。然而，在另一个实施方案中，偏置电路404可以向位线302施加禁止电压，并且可以从感测放大器306中省略单独的禁止电路406。

在各种实施方案中，用于向位线302施加禁止电压以用于禁止对非易失性存储器元件123的一个或多个存储单元的编程的装置可包括禁止电路406、偏置电路404、感测放大器306、感测/偏置部件150、感测块250、状态机222、管芯控制器220、设备控制器244、用于非易失性存储器元件123的外围或管理电路、其他逻辑硬件和/或存储在计算机可读存储介质上的其他可执行代码。其他实施方案可包括用于施加位线禁止电压的类似或等效装置。

如上所述，当编程电压脉冲被施加到字线时，将禁止电压施加到位线302可以防止耦接到位线302的存储单元被编程。在某个实施方案中，禁止编程的禁止电压可以高于仅影响编程的速度或者单元被编程到的状态的偏置电压。在一个实施方案中，禁止电路406可以通过将位线302耦接到感测放大器306的高电压源来施加禁止电压。根据本公开，施加位线禁止电压的其他方式将是清楚的。

图4B描绘了耦接到位线302的用于感测放大器的偏置电路404的一个实施方案。在所描绘的实施方案中，偏置电路404和位线302可以基本上类似于上面参照图3和图4A描述的偏置电路404和位线302。在所描绘的实施方案中，偏置电路404包括耦接到偏置电路404外部的电压或部件的多个线或端子452、460、468，以及多个晶体管454、456、458、462、464、466。

在所描绘的实施方案中，VHSA线452耦接到感测放大器的高电压源VHSA。当晶体管454和456接通时，VHSA耦接到位线302以用于偏置。因此，VHSA线452提供用于偏置位线302的偏置电压。在某个实施方案中，如上所述，VHSA线452上的电压可以被控制在0和3伏之间，步长为100mV。在另一个实施方案中，VHSA线452可以被配置为提供不同范围的偏置电压和/或该范围内的不同步长。

在所描绘的实施方案中，VBLG线468耦接到用于激活偏置电路404的电压源VBLG。当VBLG线468上的电压耦接到晶体管456时，偏置电路404被激活，或者耦接到位线302。否则，晶体管456被关断，并且偏置电路404被去激活，或者与位线302隔离。

如上文参照图4A所述，当感测电路正在使用时，偏置电路404可以与位线302电隔离，使得当感测电路正在使用时，位线302“看到”或连接到较低的感测电路电容，而不是较高的偏置电路404电容。在所描绘的实施方案中，当感测电路正在使用、当偏置电路404不在使用中等时，晶体管456将偏置电路404与位线302隔离。在所描绘的实施方案中，将偏置电路404与位线302隔离的晶体管是偏置电路404的一部分。在另一个实施方案中，可以由感测放大器在偏置电路404和位线302之间提供隔离晶体管或另一有源开关元件。在某些实施方案中，横跨晶体管454的泄漏电流可以将偏置电路404的一些电容暴露给位线302，即使晶体管454被关断。然而，当晶体管454被关断时，晶体管454仍然可以说是将偏置电路404与位线302电“隔离”。

在所描绘的实施方案中，晶体管464和466包括PMOS晶体管464和NMOS晶体管466。晶体管464和466的控制栅可以耦接到数据锁存器的互补输出，使得两个晶体管464、466基于数据锁存器值一起接通和关断。因此，偏置电路404可以与数据锁存器通信，使得施加到位线302的偏置电压取决于将经由位线302写入存储单元的数据锁存器中的值。

在所描绘的实施方案中，晶体管462限制来自VBLG线468的泄漏电流。即使晶体管断开，通过上述并联PMOS晶体管464和NMOS晶体管466的泄漏电流也可能是显著的。在没有晶体管462的情况下，此类泄漏电流可以将VBLG线468上的电压耦接到晶体管456，这可以激活偏置电路404，或者至少将偏置电路404的电容耦接到位线302。因此，在某些实施方案中，偏置电路404包括晶体管462，其限制来自激活偏置电路404的电压源(诸如VBLG线468上的电压)的极限泄漏电流。

在一个实施方案中，如上文参照图4A所述，偏置电路404可包括将偏置电路404的电容增加到超过寄生电容的部件或元件。例如，制造商可以向偏置电路404添加MOS电容器或其他电容器，以向偏置电路404提供适当高的电容。在所描绘的实施方案中，偏置电路404包括场效应晶体管458，其被配置为使得偏置电路404的电容包括场效应晶体管458的栅极和衬底之间的电容。在又一个实施方案中，场效应晶体管458的衬底连接到BODY端子460，BODY端子460可以接地。在一个实施方案中，BODY端子可以是集成电路的衬底，该集成电路包括偏置电路404、感测放大器和/或存储器阵列。在某些实施方案中，晶体管458的栅极和衬底之间的氧化物(或其他电介质)层充当电容器的电介质，从而在栅极和衬底之间存在电容。在某些实施方案中，晶体管458可以选择或制造成提供所选电容。在一个实施方案中，晶体管458可以是耗尽型场效应晶体管(如图4B中晶体管458两端的线所示)。在另一个实施方案中，晶体管458可以是增强型电容器。然而，在某些实施方案中，使用耗尽型晶体管458可以提供将晶体管用作电容元件的灵活性，而不施加栅极-源极电压为正的要求。在另外的实施方案中，有意地为偏置电路404提供诸如晶体管458的一些电容性元件可以在多个偏置电路404上提供比依赖寄生电容、亚电容或可能随工艺变化而显著变化的其他因素更大的一致性，以提供偏置电路404的电容。

图5是示出用于访问非易失性存储器的方法500的一个实施方案的示意性流程图。方法500开始，并且感测放大器306从非易失性存储器元件123读取502第一数据集。读取502第一数据集可包括使用感测电路402来感测一个或多个位线302的电压。感测放大器306向非易失性存储器元件123写入504第二数据集，并且方法500结束。写入504第二数据集可包括使用偏置电路404来施加位线偏置电压。偏置电路404的电容可以大于感测电路402的电容。

图6是示出用于访问非易失性存储器的方法的又一个实施方案的示意性流程图。方法600开始，并且感测放大器306将偏置电路404与非易失性存储器元件123的位线302隔离602。感测放大器306从非易失性存储器元件123读取604第一数据集。读取604第一数据集可包括使用感测电路402来感测一个或多个位线302的电压。感测放大器306将偏置电路重新耦接606到位线302，并禁止608对一个或多个存储单元的编程。禁止608编程可包括使用偏置电路404或禁止电路406向某些位线302施加禁止电压。感测放大器306向非易失性存储器元件123写入610第二数据集，并且方法600结束。写入600第二数据集可包括使用偏置电路404来施加位线偏置电压。偏置电路404的电容可以大于感测电路402的电容。

本公开可体现为其他具体形式而不背离其实质或基本特征。所述实施方案将在所有方面被认为仅仅是示例性的而非限制性的。因此，本公开的范围由所附权利要求而不是前述描述所指示。在权利要求等同的含义和范围内的所有变化均包含在其范围内。

Claims (20)

1.一种装置，包括：

位线，所述位线耦接到非易失性存储器元件的存储单元；以及

感测放大器，所述感测放大器耦接到所述位线，所述感测放大器包括

感测电路，所述感测电路感测所述位线的电性质以用于从所述存储单元中的一个或多个读取数据；以及

偏置电路，所述偏置电路将偏置电压施加到所述位线以用于向所述存储单元中的一个或多个写入数据，其中，所述偏置电路和所述感测电路包括所述感测放大器内的单独的并行电路径，并且所述偏置电路的电容大于所述感测电路的电容。

2.根据权利要求1所述的装置，其中，为了从所述存储单元中的一个读取数据，所述位线被预充电，读取电压被施加到所述存储单元的控制栅，并且所述感测电路感测所述位线的电性质以确定所述位线是否通过所述存储单元放电。

3.根据权利要求1所述的装置，其中，为了向所述存储单元中的一个写入数据，所述偏置电路将所述偏置电压施加到所述位线，并且一个或多个编程电压脉冲被施加到所述存储单元的控制栅。

4.根据权利要求1所述的装置，其中，所述感测电路和所述偏置电路并行地耦接到所述位线，所述感测放大器还包括晶体管，当所述感测电路正在使用时，所述晶体管将所述偏置电路与所述位线电隔离。

5.根据权利要求1所述的装置，其中，所述偏置电路包括一个或多个晶体管，所述一个或多个晶体管限制来自激活所述偏置电路的电压源的泄漏电流。

6.根据权利要求1所述的装置，其中，所述感测电路的电容主要包括寄生电容。

7.根据权利要求1所述的装置，其中，基于所述非易失性存储器元件的编程速度来选择所述偏置电路的所述电容。

8.根据权利要求1所述的装置，其中，所述偏置电路包括场效应晶体管，所述场效应晶体管被配置为使得所述偏置电路的所述电容包括所述场效应晶体管的栅极和衬底之间的电容。

9.根据权利要求8所述的装置，其中，所述晶体管包括耗尽型场效应晶体管。

10.根据权利要求1所述的装置，其中，所述感测放大器还包括禁止电路，所述禁止电路向所述位线施加禁止电压以用于禁止所述存储单元中的一个或多个的编程。

11.根据权利要求1所述的装置，其中，所述偏置电路向所述位线施加禁止电压，以用于禁止所述存储单元中的一个或多个的编程。

12.根据权利要求1所述的装置，其中，所述偏置电压在从零到三伏的范围内。

13.一种方法，包括：

从非易失性存储元件读取第一数据集，所述非易失性存储元件包括多个存储单元、耦接到所述存储单元的多个位线以及耦接到所述位线的多个感测放大器，其中，读取所述第一数据集包括感测所述位线中的一个或多个的电压；以及

向所述非易失性存储元件写入第二数据集，其中，写入所述第二数据集包括向所述位线中的一个或多个施加偏置电压，所述感测放大器包括用于感测位线电压的感测电路和用于施加位线偏置电压的偏置电路，其中，所述偏置电路和所述感测电路单独地并行耦接到所述位线，并且所述偏置电路的电容大于所述感测电路的电容。

14.根据权利要求13所述的方法，还包括当所述感测电路正在使用时将所述偏置电路与所述位线电隔离。

15.根据权利要求13所述的方法，还包括禁止所述存储单元中的一个或多个的编程，其中，所述感测放大器还包括用于施加位线禁止电压的禁止电路。

16.一种装置，包括：

用于感测位线的电压的装置，以用于从包括多个存储单元的非易失性存储器元件的一个或多个存储单元读取数据；以及

用于将所述位线偏置到偏置电压的装置，以用于将数据编程到所述存储单元中的一个或多个，其中，感测放大器包括所述用于感测的装置和所述用于偏置的装置，并且所述用于感测的装置的电容小于所述用于偏置的装置的电容。

17.根据权利要求16所述的装置，还包括用于向所述位线施加禁止电压的装置，以用于禁止所述存储单元中的一个或多个的编程。

18.根据权利要求16所述的装置，其中，所述用于感测的装置和所述用于偏置的装置包括所述感测放大器内的单独的并行电路径。

19.根据权利要求16所述的装置，其中，所述用于偏置的装置包括一个或多个晶体管，所述一个或多个晶体管限制来自激活所述用于偏置的装置的电压源的泄漏电流。

20.根据权利要求16所述的装置，其中，所述用于感测的装置的所述电容主要包括寄生电容，并且所述用于偏置的装置包括场效应晶体管，所述场效应晶体管被配置为使得所述用于偏置的装置的所述电容包括所述场效应晶体管的栅极和衬底之间的电容。